JPH10285027A

JPH10285027A - Ｐｌｌ発振回路

Info

Publication number: JPH10285027A
Application number: JP9101022A
Authority: JP
Inventors: Yasushi Sato; 寧佐藤
Original assignee: Sony Tektronix Corp
Current assignee: Tektronix Japan Ltd
Priority date: 1997-04-03
Filing date: 1997-04-03
Publication date: 1998-10-23

Abstract

(57)【要約】【課題】より短いロックイン・タイムを実現しつつ、
半端な周波数を生成できるようにする。【解決手段】基準信号生成回路１０は、水晶発振器を
利用して基準周波数を有する基準信号を生成する。基準
信号分周回路２１は、この基準信号を分周して分周基準
信号Ｆｄｒを生成する。ＶＣＯ１８は、第１周波数制御
回路１７を有し、これに加わる制御電圧に応じて出力信
号の周波数が制御される。位相比較回路１２は、基準周
波数Ｆｒと分周回路２０が出力する比較周波数Ｆｐとの
位相差に応じて制御電圧を生成する。ＳＳＢミキサー３
０は、ＶＣＯ１８の出力信号と分周基準信号とを混合し
て混合信号を生成する。同軸型誘電体フィルタ（ＤＲ
Ｆ）１６は、第２周波数制御回路に加わる制御電圧に応
じて通過周波数帯域が制御され、混合信号から所望の周
波数のみを通過させる。オフセット回路１１は、分周基
準信号の周波数に応じて第１及び第２周波数制御手段夫
々に印加される制御電圧間にオフセットを発生させる。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、ＰＬＬ発振回路に
関し、特に、ロックイン・タイムが短く、ＣＮ比が高
く、細かいステップで出力周波数を制御できるＰＬＬ発
振回路に関する。

【０００２】

【従来の技術】ＰＬＬ発振回路は、安定した周波数を必
要とする回路で幅広く利用されている。例えば、ラジオ
受信回路では、中間周波数を生成するのに利用され、こ
の場合では１０．７ＭＨｚの周波数が生成される。

【０００３】図５は、一般的なＰＬＬ発振回路の１例の
ブロック図である。基準信号生成回路１０には水晶発振
回路が採用され、高精度で発振することができる。分周
回路２０は、電圧制御発振回路（ＶＣＯ）１８の出力信
号の周波数Ｆｖｃｏを分周する。分周された信号の周波
数（以下、比較周波数と呼ぶ）Ｆｐは、位相比較回路１
２で基準信号の周波数（以下、基準周波数と呼ぶ）Ｆｒ
と比較される。位相比較回路１２は、基準周波数Ｆｒ及
び比較周波数Ｆｐを比較し、これらの位相差に応じたパ
ルス幅を持つパルス信号を出力する。ローパス・フィル
タ１４は、位相比較回路１２が出力するパルス信号を平
滑化し、結果として基準周波数Ｆｒと比較周波数Ｆｐの
位相差に応じた直流電圧（以下では、誤差信号又は制御
電圧と呼ぶ）を生成する。なお、ローパス・フィルタ１
４は、図示したように増幅器を用いた積分回路で構成さ
れることが多い。ローパス・フィルタ１４が出力する誤
差信号によって、基準周波数Ｆｒと比較周波数Ｆｐが同
じ周波数及び位相となるように、ＶＣＯ１８の出力信号
の周波数Ｆｖｃｏは制御される。

【０００４】図５に示したＰＬＬ発振回路において、そ
の出力周波数Ｆｖｃｏを変化させて得られる最大周波数
を高くしつつ、Ｆｖｃｏを細かいステップで制御しよう
とすれば、基準周波数Ｆｒを低くするとともに、分周回
路２０の分周比Ｎを高くすれば良い。分周回路２０に
は、分周比Ｎを任意に設定可能なプログラム・カウンタ
を利用することが多く、分周比Ｎを例えばＣＰＵ（マイ
クロプロセッサ、図示せず）などで制御して変更する。
これにより、出力周波数Ｆｖｃｏは、基準信号の周波数
Ｆｒを最小ステップとするＮ段ステップで変更できる。

【０００５】しかし、出力周波数Ｆｖｃｏが高くなって
くると分周回路２０で直接分周するのが難しくなる。そ
こで、分周回路２０の前段に高速に動作するもう１つの
分周回路（図示せず）を設ける方法もある。この高速に
動作する第２の分周回路には、プリスケーラを利用する
ことが多い。この場合、プリスケーラの分周比をＭとす
るとＭは固定なので、出力信号周波数Ｆｖｃｏを可変す
るときの最小ステップの周波数差はＭ×Ｆｒになってし
まい、細かいステップで出力周波数Ｆｖｃｏを可変させ
ることができなくなる。

【０００６】周波数可変ステップが大きくなってしまう
点を改良したものが、図６に示すパルス・スワロウ式の
ＰＬＬ発振回路である。図５と対応するものには同じ符
号を付して説明する。デュアル・モジュラス・プリスケ
ーラ２４は、Ｍ及び（Ｍ＋１）の２種類の分周比を有す
る。スワロウ・カウンタ２６はプリスケーラ２４の分周
比を制御する。

【０００７】プリスケーラ２４は、スワロウ・カウンタ
２６が動作中はＦｖｃｏを１／（Ｍ＋１）に分周する。
一方、スワロウ・カウンタ２６が全ビットＡをカウント
すると、プリスケーラ２４はＦｖｃｏを１／Ｍに分周す
る。つまり、ＶＣＯ１８の出力周波数Ｆｖｃｏは、Ａ／
Ｎの時間は１／｛（Ｍ＋１）×Ｎ｝に分周され、（Ｎ−
Ａ）／Ｎの時間は１／（Ｍ×Ｎ）に分周される。従っ
て、Ｆｖｃｏを基準周波数Ｆｒで表すと、Ｆｖｃｏ＝Ｆｒ×［｛（Ｍ＋１）×Ｎ｝×Ａ／Ｎ＋（Ｍ
×Ｎ）×｛（Ｎ−Ａ）／Ｎ｝］＝Ｆｒ×（Ａ＋Ｍ×Ｎ）の関係が成り立つ。よって、Ａを１だけ変化させると、
出力周波数ＦｖｃｏをＦｒだけ変化させることができ、
周波数可変ステップを基準周波数Ｆｒとすることができ
る。このため、最高出力周波数の高いＰＬＬ発振回路を
得ようとする場合では、パルス・スワロウ式が広く利用
されている。なお、このパルス・スワロウ式ＰＬＬ発振
回路については、例えば、『実用ＰＬＬ周波数シンセサ
イザ』（総合電子出版）等に詳しい。

【０００８】

【発明が解決しようとする課題】理想的なＰＬＬ発振回
路は、ロックイン・タイムが短く、同時に出力周波数を
変化させるときの周波数可変ステップがなるだけ細か
く、かつ最大出力周波数の大きいものである。図５に示
すＰＬＬ発振回路において、高い最高出力周波数を得つ
つ、細かいステップで周波数を可変させるためには、分
周回路の分周比Ｎを大きくすると同時に、基準信号の周
波数（基準周波数）Ｆｒに低い周波数を用いれば良い。
例えば、ラジオの中間周波数１０．７ＭＨｚを生成する
には、１００ｋＨｚオーダーの周波数を基準周波数とし
て採用すれば良いことになる。

【０００９】しかし、基準周波数Ｆｒが低くなると、位
相比較回路が出力するパルス信号の周波数も低くなるの
で、ローパス・フィルタ（積分回路）１４の時定数を大
きくしなくてはならず、ＰＬＬがロックし出力周波数Ｆ
ｖｃｏが安定するまでの時間（ロックイン・タイム）が
長くなってしまう。

【００１０】また、出力周波数Ｆｖｃｏと基準周波数Ｆ
ｒとの間には、Ｆｖｃｏ＝Ｎ×Ｆｒの関係が成立するの
で、基準周波数Ｆｒの持っているジッタもＮ倍になって
Ｆｖｃｏに現れ、ＣＮ比が低下する。このため、あまり
にも大きいＮは利用できず、その結果、基準周波数Ｆｒ
が小さいと最大出力周波数も大きくすることができな
い。

【００１１】更に、あまりに高い周波数ではカウンタ
（プログラム・カウンタ）で直接カウント（分周）でき
ず、この点でも分周比Ｎを大きくするのには限界があ
る。この点を改良したものとして、図６に示したパルス
・スワロウ式が知られている。これによれば、高い出力
周波数を得つつ、基準周波数Ｆｒを１ステップとして出
力周波数Ｆｖｃｏを変化させることができる。しかし、
基準周波数Ｆｒを小さくすれば、ローパス・フィルタ
（積分回路）１４の時定数を大きくしなくてはならず、
ロックイン・タイムが長くなってしまう点では図５の回
路と同様であり、また、ＣＮ比を高くするのが困難な点
でも同様である。

【００１２】このように従来のＰＬＬ発振回路では、ロ
ックイン・タイムを短くしつつ、即ち、基準周波数Ｆｒ
に比較的高い周波数を利用しつつ、高いＣＮ比を保って
ステップ周波数を小さくすることは困難であった。

【００１３】

【課題を解決するための手段】本発明は、周波数可変ス
テップが小さく、ロックイン・タイムの短い新規なＰＬ
Ｌ発振回路を提供するものである。本発明によるＰＬＬ
発振回路では、基準信号生成手段が好適には水晶発振器
を利用して基準周波数を有する基準信号を生成する。基
準信号分周手段は、この基準信号を分周して分周基準信
号を生成する。電圧制御発振手段（ＶＣＯ）は、第１周
波数制御手段を有し、第１周波数制御手段に加わる制御
電圧に応じて、その出力信号の周波数が制御される。位
相比較手段は、基準周波数と電圧制御発振手段の出力周
波数との位相差に応じて上述の制御電圧を生成する。混
合（ミキサー）手段は、電圧制御発振手段の出力信号と
分周基準信号とを混合して混合信号を生成する。バンド
パス・フィルタ手段は、第２周波数制御手段を有し、こ
の第２周波数制御手段に加わる制御電圧に応じて通過周
波数が制御される。このバンドパス・フィルタ手段は、
混合信号から所望の周波数のみを通過させ、これがＰＬ
Ｌ発振回路の出力周波数となる。オフセット手段は、分
周基準信号の周波数に応じて、第１及び第２周波数制御
手段夫々に印加する制御電圧間にオフセットを発生させ
る。例えば、電圧制御発振手段（ＶＣＯ）の出力周波数
が４００ＭＨｚ、分周基準信号の周波数が５００ｋＨｚ
ならば、電圧制御発振手段の発振周波数を４００ＭＨ
ｚ、バンドパス・フィルタ手段の通過周波数帯域の中心
が４００．５ＭＨｚとなるように、第１及び第２周波数
制御手段夫々に印加される制御電圧間にオフセットを発
生させる。

【００１４】本発明によるＰＬＬ発振回路の出力周波数
を細かいステップで変更する場合には、基準信号分周手
段の分周比を変化させれば良い。もちろん、この場合に
は分周基準信号の周波数も変化するので、上述のよう
に、これに応じて第１及び第２周波数制御手段夫々に印
加される制御電圧間のオフセット量を変化させることに
なる。

【００１５】第１及び第２周波数制御手段は、より具体
的には、同軸型誘電体と、制御電圧に応じて同軸型誘電
体のインピーダンスを変化させるインピーダンス制御手
段とを有する。インピーダンス制御手段には、例えば、
可変容量ダイオード（バリキャップ）を用いた周知回路
を利用すれば良い。可変容量ダイオードの両端間電圧を
変化させることで容易に実現できる。

【００１６】本発明によるＰＬＬ発振回路では、電圧制
御発振手段の出力周波数を分周する分周手段を更に具え
るようにしても良い。この場合には、位相比較手段は分
周手段が分周した電圧制御発振手段の出力周波数と基準
周波数との位相差に応じて制御電圧を生成する。これに
よって、出力信号の周波数を、基準周波数毎に変化させ
ることができ、基準信号分周手段の分周比を変化させた
ときよりも大きなオーダーで出力周波数を変化させるこ
とができる。

【００１７】第１及び第２周波数制御手段には、同じ特
性のものを使用するのが良い。即ち、同じ素子を用いて
構成するのが良い。これによって、分周手段の分周比の
変化に対して、第１及び第２周波数制御手段の特性が同
様に変化し、よって、電圧制御発振手段の出力周波数及
びバンドパス・フィルタ手段の通過周波数帯域が連動し
て変化する。なお、混合手段には、例えばＳＳＢ（sing
le side band、単側波帯）ミキサーを利用するのが良
い。

【００１８】

【発明の実施の形態】図１は、本発明の好適な１実施形
態を示すブロック図である。先に示した従来例と対応す
るものには同じ符号を付して説明する。

【００１９】基準信号発振回路１０は、水晶発振による
周波数変動の少ない所定の基準周波数Ｆｒを有する基準
信号を生成する。位相比較回路１２は、基準信号の基準
周波数Ｆｒと比較周波数Ｆｐの位相差に応じたパルス幅
を持つパルス信号を出力する。このときパルスは、位相
が１８０度異なる差動信号として生成される。これら
は、夫々ローパス・フィルタ１４ａ及び１４ｂを通過し
て、差動の直流誤差信号（以下、制御電圧と呼ぶ）とし
て生成される。図１では、＋Ｃｔｒｌ及び−Ｃｔｒｌで
示している。ローパス・フィルタ１４は例えば、図５で
示したような積分回路で形成しても良い。

【００２０】電圧制御発振回路（ＶＣＯ）１８は、第１
周波数制御回路１７を有する。第１周波数制御回路１７
には制御電圧が供給され、これによってＶＣＯ１８の発
振周波数が定まる。

【００２１】分周回路２０は、ＶＣＯ１８の出力信号を
分周比Ｎで分周する。分周比Ｎは、ＣＰＵ（図示せず）
などの制御手段により任意に変更可能である。分周回路
２０は、例えば、プログラム・カウンタで構成される。

【００２２】基準信号分周回路２１は、基準信号を分周
比Ｋで分周する。分周比Ｋは、ＣＰＵ（図示せず）など
の制御手段により任意に変更可能である。基準信号分周
回路２１は、例えば、プログラム・カウンタで構成され
る。分周基準周波数Ｆｄｒと基準周波数Ｆｒとの間に
は、Ｆｄｒ＝Ｆｒ／Ｋの関係が成立する。後述するよう
に、この分周基準周波数Ｆｄｒが本発明によるＰＬＬ発
振回路の出力信号の周波数を可変させる最小ステップと
なる。即ち、基準周波数ＦｒのＫ分の１の周波数を出力
周波数を可変させるときの周波数可変ステップ（最小ス
テップ）とすることができる。

【００２３】ＳＳＢ（single side band、単側波帯）ミ
キサー３０は、ＶＣＯ１８の出力信号と、基準信号分周
回路２１で分周された基準信号（分周基準信号Ｆｄｒ）
とを受け、これらを混合する。図４は、ＳＳＢミキサー
３０の出力信号の周波数分布の一例を示している。２つ
の信号を混合することで、その出力信号の周波数に複数
のピーク（ビート）が現れる。

【００２４】同軸型誘電体（Dielectric Resonator）フ
ィルタ１６は、ＳＳＢミキサー３０の出力信号を受けて
所望の周波数のみを通過させるバンドパス・フィルタと
して機能する。これは、第２周波数制御回路１５を有
し、直流可変オフセット回路１１を介して供給される制
御電圧によって共振周波数が定まり、これがＤＲフィル
タ１６の通過周波数帯域を決める。オフセット回路１１
は、後述するように基準信号分周回路の分周基準信号の
周波数Ｆｄｒに応じて（従って分周比Ｋに応じて）、制
御電圧にオフセットを加え、ＤＲＦ１６の通過周波数帯
域を調整する。

【００２５】図２は、電圧制御発振回路（ＶＣＯ）１８
のブロック図を示す。また、図３は、同軸型誘電体フィ
ルタ（ＤＲＦ）１６のブロック図を示す。夫々が有する
第１及び第２周波数制御回路１５及び１７は、同じ特性
となるように好適には同じ素子を用いて形成される。

【００２６】第１及び第２周波数制御回路１７及び１５
は、基本的には共振回路である。同軸型誘電体（ＤＲ）
は、誘電率のきわめて高い素材（セラミックなど）で構
成され、その長さ及び誘電率により共振周波数が定ま
る。更にこの同軸型誘電体（ＤＲ）の一端に可変容量ダ
イオードＤｖを設けることで共振周波数を可変可能とし
ている。即ち、可変容量ダイオードＤｖの両端間電圧を
制御電圧（＋／−Ｃｔｒｌ）で変化させることでインピ
ーダンスを変化させ、共振周波数を変化させるインピー
ダンス制御回路（インピーダンス制御手段）を構成して
いる。

【００２７】図２及び図３に示す第１及び第２周波数制
御回路１７及び１５は、一端が接地されている。よっ
て、同軸型誘電体（ＤＲ）の他端ｂは、通常であれば全
てグランド（接地）されてしまう。しかし、同軸型誘電
体の長さ及び誘電率で定まる共振周波数を有する信号に
対してのみ、他端ｂがグランドに落ちなくなる。

【００２８】このため、図２に示すＶＣＯ１８において
は、第１周波数制御回路１７の共振周波数において発振
回路１９が発振する。また、図３に示すＤＲＦ１６にお
いては、第２周波数制御回路１５の共振周波数のみを通
過させるバンドパス・フィルタとなる。ただし、第１及
び第２周波数制御回路１７及び１５夫々に印加される制
御電圧間には、オフセット回路１１が分周基準信号の周
波数Ｆｄｒに応じたオフセットを発生させている。

【００２９】なお、第１及び第２周波数制御回路１７及
び１５のコイルＬ１、Ｌ２、Ｌ３及びＬ４は、不要な周
波数をカットするチョーク・コイルである。コンデンサ
Ｃは、可変容量ダイオードＤｖの一端を交流的に接地す
る。抵抗器Ｒ１及びＲ２は、コイルによる発振を防止す
る。また、図３の整合回路１３は、インピーダンス整合
のために設けられる。

【００３０】本発明のＰＬＬ発振回路の動作例として、
４００．５ＭＨｚの出力周波数Ｆｏｕｔを得る場合を説
明する。いくつかのケースがあり得るが、例えば、基準
周波数Ｆｒを１０ＭＨｚ、分周回路２０の分周比を４
０、基準信号分周回路２１の分周比Ｋを２０とすれば、
ＶＣＯ１８の発振周波数が４００ＭＨｚ、基準信号分周
回路２１の出力周波数Ｆｄｒが５００ｋＨｚとなって、
出力周波数Ｆｖｃｏが４００．５ＭＨｚになる。図４
は、この例によるＳＳＢミキサー３０の出力周波数の分
布を示す。

【００３１】図４は、ＳＳＢミキサー３０の出力周波数
の分布に４００．５ＭＨｚをピークとする複数の周波数
ピークが現れることを示している。このとき、制御電圧
は、第１周波数制御回路１７の共振周波数を４００ＭＨ
ｚとするような電圧値となる。第２周波数制御回路１５
もこの制御電圧を受けるが、直接印加されると、第２周
波数制御回路１５の共振周波数も４００ＭＨｚとなって
しまうので、オフセット回路１１は第２周波数制御回路
１５の共振周波数を４００．５ＭＨｚとするように、制
御電圧にオフセットを加える。

【００３２】上述の例において、出力周波数Ｆｏｕｔを
４００．５ＭＨｚから４４０．５ＭＨｚに変化させる場
合には、分周回路２０の分周比Ｎを上述の４０から４４
に変化させれば良い。これによって、ＭＨｚオーダーで
の出力周波数Ｆｏｕｔの可変を実現できる。このとき、
第１周波数制御回路１７は、ＶＣＯ１８の出力周波数Ｆ
ｖｃｏが４００ＭＨｚから４４０ＭＨｚになるようにＶ
ＣＯ１８を制御する。これと同時に第２周波数制御回路
１５は、その通過周波数帯域が４００．５ＭＨｚから４
４０．５ＭＨｚになるように制御される。よって、第１
及び第２周波数制御回路１７及び１５は、ともに４０Ｍ
Ｈｚだけその共振周波数が変化しており、この点におい
て第１及び第２周波数制御回路１７及び１５の共振周波
数特性がＭＨｚオーダーで同等に連動して変化すること
が望ましい。ただし、ＤＲＦ１６の通過周波数帯域には
ある程度の幅があるので、ｋＨｚオーダーまで厳密に同
等に変化しなくても良い。即ち、第１及び第２周波数制
御回路１７及び１５は、その出力周波数Ｆｏｕｔの周波
数帯域に応じてある程度の精度で同等に連動して変化す
るのが望ましい。このため、第１及び第２周波数制御回
路１７及び１５を同じ素子で構成するのが良い。

【００３３】更に、出力周波数Ｆｏｕｔを４００．５Ｍ
Ｈｚから４００．２ＭＨｚに変化させる場合、つまり、
出力周波数を３００ｋＨｚ変化させる場合を考える。こ
れを実現するには、基準信号分周回路２１の分周比Ｋを
２０から４０に変化させ、分周基準信号の周波数Ｆｄｒ
を２００ｋＨｚにすれば良い。加えて、分周基準信号の
周波数Ｆｄｒ（ここでは２００ｋＨｚ）に応じて、可変
オフセット回路１１が制御電圧に付加するオフセット電
圧をＣＰＵ（図示せず）などの制御手段で制御して第２
周波数制御回路１５の共振周波数もわずかにずらし、４
００．２ＭＨｚを効果的に抽出できるようにする。これ
によって、出力周波数ＦｏｕｔをｋＨｚオーダーでも高
精度で可変させることができる。なお、ＤＲＦ１６の通
過周波数帯域にはある程度の幅があるので、オフセット
回路１１による制御電圧のオフセットはそれほど厳密で
ある必要がないことに注意されたい。

【００３４】更に言えば、出力周波数Ｆｏｕｔを変化さ
せるときに、ｋＨｚオーダーの可変だけを必要とする場
合には、分周回路２０を設けなくとも本発明を実現する
ことができる。この場合、ＶＣＯの出力周波数Ｆｖｃｏ
と、基準周波数Ｆｒに同じ周波数を利用すればよい。な
お、同じ周波数を用いることによって、基準周波数が高
く、プログラム・カウンタでの分周が困難であれば、基
準信号分周回路２１に図６に示したパルス・スワロウ式
ＰＬＬ発振回路で利用される分周回路を利用すれば良
い。

【００３５】さらには、例えば、４００ＭＨｚや４４０
ＭＨｚといったＶＣＯ１８だけで出力できる周波数を出
力周波数Ｆｏｕｔとして得たければ、ＳＳＢミキサー３
０通さず、破線矢印で示すようにバイパス３１を使って
ＦｖｃｏをＤＲＦ１６に供給すれば良い。つまり、ＶＣ
Ｏ１８の出力周波数Ｆｖｃｏと分周基準周波数Ｆｄｒを
必ずしもＳＳＢミキサー３０で混合しなくても良い。こ
の場合には、第１及び第２周波数制御回路１７及び１５
夫々に供給する制御電圧にオフセットを発生させなくて
良い。もちろん、ＤＲＦ１６を通過させずに、ＶＣＯ１
８の出力周波数Ｆｖｃｏを直接出力周波数Ｆｏｕｔとす
る信号路を別途に設けるようにしても良い。

【００３６】上述した４００．５ＭＨｚを出力しようと
する例によると、位相比較回路１２は、基準周波数Ｆｒ
の１０ＭＨｚとＶＣＯ１８の出力周波数Ｆｖｃｏを分周
した比較周波数Ｆｐを比較している。このとき、出力周
波数Ｆｏｕｔは、ｋＨｚオーダーで制御できるにもかか
わらず、位相比較回路１２が比較しているのはＭＨｚオ
ーダーの周波数であることに注意されたい。即ち、この
点が従来と大きく異なる点であり、出力周波数Ｆｏｕｔ
を可変させる際の周波数可変ステップ（最小可変周波
数）に比較して位相比較回路で比較に用いる周波数が高
いので、ロックイン・タイムを犠牲にすることなく、細
かいステップで出力周波数Ｆｏｕｔを変化させることが
できる。

【００３７】分周回路２０は、プログラム・カウンタ以
外にも、図６に示したパルス・スワロウ式ＰＬＬ発振回
路で利用されているものでも良い。これにより、ＶＣＯ
１８の出力周波数が高い場合にも対応できる。

【００３８】上述してきたように本発明のＰＬＬ発振回
路によれば、例えば、ラジオの中間周波数である１０．
７ＭＨｚの周波数を生成するにも、基準信号の周波数に
１００ｋＨｚオーダーの周波数を採用する必要はなく、
ＭＨｚオーダーの周波数で良い。即ち、出力周波数Ｆｏ
ｕｔを変化させる際の周波数可変ステップ（最小可変周
波数）に比較して１桁以上高い周波数を基準周波数とし
て採用できる。よって、ロックイン・タイムが短くする
ことができ、ＣＮ比も向上する。また、基準信号分周回
路の分周比Ｋを変化させることにより、基準周波数より
１桁以上小さい周波数で、出力周波数を変化させること
ができる。別の見方によれば、本発明のＰＬＬ発振回路
は、出力周波数の周波数帯域に比較して半端な周波数を
持った周波数（１０．７ＭＨｚなど）を出力したい場合
に適している。更に、分周回路２０の分周比Ｎを変化さ
せることで、出力周波数Ｆｏｕｔを基準周波数を周波数
可変ステップとして変化させることができるので、出力
周波数Ｆｏｕｔの最大周波数を大きくすることも同時に
実現できる。

【図面の簡単な説明】

【図１】本発明の好適な１実施例のブロック図である。

【図２】本発明による電圧制御発振回路の１例のブロッ
ク図である。

【図３】本発明によるバンドパス・フィルタの１例のブ
ロック図である。

【図４】ＳＳＢミキサーの出力周波数分布の１例を示す
グラフである。

【図５】一般的なＰＬＬ発振回路のブロック図である。

【図６】パルス・スワロウ式ＰＬＬ発振回路のブロック
図である。

【符号の説明】

１０基準信号生成回路１２位相比較回路１４ローパス・フィルタ１５第２周波数制御回路１６バンドパス・フィルタ１７第１周波数制御回路１８電圧制御発振回路２０分周回路２１基準信号分周回路３０ＳＳＢミキサー３１バイパスＦｏｕｔ出力周波数ＦｖｃｏＶＣＯ出力周波数Ｆｒ基準周波数Ｆｐ比較周波数Ｃｔｒｌ制御電圧（誤差信号）

Claims

【特許請求の範囲】

【請求項１】基準周波数を有する基準信号を生成する
基準信号生成手段と、上記基準信号を分周して分周基準信号を生成する基準周
波数分周手段と、第１周波数制御手段を有し、該第１周波数制御手段に加
わる制御電圧に応じて出力信号の周波数が制御される電
圧制御発振手段と、上記基準周波数と上記電圧制御発振手段の出力周波数と
の位相差に応じて上記制御電圧を生成する位相比較手段
と、上記電圧制御発振手段の出力信号と上記分周基準信号と
を混合して混合信号を生成する混合手段と、第２周波数制御手段を有し、該第２周波数制御手段に加
わる上記制御電圧に応じて通過周波数が制御されるバン
ドパス・フィルタ手段と、上記分周基準信号の周波数に応じて、上記第１及び第２
周波数制御手段夫々に印加される制御電圧間にオフセッ
トを発生させるオフセット手段とを具え、上記バンドパス・フィルタ手段が上記混合信号から所望
の周波数のみを通過させることを特徴とするＰＬＬ発振
回路。
【請求項２】上記基準信号分周手段の分周比を変化さ
せることにより、出力信号の周波数を変化させることを
特徴とする請求項１記載のＰＬＬ発振回路。
【請求項３】上記第１及び第２周波数制御手段は、同軸型誘電体と、上記制御電圧に応じて上記同軸型誘電体のインピーダン
スを変化させるインピーダンス制御手段とを有すること
を特徴とする請求項１又は２記載のＰＬＬ発振回路。
【請求項４】上記電圧制御発振手段の出力周波数を分
周する分周手段を更に具え、上記位相比較手段は上記分周手段が分周した上記電圧制
御発振手段の出力周波数と上記基準周波数との位相差に
応じて上記制御電圧を生成することを特徴とする請求項
１、２又は３記載のＰＬＬ発振回路。
【請求項５】上記第１及び第２周波数制御手段に同じ
特性のものを使用することを特徴とする請求項１、２、
３又は４記載のＰＬＬ発振回路。