JPH10285027A - Pll発振回路 - Google Patents
Pll発振回路Info
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- JPH10285027A JPH10285027A JP9101022A JP10102297A JPH10285027A JP H10285027 A JPH10285027 A JP H10285027A JP 9101022 A JP9101022 A JP 9101022A JP 10102297 A JP10102297 A JP 10102297A JP H10285027 A JPH10285027 A JP H10285027A
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- JP
- Japan
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- frequency
- circuit
- reference signal
- control
- signal
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- Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)
- Control Of Motors That Do Not Use Commutators (AREA)
- Networks Using Active Elements (AREA)
Abstract
(57)【要約】
【課題】 より短いロックイン・タイムを実現しつつ、
半端な周波数を生成できるようにする。 【解決手段】 基準信号生成回路10は、水晶発振器を
利用して基準周波数を有する基準信号を生成する。基準
信号分周回路21は、この基準信号を分周して分周基準
信号Fdrを生成する。VCO18は、第1周波数制御
回路17を有し、これに加わる制御電圧に応じて出力信
号の周波数が制御される。位相比較回路12は、基準周
波数Frと分周回路20が出力する比較周波数Fpとの
位相差に応じて制御電圧を生成する。SSBミキサー3
0は、VCO18の出力信号と分周基準信号とを混合し
て混合信号を生成する。同軸型誘電体フィルタ(DR
F)16は、第2周波数制御回路に加わる制御電圧に応
じて通過周波数帯域が制御され、混合信号から所望の周
波数のみを通過させる。オフセット回路11は、分周基
準信号の周波数に応じて第1及び第2周波数制御手段夫
々に印加される制御電圧間にオフセットを発生させる。
半端な周波数を生成できるようにする。 【解決手段】 基準信号生成回路10は、水晶発振器を
利用して基準周波数を有する基準信号を生成する。基準
信号分周回路21は、この基準信号を分周して分周基準
信号Fdrを生成する。VCO18は、第1周波数制御
回路17を有し、これに加わる制御電圧に応じて出力信
号の周波数が制御される。位相比較回路12は、基準周
波数Frと分周回路20が出力する比較周波数Fpとの
位相差に応じて制御電圧を生成する。SSBミキサー3
0は、VCO18の出力信号と分周基準信号とを混合し
て混合信号を生成する。同軸型誘電体フィルタ(DR
F)16は、第2周波数制御回路に加わる制御電圧に応
じて通過周波数帯域が制御され、混合信号から所望の周
波数のみを通過させる。オフセット回路11は、分周基
準信号の周波数に応じて第1及び第2周波数制御手段夫
々に印加される制御電圧間にオフセットを発生させる。
Description
【0001】
【発明の属する技術分野】本発明は、PLL発振回路に
関し、特に、ロックイン・タイムが短く、CN比が高
く、細かいステップで出力周波数を制御できるPLL発
振回路に関する。
関し、特に、ロックイン・タイムが短く、CN比が高
く、細かいステップで出力周波数を制御できるPLL発
振回路に関する。
【0002】
【従来の技術】PLL発振回路は、安定した周波数を必
要とする回路で幅広く利用されている。例えば、ラジオ
受信回路では、中間周波数を生成するのに利用され、こ
の場合では10.7MHzの周波数が生成される。
要とする回路で幅広く利用されている。例えば、ラジオ
受信回路では、中間周波数を生成するのに利用され、こ
の場合では10.7MHzの周波数が生成される。
【0003】図5は、一般的なPLL発振回路の1例の
ブロック図である。基準信号生成回路10には水晶発振
回路が採用され、高精度で発振することができる。分周
回路20は、電圧制御発振回路(VCO)18の出力信
号の周波数Fvcoを分周する。分周された信号の周波
数(以下、比較周波数と呼ぶ)Fpは、位相比較回路1
2で基準信号の周波数(以下、基準周波数と呼ぶ)Fr
と比較される。位相比較回路12は、基準周波数Fr及
び比較周波数Fpを比較し、これらの位相差に応じたパ
ルス幅を持つパルス信号を出力する。ローパス・フィル
タ14は、位相比較回路12が出力するパルス信号を平
滑化し、結果として基準周波数Frと比較周波数Fpの
位相差に応じた直流電圧(以下では、誤差信号又は制御
電圧と呼ぶ)を生成する。なお、ローパス・フィルタ1
4は、図示したように増幅器を用いた積分回路で構成さ
れることが多い。ローパス・フィルタ14が出力する誤
差信号によって、基準周波数Frと比較周波数Fpが同
じ周波数及び位相となるように、VCO18の出力信号
の周波数Fvcoは制御される。
ブロック図である。基準信号生成回路10には水晶発振
回路が採用され、高精度で発振することができる。分周
回路20は、電圧制御発振回路(VCO)18の出力信
号の周波数Fvcoを分周する。分周された信号の周波
数(以下、比較周波数と呼ぶ)Fpは、位相比較回路1
2で基準信号の周波数(以下、基準周波数と呼ぶ)Fr
と比較される。位相比較回路12は、基準周波数Fr及
び比較周波数Fpを比較し、これらの位相差に応じたパ
ルス幅を持つパルス信号を出力する。ローパス・フィル
タ14は、位相比較回路12が出力するパルス信号を平
滑化し、結果として基準周波数Frと比較周波数Fpの
位相差に応じた直流電圧(以下では、誤差信号又は制御
電圧と呼ぶ)を生成する。なお、ローパス・フィルタ1
4は、図示したように増幅器を用いた積分回路で構成さ
れることが多い。ローパス・フィルタ14が出力する誤
差信号によって、基準周波数Frと比較周波数Fpが同
じ周波数及び位相となるように、VCO18の出力信号
の周波数Fvcoは制御される。
【0004】図5に示したPLL発振回路において、そ
の出力周波数Fvcoを変化させて得られる最大周波数
を高くしつつ、Fvcoを細かいステップで制御しよう
とすれば、基準周波数Frを低くするとともに、分周回
路20の分周比Nを高くすれば良い。分周回路20に
は、分周比Nを任意に設定可能なプログラム・カウンタ
を利用することが多く、分周比Nを例えばCPU(マイ
クロプロセッサ、図示せず)などで制御して変更する。
これにより、出力周波数Fvcoは、基準信号の周波数
Frを最小ステップとするN段ステップで変更できる。
の出力周波数Fvcoを変化させて得られる最大周波数
を高くしつつ、Fvcoを細かいステップで制御しよう
とすれば、基準周波数Frを低くするとともに、分周回
路20の分周比Nを高くすれば良い。分周回路20に
は、分周比Nを任意に設定可能なプログラム・カウンタ
を利用することが多く、分周比Nを例えばCPU(マイ
クロプロセッサ、図示せず)などで制御して変更する。
これにより、出力周波数Fvcoは、基準信号の周波数
Frを最小ステップとするN段ステップで変更できる。
【0005】しかし、出力周波数Fvcoが高くなって
くると分周回路20で直接分周するのが難しくなる。そ
こで、分周回路20の前段に高速に動作するもう1つの
分周回路(図示せず)を設ける方法もある。この高速に
動作する第2の分周回路には、プリスケーラを利用する
ことが多い。この場合、プリスケーラの分周比をMとす
るとMは固定なので、出力信号周波数Fvcoを可変す
るときの最小ステップの周波数差はM×Frになってし
まい、細かいステップで出力周波数Fvcoを可変させ
ることができなくなる。
くると分周回路20で直接分周するのが難しくなる。そ
こで、分周回路20の前段に高速に動作するもう1つの
分周回路(図示せず)を設ける方法もある。この高速に
動作する第2の分周回路には、プリスケーラを利用する
ことが多い。この場合、プリスケーラの分周比をMとす
るとMは固定なので、出力信号周波数Fvcoを可変す
るときの最小ステップの周波数差はM×Frになってし
まい、細かいステップで出力周波数Fvcoを可変させ
ることができなくなる。
【0006】周波数可変ステップが大きくなってしまう
点を改良したものが、図6に示すパルス・スワロウ式の
PLL発振回路である。図5と対応するものには同じ符
号を付して説明する。デュアル・モジュラス・プリスケ
ーラ24は、M及び(M+1)の2種類の分周比を有す
る。スワロウ・カウンタ26はプリスケーラ24の分周
比を制御する。
点を改良したものが、図6に示すパルス・スワロウ式の
PLL発振回路である。図5と対応するものには同じ符
号を付して説明する。デュアル・モジュラス・プリスケ
ーラ24は、M及び(M+1)の2種類の分周比を有す
る。スワロウ・カウンタ26はプリスケーラ24の分周
比を制御する。
【0007】プリスケーラ24は、スワロウ・カウンタ
26が動作中はFvcoを1/(M+1)に分周する。
一方、スワロウ・カウンタ26が全ビットAをカウント
すると、プリスケーラ24はFvcoを1/Mに分周す
る。つまり、VCO18の出力周波数Fvcoは、A/
Nの時間は1/{(M+1)×N}に分周され、(N−
A)/Nの時間は1/(M×N)に分周される。従っ
て、Fvcoを基準周波数Frで表すと、 Fvco=Fr×[{(M+1)×N}×A/N+(M
×N)×{(N−A)/N}]=Fr×(A+M×N) の関係が成り立つ。よって、Aを1だけ変化させると、
出力周波数FvcoをFrだけ変化させることができ、
周波数可変ステップを基準周波数Frとすることができ
る。このため、最高出力周波数の高いPLL発振回路を
得ようとする場合では、パルス・スワロウ式が広く利用
されている。なお、このパルス・スワロウ式PLL発振
回路については、例えば、『実用PLL周波数シンセサ
イザ』(総合電子出版)等に詳しい。
26が動作中はFvcoを1/(M+1)に分周する。
一方、スワロウ・カウンタ26が全ビットAをカウント
すると、プリスケーラ24はFvcoを1/Mに分周す
る。つまり、VCO18の出力周波数Fvcoは、A/
Nの時間は1/{(M+1)×N}に分周され、(N−
A)/Nの時間は1/(M×N)に分周される。従っ
て、Fvcoを基準周波数Frで表すと、 Fvco=Fr×[{(M+1)×N}×A/N+(M
×N)×{(N−A)/N}]=Fr×(A+M×N) の関係が成り立つ。よって、Aを1だけ変化させると、
出力周波数FvcoをFrだけ変化させることができ、
周波数可変ステップを基準周波数Frとすることができ
る。このため、最高出力周波数の高いPLL発振回路を
得ようとする場合では、パルス・スワロウ式が広く利用
されている。なお、このパルス・スワロウ式PLL発振
回路については、例えば、『実用PLL周波数シンセサ
イザ』(総合電子出版)等に詳しい。
【0008】
【発明が解決しようとする課題】理想的なPLL発振回
路は、ロックイン・タイムが短く、同時に出力周波数を
変化させるときの周波数可変ステップがなるだけ細か
く、かつ最大出力周波数の大きいものである。図5に示
すPLL発振回路において、高い最高出力周波数を得つ
つ、細かいステップで周波数を可変させるためには、分
周回路の分周比Nを大きくすると同時に、基準信号の周
波数(基準周波数)Frに低い周波数を用いれば良い。
例えば、ラジオの中間周波数10.7MHzを生成する
には、100kHzオーダーの周波数を基準周波数とし
て採用すれば良いことになる。
路は、ロックイン・タイムが短く、同時に出力周波数を
変化させるときの周波数可変ステップがなるだけ細か
く、かつ最大出力周波数の大きいものである。図5に示
すPLL発振回路において、高い最高出力周波数を得つ
つ、細かいステップで周波数を可変させるためには、分
周回路の分周比Nを大きくすると同時に、基準信号の周
波数(基準周波数)Frに低い周波数を用いれば良い。
例えば、ラジオの中間周波数10.7MHzを生成する
には、100kHzオーダーの周波数を基準周波数とし
て採用すれば良いことになる。
【0009】しかし、基準周波数Frが低くなると、位
相比較回路が出力するパルス信号の周波数も低くなるの
で、ローパス・フィルタ(積分回路)14の時定数を大
きくしなくてはならず、PLLがロックし出力周波数F
vcoが安定するまでの時間(ロックイン・タイム)が
長くなってしまう。
相比較回路が出力するパルス信号の周波数も低くなるの
で、ローパス・フィルタ(積分回路)14の時定数を大
きくしなくてはならず、PLLがロックし出力周波数F
vcoが安定するまでの時間(ロックイン・タイム)が
長くなってしまう。
【0010】また、出力周波数Fvcoと基準周波数F
rとの間には、Fvco=N×Frの関係が成立するの
で、基準周波数Frの持っているジッタもN倍になって
Fvcoに現れ、CN比が低下する。このため、あまり
にも大きいNは利用できず、その結果、基準周波数Fr
が小さいと最大出力周波数も大きくすることができな
い。
rとの間には、Fvco=N×Frの関係が成立するの
で、基準周波数Frの持っているジッタもN倍になって
Fvcoに現れ、CN比が低下する。このため、あまり
にも大きいNは利用できず、その結果、基準周波数Fr
が小さいと最大出力周波数も大きくすることができな
い。
【0011】更に、あまりに高い周波数ではカウンタ
(プログラム・カウンタ)で直接カウント(分周)でき
ず、この点でも分周比Nを大きくするのには限界があ
る。この点を改良したものとして、図6に示したパルス
・スワロウ式が知られている。これによれば、高い出力
周波数を得つつ、基準周波数Frを1ステップとして出
力周波数Fvcoを変化させることができる。しかし、
基準周波数Frを小さくすれば、ローパス・フィルタ
(積分回路)14の時定数を大きくしなくてはならず、
ロックイン・タイムが長くなってしまう点では図5の回
路と同様であり、また、CN比を高くするのが困難な点
でも同様である。
(プログラム・カウンタ)で直接カウント(分周)でき
ず、この点でも分周比Nを大きくするのには限界があ
る。この点を改良したものとして、図6に示したパルス
・スワロウ式が知られている。これによれば、高い出力
周波数を得つつ、基準周波数Frを1ステップとして出
力周波数Fvcoを変化させることができる。しかし、
基準周波数Frを小さくすれば、ローパス・フィルタ
(積分回路)14の時定数を大きくしなくてはならず、
ロックイン・タイムが長くなってしまう点では図5の回
路と同様であり、また、CN比を高くするのが困難な点
でも同様である。
【0012】このように従来のPLL発振回路では、ロ
ックイン・タイムを短くしつつ、即ち、基準周波数Fr
に比較的高い周波数を利用しつつ、高いCN比を保って
ステップ周波数を小さくすることは困難であった。
ックイン・タイムを短くしつつ、即ち、基準周波数Fr
に比較的高い周波数を利用しつつ、高いCN比を保って
ステップ周波数を小さくすることは困難であった。
【0013】
【課題を解決するための手段】本発明は、周波数可変ス
テップが小さく、ロックイン・タイムの短い新規なPL
L発振回路を提供するものである。本発明によるPLL
発振回路では、基準信号生成手段が好適には水晶発振器
を利用して基準周波数を有する基準信号を生成する。基
準信号分周手段は、この基準信号を分周して分周基準信
号を生成する。電圧制御発振手段(VCO)は、第1周
波数制御手段を有し、第1周波数制御手段に加わる制御
電圧に応じて、その出力信号の周波数が制御される。位
相比較手段は、基準周波数と電圧制御発振手段の出力周
波数との位相差に応じて上述の制御電圧を生成する。混
合(ミキサー)手段は、電圧制御発振手段の出力信号と
分周基準信号とを混合して混合信号を生成する。バンド
パス・フィルタ手段は、第2周波数制御手段を有し、こ
の第2周波数制御手段に加わる制御電圧に応じて通過周
波数が制御される。このバンドパス・フィルタ手段は、
混合信号から所望の周波数のみを通過させ、これがPL
L発振回路の出力周波数となる。オフセット手段は、分
周基準信号の周波数に応じて、第1及び第2周波数制御
手段夫々に印加する制御電圧間にオフセットを発生させ
る。例えば、電圧制御発振手段(VCO)の出力周波数
が400MHz、分周基準信号の周波数が500kHz
ならば、電圧制御発振手段の発振周波数を400MH
z、バンドパス・フィルタ手段の通過周波数帯域の中心
が400.5MHzとなるように、第1及び第2周波数
制御手段夫々に印加される制御電圧間にオフセットを発
生させる。
テップが小さく、ロックイン・タイムの短い新規なPL
L発振回路を提供するものである。本発明によるPLL
発振回路では、基準信号生成手段が好適には水晶発振器
を利用して基準周波数を有する基準信号を生成する。基
準信号分周手段は、この基準信号を分周して分周基準信
号を生成する。電圧制御発振手段(VCO)は、第1周
波数制御手段を有し、第1周波数制御手段に加わる制御
電圧に応じて、その出力信号の周波数が制御される。位
相比較手段は、基準周波数と電圧制御発振手段の出力周
波数との位相差に応じて上述の制御電圧を生成する。混
合(ミキサー)手段は、電圧制御発振手段の出力信号と
分周基準信号とを混合して混合信号を生成する。バンド
パス・フィルタ手段は、第2周波数制御手段を有し、こ
の第2周波数制御手段に加わる制御電圧に応じて通過周
波数が制御される。このバンドパス・フィルタ手段は、
混合信号から所望の周波数のみを通過させ、これがPL
L発振回路の出力周波数となる。オフセット手段は、分
周基準信号の周波数に応じて、第1及び第2周波数制御
手段夫々に印加する制御電圧間にオフセットを発生させ
る。例えば、電圧制御発振手段(VCO)の出力周波数
が400MHz、分周基準信号の周波数が500kHz
ならば、電圧制御発振手段の発振周波数を400MH
z、バンドパス・フィルタ手段の通過周波数帯域の中心
が400.5MHzとなるように、第1及び第2周波数
制御手段夫々に印加される制御電圧間にオフセットを発
生させる。
【0014】本発明によるPLL発振回路の出力周波数
を細かいステップで変更する場合には、基準信号分周手
段の分周比を変化させれば良い。もちろん、この場合に
は分周基準信号の周波数も変化するので、上述のよう
に、これに応じて第1及び第2周波数制御手段夫々に印
加される制御電圧間のオフセット量を変化させることに
なる。
を細かいステップで変更する場合には、基準信号分周手
段の分周比を変化させれば良い。もちろん、この場合に
は分周基準信号の周波数も変化するので、上述のよう
に、これに応じて第1及び第2周波数制御手段夫々に印
加される制御電圧間のオフセット量を変化させることに
なる。
【0015】第1及び第2周波数制御手段は、より具体
的には、同軸型誘電体と、制御電圧に応じて同軸型誘電
体のインピーダンスを変化させるインピーダンス制御手
段とを有する。インピーダンス制御手段には、例えば、
可変容量ダイオード(バリキャップ)を用いた周知回路
を利用すれば良い。可変容量ダイオードの両端間電圧を
変化させることで容易に実現できる。
的には、同軸型誘電体と、制御電圧に応じて同軸型誘電
体のインピーダンスを変化させるインピーダンス制御手
段とを有する。インピーダンス制御手段には、例えば、
可変容量ダイオード(バリキャップ)を用いた周知回路
を利用すれば良い。可変容量ダイオードの両端間電圧を
変化させることで容易に実現できる。
【0016】本発明によるPLL発振回路では、電圧制
御発振手段の出力周波数を分周する分周手段を更に具え
るようにしても良い。この場合には、位相比較手段は分
周手段が分周した電圧制御発振手段の出力周波数と基準
周波数との位相差に応じて制御電圧を生成する。これに
よって、出力信号の周波数を、基準周波数毎に変化させ
ることができ、基準信号分周手段の分周比を変化させた
ときよりも大きなオーダーで出力周波数を変化させるこ
とができる。
御発振手段の出力周波数を分周する分周手段を更に具え
るようにしても良い。この場合には、位相比較手段は分
周手段が分周した電圧制御発振手段の出力周波数と基準
周波数との位相差に応じて制御電圧を生成する。これに
よって、出力信号の周波数を、基準周波数毎に変化させ
ることができ、基準信号分周手段の分周比を変化させた
ときよりも大きなオーダーで出力周波数を変化させるこ
とができる。
【0017】第1及び第2周波数制御手段には、同じ特
性のものを使用するのが良い。即ち、同じ素子を用いて
構成するのが良い。これによって、分周手段の分周比の
変化に対して、第1及び第2周波数制御手段の特性が同
様に変化し、よって、電圧制御発振手段の出力周波数及
びバンドパス・フィルタ手段の通過周波数帯域が連動し
て変化する。なお、混合手段には、例えばSSB(sing
le side band、単側波帯)ミキサーを利用するのが良
い。
性のものを使用するのが良い。即ち、同じ素子を用いて
構成するのが良い。これによって、分周手段の分周比の
変化に対して、第1及び第2周波数制御手段の特性が同
様に変化し、よって、電圧制御発振手段の出力周波数及
びバンドパス・フィルタ手段の通過周波数帯域が連動し
て変化する。なお、混合手段には、例えばSSB(sing
le side band、単側波帯)ミキサーを利用するのが良
い。
【0018】
【発明の実施の形態】図1は、本発明の好適な1実施形
態を示すブロック図である。先に示した従来例と対応す
るものには同じ符号を付して説明する。
態を示すブロック図である。先に示した従来例と対応す
るものには同じ符号を付して説明する。
【0019】基準信号発振回路10は、水晶発振による
周波数変動の少ない所定の基準周波数Frを有する基準
信号を生成する。位相比較回路12は、基準信号の基準
周波数Frと比較周波数Fpの位相差に応じたパルス幅
を持つパルス信号を出力する。このときパルスは、位相
が180度異なる差動信号として生成される。これら
は、夫々ローパス・フィルタ14a及び14bを通過し
て、差動の直流誤差信号(以下、制御電圧と呼ぶ)とし
て生成される。図1では、+Ctrl及び−Ctrlで
示している。ローパス・フィルタ14は例えば、図5で
示したような積分回路で形成しても良い。
周波数変動の少ない所定の基準周波数Frを有する基準
信号を生成する。位相比較回路12は、基準信号の基準
周波数Frと比較周波数Fpの位相差に応じたパルス幅
を持つパルス信号を出力する。このときパルスは、位相
が180度異なる差動信号として生成される。これら
は、夫々ローパス・フィルタ14a及び14bを通過し
て、差動の直流誤差信号(以下、制御電圧と呼ぶ)とし
て生成される。図1では、+Ctrl及び−Ctrlで
示している。ローパス・フィルタ14は例えば、図5で
示したような積分回路で形成しても良い。
【0020】電圧制御発振回路(VCO)18は、第1
周波数制御回路17を有する。第1周波数制御回路17
には制御電圧が供給され、これによってVCO18の発
振周波数が定まる。
周波数制御回路17を有する。第1周波数制御回路17
には制御電圧が供給され、これによってVCO18の発
振周波数が定まる。
【0021】分周回路20は、VCO18の出力信号を
分周比Nで分周する。分周比Nは、CPU(図示せず)
などの制御手段により任意に変更可能である。分周回路
20は、例えば、プログラム・カウンタで構成される。
分周比Nで分周する。分周比Nは、CPU(図示せず)
などの制御手段により任意に変更可能である。分周回路
20は、例えば、プログラム・カウンタで構成される。
【0022】基準信号分周回路21は、基準信号を分周
比Kで分周する。分周比Kは、CPU(図示せず)など
の制御手段により任意に変更可能である。基準信号分周
回路21は、例えば、プログラム・カウンタで構成され
る。分周基準周波数Fdrと基準周波数Frとの間に
は、Fdr=Fr/Kの関係が成立する。後述するよう
に、この分周基準周波数Fdrが本発明によるPLL発
振回路の出力信号の周波数を可変させる最小ステップと
なる。即ち、基準周波数FrのK分の1の周波数を出力
周波数を可変させるときの周波数可変ステップ(最小ス
テップ)とすることができる。
比Kで分周する。分周比Kは、CPU(図示せず)など
の制御手段により任意に変更可能である。基準信号分周
回路21は、例えば、プログラム・カウンタで構成され
る。分周基準周波数Fdrと基準周波数Frとの間に
は、Fdr=Fr/Kの関係が成立する。後述するよう
に、この分周基準周波数Fdrが本発明によるPLL発
振回路の出力信号の周波数を可変させる最小ステップと
なる。即ち、基準周波数FrのK分の1の周波数を出力
周波数を可変させるときの周波数可変ステップ(最小ス
テップ)とすることができる。
【0023】SSB(single side band、単側波帯)ミ
キサー30は、VCO18の出力信号と、基準信号分周
回路21で分周された基準信号(分周基準信号Fdr)
とを受け、これらを混合する。図4は、SSBミキサー
30の出力信号の周波数分布の一例を示している。2つ
の信号を混合することで、その出力信号の周波数に複数
のピーク(ビート)が現れる。
キサー30は、VCO18の出力信号と、基準信号分周
回路21で分周された基準信号(分周基準信号Fdr)
とを受け、これらを混合する。図4は、SSBミキサー
30の出力信号の周波数分布の一例を示している。2つ
の信号を混合することで、その出力信号の周波数に複数
のピーク(ビート)が現れる。
【0024】同軸型誘電体(Dielectric Resonator)フ
ィルタ16は、SSBミキサー30の出力信号を受けて
所望の周波数のみを通過させるバンドパス・フィルタと
して機能する。これは、第2周波数制御回路15を有
し、直流可変オフセット回路11を介して供給される制
御電圧によって共振周波数が定まり、これがDRフィル
タ16の通過周波数帯域を決める。オフセット回路11
は、後述するように基準信号分周回路の分周基準信号の
周波数Fdrに応じて(従って分周比Kに応じて)、制
御電圧にオフセットを加え、DRF16の通過周波数帯
域を調整する。
ィルタ16は、SSBミキサー30の出力信号を受けて
所望の周波数のみを通過させるバンドパス・フィルタと
して機能する。これは、第2周波数制御回路15を有
し、直流可変オフセット回路11を介して供給される制
御電圧によって共振周波数が定まり、これがDRフィル
タ16の通過周波数帯域を決める。オフセット回路11
は、後述するように基準信号分周回路の分周基準信号の
周波数Fdrに応じて(従って分周比Kに応じて)、制
御電圧にオフセットを加え、DRF16の通過周波数帯
域を調整する。
【0025】図2は、電圧制御発振回路(VCO)18
のブロック図を示す。また、図3は、同軸型誘電体フィ
ルタ(DRF)16のブロック図を示す。夫々が有する
第1及び第2周波数制御回路15及び17は、同じ特性
となるように好適には同じ素子を用いて形成される。
のブロック図を示す。また、図3は、同軸型誘電体フィ
ルタ(DRF)16のブロック図を示す。夫々が有する
第1及び第2周波数制御回路15及び17は、同じ特性
となるように好適には同じ素子を用いて形成される。
【0026】第1及び第2周波数制御回路17及び15
は、基本的には共振回路である。同軸型誘電体(DR)
は、誘電率のきわめて高い素材(セラミックなど)で構
成され、その長さ及び誘電率により共振周波数が定ま
る。更にこの同軸型誘電体(DR)の一端に可変容量ダ
イオードDvを設けることで共振周波数を可変可能とし
ている。即ち、可変容量ダイオードDvの両端間電圧を
制御電圧(+/−Ctrl)で変化させることでインピ
ーダンスを変化させ、共振周波数を変化させるインピー
ダンス制御回路(インピーダンス制御手段)を構成して
いる。
は、基本的には共振回路である。同軸型誘電体(DR)
は、誘電率のきわめて高い素材(セラミックなど)で構
成され、その長さ及び誘電率により共振周波数が定ま
る。更にこの同軸型誘電体(DR)の一端に可変容量ダ
イオードDvを設けることで共振周波数を可変可能とし
ている。即ち、可変容量ダイオードDvの両端間電圧を
制御電圧(+/−Ctrl)で変化させることでインピ
ーダンスを変化させ、共振周波数を変化させるインピー
ダンス制御回路(インピーダンス制御手段)を構成して
いる。
【0027】図2及び図3に示す第1及び第2周波数制
御回路17及び15は、一端が接地されている。よっ
て、同軸型誘電体(DR)の他端bは、通常であれば全
てグランド(接地)されてしまう。しかし、同軸型誘電
体の長さ及び誘電率で定まる共振周波数を有する信号に
対してのみ、他端bがグランドに落ちなくなる。
御回路17及び15は、一端が接地されている。よっ
て、同軸型誘電体(DR)の他端bは、通常であれば全
てグランド(接地)されてしまう。しかし、同軸型誘電
体の長さ及び誘電率で定まる共振周波数を有する信号に
対してのみ、他端bがグランドに落ちなくなる。
【0028】このため、図2に示すVCO18において
は、第1周波数制御回路17の共振周波数において発振
回路19が発振する。また、図3に示すDRF16にお
いては、第2周波数制御回路15の共振周波数のみを通
過させるバンドパス・フィルタとなる。ただし、第1及
び第2周波数制御回路17及び15夫々に印加される制
御電圧間には、オフセット回路11が分周基準信号の周
波数Fdrに応じたオフセットを発生させている。
は、第1周波数制御回路17の共振周波数において発振
回路19が発振する。また、図3に示すDRF16にお
いては、第2周波数制御回路15の共振周波数のみを通
過させるバンドパス・フィルタとなる。ただし、第1及
び第2周波数制御回路17及び15夫々に印加される制
御電圧間には、オフセット回路11が分周基準信号の周
波数Fdrに応じたオフセットを発生させている。
【0029】なお、第1及び第2周波数制御回路17及
び15のコイルL1、L2、L3及びL4は、不要な周
波数をカットするチョーク・コイルである。コンデンサ
Cは、可変容量ダイオードDvの一端を交流的に接地す
る。抵抗器R1及びR2は、コイルによる発振を防止す
る。また、図3の整合回路13は、インピーダンス整合
のために設けられる。
び15のコイルL1、L2、L3及びL4は、不要な周
波数をカットするチョーク・コイルである。コンデンサ
Cは、可変容量ダイオードDvの一端を交流的に接地す
る。抵抗器R1及びR2は、コイルによる発振を防止す
る。また、図3の整合回路13は、インピーダンス整合
のために設けられる。
【0030】本発明のPLL発振回路の動作例として、
400.5MHzの出力周波数Foutを得る場合を説
明する。いくつかのケースがあり得るが、例えば、基準
周波数Frを10MHz、分周回路20の分周比を4
0、基準信号分周回路21の分周比Kを20とすれば、
VCO18の発振周波数が400MHz、基準信号分周
回路21の出力周波数Fdrが500kHzとなって、
出力周波数Fvcoが400.5MHzになる。図4
は、この例によるSSBミキサー30の出力周波数の分
布を示す。
400.5MHzの出力周波数Foutを得る場合を説
明する。いくつかのケースがあり得るが、例えば、基準
周波数Frを10MHz、分周回路20の分周比を4
0、基準信号分周回路21の分周比Kを20とすれば、
VCO18の発振周波数が400MHz、基準信号分周
回路21の出力周波数Fdrが500kHzとなって、
出力周波数Fvcoが400.5MHzになる。図4
は、この例によるSSBミキサー30の出力周波数の分
布を示す。
【0031】図4は、SSBミキサー30の出力周波数
の分布に400.5MHzをピークとする複数の周波数
ピークが現れることを示している。このとき、制御電圧
は、第1周波数制御回路17の共振周波数を400MH
zとするような電圧値となる。第2周波数制御回路15
もこの制御電圧を受けるが、直接印加されると、第2周
波数制御回路15の共振周波数も400MHzとなって
しまうので、オフセット回路11は第2周波数制御回路
15の共振周波数を400.5MHzとするように、制
御電圧にオフセットを加える。
の分布に400.5MHzをピークとする複数の周波数
ピークが現れることを示している。このとき、制御電圧
は、第1周波数制御回路17の共振周波数を400MH
zとするような電圧値となる。第2周波数制御回路15
もこの制御電圧を受けるが、直接印加されると、第2周
波数制御回路15の共振周波数も400MHzとなって
しまうので、オフセット回路11は第2周波数制御回路
15の共振周波数を400.5MHzとするように、制
御電圧にオフセットを加える。
【0032】上述の例において、出力周波数Foutを
400.5MHzから440.5MHzに変化させる場
合には、分周回路20の分周比Nを上述の40から44
に変化させれば良い。これによって、MHzオーダーで
の出力周波数Foutの可変を実現できる。このとき、
第1周波数制御回路17は、VCO18の出力周波数F
vcoが400MHzから440MHzになるようにV
CO18を制御する。これと同時に第2周波数制御回路
15は、その通過周波数帯域が400.5MHzから4
40.5MHzになるように制御される。よって、第1
及び第2周波数制御回路17及び15は、ともに40M
Hzだけその共振周波数が変化しており、この点におい
て第1及び第2周波数制御回路17及び15の共振周波
数特性がMHzオーダーで同等に連動して変化すること
が望ましい。ただし、DRF16の通過周波数帯域には
ある程度の幅があるので、kHzオーダーまで厳密に同
等に変化しなくても良い。即ち、第1及び第2周波数制
御回路17及び15は、その出力周波数Foutの周波
数帯域に応じてある程度の精度で同等に連動して変化す
るのが望ましい。このため、第1及び第2周波数制御回
路17及び15を同じ素子で構成するのが良い。
400.5MHzから440.5MHzに変化させる場
合には、分周回路20の分周比Nを上述の40から44
に変化させれば良い。これによって、MHzオーダーで
の出力周波数Foutの可変を実現できる。このとき、
第1周波数制御回路17は、VCO18の出力周波数F
vcoが400MHzから440MHzになるようにV
CO18を制御する。これと同時に第2周波数制御回路
15は、その通過周波数帯域が400.5MHzから4
40.5MHzになるように制御される。よって、第1
及び第2周波数制御回路17及び15は、ともに40M
Hzだけその共振周波数が変化しており、この点におい
て第1及び第2周波数制御回路17及び15の共振周波
数特性がMHzオーダーで同等に連動して変化すること
が望ましい。ただし、DRF16の通過周波数帯域には
ある程度の幅があるので、kHzオーダーまで厳密に同
等に変化しなくても良い。即ち、第1及び第2周波数制
御回路17及び15は、その出力周波数Foutの周波
数帯域に応じてある程度の精度で同等に連動して変化す
るのが望ましい。このため、第1及び第2周波数制御回
路17及び15を同じ素子で構成するのが良い。
【0033】更に、出力周波数Foutを400.5M
Hzから400.2MHzに変化させる場合、つまり、
出力周波数を300kHz変化させる場合を考える。こ
れを実現するには、基準信号分周回路21の分周比Kを
20から40に変化させ、分周基準信号の周波数Fdr
を200kHzにすれば良い。加えて、分周基準信号の
周波数Fdr(ここでは200kHz)に応じて、可変
オフセット回路11が制御電圧に付加するオフセット電
圧をCPU(図示せず)などの制御手段で制御して第2
周波数制御回路15の共振周波数もわずかにずらし、4
00.2MHzを効果的に抽出できるようにする。これ
によって、出力周波数FoutをkHzオーダーでも高
精度で可変させることができる。なお、DRF16の通
過周波数帯域にはある程度の幅があるので、オフセット
回路11による制御電圧のオフセットはそれほど厳密で
ある必要がないことに注意されたい。
Hzから400.2MHzに変化させる場合、つまり、
出力周波数を300kHz変化させる場合を考える。こ
れを実現するには、基準信号分周回路21の分周比Kを
20から40に変化させ、分周基準信号の周波数Fdr
を200kHzにすれば良い。加えて、分周基準信号の
周波数Fdr(ここでは200kHz)に応じて、可変
オフセット回路11が制御電圧に付加するオフセット電
圧をCPU(図示せず)などの制御手段で制御して第2
周波数制御回路15の共振周波数もわずかにずらし、4
00.2MHzを効果的に抽出できるようにする。これ
によって、出力周波数FoutをkHzオーダーでも高
精度で可変させることができる。なお、DRF16の通
過周波数帯域にはある程度の幅があるので、オフセット
回路11による制御電圧のオフセットはそれほど厳密で
ある必要がないことに注意されたい。
【0034】更に言えば、出力周波数Foutを変化さ
せるときに、kHzオーダーの可変だけを必要とする場
合には、分周回路20を設けなくとも本発明を実現する
ことができる。この場合、VCOの出力周波数Fvco
と、基準周波数Frに同じ周波数を利用すればよい。な
お、同じ周波数を用いることによって、基準周波数が高
く、プログラム・カウンタでの分周が困難であれば、基
準信号分周回路21に図6に示したパルス・スワロウ式
PLL発振回路で利用される分周回路を利用すれば良
い。
せるときに、kHzオーダーの可変だけを必要とする場
合には、分周回路20を設けなくとも本発明を実現する
ことができる。この場合、VCOの出力周波数Fvco
と、基準周波数Frに同じ周波数を利用すればよい。な
お、同じ周波数を用いることによって、基準周波数が高
く、プログラム・カウンタでの分周が困難であれば、基
準信号分周回路21に図6に示したパルス・スワロウ式
PLL発振回路で利用される分周回路を利用すれば良
い。
【0035】さらには、例えば、400MHzや440
MHzといったVCO18だけで出力できる周波数を出
力周波数Foutとして得たければ、SSBミキサー3
0通さず、破線矢印で示すようにバイパス31を使って
FvcoをDRF16に供給すれば良い。つまり、VC
O18の出力周波数Fvcoと分周基準周波数Fdrを
必ずしもSSBミキサー30で混合しなくても良い。こ
の場合には、第1及び第2周波数制御回路17及び15
夫々に供給する制御電圧にオフセットを発生させなくて
良い。もちろん、DRF16を通過させずに、VCO1
8の出力周波数Fvcoを直接出力周波数Foutとす
る信号路を別途に設けるようにしても良い。
MHzといったVCO18だけで出力できる周波数を出
力周波数Foutとして得たければ、SSBミキサー3
0通さず、破線矢印で示すようにバイパス31を使って
FvcoをDRF16に供給すれば良い。つまり、VC
O18の出力周波数Fvcoと分周基準周波数Fdrを
必ずしもSSBミキサー30で混合しなくても良い。こ
の場合には、第1及び第2周波数制御回路17及び15
夫々に供給する制御電圧にオフセットを発生させなくて
良い。もちろん、DRF16を通過させずに、VCO1
8の出力周波数Fvcoを直接出力周波数Foutとす
る信号路を別途に設けるようにしても良い。
【0036】上述した400.5MHzを出力しようと
する例によると、位相比較回路12は、基準周波数Fr
の10MHzとVCO18の出力周波数Fvcoを分周
した比較周波数Fpを比較している。このとき、出力周
波数Foutは、kHzオーダーで制御できるにもかか
わらず、位相比較回路12が比較しているのはMHzオ
ーダーの周波数であることに注意されたい。即ち、この
点が従来と大きく異なる点であり、出力周波数Fout
を可変させる際の周波数可変ステップ(最小可変周波
数)に比較して位相比較回路で比較に用いる周波数が高
いので、ロックイン・タイムを犠牲にすることなく、細
かいステップで出力周波数Foutを変化させることが
できる。
する例によると、位相比較回路12は、基準周波数Fr
の10MHzとVCO18の出力周波数Fvcoを分周
した比較周波数Fpを比較している。このとき、出力周
波数Foutは、kHzオーダーで制御できるにもかか
わらず、位相比較回路12が比較しているのはMHzオ
ーダーの周波数であることに注意されたい。即ち、この
点が従来と大きく異なる点であり、出力周波数Fout
を可変させる際の周波数可変ステップ(最小可変周波
数)に比較して位相比較回路で比較に用いる周波数が高
いので、ロックイン・タイムを犠牲にすることなく、細
かいステップで出力周波数Foutを変化させることが
できる。
【0037】分周回路20は、プログラム・カウンタ以
外にも、図6に示したパルス・スワロウ式PLL発振回
路で利用されているものでも良い。これにより、VCO
18の出力周波数が高い場合にも対応できる。
外にも、図6に示したパルス・スワロウ式PLL発振回
路で利用されているものでも良い。これにより、VCO
18の出力周波数が高い場合にも対応できる。
【0038】上述してきたように本発明のPLL発振回
路によれば、例えば、ラジオの中間周波数である10.
7MHzの周波数を生成するにも、基準信号の周波数に
100kHzオーダーの周波数を採用する必要はなく、
MHzオーダーの周波数で良い。即ち、出力周波数Fo
utを変化させる際の周波数可変ステップ(最小可変周
波数)に比較して1桁以上高い周波数を基準周波数とし
て採用できる。よって、ロックイン・タイムが短くする
ことができ、CN比も向上する。また、基準信号分周回
路の分周比Kを変化させることにより、基準周波数より
1桁以上小さい周波数で、出力周波数を変化させること
ができる。別の見方によれば、本発明のPLL発振回路
は、出力周波数の周波数帯域に比較して半端な周波数を
持った周波数(10.7MHzなど)を出力したい場合
に適している。更に、分周回路20の分周比Nを変化さ
せることで、出力周波数Foutを基準周波数を周波数
可変ステップとして変化させることができるので、出力
周波数Foutの最大周波数を大きくすることも同時に
実現できる。
路によれば、例えば、ラジオの中間周波数である10.
7MHzの周波数を生成するにも、基準信号の周波数に
100kHzオーダーの周波数を採用する必要はなく、
MHzオーダーの周波数で良い。即ち、出力周波数Fo
utを変化させる際の周波数可変ステップ(最小可変周
波数)に比較して1桁以上高い周波数を基準周波数とし
て採用できる。よって、ロックイン・タイムが短くする
ことができ、CN比も向上する。また、基準信号分周回
路の分周比Kを変化させることにより、基準周波数より
1桁以上小さい周波数で、出力周波数を変化させること
ができる。別の見方によれば、本発明のPLL発振回路
は、出力周波数の周波数帯域に比較して半端な周波数を
持った周波数(10.7MHzなど)を出力したい場合
に適している。更に、分周回路20の分周比Nを変化さ
せることで、出力周波数Foutを基準周波数を周波数
可変ステップとして変化させることができるので、出力
周波数Foutの最大周波数を大きくすることも同時に
実現できる。
【図1】本発明の好適な1実施例のブロック図である。
【図2】本発明による電圧制御発振回路の1例のブロッ
ク図である。
ク図である。
【図3】本発明によるバンドパス・フィルタの1例のブ
ロック図である。
ロック図である。
【図4】SSBミキサーの出力周波数分布の1例を示す
グラフである。
グラフである。
【図5】一般的なPLL発振回路のブロック図である。
【図6】パルス・スワロウ式PLL発振回路のブロック
図である。
図である。
10 基準信号生成回路 12 位相比較回路 14 ローパス・フィルタ 15 第2周波数制御回路 16 バンドパス・フィルタ 17 第1周波数制御回路 18 電圧制御発振回路 20 分周回路 21 基準信号分周回路 30 SSBミキサー 31 バイパス Fout 出力周波数 Fvco VCO出力周波数 Fr 基準周波数 Fp 比較周波数 Ctrl 制御電圧(誤差信号)
Claims (5)
- 【請求項1】 基準周波数を有する基準信号を生成する
基準信号生成手段と、 上記基準信号を分周して分周基準信号を生成する基準周
波数分周手段と、 第1周波数制御手段を有し、該第1周波数制御手段に加
わる制御電圧に応じて出力信号の周波数が制御される電
圧制御発振手段と、 上記基準周波数と上記電圧制御発振手段の出力周波数と
の位相差に応じて上記制御電圧を生成する位相比較手段
と、 上記電圧制御発振手段の出力信号と上記分周基準信号と
を混合して混合信号を生成する混合手段と、 第2周波数制御手段を有し、該第2周波数制御手段に加
わる上記制御電圧に応じて通過周波数が制御されるバン
ドパス・フィルタ手段と、 上記分周基準信号の周波数に応じて、上記第1及び第2
周波数制御手段夫々に印加される制御電圧間にオフセッ
トを発生させるオフセット手段とを具え、 上記バンドパス・フィルタ手段が上記混合信号から所望
の周波数のみを通過させることを特徴とするPLL発振
回路。 - 【請求項2】 上記基準信号分周手段の分周比を変化さ
せることにより、出力信号の周波数を変化させることを
特徴とする請求項1記載のPLL発振回路。 - 【請求項3】 上記第1及び第2周波数制御手段は、 同軸型誘電体と、 上記制御電圧に応じて上記同軸型誘電体のインピーダン
スを変化させるインピーダンス制御手段とを有すること
を特徴とする請求項1又は2記載のPLL発振回路。 - 【請求項4】 上記電圧制御発振手段の出力周波数を分
周する分周手段を更に具え、 上記位相比較手段は上記分周手段が分周した上記電圧制
御発振手段の出力周波数と上記基準周波数との位相差に
応じて上記制御電圧を生成することを特徴とする請求項
1、2又は3記載のPLL発振回路。 - 【請求項5】 上記第1及び第2周波数制御手段に同じ
特性のものを使用することを特徴とする請求項1、2、
3又は4記載のPLL発振回路。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP9101022A JPH10285027A (ja) | 1997-04-03 | 1997-04-03 | Pll発振回路 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP9101022A JPH10285027A (ja) | 1997-04-03 | 1997-04-03 | Pll発振回路 |
Publications (1)
Publication Number | Publication Date |
---|---|
JPH10285027A true JPH10285027A (ja) | 1998-10-23 |
Family
ID=14289584
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP9101022A Pending JPH10285027A (ja) | 1997-04-03 | 1997-04-03 | Pll発振回路 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPH10285027A (ja) |
Cited By (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2006504352A (ja) * | 2002-10-25 | 2006-02-02 | ジーシーティー セミコンダクター インコーポレイテッド | Pll回路のノイズを抑制するシステム及び方法 |
KR100659291B1 (ko) | 2005-02-17 | 2006-12-20 | 삼성전자주식회사 | 주파수 합성 장치 |
DE102005030623A1 (de) * | 2005-06-30 | 2007-01-04 | Yazaki Corp. | Datenkommunikationssystem |
CN106341125A (zh) * | 2016-08-30 | 2017-01-18 | 安徽华东光电技术研究所 | 一种同轴介质振荡源加工方法 |
-
1997
- 1997-04-03 JP JP9101022A patent/JPH10285027A/ja active Pending
Cited By (6)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2006504352A (ja) * | 2002-10-25 | 2006-02-02 | ジーシーティー セミコンダクター インコーポレイテッド | Pll回路のノイズを抑制するシステム及び方法 |
JP4754825B2 (ja) * | 2002-10-25 | 2011-08-24 | ジーシーティー セミコンダクター インコーポレイテッド | Pll回路のノイズを抑制するシステム及び方法 |
KR100659291B1 (ko) | 2005-02-17 | 2006-12-20 | 삼성전자주식회사 | 주파수 합성 장치 |
DE102005030623A1 (de) * | 2005-06-30 | 2007-01-04 | Yazaki Corp. | Datenkommunikationssystem |
CN106341125A (zh) * | 2016-08-30 | 2017-01-18 | 安徽华东光电技术研究所 | 一种同轴介质振荡源加工方法 |
CN106341125B (zh) * | 2016-08-30 | 2019-03-12 | 安徽华东光电技术研究所 | 一种同轴介质振荡源加工方法 |
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