JPH05343690A - 薄膜トランジスタ及びその製造方法 - Google Patents
薄膜トランジスタ及びその製造方法Info
- Publication number
- JPH05343690A JPH05343690A JP14592792A JP14592792A JPH05343690A JP H05343690 A JPH05343690 A JP H05343690A JP 14592792 A JP14592792 A JP 14592792A JP 14592792 A JP14592792 A JP 14592792A JP H05343690 A JPH05343690 A JP H05343690A
- Authority
- JP
- Japan
- Prior art keywords
- layer
- type
- semiconductor layer
- operating
- contact
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
Landscapes
- Thin Film Transistor (AREA)
Abstract
(57)【要約】
【目的】本発明は、ＴＦＴ特性の低下を招くことなく１
回のフォトリソグラフィ工程でソース、ドレイン電極を
形成し、ＴＦＴ特性の向上と工程の簡略化によるコスト
削減を実現することができるＴＦＴ及びその製造方法を
提供することを目的とする。 【構成】ソース電極１２ａ及びドレイン電極１２ｂは、
それぞれＩＴＯ透明電極層１４ａ、１４ｂとｎ+ 型ａ−
Ｓｉコンタクト層１６ａ、１６ｂとからなる階段状構造
となっている。ａ−Ｓｉ層からなる動作半導体層１８
は、ｎ+ 型ａ−Ｓｉコンタクト層１６ａ、１６ｂより低
不純物濃度のｎ- 型ａ−Ｓｉ動作層２０とｉ型ａ−Ｓｉ
動作層２２との２層構造になっている。従って、ＩＴＯ
透明電極層１４ａ、１４ｂは、ｎ- 型ａ−Ｓｉ動作層２
０と接触し、ｉ型ａ−Ｓｉ動作層２２と直接に接触する
ことはないようになっている。
回のフォトリソグラフィ工程でソース、ドレイン電極を
形成し、ＴＦＴ特性の向上と工程の簡略化によるコスト
削減を実現することができるＴＦＴ及びその製造方法を
提供することを目的とする。 【構成】ソース電極１２ａ及びドレイン電極１２ｂは、
それぞれＩＴＯ透明電極層１４ａ、１４ｂとｎ+ 型ａ−
Ｓｉコンタクト層１６ａ、１６ｂとからなる階段状構造
となっている。ａ−Ｓｉ層からなる動作半導体層１８
は、ｎ+ 型ａ−Ｓｉコンタクト層１６ａ、１６ｂより低
不純物濃度のｎ- 型ａ−Ｓｉ動作層２０とｉ型ａ−Ｓｉ
動作層２２との２層構造になっている。従って、ＩＴＯ
透明電極層１４ａ、１４ｂは、ｎ- 型ａ−Ｓｉ動作層２
０と接触し、ｉ型ａ−Ｓｉ動作層２２と直接に接触する
ことはないようになっている。
Description
【０００１】
【産業上の利用分野】本発明は薄膜トランジスタ及びそ
の製造方法に係り、特にアクティブマトリクス型液晶表
示装置のスイッチング素子として用いられるスタガー型
薄膜トランジスタ及びその製造方法に関する。アクティ
ブマトリックス型表示装置は、単純マトリックス型表示
装置と共に薄形の情報端末用表示装置として使用されて
おり、表示媒体としては液晶が使用されている。
の製造方法に係り、特にアクティブマトリクス型液晶表
示装置のスイッチング素子として用いられるスタガー型
薄膜トランジスタ及びその製造方法に関する。アクティ
ブマトリックス型表示装置は、単純マトリックス型表示
装置と共に薄形の情報端末用表示装置として使用されて
おり、表示媒体としては液晶が使用されている。
【０００２】ここで両者の特性を比較すると、アクティ
ブマトリックス型液晶表示装置は、多数ある画素をそれ
ぞれ単独に駆動するのと同様の動作をさせることができ
るため、表示容量の増大に伴ってライン数が増加して
も、単純マトリックス型液晶表示装置のように駆動のデ
ューティ比が低下し、コントラストの低下や視野角の減
少をきたすなどの問題が生じない。このためアクティブ
マトリックス型液晶表示装置は陰極線管（ＣＲＴ）並み
のカラー表示が得られ、薄型のフラットディスプレイと
して用途を拡げつつある。
ブマトリックス型液晶表示装置は、多数ある画素をそれ
ぞれ単独に駆動するのと同様の動作をさせることができ
るため、表示容量の増大に伴ってライン数が増加して
も、単純マトリックス型液晶表示装置のように駆動のデ
ューティ比が低下し、コントラストの低下や視野角の減
少をきたすなどの問題が生じない。このためアクティブ
マトリックス型液晶表示装置は陰極線管（ＣＲＴ）並み
のカラー表示が得られ、薄型のフラットディスプレイと
して用途を拡げつつある。
【０００３】従って、かかるアクティブマトリックス形
液晶表示装置に用いられる薄膜トランジスタ（ＴＦＴ；
Thin Film Transistor）の特性の向上及び製造プロセス
の簡略化によるコストの低減が要望されている。
液晶表示装置に用いられる薄膜トランジスタ（ＴＦＴ；
Thin Film Transistor）の特性の向上及び製造プロセス
の簡略化によるコストの低減が要望されている。
【０００４】
【従来の技術】従来の２種のスタガー型ＴＦＴの断面構
造をそれぞれ図７（ａ）、（ｂ）に示し、その電流特性
をそれぞれ図８（ａ）、（ｂ）に示す。図７（ａ）にお
いて、ガラス基板６０上に、ソース電極６２ａ及びドレ
イン電極６２ｂが相対して形成されている。これらソー
ス、ドレイン電極６２ａ、６２ｂは、それぞれ、ＩＴＯ
（Indium Tin Oxide；インジウムティンオキサイド）透
明電極層６４ａ、６４ｂと、このＩＴＯ透明電極層６４
ａ、６４ｂ上に形成されたＰ（リン）ドープのｎ+ 型ａ
−Ｓｉ（アモルファスシリコン）コンタクト層６６ａ、
６６ｂとから構成されている。
造をそれぞれ図７（ａ）、（ｂ）に示し、その電流特性
をそれぞれ図８（ａ）、（ｂ）に示す。図７（ａ）にお
いて、ガラス基板６０上に、ソース電極６２ａ及びドレ
イン電極６２ｂが相対して形成されている。これらソー
ス、ドレイン電極６２ａ、６２ｂは、それぞれ、ＩＴＯ
（Indium Tin Oxide；インジウムティンオキサイド）透
明電極層６４ａ、６４ｂと、このＩＴＯ透明電極層６４
ａ、６４ｂ上に形成されたＰ（リン）ドープのｎ+ 型ａ
−Ｓｉ（アモルファスシリコン）コンタクト層６６ａ、
６６ｂとから構成されている。
【０００５】ここで、ＩＴＯ透明電極層６４ａ、６４ｂ
及びｎ+ 型ａ−Ｓｉコンタクト層６６ａ、６６ｂからな
るソース、ドレイン電極６２ａ、６２ｂは、ＩＴＯ層及
びｎ+ 型ａ−Ｓｉ層を順に積層した後、１回のフォトリ
ソグラフィ工程により形成される。このため、ｎ+ 型ａ
−Ｓｉコンタクト層６６ａ、６６ｂはＩＴＯ透明電極層
６４ａ、６４ｂに対してオーバーハングにならず、ＩＴ
Ｏ透明電極層６４ａ、６４ｂが一部露出する階段状構造
となっている。
及びｎ+ 型ａ−Ｓｉコンタクト層６６ａ、６６ｂからな
るソース、ドレイン電極６２ａ、６２ｂは、ＩＴＯ層及
びｎ+ 型ａ−Ｓｉ層を順に積層した後、１回のフォトリ
ソグラフィ工程により形成される。このため、ｎ+ 型ａ
−Ｓｉコンタクト層６６ａ、６６ｂはＩＴＯ透明電極層
６４ａ、６４ｂに対してオーバーハングにならず、ＩＴ
Ｏ透明電極層６４ａ、６４ｂが一部露出する階段状構造
となっている。
【０００６】また、ソース、ドレイン電極６２ａ、６２
ｂ上及びソース、ドレイン電極６２ａ、６２ｂ間のガラ
ス基板６０上には、イントリンシックなｉ型ａ−Ｓｉ動
作層６８が形成されている。従って、このｉ型ａ−Ｓｉ
動作層６８は、ｎ+ 型ａ−Ｓｉコンタクト層６６ａ、６
６ｂとオーミックに接触すると共に、ＩＴＯ透明電極層
６４ａ、６４ｂとも直接に接触している。
ｂ上及びソース、ドレイン電極６２ａ、６２ｂ間のガラ
ス基板６０上には、イントリンシックなｉ型ａ−Ｓｉ動
作層６８が形成されている。従って、このｉ型ａ−Ｓｉ
動作層６８は、ｎ+ 型ａ−Ｓｉコンタクト層６６ａ、６
６ｂとオーミックに接触すると共に、ＩＴＯ透明電極層
６４ａ、６４ｂとも直接に接触している。
【０００７】更に、このｉ型ａ−Ｓｉ動作層６８上に
は、ＳｉＮ膜（シリコン窒化膜）からなるゲート絶縁膜
７０を介して、Ａｌ（アルミニウム）からなるゲート電
極７２が形成されている。他方、図７（ｂ）において
も、図７（ａ）と同様にして、ガラス基板６０上にソー
ス電極７４ａ及びドレイン電極７４ｂが相対して形成さ
れ、これらソース、ドレイン電極７４ａ、７４ｂはＩＴ
Ｏ透明電極層７６ａ、７６ｂとｎ+ 型ａ−Ｓｉコンタク
ト層７８ａ、７８ｂとから構成されている。
は、ＳｉＮ膜（シリコン窒化膜）からなるゲート絶縁膜
７０を介して、Ａｌ（アルミニウム）からなるゲート電
極７２が形成されている。他方、図７（ｂ）において
も、図７（ａ）と同様にして、ガラス基板６０上にソー
ス電極７４ａ及びドレイン電極７４ｂが相対して形成さ
れ、これらソース、ドレイン電極７４ａ、７４ｂはＩＴ
Ｏ透明電極層７６ａ、７６ｂとｎ+ 型ａ−Ｓｉコンタク
ト層７８ａ、７８ｂとから構成されている。
【０００８】但し、ＩＴＯ透明電極層７６ａ、７６ｂ及
びｎ+ 型ａ−Ｓｉコンタクト層７８ａ、７８ｂからなる
ソース、ドレイン電極７４ａ、７４ｂは、ＩＴＯ層の堆
積とそのパターニング及びｎ+ 型ａ−Ｓｉ層の堆積とそ
のパターニングという２回のフォトリソグラフィ工程に
より形成される。このため、ｎ+ 型ａ−Ｓｉコンタクト
層７８ａ、７８ｂはＩＴＯ透明電極層７６ａ、７６ｂに
対してオーバーハングとなって、ＩＴＯ透明電極層７６
ａ、７６ｂ全体を完全に覆っている。
びｎ+ 型ａ−Ｓｉコンタクト層７８ａ、７８ｂからなる
ソース、ドレイン電極７４ａ、７４ｂは、ＩＴＯ層の堆
積とそのパターニング及びｎ+ 型ａ−Ｓｉ層の堆積とそ
のパターニングという２回のフォトリソグラフィ工程に
より形成される。このため、ｎ+ 型ａ−Ｓｉコンタクト
層７８ａ、７８ｂはＩＴＯ透明電極層７６ａ、７６ｂに
対してオーバーハングとなって、ＩＴＯ透明電極層７６
ａ、７６ｂ全体を完全に覆っている。
【０００９】また、ソース、ドレイン電極７４ａ、７４
ｂ上及びソース、ドレイン電極７４ａ、７４ｂ間のガラ
ス基板６０上には、イントリンシックなｉ型ａ−Ｓｉ動
作層６８が形成されている。従って、このｉ型ａ−Ｓｉ
動作層６８は、ｎ+ 型ａ−Ｓｉコンタクト層７８ａ、７
８ｂとオーミックに接触しているが、ＩＴＯ透明電極層
７６ａ、７６ｂとは直接には接触していない。
ｂ上及びソース、ドレイン電極７４ａ、７４ｂ間のガラ
ス基板６０上には、イントリンシックなｉ型ａ−Ｓｉ動
作層６８が形成されている。従って、このｉ型ａ−Ｓｉ
動作層６８は、ｎ+ 型ａ−Ｓｉコンタクト層７８ａ、７
８ｂとオーミックに接触しているが、ＩＴＯ透明電極層
７６ａ、７６ｂとは直接には接触していない。
【００１０】更に、同様にして、このｉ型ａ−Ｓｉ動作
層６８上には、ゲート絶縁膜７０を介してゲート電極７
２が形成されている。次に、図７（ａ）、（ｂ）の２種
のスタガー型ＴＦＴのドレイン電流−ゲート電圧特性
を、それぞれ図８（ａ）、（ｂ）に示す。両者の比較か
ら明らかなように、図７（ａ）のスタガー型ＴＦＴの電
流特性は図７（ｂ）のスタガー型ＴＦＴよりも劣化して
いる。この原因としては、図７（ａ）のスタガー型ＴＦ
Ｔにおいて、ソース、ドレイン電極６２ａ、６２ｂのＩ
ＴＯ透明電極層６４ａ、６４ｂがｉ型ａ−Ｓｉ動作層６
８と直接に接触していることによって生じる障壁によ
り、ｉ型ａ−Ｓｉ動作層６８のゲート電極７２から遠い
側のバックチャネル部の電位が高くなるため、チャネル
コンダクタンスが低下すること、そしてＩＴＯ透明電極
層６４ａ、６４ｂ中のＩｎ（インジウム）、Ｏ（酸素）
などの不純物がｉ型ａ−Ｓｉ動作層６８中へ拡散するこ
とによってｉ型ａ−Ｓｉ動作層６８中の局在準位密度が
増加するため、チャネルコンダクタンスが低下すること
などが考えられる。
層６８上には、ゲート絶縁膜７０を介してゲート電極７
２が形成されている。次に、図７（ａ）、（ｂ）の２種
のスタガー型ＴＦＴのドレイン電流−ゲート電圧特性
を、それぞれ図８（ａ）、（ｂ）に示す。両者の比較か
ら明らかなように、図７（ａ）のスタガー型ＴＦＴの電
流特性は図７（ｂ）のスタガー型ＴＦＴよりも劣化して
いる。この原因としては、図７（ａ）のスタガー型ＴＦ
Ｔにおいて、ソース、ドレイン電極６２ａ、６２ｂのＩ
ＴＯ透明電極層６４ａ、６４ｂがｉ型ａ−Ｓｉ動作層６
８と直接に接触していることによって生じる障壁によ
り、ｉ型ａ−Ｓｉ動作層６８のゲート電極７２から遠い
側のバックチャネル部の電位が高くなるため、チャネル
コンダクタンスが低下すること、そしてＩＴＯ透明電極
層６４ａ、６４ｂ中のＩｎ（インジウム）、Ｏ（酸素）
などの不純物がｉ型ａ−Ｓｉ動作層６８中へ拡散するこ
とによってｉ型ａ−Ｓｉ動作層６８中の局在準位密度が
増加するため、チャネルコンダクタンスが低下すること
などが考えられる。
【００１１】
【発明が解決しようとする課題】このように上記従来の
スタガー型ＴＦＴにおいては、工程の簡略化によるコス
ト削減を図るため、ソース、ドレイン電極の形成を１回
のフォトリソグラフィ工程によって行うと、ソース、ド
レイン電極のＩＴＯ透明電極層がｉ型ａ−Ｓｉ動作層と
直接に接触することになり、ＴＦＴ特性の低下を招い
た。他方、ＴＦＴ特性の向上を図るべく、ソース、ドレ
イン電極のＩＴＯ透明電極層がｉ型ａ−Ｓｉ動作層と直
接に接触しないようにするためには、ソース、ドレイン
電極の形成に２回のフォトリソグラフィ工程が必要とな
った。
スタガー型ＴＦＴにおいては、工程の簡略化によるコス
ト削減を図るため、ソース、ドレイン電極の形成を１回
のフォトリソグラフィ工程によって行うと、ソース、ド
レイン電極のＩＴＯ透明電極層がｉ型ａ−Ｓｉ動作層と
直接に接触することになり、ＴＦＴ特性の低下を招い
た。他方、ＴＦＴ特性の向上を図るべく、ソース、ドレ
イン電極のＩＴＯ透明電極層がｉ型ａ−Ｓｉ動作層と直
接に接触しないようにするためには、ソース、ドレイン
電極の形成に２回のフォトリソグラフィ工程が必要とな
った。
【００１２】そこで本発明は、ＴＦＴ特性の低下を招く
ことなく１回のフォトリソグラフィ工程でソース、ドレ
イン電極を形成し、ＴＦＴ特性の向上と工程の簡略化に
よるコスト削減を実現することができるＴＦＴ及びその
製造方法を提供することを目的とする。
ことなく１回のフォトリソグラフィ工程でソース、ドレ
イン電極を形成し、ＴＦＴ特性の向上と工程の簡略化に
よるコスト削減を実現することができるＴＦＴ及びその
製造方法を提供することを目的とする。
【００１３】
【課題を解決するための手段】図１は本発明の原理を説
明するためのＴＦＴの断面図である。ガラス基板１０上
に、ソース電極１２ａ及びドレイン電極１２ｂが相対し
て形成されている。これらソース、ドレイン電極１２
ａ、１２ｂは、それぞれ、ＩＴＯ透明電極層１４ａ、１
４ｂと、このＩＴＯ透明電極層１４ａ、１４ｂ上に形成
されたｎ+ 型ａ−Ｓｉコンタクト層１６ａ、１６ｂとか
ら構成されている。
明するためのＴＦＴの断面図である。ガラス基板１０上
に、ソース電極１２ａ及びドレイン電極１２ｂが相対し
て形成されている。これらソース、ドレイン電極１２
ａ、１２ｂは、それぞれ、ＩＴＯ透明電極層１４ａ、１
４ｂと、このＩＴＯ透明電極層１４ａ、１４ｂ上に形成
されたｎ+ 型ａ−Ｓｉコンタクト層１６ａ、１６ｂとか
ら構成されている。
【００１４】ここで、ＩＴＯ透明電極層１４ａ、１４ｂ
及びｎ+ 型ａ−Ｓｉコンタクト層１６ａ、１６ｂからな
るソース、ドレイン電極１２ａ、１２ｂは、ＩＴＯ層及
びｎ+ 型ａ−Ｓｉ層を順に積層した後、１回のフォトリ
ソグラフィ工程により形成される。このため、ｎ+ 型ａ
−Ｓｉコンタクト層１６ａ、１６ｂはＩＴＯ透明電極層
１４ａ、１４ｂに対してオーバーハングにならず、ＩＴ
Ｏ透明電極層１４ａ、１４ｂが一部露出する階段状構造
となっている。
及びｎ+ 型ａ−Ｓｉコンタクト層１６ａ、１６ｂからな
るソース、ドレイン電極１２ａ、１２ｂは、ＩＴＯ層及
びｎ+ 型ａ−Ｓｉ層を順に積層した後、１回のフォトリ
ソグラフィ工程により形成される。このため、ｎ+ 型ａ
−Ｓｉコンタクト層１６ａ、１６ｂはＩＴＯ透明電極層
１４ａ、１４ｂに対してオーバーハングにならず、ＩＴ
Ｏ透明電極層１４ａ、１４ｂが一部露出する階段状構造
となっている。
【００１５】また、ソース、ドレイン電極１２ａ、１２
ｂ上及びソース、ドレイン電極１２ａ、１２ｂ間のガラ
ス基板１０上には、ａ−Ｓｉ層からなる動作半導体層１
８が形成されている。そしてこの動作半導体層１８は、
ｎ+ 型ａ−Ｓｉコンタクト層１６ａ、１６ｂより不純物
濃度が低いｎ- 型ａ−Ｓｉ動作層２０とイントリンシッ
クなｉ型ａ−Ｓｉ動作層２２との２層構造になっている
点に本発明の特徴がある。
ｂ上及びソース、ドレイン電極１２ａ、１２ｂ間のガラ
ス基板１０上には、ａ−Ｓｉ層からなる動作半導体層１
８が形成されている。そしてこの動作半導体層１８は、
ｎ+ 型ａ−Ｓｉコンタクト層１６ａ、１６ｂより不純物
濃度が低いｎ- 型ａ−Ｓｉ動作層２０とイントリンシッ
クなｉ型ａ−Ｓｉ動作層２２との２層構造になっている
点に本発明の特徴がある。
【００１６】従って、動作半導体層１８のｎ- 型ａ−Ｓ
ｉ動作層２０が、ソース、ドレイン電極１２ａ、１２ｂ
のｎ+ 型ａ−Ｓｉコンタクト層１６ａ、１６ｂとオーミ
ックに接触すると共に、ＩＴＯ透明電極層１４ａ、１４
ｂとも接触しており、ｉ型ａ−Ｓｉ動作層２２とＩＴＯ
透明電極層１４ａ、１４ｂとが直接に接触することはな
い。
ｉ動作層２０が、ソース、ドレイン電極１２ａ、１２ｂ
のｎ+ 型ａ−Ｓｉコンタクト層１６ａ、１６ｂとオーミ
ックに接触すると共に、ＩＴＯ透明電極層１４ａ、１４
ｂとも接触しており、ｉ型ａ−Ｓｉ動作層２２とＩＴＯ
透明電極層１４ａ、１４ｂとが直接に接触することはな
い。
【００１７】更に、この動作半導体層１８上には、ゲー
ト絶縁膜２４を介して、ゲート電極２６が形成されてい
る。尚、動作半導体層１８を構成するｎ- 型ａ−Ｓｉ動
作層２０の層厚は２０ｎｍ以下にすることが望ましい。
また、ソース、ドレイン電極１２ａ、１２ｂを構成する
ｎ+ 型ａ−Ｓｉコンタクト層１６ａ、１６ｂのｎ型不純
物の含有量を１％以上にし、ｎ- 型ａ−Ｓｉ動作層２０
のｎ型不純物の含有量を１％以下にすることが望まし
い。更に、ｎ- 型ａ−Ｓｉ動作層２０のｎ型不純物の含
有量を、基板側から徐々に又は階段状に減少させてもよ
い。
ト絶縁膜２４を介して、ゲート電極２６が形成されてい
る。尚、動作半導体層１８を構成するｎ- 型ａ−Ｓｉ動
作層２０の層厚は２０ｎｍ以下にすることが望ましい。
また、ソース、ドレイン電極１２ａ、１２ｂを構成する
ｎ+ 型ａ−Ｓｉコンタクト層１６ａ、１６ｂのｎ型不純
物の含有量を１％以上にし、ｎ- 型ａ−Ｓｉ動作層２０
のｎ型不純物の含有量を１％以下にすることが望まし
い。更に、ｎ- 型ａ−Ｓｉ動作層２０のｎ型不純物の含
有量を、基板側から徐々に又は階段状に減少させてもよ
い。
【００１８】
【作用】図２（ａ）は図１のＴＦＴの動作半導体層のエ
ネルギーバンド図であり、図２（ｂ）は従来のＴＦＴの
動作半導体層のエネルギーバンド図である。上記図７
（ａ）に示す従来のスタガー型ＴＦＴのように、ソー
ス、ドレイン電極のＩＴＯ透明電極層がｉ型ａ−Ｓｉ動
作層と直接に接触している場合、図２（ｂ）に示される
ように、ＩＴＯ透明電極層と接触しているｉ型ａ−Ｓｉ
動作層の伝導帯Ｅｃが持ち上げられて障壁を生じる。そ
の結果、ｉ型ａ−Ｓｉ動作層のバックチャネル部の電位
が高くなり、従ってｉ型ａ−Ｓｉ動作層全体のチャネル
コンダクタンスが低下する。
ネルギーバンド図であり、図２（ｂ）は従来のＴＦＴの
動作半導体層のエネルギーバンド図である。上記図７
（ａ）に示す従来のスタガー型ＴＦＴのように、ソー
ス、ドレイン電極のＩＴＯ透明電極層がｉ型ａ−Ｓｉ動
作層と直接に接触している場合、図２（ｂ）に示される
ように、ＩＴＯ透明電極層と接触しているｉ型ａ−Ｓｉ
動作層の伝導帯Ｅｃが持ち上げられて障壁を生じる。そ
の結果、ｉ型ａ−Ｓｉ動作層のバックチャネル部の電位
が高くなり、従ってｉ型ａ−Ｓｉ動作層全体のチャネル
コンダクタンスが低下する。
【００１９】これに対して本発明は、ＩＴＯ透明電極層
１４ａ、１４ｂと接触する動作半導体層１８はｎ型不純
物がドープされたｎ- 型ａ−Ｓｉ動作層２０であるた
め、図２（ａ）に示されるように、動作半導体層１８の
フェルミ面Ｅｆは伝導帯Ｅｃに近づく。その結果、ｎ-
型ａ−Ｓｉ動作層２０とＩＴＯ透明電極層１４ａ、１４
ｂとの接合による障壁電位は殆ど生じず、バックチャネ
ル部電位によるチャネルコンダクタンスの低下が生じな
い。
１４ａ、１４ｂと接触する動作半導体層１８はｎ型不純
物がドープされたｎ- 型ａ−Ｓｉ動作層２０であるた
め、図２（ａ）に示されるように、動作半導体層１８の
フェルミ面Ｅｆは伝導帯Ｅｃに近づく。その結果、ｎ-
型ａ−Ｓｉ動作層２０とＩＴＯ透明電極層１４ａ、１４
ｂとの接合による障壁電位は殆ど生じず、バックチャネ
ル部電位によるチャネルコンダクタンスの低下が生じな
い。
【００２０】また、ｎ- 型ａ−Ｓｉ動作層２０中に含ま
れるｎ型不純物、例えばＰによってＩｎ、Ｏなどの不純
物の拡散がブロックされる。更に、動作半導体層１８が
ｎ-型ａ−Ｓｉ動作層２０とｉ型ａ−Ｓｉ動作層２２と
の２層構造になっており、ゲート絶縁層側のｉ型ａ−Ｓ
ｉ動作層２２が実効的にチャネルとして作用するため、
オン電流の低減を生ずることもない。
れるｎ型不純物、例えばＰによってＩｎ、Ｏなどの不純
物の拡散がブロックされる。更に、動作半導体層１８が
ｎ-型ａ−Ｓｉ動作層２０とｉ型ａ−Ｓｉ動作層２２と
の２層構造になっており、ゲート絶縁層側のｉ型ａ−Ｓ
ｉ動作層２２が実効的にチャネルとして作用するため、
オン電流の低減を生ずることもない。
【００２１】また、動作半導体層１８を構成するｎ- 型
ａ−Ｓｉ動作層２０の層厚を２０ｎｍ以下にし、更にソ
ース、ドレイン電極１２ａ、１２ｂを構成するｎ+ 型ａ
−Ｓｉコンタクト層１６ａ、１６ｂのｎ型不純物の含有
量を１％以上にするのに対して、ｎ- 型ａ−Ｓｉ動作層
２０のｎ型不純物の含有量を１％未満にすることによ
り、液晶を駆動するのに十分なオフ電流を得ることがで
きる。
ａ−Ｓｉ動作層２０の層厚を２０ｎｍ以下にし、更にソ
ース、ドレイン電極１２ａ、１２ｂを構成するｎ+ 型ａ
−Ｓｉコンタクト層１６ａ、１６ｂのｎ型不純物の含有
量を１％以上にするのに対して、ｎ- 型ａ−Ｓｉ動作層
２０のｎ型不純物の含有量を１％未満にすることによ
り、液晶を駆動するのに十分なオフ電流を得ることがで
きる。
【００２２】そしてｎ- 型ａ−Ｓｉ動作層２０のｎ型不
純物の含有量を、基板側から徐々に又は階段状に減少さ
せることにより、ｎ- 型ａ−Ｓｉ動作層２０とｉ型ａ−
Ｓｉ動作層２２との接合部での伝導帯Ｅｃのギャップを
小さくすることができるため、オフ電流を更に低減する
ことができる。
純物の含有量を、基板側から徐々に又は階段状に減少さ
せることにより、ｎ- 型ａ−Ｓｉ動作層２０とｉ型ａ−
Ｓｉ動作層２２との接合部での伝導帯Ｅｃのギャップを
小さくすることができるため、オフ電流を更に低減する
ことができる。
【００２３】
【実施例】以下、図示する実施例に基づいて具体的に説
明する。図３は本発明の一実施例によるスタガー型ＴＦ
Ｔを示す断面図である。ガラス基板３０上に膜厚８０ｎ
ｍのＣｒ遮光膜３２が形成され、これらガラス基板３０
及びＣｒ遮光膜３２上に、膜厚３００ｎｍのＳｉＮ膜か
らなる絶縁膜３４が形成されている。また、この絶縁膜
３４上にはＩＴＯ層３８ａ、３８ｂが相対して形成さ
れ、これらＩＴＯ層３８ａ、３８ｂ上の一部にはそれぞ
れＰ濃度１％以上のｎ+ 型ａ−Ｓｉコンタクト層４０
ａ、４０ｂが形成されている。
明する。図３は本発明の一実施例によるスタガー型ＴＦ
Ｔを示す断面図である。ガラス基板３０上に膜厚８０ｎ
ｍのＣｒ遮光膜３２が形成され、これらガラス基板３０
及びＣｒ遮光膜３２上に、膜厚３００ｎｍのＳｉＮ膜か
らなる絶縁膜３４が形成されている。また、この絶縁膜
３４上にはＩＴＯ層３８ａ、３８ｂが相対して形成さ
れ、これらＩＴＯ層３８ａ、３８ｂ上の一部にはそれぞ
れＰ濃度１％以上のｎ+ 型ａ−Ｓｉコンタクト層４０
ａ、４０ｂが形成されている。
【００２４】こうして、ＩＴＯ層３８ａ、３８ｂ及びｎ
+ 型ａ−Ｓｉコンタクト層４０ａ、４０ｂからなる階段
形状のソース、ドレイン電極４４ａ、４４ｂが構成され
ている。尚、この階段状構造において、ＩＴＯ層３８
ａ、３８ｂの対向する領域のｎ+ 型ａ−Ｓｉコンタクト
層４０ａ、４０ｂにより覆われていない部分の長さは約
１００ｎｍである。
+ 型ａ−Ｓｉコンタクト層４０ａ、４０ｂからなる階段
形状のソース、ドレイン電極４４ａ、４４ｂが構成され
ている。尚、この階段状構造において、ＩＴＯ層３８
ａ、３８ｂの対向する領域のｎ+ 型ａ−Ｓｉコンタクト
層４０ａ、４０ｂにより覆われていない部分の長さは約
１００ｎｍである。
【００２５】また、ソース、ドレイン電極４４ａ、４４
ｂ上及びソース、ドレイン電極４４ａ、４４ｂ間の絶縁
膜３４上には、Ｐ不純物濃度０．１％未満で厚さ１０ｎ
ｍのｎ- 型ａ−Ｓｉ動作層４６及びイントリンシックな
ｉ型ａ−Ｓｉ動作層４８が積層され、動作半導体層５０
を構成している。従って、ｎ+ 型ａ−Ｓｉコンタクト層
４０ａ、４０ｂによって覆われていないＩＴＯ層３８
ａ、３８ｂは、動作半導体層５０のｎ- 型ａ−Ｓｉ動作
層４６と接触しており、ｉ型ａ−Ｓｉ動作層４８と直接
に接触することはない。尚、動作半導体層５０は、Ｃｒ
遮光膜３２上方に形成されており、このＣｒ遮光膜３２
によって外部からの光が入射しないようになっている。
ｂ上及びソース、ドレイン電極４４ａ、４４ｂ間の絶縁
膜３４上には、Ｐ不純物濃度０．１％未満で厚さ１０ｎ
ｍのｎ- 型ａ−Ｓｉ動作層４６及びイントリンシックな
ｉ型ａ−Ｓｉ動作層４８が積層され、動作半導体層５０
を構成している。従って、ｎ+ 型ａ−Ｓｉコンタクト層
４０ａ、４０ｂによって覆われていないＩＴＯ層３８
ａ、３８ｂは、動作半導体層５０のｎ- 型ａ−Ｓｉ動作
層４６と接触しており、ｉ型ａ−Ｓｉ動作層４８と直接
に接触することはない。尚、動作半導体層５０は、Ｃｒ
遮光膜３２上方に形成されており、このＣｒ遮光膜３２
によって外部からの光が入射しないようになっている。
【００２６】また、動作半導体層５０上には、厚さ３０
０ｎｍのＳｉＮ膜からなるゲート絶縁膜５２を介して、
厚さ５００ｎｍのＡｌ膜からなるゲート電極５４が形成
されている。こうして、スタガー型ＴＦＴ素子が構成さ
れている。次に、図３に示すスタガー型ＴＦＴの製造方
法を、図４及び図５の工程図を用いて説明する。
０ｎｍのＳｉＮ膜からなるゲート絶縁膜５２を介して、
厚さ５００ｎｍのＡｌ膜からなるゲート電極５４が形成
されている。こうして、スタガー型ＴＦＴ素子が構成さ
れている。次に、図３に示すスタガー型ＴＦＴの製造方
法を、図４及び図５の工程図を用いて説明する。
【００２７】ガラス基板３０上に、スパッタ法を用い
て、膜厚８０ｎｍのＣｒ膜を堆積した後、通常のフォト
リソグラフィ法によってパターニングしてＣｒ遮光膜３
２を形成する。続いて、プラズマＣＶＤ法を用いて、全
面に膜厚３００ｎｍのＳｉＮ膜からなる絶縁膜３４を形
成する。次いで、スパッタ法を用いて全面に膜厚５０ｎ
ｍのＩＴＯ層を堆積し、プラズマＣＶＤ法を用いて膜厚
３０ｎｍのｎ+ 型ａ−Ｓｉ層及び膜厚７０ｎｍのＳｉＯ
2 膜をそれぞれ積層する。続いて、通常のフォトリソグ
ラフィ法により、ソース、ドレインの形状にパターニン
グしたレジスト３６をマスクとして、ＳｉＯ2 膜をフッ
酸を主成分とするウェットエッチングを行い、ｎ+ 型ａ
−Ｓｉ層をＣＣｌ 4 を主成分ガスとするドライエッチン
グを行い、ＩＴＯ層を塩酸と硝酸を主成分とするウェッ
トエッチングを行って、ソース、ドレイン形状のＩＴＯ
層３８ａ、３８ｂ、ｎ+ 型ａ−Ｓｉコンタクト層４０
ａ、４０ｂ、ＳｉＯ2 膜４２ａ、４２ｂをそれぞれ形成
する。このとき、ＳｉＯ2 膜４２ａ、４２ｂは、そのウ
ェットエッチングにより、横方向にもサイドエッチング
される（図４（ａ）参照）。
て、膜厚８０ｎｍのＣｒ膜を堆積した後、通常のフォト
リソグラフィ法によってパターニングしてＣｒ遮光膜３
２を形成する。続いて、プラズマＣＶＤ法を用いて、全
面に膜厚３００ｎｍのＳｉＮ膜からなる絶縁膜３４を形
成する。次いで、スパッタ法を用いて全面に膜厚５０ｎ
ｍのＩＴＯ層を堆積し、プラズマＣＶＤ法を用いて膜厚
３０ｎｍのｎ+ 型ａ−Ｓｉ層及び膜厚７０ｎｍのＳｉＯ
2 膜をそれぞれ積層する。続いて、通常のフォトリソグ
ラフィ法により、ソース、ドレインの形状にパターニン
グしたレジスト３６をマスクとして、ＳｉＯ2 膜をフッ
酸を主成分とするウェットエッチングを行い、ｎ+ 型ａ
−Ｓｉ層をＣＣｌ 4 を主成分ガスとするドライエッチン
グを行い、ＩＴＯ層を塩酸と硝酸を主成分とするウェッ
トエッチングを行って、ソース、ドレイン形状のＩＴＯ
層３８ａ、３８ｂ、ｎ+ 型ａ−Ｓｉコンタクト層４０
ａ、４０ｂ、ＳｉＯ2 膜４２ａ、４２ｂをそれぞれ形成
する。このとき、ＳｉＯ2 膜４２ａ、４２ｂは、そのウ
ェットエッチングにより、横方向にもサイドエッチング
される（図４（ａ）参照）。
【００２８】次いで、レジスト３６を剥離した後、Ｓｉ
Ｏ2 膜４２ａ、４２ｂをマスクとして、再度、ｎ+ 型ａ
−Ｓｉコンタクト層４０ａ、４０ｂをＣＣｌ4 を主成分
ガスとしてドライエッチングすることにより、ＩＴＯ層
３８ａ、３８ｂ上面を一部露出させる。ここでは、エッ
チング条件を適切に選ぶことにより、ＩＴＯ層３８ａ、
３８ｂの露出部の長さｔを約１００ｎｍにする。こうし
て、ＩＴＯ層３８ａ、３８ｂ及びｎ+ 型ａ−Ｓｉコンタ
クト層４０ａ、４０ｂの階段状構造からなるソース、ド
レイン電極４４ａ、４４ｂを得る（図４（ｂ）参照）。
Ｏ2 膜４２ａ、４２ｂをマスクとして、再度、ｎ+ 型ａ
−Ｓｉコンタクト層４０ａ、４０ｂをＣＣｌ4 を主成分
ガスとしてドライエッチングすることにより、ＩＴＯ層
３８ａ、３８ｂ上面を一部露出させる。ここでは、エッ
チング条件を適切に選ぶことにより、ＩＴＯ層３８ａ、
３８ｂの露出部の長さｔを約１００ｎｍにする。こうし
て、ＩＴＯ層３８ａ、３８ｂ及びｎ+ 型ａ−Ｓｉコンタ
クト層４０ａ、４０ｂの階段状構造からなるソース、ド
レイン電極４４ａ、４４ｂを得る（図４（ｂ）参照）。
【００２９】次いで、ＳｉＯ2 膜４２ａ、４２ｂをフッ
酸を主成分とするエッチングャントで除去した後、プラ
ズマＣＶＤ法を用い、ＳｉＨ4 ガス中に０．１％のＰＨ
3 を導入することにより、Ｐがドープされた厚さ１０ｎ
ｍのｎ- 型ａ−Ｓｉ動作層４６を、またＳｉＨ4 ガスに
より、厚さ３０ｎｍのイントリンシックなｉ型ａ−Ｓｉ
動作層４８を、それぞれ真空を破らずに連続して形成す
る。こうして、ｎ- 型ａ−Ｓｉ動作層４６及びｉ型ａ−
Ｓｉ動作層４８からなる２層構造のａ−Ｓｉ動作半導体
層５０を得る。
酸を主成分とするエッチングャントで除去した後、プラ
ズマＣＶＤ法を用い、ＳｉＨ4 ガス中に０．１％のＰＨ
3 を導入することにより、Ｐがドープされた厚さ１０ｎ
ｍのｎ- 型ａ−Ｓｉ動作層４６を、またＳｉＨ4 ガスに
より、厚さ３０ｎｍのイントリンシックなｉ型ａ−Ｓｉ
動作層４８を、それぞれ真空を破らずに連続して形成す
る。こうして、ｎ- 型ａ−Ｓｉ動作層４６及びｉ型ａ−
Ｓｉ動作層４８からなる２層構造のａ−Ｓｉ動作半導体
層５０を得る。
【００３０】続いて、真空を破ることなく、プラズマＣ
ＶＤ法を用いて、厚さ３００ｎｍのＳｉＮ膜からなるゲ
ート絶縁膜５２を堆積した後、スパッタ法を用いて、厚
さ５００ｎｍのＡｌ膜からなるゲート電極５４を堆積す
る（図５（ａ）参照）。次いで、通常のフォトリソグラ
フィ法によりゲート電極５４をパターニングした後、同
一レジストパターンでゲート絶縁膜５２、ａ−Ｓｉ動作
半導体層５０及びｎ+ 型ａ−Ｓｉコンタクト層４０ａ、
４０ｂをドライエッチングする。こうして、図３に示さ
れるスタガー型ＴＦＴ素子が形成される（図５（ｂ）参
照）。
ＶＤ法を用いて、厚さ３００ｎｍのＳｉＮ膜からなるゲ
ート絶縁膜５２を堆積した後、スパッタ法を用いて、厚
さ５００ｎｍのＡｌ膜からなるゲート電極５４を堆積す
る（図５（ａ）参照）。次いで、通常のフォトリソグラ
フィ法によりゲート電極５４をパターニングした後、同
一レジストパターンでゲート絶縁膜５２、ａ−Ｓｉ動作
半導体層５０及びｎ+ 型ａ−Ｓｉコンタクト層４０ａ、
４０ｂをドライエッチングする。こうして、図３に示さ
れるスタガー型ＴＦＴ素子が形成される（図５（ｂ）参
照）。
【００３１】次に、このようにして形成されたスタガー
型ＴＦＴ素子の特性を、図６のグラフに示す。即ち、ド
レイン電圧ＶD ＝５Ｖにおいて、ゲート電圧ＶG を変化
させたときのドレイン電流ＩD 特性を実線で示す。ま
た、比較のため、動作半導体層をイントリンシックなｉ
型ａ−Ｓｉ動作層のみから構成されている場合を破線で
示す。両者の比較から明らかなように、本実施例による
スタガー型ＴＦＴ素子は、オン電流が１桁以上改善され
ている。
型ＴＦＴ素子の特性を、図６のグラフに示す。即ち、ド
レイン電圧ＶD ＝５Ｖにおいて、ゲート電圧ＶG を変化
させたときのドレイン電流ＩD 特性を実線で示す。ま
た、比較のため、動作半導体層をイントリンシックなｉ
型ａ−Ｓｉ動作層のみから構成されている場合を破線で
示す。両者の比較から明らかなように、本実施例による
スタガー型ＴＦＴ素子は、オン電流が１桁以上改善され
ている。
【００３２】このように本実施例によれば、動作半導体
層５０がｎ- 型ａ−Ｓｉ動作層４６とｉ型ａ−Ｓｉ動作
層４８との２層構造になっており、バックチャネル側の
ｎ-型ａ−Ｓｉ動作層４６がソース、ドレイン電極４４
ａ、４４ｂのＩＴＯ層３８ａ、３８ｂに接触し、実効的
なチャネルとして作用するｉ型ａ−Ｓｉ動作層４８がＩ
ＴＯ層３８ａ、３８ｂに接触していないことにより、動
作半導体層５０とＩＴＯ層３８ａ、３８ｂとの接合によ
る障壁電位は殆ど生じず、バックチャネル部電位による
チャネルコンダクタンスの低下が生じないため、オン電
流の１桁以上の改善が実現される。
層５０がｎ- 型ａ−Ｓｉ動作層４６とｉ型ａ−Ｓｉ動作
層４８との２層構造になっており、バックチャネル側の
ｎ-型ａ−Ｓｉ動作層４６がソース、ドレイン電極４４
ａ、４４ｂのＩＴＯ層３８ａ、３８ｂに接触し、実効的
なチャネルとして作用するｉ型ａ−Ｓｉ動作層４８がＩ
ＴＯ層３８ａ、３８ｂに接触していないことにより、動
作半導体層５０とＩＴＯ層３８ａ、３８ｂとの接合によ
る障壁電位は殆ど生じず、バックチャネル部電位による
チャネルコンダクタンスの低下が生じないため、オン電
流の１桁以上の改善が実現される。
【００３３】また、動作半導体層５０のｎ- 型ａ−Ｓｉ
動作層４６の層厚が１０ｎｍであり、更にソース、ドレ
イン電極４４ａ、４４ｂのｎ+ 型ａ−Ｓｉコンタクト層
４０ａ、４０ｂのＰ不純物の含有量が１％以上であるの
に対して、ｎ- 型ａ−Ｓｉ動作層４６のｎ型不純物の含
有量が１％未満であることにより、液晶を駆動するのに
十分なオフ電流を得ることができる。
動作層４６の層厚が１０ｎｍであり、更にソース、ドレ
イン電極４４ａ、４４ｂのｎ+ 型ａ−Ｓｉコンタクト層
４０ａ、４０ｂのＰ不純物の含有量が１％以上であるの
に対して、ｎ- 型ａ−Ｓｉ動作層４６のｎ型不純物の含
有量が１％未満であることにより、液晶を駆動するのに
十分なオフ電流を得ることができる。
【００３４】尚、上記実施例においては、動作半導体層
５０をｎ- 型ａ−Ｓｉ動作層４６とｉ型ａ−Ｓｉ動作層
４８との２層構造にしたが、ｎ- 型ａ−Ｓｉ動作層４６
に一定濃度のＰ不純物を含有させないで、含有させるＰ
不純物濃度を絶縁膜３４側から階段状に減少させること
により、２層構造の代わりに多層構造の動作半導体層と
してもよい。
５０をｎ- 型ａ−Ｓｉ動作層４６とｉ型ａ−Ｓｉ動作層
４８との２層構造にしたが、ｎ- 型ａ−Ｓｉ動作層４６
に一定濃度のＰ不純物を含有させないで、含有させるＰ
不純物濃度を絶縁膜３４側から階段状に減少させること
により、２層構造の代わりに多層構造の動作半導体層と
してもよい。
【００３５】この場合、ＳｉＨ4 ガス中に導入するＰＨ
3 量をａ−Ｓｉ膜厚２ｎｍに対応する成膜時間ごとに
０．１％、０．０５％、０．０１％、０．００５％、
０．００１％と順に減少させていくことにより、Ｐドー
プ量が階段状に減っていく多層構造のｎ- 型ａ−Ｓｉ動
作層が得られる。更にまた、ｎ- 型ａ−Ｓｉ動作層に含
有させるＰ不純物濃度を階段状ではなく、連続的に減少
させてもよい。いずれの場合においても、上記実施例の
場合と同様に、十分に低いオフ電流の値を示す。
3 量をａ−Ｓｉ膜厚２ｎｍに対応する成膜時間ごとに
０．１％、０．０５％、０．０１％、０．００５％、
０．００１％と順に減少させていくことにより、Ｐドー
プ量が階段状に減っていく多層構造のｎ- 型ａ−Ｓｉ動
作層が得られる。更にまた、ｎ- 型ａ−Ｓｉ動作層に含
有させるＰ不純物濃度を階段状ではなく、連続的に減少
させてもよい。いずれの場合においても、上記実施例の
場合と同様に、十分に低いオフ電流の値を示す。
【００３６】また、上記実施例においては、ｎ型不純物
としてＰを用いたが、これに限定されず、例えばＡｓ
（砒素）等であってもよい。
としてＰを用いたが、これに限定されず、例えばＡｓ
（砒素）等であってもよい。
【００３７】
【発明の効果】以上のように本発明によれば、薄膜トラ
ンジスタのソース電極及びドレイン電極が、ＩＴＯを主
成分とする透明電極層とｎ型コンタクト半導体層とを有
し、動作半導体層が、少なくとも前記透明電極層と接触
する部分に設けられた前記ｎ型コンタクト層より不純物
濃度が低いｎ- 型半導体層と、ｉ型半導体層とを有して
いることにより、ＩＴＯを主成分とする透明電極層が動
作半導体層と直接に接している場合でもＴＦＴ特性の低
下を防止することができる。
ンジスタのソース電極及びドレイン電極が、ＩＴＯを主
成分とする透明電極層とｎ型コンタクト半導体層とを有
し、動作半導体層が、少なくとも前記透明電極層と接触
する部分に設けられた前記ｎ型コンタクト層より不純物
濃度が低いｎ- 型半導体層と、ｉ型半導体層とを有して
いることにより、ＩＴＯを主成分とする透明電極層が動
作半導体層と直接に接している場合でもＴＦＴ特性の低
下を防止することができる。
【００３８】また、基板上に、ＩＴＯを主成分とする透
明電極層、ｎ型コンタクト半導体層及び絶縁層を順に積
層する工程と、所定の形状に絶縁層をウェットエッチン
グし、ｎ型コンタクト半導体層をドライエッチングし、
透明電極層をウェットエッチングした後、ウェットエッ
チングによってサイドエッチングされた絶縁層をマスク
として、再度ｎ型コンタクト半導体層をドライエッチン
グして、階段状構造をなす透明電極層及びｎ型コンタク
ト半導体層からなるソース電極及びドレイン電極を形成
する工程と、絶縁層を除去した後、ｎ型コンタクト層よ
り不純物濃度が低いｎ- 型半導体層、ｉ型半導体層、ゲ
ート絶縁膜及びゲート電極を順に積層する工程と、ゲー
ト電極、ゲート絶縁膜、ｉ型半導体層及びｎ- 型半導体
層をエッチングして、ｎ- 型半導体層及びｉ型半導体層
からなる動作半導体層上に、ゲート絶縁膜を介してゲー
ト電極を形成する工程とを有することにより、１回のフ
ォトリソグラフィ工程でソース電極及びドレイン電極を
形成しても、十分なＴＦＴ特性を得ることができる。
明電極層、ｎ型コンタクト半導体層及び絶縁層を順に積
層する工程と、所定の形状に絶縁層をウェットエッチン
グし、ｎ型コンタクト半導体層をドライエッチングし、
透明電極層をウェットエッチングした後、ウェットエッ
チングによってサイドエッチングされた絶縁層をマスク
として、再度ｎ型コンタクト半導体層をドライエッチン
グして、階段状構造をなす透明電極層及びｎ型コンタク
ト半導体層からなるソース電極及びドレイン電極を形成
する工程と、絶縁層を除去した後、ｎ型コンタクト層よ
り不純物濃度が低いｎ- 型半導体層、ｉ型半導体層、ゲ
ート絶縁膜及びゲート電極を順に積層する工程と、ゲー
ト電極、ゲート絶縁膜、ｉ型半導体層及びｎ- 型半導体
層をエッチングして、ｎ- 型半導体層及びｉ型半導体層
からなる動作半導体層上に、ゲート絶縁膜を介してゲー
ト電極を形成する工程とを有することにより、１回のフ
ォトリソグラフィ工程でソース電極及びドレイン電極を
形成しても、十分なＴＦＴ特性を得ることができる。
【００３９】従って、ＴＦＴ特性の向上と工程の簡略化
によるコストの低減を実現することに寄与すること大で
ある。
によるコストの低減を実現することに寄与すること大で
ある。
【図１】本発明の原理を説明するためのＴＦＴの断面図
である。
である。
【図２】図１のＴＦＴの動作半導体層のエネルギーバン
ド図である。
ド図である。
【図３】本発明の一実施例によるスタガー型ＴＦＴを示
す断面図である。
す断面図である。
【図４】図３に示すスタガー型ＴＦＴの製造方法を説明
するための工程図（その１）である。
するための工程図（その１）である。
【図５】図３に示すスタガー型ＴＦＴの製造方法を説明
するための工程図（その２）である。
するための工程図（その２）である。
【図６】図３に示すスタガー型ＴＦＴの電流特性を示す
グラフである。
グラフである。
【図７】従来のスタガー型ＴＦＴを示す断面図である。
【図８】図７に示すスタガー型ＴＦＴの電流特性を示す
グラフである。
グラフである。
１０…ガラス基板 １２ａ…ソース電極 １２ｂ…ドレイン電極 １４ａ、１４ｂ…ＩＴＯ透明電極層 １６ａ、１６ｂ…ｎ+ 型ａ−Ｓｉコンタクト層 １８…動作半導体層 ２０…ｎ- 型ａ−Ｓｉ動作層 ２２…ｉ型ａ−Ｓｉ動作層 ２４…ゲート絶縁膜 ２６…ゲート電極 ３０…ガラス基板 ３２…Ｃｒ遮光膜 ３４…絶縁膜 ３６…レジスト ３８ａ、３８ｂ…ＩＴＯ層 ４０ａ、４０ｂ…ｎ+ 型ａ−Ｓｉコンタクト層 ４２ａ、４２ｂ…ＳｉＯ2 膜 ４４ａ…ソース電極 ４４ｂ…ドレイン電極 ４６…ｎ- 型ａ−Ｓｉ動作層 ４８…ｉ型ａ−Ｓｉ動作層 ５０…ａ−Ｓｉ動作半導体層 ５２…ゲート絶縁膜 ５４…ゲート電極 ６０…ガラス基板 ６２ａ、７４ａ…ソース電極 ６２ｂ、７４ｂ…ドレイン電極 ６４ａ、６４ｂ、７６ａ、７６ｂ…ＩＴＯ透明電極層 ６６ａ、６６ｂ、７８ａ、７８ｂ…ｎ+ 型ａ−Ｓｉコン
タクト層 ６８…ｉ型ａ−Ｓｉ動作層 ７０…ゲート絶縁膜 ７２…ゲート電極
タクト層 ６８…ｉ型ａ−Ｓｉ動作層 ７０…ゲート絶縁膜 ７２…ゲート電極
───────────────────────────────────────────────────── フロントページの続き (72)発明者 和田 保 神奈川県川崎市中原区上小田中1015番地 富士通株式会社内 (72)発明者 滝沢 裕 神奈川県川崎市中原区上小田中1015番地 富士通株式会社内
Claims (5)
- 【請求項１】 基板上に相対して形成されたソース電極
及びドレイン電極と、前記ソース電極及び前記ドレイン
電極間並びに前記ソース電極及び前記ドレイン電極上に
形成された動作半導体層と、前記動作半導体層上にゲー
ト絶縁膜を介して形成されたゲート電極とを有する薄膜
トランジスタにおいて、 前記ソース電極及び前記ドレイン電極が、それぞれ、イ
ンジウムティンオキサイドを主成分とする透明電極層
と、前記透明電極層上に形成され、前記動作半導体層と
オーミック接触するｎ型コンタクト半導体層とを有し、 前記動作半導体層が、少なくとも前記透明電極層と接触
する部分に設けられた前記ｎ型コンタクト層より不純物
濃度が低いｎ- 型半導体層と、ｉ型半導体層とを有して
いることを特徴とする薄膜トランジスタ。 - 【請求項２】 請求項１記載の薄膜トランジスタにおい
て、 前記動作半導体層を構成する前記ｎ- 型半導体層の層厚
が２０ｎｍ以下であることを特徴とする薄膜トランジス
タ。 - 【請求項３】 請求項１記載の薄膜トランジスタにおい
て、 前記ソース電極及び前記ドレイン電極を構成する前記ｎ
型コンタクト層のｎ型不純物の含有量が１％以上であ
り、 前記動作半導体層を構成する前記ｎ- 型半導体層のｎ型
不純物の含有量が１％未満であることを特徴とする薄膜
トランジスタ。 - 【請求項４】 請求項１記載の薄膜トランジスタにおい
て、 前記動作半導体層を構成する前記ｎ- 型半導体層のｎ型
不純物の含有量が、前記基板側から徐々に又は階段状に
減少していることを特徴とする薄膜トランジスタ。 - 【請求項５】 基板上に、インジウムティンオキサイド
を主成分とする透明電極層、ｎ型コンタクト半導体層及
び絶縁層を順に積層する工程と、 所定の形状にパターニングしたレジストをマスクとし
て、前記絶縁層をウェットエッチングし、前記ｎ型コン
タクト半導体層をドライエッチングし、前記透明電極層
をウェットエッチングした後、前記レジストを除去し、
ウェットエッチングによってサイドエッチングされた前
記絶縁層をマスクとして、再度、前記ｎ型コンタクト半
導体層をドライエッチングして、階段状構造をなす透明
電極層及びｎ型コンタクト半導体層からなるソース電極
及びドレイン電極を形成する工程と、 前記絶縁層を除去した後、全面に、前記ｎ型コンタクト
層より不純物濃度が低いｎ- 型半導体層、ｉ型半導体
層、ゲート絶縁膜及びゲート電極層を順に積層する工程
と、 所定の形状にパターニングしたレジストをマスクとし
て、前記ゲート電極層、前記ゲート絶縁膜、前記ｉ型半
導体層及び前記ｎ- 型半導体層をエッチングして、前記
ｎ- 型半導体層及び前記ｉ型半導体層からなる動作半導
体層上に、前記ゲート絶縁膜を介してゲート電極を形成
する工程とを有することを特徴とする薄膜トランジスタ
の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP04145927A JP3136193B2 (ja) | 1992-06-05 | 1992-06-05 | 薄膜トランジスタ及びその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP04145927A JP3136193B2 (ja) | 1992-06-05 | 1992-06-05 | 薄膜トランジスタ及びその製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH05343690A true JPH05343690A (ja) | 1993-12-24 |
| JP3136193B2 JP3136193B2 (ja) | 2001-02-19 |
Family
ID=15396300
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP04145927A Expired - Fee Related JP3136193B2 (ja) | 1992-06-05 | 1992-06-05 | 薄膜トランジスタ及びその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3136193B2 (ja) |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2005116924A (ja) * | 2003-10-10 | 2005-04-28 | Semiconductor Energy Lab Co Ltd | 薄膜トランジスタ、発光装置並びに液晶表示装置、及びそれらの作製方法 |
| JP2007043182A (ja) * | 2006-08-25 | 2007-02-15 | Semiconductor Energy Lab Co Ltd | 薄膜トランジスタ |
| JP2010524217A (ja) * | 2007-04-04 | 2010-07-15 | ケンブリッジ ディスプレイ テクノロジー リミテッド | 有機薄膜トランジスタ |
| JP2014241440A (ja) * | 2008-08-08 | 2014-12-25 | 株式会社半導体エネルギー研究所 | 半導体装置 |
| JP2019204972A (ja) * | 2009-02-25 | 2019-11-28 | 株式会社半導体エネルギー研究所 | 半導体装置 |
-
1992
- 1992-06-05 JP JP04145927A patent/JP3136193B2/ja not_active Expired - Fee Related
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2005116924A (ja) * | 2003-10-10 | 2005-04-28 | Semiconductor Energy Lab Co Ltd | 薄膜トランジスタ、発光装置並びに液晶表示装置、及びそれらの作製方法 |
| JP2007043182A (ja) * | 2006-08-25 | 2007-02-15 | Semiconductor Energy Lab Co Ltd | 薄膜トランジスタ |
| JP4657173B2 (ja) * | 2006-08-25 | 2011-03-23 | 株式会社半導体エネルギー研究所 | 薄膜トランジスタ |
| JP2010524217A (ja) * | 2007-04-04 | 2010-07-15 | ケンブリッジ ディスプレイ テクノロジー リミテッド | 有機薄膜トランジスタ |
| JP2014241440A (ja) * | 2008-08-08 | 2014-12-25 | 株式会社半導体エネルギー研究所 | 半導体装置 |
| JP2019204972A (ja) * | 2009-02-25 | 2019-11-28 | 株式会社半導体エネルギー研究所 | 半導体装置 |
Also Published As
| Publication number | Publication date |
|---|---|
| JP3136193B2 (ja) | 2001-02-19 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP3082679B2 (ja) | 薄膜トランジスタおよびその製造方法 | |
| EP0270323B1 (en) | Method of manufacture of a thin-film transistor | |
| JP4299717B2 (ja) | 薄膜トランジスタとその製造方法 | |
| US6746905B1 (en) | Thin film transistor and manufacturing process therefor | |
| US5488005A (en) | Process for manufacturing an offset gate structure thin film transistor | |
| JPH06148685A (ja) | 液晶表示装置 | |
| KR0145899B1 (ko) | 완전 자기 정렬형 액정 표시 장치용 박막 트랜지스터 기판의 제조방법 | |
| JP3136193B2 (ja) | 薄膜トランジスタ及びその製造方法 | |
| US6677189B2 (en) | Method for forming polysilicon thin film transistor with a self-aligned LDD structure | |
| JP2661561B2 (ja) | 薄膜トランジスタおよびその製造方法 | |
| JPH0613405A (ja) | 薄膜トランジスタ及びその製造方法 | |
| JPH06204247A (ja) | 薄膜トランジスタの製造方法 | |
| JP3171673B2 (ja) | 薄膜トランジスタ及びその製造方法 | |
| JPH01259565A (ja) | 薄膜トランジスタおよびその製造方法 | |
| JPH10261801A (ja) | 薄膜トランジスタ装置及び薄膜トランジスタ装置の製造方法 | |
| JPS60142566A (ja) | 絶縁ゲ−ト薄膜トランジスタ及びその製造方法 | |
| JPH02224254A (ja) | 薄膜トランジスタ及びその製造方法並びにそれを用いたマトリクス回路基板と画像表示装置 | |
| JP2630195B2 (ja) | 薄膜電界効果トランジスタとその製造方法 | |
| JPH0677485A (ja) | 逆スタッガ型薄膜トランジスタおよびその製造方法 | |
| JP3312490B2 (ja) | 薄膜トランジスタの製造方法 | |
| KR100275931B1 (ko) | 박막트랜지스터 제조방법 | |
| JPH07193249A (ja) | 薄膜トランジスタ及びその製造方法 | |
| KR100191786B1 (ko) | 박막트랜지스터의 제조방법 | |
| KR970003742B1 (ko) | 자기정열구조의 박막트랜지스터 제조방법 | |
| JP3214321B2 (ja) | 薄膜トランジスタ及びその製造方法 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20001121 |
|
| LAPS | Cancellation because of no payment of annual fees |