JP3207768B2 - 半導体装置 - Google Patents
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Description
し、特にフラッシュメモリ、EEPROMなどの不揮発
性半導体メモリに用いられる電源系回路に係わる。
る従来の電源系回路の構成を示す。図17において、通
常の読み出し動作などに使用される図示せぬVDD電源
の他に、書き込み・消去時に用いられる高電位用に例え
ば12Vの電源VPPが外部に用意されている。
て、降圧回路WL Reg.3及び降圧回路PBL R
eg.4の入力端子に供給する。降圧回路3の入力端子
には、高圧電源電位VPPと基準電位発生回路5の出力
電位VREFが供給され、電源切換回路WL SW6の
入力端子に電位を供給する。降圧回路3は、セル書き込
み・消去時には高圧電源電位VPPを降圧することなく
そのまま出力し、ベリファイ時には高圧電源電位VPP
を降圧させ、例えば6Vにして出力する。
の出力電位と電源電位VDDが供給され、その出力端子
はロウデコーダ回路10の電源端子VWLに接続され
る。電源切換回路6は、セル書き込み・消去・読み出し
・ベリファイなどの状態に応じて降圧回路3の出力電位
と電源電位VDDのいずれかを選択して出力する。
ド線に電源切換回路6から供給された電位を供給する。
また、セルソースデコーダ回路9の電源端子に高圧電源
電位VPPが供給される。セルソースデコーダ回路9
は、メモリセルの消去時に高圧電源電位VPPをメモリ
セル15のソースに供給する。
力端子には、高圧電源電位VPPと電源電位VDDが供
給され、その出力端子はカラムデコーダ回路11の電源
端子VCOLに接続される。電源切換回路7は、セル書
き込み・消去・読み出し・ベリファイなどの状態に応じ
て高圧電源電位VPPと電源電位VDDのいずれかを選
択して出力する。
ム選択トランジスタ14のゲートに接続され、カラムデ
コーダ回路11の電源端子VCOLに供給される電位を
出力する。
端子には、高圧電源電位VPPと基準電位発生回路5の
出力電位が供給される。降圧回路4は、セル書き込み時
に書き込みトランジスタ13のゲートに印加されるべき
電位、例えば8.5Vを高圧電源電位VPPを降圧させ
て発生し、それを電源切換回路PBL SW8の入力端
子に供給する。
の出力電位VPBと電源電位VDDが供給され、その出
力端子は書き込みトランジスタデコーダ回路12の電源
端子VPBLに接続される。電源切換回路8は、セル書
き込み・消去・読み出しなどの状態に応じて降圧回路4
の出力電位と外部電源電位VDDのいずれかを選択して
出力する。
は、書き込みトランジスタ13のゲートに電源切換回路
8から供給された電位を出力する。また、書き込みトラ
ンジスタ13のドレインには高圧電源電位VPPが供給
される。
リなどの不揮発性半導体メモリ素子における電源系回路
では、通常の読み出し動作などに使用される電源VDD
の他に、書き込み・消去時に用いられる高電位のために
高圧電源VPPを外部に用意することが必要である。そ
のため、コストが上昇するという問題がある。本発明
は、上記課題に鑑みてなされたもので、外部高圧電源を
使用することなく、セルデータの書き込み・消去・ベリ
ファイを実現することを目的とする。
上記課題を解決するため、基準電位を出力する基準電位
発生回路と、入力端子に基準電位が供給され、電源電位
と生成した第1の高圧電位のいずれかを出力する第1の
昇圧回路と、書き込みトランジスタのドレイン電位に用
いるため、第2の高圧電位を生成して出力する第2の昇
圧回路と、入力端子に第1の昇圧回路の出力電位及び基
準電位が供給され、メモリセルのゲート電位とメモリセ
ルのソース電位に用いるため、第1の昇圧回路の出力電
位を降圧した電位と第1の昇圧回路の出力電位のいずれ
かを出力する第1の降圧回路と、入力端子に第1の昇圧
回路の出力電位及び基準電位が供給され、書き込みトラ
ンジスタのゲート電位に用いるため、第1の昇圧回路の
出力電位を降圧した電位を出力する第2の降圧回路と、
入力端子に第1の降圧回路の出力電位が供給され、メモ
リセルのゲート電位に用いるため、第1の降圧回路の出
力電位と電源電位のいずれかを出力する少なくとも1つ
の第1の電源切換回路と、入力端子に第1の昇圧回路の
出力電位が供給され、カラム選択トランジスタのゲート
電位に用いるため、メモリセルの第1の昇圧回路の出力
電位と電源電位のいずれかを出力する第2の電源切換回
路と、入力端子に第2の降圧回路の出力電位が供給さ
れ、書き込みトランジスタのゲート電位に用いるため、
第2の降圧回路の出力電位と電源電位のいずれかを出力
する第3の電源切換回路と、電源端子に第1の降圧回路
の出力電位が供給されたセルソースデコーダ回路と、少
なくとも第1の電源切換回路の出力電位がそれぞれ供給
される少なくとも1つの電源端子を有するロウデコーダ
回路と、電源端子に第2の電源切換回路の出力電位が供
給されたカラムデコーダ回路と、電源端子に第3の電源
切換回路の出力電位が供給された書き込みトランジスタ
デコーダ回路とを具備する。
を昇圧回路の出力端子に出力するチャージポンプ回路
と、電源投入後一定時間経過して電源電位からローレベ
ルになるパワーオンリセット信号を出力するパワーオン
リセット回路と、ソースが昇圧回路の出力端子に接続さ
れ、ドレイン及びゲートが電源電位に接続された第1の
NMOS−Iタイプトランジスタと、ソース及びウェル
が電源電位に接続され、ゲートにパワーオンリセット信
号が供給される第1のPMOSトランジスタと、ソース
及びウェルが昇圧回路の出力端子に接続され、ドレイン
が第1のPMOSトランジスタのドレインに接続された
第2のPMOSトランジスタと、入力端子に読み出し信
号の反転信号が供給され、電源端子が昇圧回路の出力端
子が接続され、入力信号の反転信号を出力する第1のレ
ベルシフタと、ゲートが第1のインバータの出力端子に
接続され、ソースが電源電位に接続され、ドレインが昇
圧回路の出力端子に接続された第2のNMOS−Iタイ
プトランジスタと、入力端子に読み出し信号の反転信号
が供給された遅延回路と、第1の入力端子に遅延回路の
出力端子が接続され、第2の入力端子に読み出し信号の
反転信号が供給された第1のノアゲートと、第1の入力
端子にパワーオンリセット信号が供給され、第2の入力
端子に第1のノアゲートの出力信号の反転信号が供給さ
れた第2のノアゲートと、入力端子に第2のノアゲート
の出力端子が接続され、電源端子が昇圧回路の出力端子
に接続され、出力端子が第2のPMOSトランジスタの
ゲートに接続され、入力信号の反転信号を出力する第2
のレベルシフタとを具備する。
電位に接続された第1のPMOSトランジスタと、ソー
スが第1のPMOSトランジスタのドレインに接続され
た第2のPMOSトランジスタと、ゲート及びドレイン
が第2のPMOSトランジスタのドレインに接続された
NMOSトランジスタと、ソースが第1のPMOSトラ
ンジスタのドレインに接続され、ゲート及びドレインが
第2のPMOSトランジスタのゲートに接続された第3
のPMOSトランジスタと、ゲートがNMOSトランジ
スタのゲートに接続され、ドレインが第3のPMOSト
ランジスタのドレインに接続されたNMOS−Iタイプ
トランジスタと、一端がNMOS−Iタイプトランジス
タのソースに接続され、他端が接地された第1の抵抗
と、反転入力端子がNMOS−Iタイプトランジスタの
ゲートに接続され、非反転入力端子がNMOS−Iタイ
プトランジスタのドレインに接続され、出力端子が第1
のPMOSトランジスタのゲートに接続された演算増幅
器と、ソースが第1のPMOSトランジスタのドレイン
に接続され、ゲートがNMOS−Iタイプトランジスタ
のドレインに接続され、ドレイン電位が基準電位となる
第4のPMOSトランジスタと、一端が第4のPMOS
トランジスタのドレインに接続され、他端が接地され、
抵抗値が微調整される第2の抵抗とを具備する。
施の形態を説明する。まず、図2を用いて、フラッシュ
メモリに各種の動作をさせる場合の印加電圧について説
明する。
書き込む場合の印加電圧の一例を示す。書き込みトラン
ジスタ13は、セル15のドレイン電圧を制御するもの
で、書き込みトランジスタ13のドレインには例えば7
Vが印加され、そのゲートには例えば8.5Vが加えら
れる。カラム選択トランジスタ14のゲートには11.
5Vが加えられ、カラム選択トランジスタ14は導通し
ている。その結果、メモリセル15のドレインに5.5
Vが加わる。メモリセル15のゲートには、例えば1
1.5Vが印加され、メモリセル15のソースに例えば
0Vが加えられる。
消去する場合の印加電圧を示す。この場合、メモリセル
15のソースに例えば11.5Vの電位が供給され、ゲ
ートに0Vが印加される。メモリセル15のドレインは
フローティング状態となっている。
ゲートに例えば6Vの中間電位が供給される。また、メ
モリセル15のソースの電位は0Vとされる。図1は、
本発明の電源系回路のブロック図を示す。以下、同一の
構成要素には同一の符号を付し、説明を省略する。
て、その出力電位VCPWSは、降圧回路WL/SL
Reg.3の入力端子、電源選択回路Col.SW7の
入力端子及び降圧回路PBL Reg.4の入力端子に
供給される。また、昇圧回路1には、基準電位発生回路
VREF5が生成する基準電位VREFVが供給され、
昇圧回路1の動作を制御する際に電位比較の基準として
用いられる。
消去時・ベリファイ時に例えば11.5Vの高電位を出
力し、それ以外のメモリセルの読み出し時には電源電位
VDDを出力する。この高電位出力は、メモリセル15
の書き込み時におけるセル15のゲート電位、カラム選
択トランジスタ14のゲート電位、書き込みトランジス
タ13のゲート電位、またメモリセル15の消去時にお
けるセル15のソース電位、さらに書き込み・消去後の
ベリファイ時におけるセル15のゲート電位にそのまま
あるいは降圧して用いられる。
の高電位を生成し、それを書き込みトランジスタ13の
ドレインに供給する。この電位は、メモリセル15の書
き込み時にセルビット電流を供給するために使用され
る。
子には昇圧回路1の出力電位VCPWSと基準電位発生
回路5の出力電位VREFVが供給され、出力端子は電
源切換回路WL SW6の入力端子とセルソースデコー
ダ回路9の電源端子に接続される。降圧回路3は、セル
書き込み及び消去時は昇圧回路1の出力電位VCPWS
を降圧することなくそのまま出力し、セル書き込み・消
去後のベリファイ時は電位VCPWSを例えば6Vに降
圧して出力する。
は昇圧回路1の出力電位VCPWSと基準電位発生回路
5の出力電位VREFVが供給され、出力端子は電源切
換回路PBL SW8の入力端子に接続される。降圧回
路4は、セルドレイン電圧を制御するためにセル書き込
み時に書き込みトランジスタ13のゲートに印加される
電位、例えば8.5Vを電位VCPWSから降圧して発
生する。
路5が生成する基準電位VREFVを用いて、各々の出
力電位VSW、VPBの変動を小さくし安定化させてい
る。基準電位発生回路VREF5は、昇圧回路1、降圧
回路3、4が出力電位VCPWS、VSW、VPBを生
成する際に基準として使用される電位VREFVを発生
する。
降圧回路3の出力電位VSWと外部電源電位VDDが供
給され、出力端子はロウデコーダ回路10の電源端子V
WLに接続される。電源切換回路6は、セル書き込み・
読み出し・消去・ベリファイなどの状態に応じて電位V
SWと電源電位VDDを選択して出力する。電源切換回
路6は、セルアレイの負荷容量を軽くするため、複数設
けてもよい。この場合、ロウデコーダ回路10には電源
切換回路6の数に応じた電源端子が設けられ、その電源
端子はそれぞれ異なる電源切換回路6の出力端子に接続
される。こうして、1つの電源切換回路の出力電位が供
給されるセルアレイの数を減らすことができる。
は昇圧回路1の出力電位VCPWSと外部電源電位VD
Dが供給され、出力端子はカラムデコーダ回路11の電
源端子VCOLに接続される。電源切換回路7は、セル
書き込み・読み出し・消去・ベリファイなどの状態に応
じて電位VCPWSと電源電位VDDを選択して出力す
る。
は、降圧回路4の出力電位VPBと外部電源電位VDD
が供給され、出力端子は書き込みトランジスタデコーダ
12の電源端子VPBLに接続される。電源切換回路8
は、セル書き込み・読み出し・消去・ベリファイなどの
状態に応じて電位VPBと電源電位VDDを選択して出
力する。
々のブロックの具体的な回路を説明する。図3、図4及
び図5は、昇圧回路1の回路例を示す。この昇圧回路
は、チャージポンプ101、VDD切換回路102、パ
ルス生成回路103及びVDD切換回路102にパワー
オンリセット信号を供給するパワーオンリセット回路よ
り構成される。
イプトランジスタ111〜114、キャパシタ115〜
117、及びキャパシタ駆動用バッファ118〜120
で構成されている。φはパルス生成回路103から供給
されるパルス信号で、/φはその反転信号を表す。図3
に示すように、電源電位VDDはトランジスタ111の
ゲート及びドレインに供給され、トランジスタ111、
112、113のソースはそれぞれトランジスタ11
2、113、114のゲート及びドレインに接続され
る。トランジスタ114のソースは、高電位VCPWS
を出力する。また、バッファ118、119、120の
入力端子には、それぞれ信号φ、/φ、φが供給され
る。バッファ118、119、120の出力端子は、そ
れぞれキャパシタ115、116、117を介してトラ
ンジスタ112、113、114のドレインに接続され
る。
3段で構成されているが、これに限られるものではな
く、出力電位VCPWSと電源電位VDDに応じて段数
は最適化される。
VDD切換回路は、チャージポンプ101が動作してい
ないときに、出力端子に電源電位VDDを出力する回路
である。
MOSトランジスタ151が出力端子VCPWSを電源
電位VDDにつなぐトランスファゲートとなっており、
トランジスタ151のゲートを昇圧するためにNMOS
Iタイプトランジスタ152、153とキャパシタ15
6、バッファ157で構成されたチャージポンプが設け
られている。
している場合、信号READは0Vであり、NMOSト
ランジスタ154を介してトランジスタ151のゲート
電位が0Vに固定される。したがって、トランジスタ1
51がオフとなり、出力端子VCPWSは電源電位VD
Dと切り離される。
中は、出力電位VCPWSを電源電位VDDにする必要
がある。そのため、図6に示したVDD切換回路のトラ
ンジスタ151を導通させておくために、VDD切換回
路のチャージポンプを動かさなければならない。よっ
て、従来のVDD切換回路では、スタンバイ電流が増加
するという問題が生じる。
を解決するものである。本発明のVDD切換回路102
は、PMOSトランジスタ131、132を使用して、
チャージポンプなしで出力端子VCPWSと電源VDD
との接続を行うものである。
号PONRSTは、PMOSトランジスタ131のゲー
ト及びノアゲート139の第1の入力端子に供給され
る。ノアゲート139の出力端子はレベルシフタ140
の入力端子に接続され、レベルシフタ140の出力端子
はPMOSトランジスタ132のゲートに接続される。
基板には電源電位VDDが供給され、ドレインはPMO
Sトランジスタ132のドレインに接続される。PMO
Sトランジスタ132のソース及びウェルは出力端子V
CPWSに接続される。
33のドレイン及びゲートには電源電位VDDが供給さ
れ、ソースは出力端子VCPWSに接続される。一方、
信号READはインバータ136の入力端子に供給され
る。インバータ136の出力端子はレベルシフタ141
の入力端子に接続され、レベルシフタ141の出力端子
はNMOS−Iタイプトランジスタ134のゲートに接
続される。トランジスタ134の電流路の一端には電源
電位VDDが供給され、電流路の他端は出力端子VCP
WSに接続される。
アゲート137の第1の入力端子と遅延回路135の入
力端子に接続される。遅延回路135の出力端子は、ノ
アゲート137の第2の入力端子に接続される。ノアゲ
ート137の出力端子はインバータ138の入力端子に
接続され、インバータ138の出力端子はノアゲート1
39の第2の入力端子に接続される。
源端子は出力端子VCPWSに接続される。レベルシフ
タ140、141は、入力信号の反転信号を出力する。
また、パワーオンリセット信号PONRSTは、電源V
DD投入時は電源電位VDDと同一のレベルであり、投
入後一定の時間が経過すると0Vとなる。
せるパワーオンリセット回路を示す。このパワーオンリ
セット回路において、NMOSトランジスタ161のソ
ースは接地され、ゲートとドレインはNMOSトランジ
スタ162のソースに接続される。トランジスタ162
のゲートとドレインは、抵抗を介して電源電位VDDに
接続されるとともに、PMOSトランジスタ163のゲ
ートに接続される。PMOSトランジスタ163のソー
スには電源電位が供給され、ドレインは抵抗を介して接
地される。また、PMOSトランジスタ163のドレイ
ンは、奇数段のインバータとキャパシタから構成された
遅延回路164の入力端子に接続される。遅延回路16
4の出力端子は例えば2段のインバータを経て、信号P
ONRSTを出力する。
路では、図5(b)に示すように電源VDDの立ち上が
りが数100ナノ秒程度と速い場合は、電源VDDが完
全に立ち上がってから100ナノ秒以上経った後に信号
PONRSTが0Vになる。
は、図5(c)に示すように、電源電位VDDがVth
n1+Vthn2+Vthp+αのレベルまで立ち上が
った時点で信号PONRSTは0Vになる。ここで、V
thn1,Vthn2,Vthpはそれぞれトランジス
タ161、162、163のしきい値電圧である。α
は、ディレイ回路164と電源VDDの立ち上がりスピ
ードで決まり、電源VDDの立ち上がりスピードが限り
なく遅い場合は0となる。
の動作を説明する。このVDD切換回路102では、P
MOSトランジスタ131、132において、Nウェル
の電位すなわち基板電位とP+領域であるドレインの電
位との間でフォワードバイアスになり、それがトリガー
となってラッチアップを起こさないようにしなければな
らない。
電位VCPWSを電源電位VDDに充電する場合と、チ
ャージポンプ101が動作を終了して出力電位VCPW
Sを電源電位VDDに降圧する場合にそれぞれ対策を施
している。
タ132のドレインとNウェル間でフォワードバイアス
にならないように注意しなければならない。そのため、
電源投入後、信号PONRSTによりPMOSトランジ
スタ131をオフさせ、その間にNMOS−Iタイプト
ランジスタ133で出力端子VCPWSをVDD−Vt
hniの電位まで充電する。ここで、Vthniは、N
MOS−Iタイプトランジスタ133のしきい値電圧を
表す。
信号PONRSTを0Vにし、PMOSトランジスタ1
31をオンさせる。さらに、信号READがハイレベル
であれば、PMOSトランジスタ132も導通し、電源
電位VDDと出力端子VCPWSとの間は低抵抗値で完
全につながる。また、チャージポンプ101が動作中で
あれば、信号READはローレベルであり、PMOSト
ランジスタ132のゲート電位はハイレベルでトランジ
スタ132はオフする。
Dの立ち上がりスピードが遅い場合は、電源VDDが完
全に立ち上がる前にPMOSトランジスタ131がオン
してしまう。しかし、NMOS−Iタイプトランジスタ
133による出力端子VCPWSの充電は、電源VDD
の立ち上がりに十分に追従できるため、出力端子VCP
WSの電位は限りなくVDD−Vthniのレベルに近
づいている。よって、PMOSトランジスタ132のド
レイン・ウェル間に加えられる電位はVthni程度と
なる。Vthniの値はPN接合の順方向電圧約0.7
Vよりも小さいので、トランジスタ132のドレインと
ウェル間の電位差は0.7V以下となり、ラッチアップ
の危険を回避することができる。
して、出力電位VCPWSを電源電位VDDに降圧する
場合を説明する。チャージポンプ101が動作を停止し
た瞬間は、出力電位VCPWSは電源電位VDDよりも
高い電圧になっている。このときにハイレベルである信
号READによりPMOSトランジスタ132がオンす
ると、PMOSトランジスタ131のドレインとウェル
間がフォワードバイアスとなる。
Dがハイレベルになり、NMOS−Iタイプトランジス
タ134をオンさせて、出力電位VCPWSをVDD+
Vthniまで降圧させる。ここでVthniはトラン
ジスタ134のしきい値電圧である。降圧させた後に、
PMOSトランジスタ132をオンさせて電源電位VD
DとVCPWSとを完全につなぐ。信号READがハイ
レベルになってからPMOSトランジスタ132をオン
させるまでの時間は遅延回路135で決めることができ
る。
は、消費電力を小さくし、かつ電源投入時や電源電位V
DDを昇圧回路の出力端子に接続する時にラッチアップ
が生じない。
132のドレイン・ウェル間がフォワードバイアスにな
る問題の方が、チャージポンプ101が動作を停止した
時にPMOSトランジスタ131のドレイン・ウェル間
がフォワードバイアスになる問題よりも重要であるた
め、図3に示したVDD切換回路102において、遅延
回路135、ノアゲート137及びインバータ138、
ノアゲート139を省き、インバータ140に代えて、
入力端子にパワーオンリセット信号PONRSTが供給
され、出力端子がPMOSトランジスタ132のゲート
に接続され、電源端子が出力端子VCPWSに接続さ
れ、入力信号すなわちパワーオンリセット信号PONR
STの正転信号を出力するレベルシフタ回路を設けても
よい。この場合、電源投入時のラッチアップの問題のみ
が解決される。
のパルス生成回路103は、信号φ、/φをチャージポ
ンプ101に出力したり、出力を停止したりするもので
ある。
回路1の出力端子VCPWSと接地間に抵抗171、1
72が直列に接続され、抵抗171と抵抗172の接続
点は演算増幅器173の反転入力端子に接続される。演
算増幅器173の非反転入力端子には基準電位発生回路
5の出力電位VREFVが供給される。演算増幅器17
3の出力端子はPMOSトランジスタ174のゲートに
接続される。PMOSトランジスタのソースには電源電
位VDDが供給され、ドレインはNMOSトランジスタ
175のドレインとインバータ176の入力端子に接続
される。NMOSトランジスタ175のゲートに基準電
位発生回路5の出力電位VREFVが供給され、NMO
Sトランジスタのソースは接地される。
ト177の第1の入力端子に接続される。インバータ1
76の出力信号をCPENABLEと呼ぶことにする。
また、ナンドゲート177の第2の入力端子には、図示
せぬオシレータが生成するパルス信号OSCが供給され
る。ナンドゲート177の出力端子は、直列に接続され
た例えば3段のインバータ178の入力端子と、直列に
接続された例えば4段のインバータ179の入力端子に
接続される。インバータ178及び179の出力信号
は、それぞれ信号φ、/φとなる。
プ101と同様の回路である。図7は、降圧回路3の回
路図を示す。降圧回路4も同様の回路を使用している。
図7に示した回路構成は、特願平第8−162753号
で提案されているアイデアを基本としている。
PWSは、PMOSトランジスタ190のソースとPM
OSトランジスタ192のソース及びウェルに供給され
る。PMOSトランジスタ190のゲートは、PMOS
トランジスタ192のゲート、PMOSトランジスタ1
90のドレイン、NMOSトランジスタ191のドレイ
ンに接続され、NMOSトランジスタ191のソースは
接地される。PMOSトランジスタ192のドレイン
は、降圧回路3の出力端子VSWとNMOSトランジス
タ193のドレインに接続される。NMOSトランジス
タ193のソースは接地される。
の端子に接続され、スイッチ198の第2の端子は抵抗
199の第1の端子に接続される。抵抗199の第2の
端子は抵抗200の第1の端子に接続され、抵抗200
の第2の端子は接地されている。また、抵抗199の第
2の端子は演算増幅器195の反転入力端子と演算増幅
器197の非反転入力端子に接続される。演算増幅器1
95の非反転入力端子及び演算増幅器197の反転入力
端子には共に基準電位発生回路5の出力電位VREFV
が供給される。
トランジスタ194のゲート、ドレイン及びNMOSト
ランジスタ191のゲートに接続される。NMOSトラ
ンジスタ194のソースは接地される。同様に、演算増
幅器197の出力端子は、NMOSトランジスタ196
のゲート、ドレイン及びNMOSトランジスタ193の
ゲートに接続される。NMOSトランジスタ196のソ
ースは接地される。
12V、基準電位VREFVが2Vであり、抵抗199
と抵抗200の抵抗値の比が2対1であるとする。この
場合、スイッチ198とスイッチ201が開いていると
出力電位VSWは12Vとなり、スイッチ198が閉じ
ていると出力電位VSWは6Vとなる。この出力電位V
SWは、電位の変動が少ない安定したものとなってい
る。
Wにスイッチ201の第1の端子を接続し、スイッチ2
01の第2の端子に抵抗202の第1の端子を接続す
る。抵抗202の第2の端子を抵抗200の第1の端子
に接続させる。
01を制御することで、数種類の降圧電位を発生させる
ことが可能となる。また、図8に示すように、抵抗20
2に代えて、スイッチ201の第2の端子と抵抗199
の第1の端子間に抵抗203を設けてもよい。このよう
にしても、図7に示した回路と同様の効果を得ることが
できる。
す。この基準電位発生回路において、PMOSトランジ
スタ301、302、303のソースに電源電位VDD
が供給される。PMOSトランジスタ301のゲート
は、PMOSトランジスタ302のゲート、ドレインと
PMOSトランジスタ303のゲートに接続される。P
MOSトランジスタ301のドレインは、NMOS−E
タイプトランジスタ304のドレイン及びゲートと、N
MOS−Eタイプトランジスタよりもしきい値電圧Vt
hが低いNMOS−Iタイプトランジスタ305のゲー
トに接続される。トランジスタ304のソースは接地さ
れ、トランジスタ305のソースは抵抗値R1の抵抗3
06を介して接地される。
レインの電位は基準電位発生回路5の出力電位VREF
Vとなる。PMOSトランジスタ303のドレインと接
地間には、例えば4個の抵抗307〜310が直列に接
続される。トランジスタ311〜313によりショート
されていない抵抗値の和をR2とする。また、トランジ
スタ311、312、313の電流路の第1及び第2の
端子は、それぞれ抵抗308、309、310の第1及
び第2の端子に接続され、トランジスタ311、31
2、313のゲートにはそれぞれ信号TRIM1,TR
IM2,TRIM3が供給される。
301〜303のサイズは同一であり、各々のトランジ
スタに流れる電流は同じである。NMOS−Eタイプト
ランジスタ304及びNMOS−Iタイプトランジスタ
305のしきい値電圧をそれぞれVthne、Vthn
iとすると、トランジスタ305のソースと抵抗306
との接続点における電位VRはVthne−Vthni
に近い値となる。したがって、基準電位VREFVは、
R2/R1×(Vthne−Vthni)となる。
等のプロセスばらつきに弱いので、ヒューズデータを基
にしたトリミング信号TRIM1〜TRIM3によりト
ランジスタ311、312、313をオンまたはオフ
し、R2の値を微調節することにより、最適なVREF
Vの値を作り出す。
路例を示す。この回路は、図9に示した回路に、PMO
Sトランジスタ314、演算増幅器315を追加したも
のである。すなわち、PMOSトランジスタ301〜3
02のソースは電源電位VDDに代えてPMOSトラン
ジスタ314のドレインに接続され、PMOSトランジ
スタ314のソースは電源電位VDDに接続される。ま
た、演算増幅器315において、非反転入力端子はPM
OSトランジスタ302のドレインに接続され、反転入
力端子はPMOSトランジスタ301のドレインに接続
され、出力端子はPMOSトランジスタ314のゲート
に接続される。
及びPMOSトランジスタ314を設けることにより、
電源電位VDDの変動に対する出力電位VREFVの変
動が図9に示した回路よりも小さくなる。
た実施例において昇圧回路BL C.P.2を省き、書
き込みトランジスタ13のドレインに昇圧回路WL/S
LC.P.1の出力電位VCPWSを供給するようにし
てもよい。この場合、書き込みトランジスタ13のしき
い値電圧やそのゲートに供給する電位を調整することに
より、メモリセル15のドレイン電位を適切な値にす
る。
図1に示した実施例よりも小さくしつつ、図1に示した
実施例と同様の効果を得ることができる。図1に示した
電源系回路システムでは、メモリセル15のワード線に
加えられる電位としては、降圧回路3の出力電位VSW
しか用意されていない。したがって、読み出し時または
ベリファイ時にレファレンスセルのワード線電位として
この電位VSWまたは外部電源電位VDDを用いるしか
ない。
線にこれ以外の電位を印加したい場合、レファレンスセ
ルのワード線電源を独立して設けることがある。図12
は、ワード線電源を設けた本発明の第2の実施例を示
す。
レファレンスセル19のゲートに印加する電位を発生す
る降圧回路RWL Reg.16及び電源切換回路RW
LSW17、レファレンスセルのロウデコーダ回路18
を付加したものである。
には、基準電位発生回路5の出力電位VREFVと図示
せぬ電源電位VDDが供給され、電源電位VDDを降圧
して発生させた電位VRWLを出力する。降圧回路16
は、例えば図7に示したような降圧回路3、4に用いら
れる回路と同様のものである。この出力電位VRWL
は、セル書き込み・消去後ベリファイ時にレファレンス
セル19のゲート電位として用いられる。
降圧して発生しているが、電源電位VDDよりも高い電
位を得たい場合は、電源電位VDDに代えて昇圧回路1
の出力電位VCPWSを入力端子に供給し、これを降圧
して出力電位VRWLを生成する。
降圧回路16の出力電位VRWLと電源電位VDDが供
給され、出力端子はレファレンスセルのロウデコーダ回
路18の電源端子VRFWLに接続される。この電源切
換回路17は、レファレンスセル19の動作状態に応じ
て、電位VRWLと電源電位VDDを選択して出力す
る。
ァレンスセルのゲートに接続される。また、図中でS/
Aはセンスアンプ回路を表す。本実施例は、昇圧回路
1、2に加えて、メモリセル15の書き込みや消去後に
なされるベリファイ時にレファレンスセル19で用いら
れる電位を電源電位VDDあるいは昇圧回路1の出力電
位VCPWSを用いて発生する降圧回路16を設けるこ
とで、外部の高圧電源を用いることなく、電源系回路を
構成することが可能となる。
システムにおいて、降圧回路3により、読み出し時のワ
ード線電源VWLを一定レベル以下に制御することによ
り、セルの信頼性を向上させたり、オフセルすなわち書
き込みをしたしきい値電圧の高いセルの読み出しマージ
ンを向上させることが可能である。
読み出し動作時に、基準電位発生回路5を動作させる必
要がある。ここで、スタンバイからの読み出しスピード
Tceが数十ナノ秒であることを考えると、基準電位発
生回路5の立ち上がり時間を10ナノ秒以下に抑え、直
ちに安定した基準電位を発生する必要がある。
時間の基準電位発生回路を実現することは非常に困難で
あるため、スタンバイ中から基準電位発生回路を動作さ
せておく方法が考えられる。
るという問題を抱えるため、基準電位発生回路の動作電
流を極力抑えることが要求される。しかし、電流の抑え
過ぎは基準電位の安定性に問題を起こすことになる。
生回路と低消費電力型の基準電位発生回路の両方を設け
る。図13及び図16は、通常の基準電位発生回路と低
消費電力型の基準電位発生回路の両方を使用した本発明
の第3及び第4の実施例を示す。
実施例に低消費電力型基準電位発生回路VREF2 2
0を付け加えたものである。また、図12に示した基準
電位発生回路5に代えて、スタンバイ時に動作を停止す
る基準電位発生回路5’が設けられている。
は降圧回路3の入力端子に接続される。基準電位発生回
路20は、図9や図10に示した回路と同様であるが、
トランジスタのサイズを小さくし、抵抗値を大きくする
ことで消費電流を絞っている。
して、例えば通常は基準電位発生回路5の出力電位を用
い、セル読み出し時は低消費電力型基準電位発生回路2
0の出力電位を用いるような切り換えがなされる。
を停止する基準電位発生回路5’の一例を示す。図14
に示した回路は、図9に示した基準電位発生回路にPM
OSトランジスタ316とNMOSトランジスタ317
を付加したものである。図14において、信号ENBは
PMOSトランジスタ316のゲートとNMOSトラン
ジスタ317のゲートに供給される。PMOSトランジ
スタ301、302、303のソースは電源電位VDD
に代えてPMOSトランジスタ316のドレインに接続
され、PMOSトランジスタ316のソースは電源電位
VDDに接続される。NMOSトランジスタ317のド
レインはPMOSトランジスタ303のドレインに接続
され、NMOSトランジスタ317のソースは接地され
る。
した基準電位発生回路にPMOSトランジスタ318と
NMOSトランジスタ319を付け加えたものである。
図15において、信号ENBはPMOSトランジスタ3
18のゲートとNMOSトランジスタ319のゲートに
供給される。PMOSトランジスタ314のソースは電
源電位VDDに代えてPMOSトランジスタ318のド
レインに接続され、PMOSトランジスタ318のソー
スは電源電位VDDに接続される。またNMOSトラン
ジスタ319のドレインはPMOSトランジスタ303
のドレインに接続され、NMOSトランジスタ319の
ソースは接地される。
路は、信号ENBがローレベルのときに動作状態とな
り、ハイレベルになると動作を停止する。本実施例で
は、低消費電力型基準電位発生回路20は常に動作し、
セル読み出しにも対処できる。また、基準電位発生回路
5’は、必要なときにのみ動作するため、消費電力を低
減させることができる。
実施例に低消費電力型基準電位発生回路VREF2 2
0と降圧回路WL Reg.21を付加し、図12に示
した基準電位発生回路5に代えて、スタンバイ時に動作
を停止する基準電位発生回路5’を設けたものである。
出力端子は、降圧回路21の入力端子に接続される。降
圧回路21の出力端子は、電源切換回路6の入力端子に
接続される。降圧回路21は、降圧回路3と同様の回路
であり、電源電位VDDを降圧して出力する。これは、
降圧回路3の読み出し時にワード線電位を発生する機能
を独立させたものである。
回路3、21の出力電位及び電源電位VDDが供給さ
れ、セル書き込み・読み出し・消去・ベリファイなどの
状態に応じてこれらの3つの電位を選択して出力する。
本実施例では、図13に示した実施例と同様の効果を得
ることができる。
半導体集積回路内に高電位を生成する昇圧回路を設ける
ため、外部高圧電源を使用することなくセルデータの書
き込み、消去、ベリファイを実現することができる。
を設けるため、メモリセルと異なるゲート電位によりレ
ファレンスセルのベリファイを行うことができる。さら
に、スタンバイ時にオフしている基準電位発生回路と常
に動作している低消費電力基準電位発生回路を設けるた
め、消費電力を小さくしつつ、降圧回路を直ちに動作さ
せることができる。
する図。
Claims (9)
- 【請求項1】 基準電位を出力する基準電位発生回路
と、 入力端子に前記基準電位が供給され、電源電位と生成し
た第1の高圧電位のいずれかを出力する第1の昇圧回路
と、 書き込みトランジスタのドレイン電位に用いるため、第
2の高圧電位を生成して出力する第2の昇圧回路と、 入力端子に前記第1の昇圧回路の出力電位及び前記基準
電位が供給され、メモリセルのゲート電位とメモリセル
のソース電位に用いるため、前記第1の昇圧回路の出力
電位を降圧した電位と前記第1の昇圧回路の出力電位の
いずれかを出力する第1の降圧回路と、 入力端子に前記第1の昇圧回路の出力電位及び前記基準
電位が供給され、前記書き込みトランジスタのゲート電
位に用いるため、前記第1の昇圧回路の出力電位を降圧
した電位を出力する第2の降圧回路と、 入力端子に前記第1の降圧回路の出力電位が供給され、
前記メモリセルのゲート電位に用いるため、前記第1の
降圧回路の出力電位と電源電位のいずれかを出力する少
なくとも1つの第1の電源切換回路と、 入力端子に前記第1の昇圧回路の出力電位が供給され、
カラム選択トランジスタのゲート電位に用いるため、前
記メモリセルの前記第1の昇圧回路の出力電位と電源電
位のいずれかを出力する第2の電源切換回路と、 入力端子に前記第2の降圧回路の出力電位が供給され、
前記書き込みトランジスタのゲート電位に用いるため、
前記第2の降圧回路の出力電位と電源電位のいずれかを
出力する第3の電源切換回路と、 電源端子に前記第1の降圧回路の出力電位が供給された
セルソースデコーダ回路と、 前記少なくとも第1の電源切換回路の出力電位がそれぞ
れ供給される少なくとも1つの電源端子を有するロウデ
コーダ回路と、 電源端子に前記第2の電源切換回路の出力電位が供給さ
れたカラムデコーダ回路と、 電源端子に前記第3の電源切換回路の出力電位が供給さ
れた書き込みトランジスタデコーダ回路とを具備するこ
とを特徴とする半導体装置。 - 【請求項2】 基準電位を出力する基準電位発生回路
と、 入力端子に前記基準電位が供給され、電源電位と生成し
た第1の高圧電位のいずれかを出力する第1の昇圧回路
と、 書き込みトランジスタのドレイン電位に用いるため、第
2の高圧電位を生成して出力する第2の昇圧回路と、 入力端子に前記第1の昇圧回路の出力電位及び前記基準
電位が供給され、メモリセルのゲート電位とメモリセル
のソース電位に用いるため、前記第1の昇圧回路の出力
電位を降圧した電位と前記第1の昇圧回路の出力電位の
いずれかを出力する第1の降圧回路と、 入力端子に前記第1の昇圧回路の出力電位及び前記基準
電位が供給され、前記書き込みトランジスタのゲート電
位に用いるため、前記第1の昇圧回路の出力電位を降圧
した電位を出力する第2の降圧回路と、 入力端子に前記基準電位が供給され、レファレンスメモ
リセルのゲート電位に用いるため、前記電源電位を降圧
した電位を出力する第3の降圧回路とを具備することを
特徴とする半導体装置。 - 【請求項3】 前記第3の降圧回路は、さらに前記第1
の昇圧回路の出力電位が供給される入力端子を具備し、
前記電源電位を降圧した電位に代えて前記第1の昇圧回
路の出力電位を降圧した電位を出力することを特徴とす
る請求項2記載の半導体装置。 - 【請求項4】 第1の基準電位を出力し、スタンバイ時
に動作を停止する第1の基準電位発生回路と、 第2の基準電位を出力する低消費電力型の第2の基準電
位発生回路と、 入力端子に前記第1の基準電位が供給され、電源電位と
生成した第1の高圧電位のいずれかを出力する第1の昇
圧回路と、 書き込みトランジスタのドレイン電位に用いるため、第
2の高圧電位を生成して出力する第2の昇圧回路と、 入力端子に前記第1の昇圧回路の出力電位、前記第1の
基準電位及び前記第2の基準電位が供給され、メモリセ
ルのゲート電位とメモリセルのソース電位に用いるた
め、前記第1の昇圧回路の出力電位を降圧した電位と前
記第1の昇圧回路の出力電位のいずれかを出力する第1
の降圧回路と、 入力端子に前記第1の昇圧回路の出力電位及び前記第1
の基準電位が供給され、前記書き込みトランジスタのゲ
ート電位に用いるため、前記第1の昇圧回路の出力電位
を降圧した電位を出力する第2の降圧回路とを具備する
ことを特徴とする半導体装置。 - 【請求項5】 第1の基準電位を出力し、スタンバイ時
に動作を停止する第1の基準電位発生回路と、 入力端子に前記第1の基準電位が供給され、電源電位と
生成した第1の高圧電位のいずれかを出力する第1の昇
圧回路と、 書き込みトランジスタのドレイン電位に用いるため、第
2の高圧電位を生成して出力する第2の昇圧回路と、 入力端子に前記第1の昇圧回路の出力電位及び前記第1
の基準電位が供給され、メモリセルのゲート電位とメモ
リセルのソース電位に用いるため、前記第1の昇圧回路
の出力電位を降圧した電位と前記第1の昇圧回路の出力
電位のいずれかを出力する第1の降圧回路と、 入力端子に前記第1の昇圧回路の出力電位及び前記第1
の基準電位が供給され、前記書き込みトランジスタのゲ
ート電位に用いるため、前記第1の昇圧回路の出力電位
を降圧した電位を出力する第2の降圧回路と、 第2の基準電位を出力する低消費電力型の第2の基準電
位発生回路と、 入力端子に前記第2の基準電位が供給され、読み出し時
のメモリセルのゲート電位に用いるため、電源電位を降
圧した電位を出力する第3の降圧回路とを具備すること
を特徴とする半導体装置。 - 【請求項6】 前記第1の昇圧回路は、 高圧電位を昇圧回路の出力端子に出力するチャージポン
プ回路と、 電源投入後一定時間経過して電源電位からローレベルに
なるパワーオンリセット信号を出力するパワーオンリセ
ット回路と、 ソースが前記昇圧回路の出力端子に接続され、ドレイン
及びゲートが電源電位に接続されたNMOS−Iタイプ
トランジスタと、 ソース及びウェルが前記電源電位に接続され、ゲートに
前記パワーオンリセット信号が供給される第1のPMO
Sトランジスタと、 ソース及びウェルが前記昇圧回路の出力端子に接続さ
れ、ドレインが前記第1のPMOSトランジスタのドレ
インに接続された第2のPMOSトランジスタと、 入力端子に前記パワーオンリセット信号が供給され、電
源端子が前記昇圧回路の出力端子に接続され、出力端子
が前記第2のPMOSトランジスタに接続されたレベル
シフタ回路とを具備することを特徴とする請求項1ない
し5記載の半導体装置。 - 【請求項7】 前記第1の昇圧回路は、 高圧電位を昇圧回路の出力端子に出力するチャージポン
プ回路と、 電源投入後一定時間経過して電源電位からローレベルに
なるパワーオンリセット信号を出力するパワーオンリセ
ット回路と、 ソースが前記昇圧回路の出力端子に接続され、ドレイン
及びゲートが電源電位に接続された第1のNMOS−I
タイプトランジスタと、 ソース及びウェルが前記電源電位に接続され、ゲートに
前記パワーオンリセット信号が供給される第1のPMO
Sトランジスタと、 ソース及びウェルが前記昇圧回路の出力端子に接続さ
れ、ドレインが前記第1のPMOSトランジスタのドレ
インに接続された第2のPMOSトランジスタと、 入力端子に読み出し信号の反転信号が供給され、電源端
子が前記昇圧回路の出力端子が接続され、入力信号の反
転信号を出力する第1のレベルシフタと、 ゲートが前記第1のレベルシフタの出力端子に接続さ
れ、ソースが前記電源電位に接続され、ドレインが前記
昇圧回路の出力端子に接続された第2のNMOS−Iタ
イプトランジスタと、 入力端子に前記読み出し信号の反転信号が供給された遅
延回路と、 第1の入力端子に前記遅延回路の出力端子が接続され、
第2の入力端子に前記読み出し信号の反転信号が供給さ
れた第1のノアゲートと、 第1の入力端子に前記パワーオンリセット信号が供給さ
れ、第2の入力端子に前記第1のノアゲートの出力信号
の反転信号が供給された第2のノアゲートと、 入力端子に前記第2のノアゲートの出力端子が接続さ
れ、電源端子が前記昇圧回路の出力端子に接続され、出
力端子が前記第2のPMOSトランジスタのゲートに接
続され、入力信号の反転信号を出力する第2のレベルシ
フタとを具備することを特徴とする請求項1ないし5記
載の半導体装置。 - 【請求項8】 ソースが電源電位に接続された第1のP
MOSトランジスタと、 ソースが前記第1のPMOSトランジスタのドレインに
接続された第2のPMOSトランジスタと、 ゲート及びドレインが前記第2のPMOSトランジスタ
のドレインに接続されたNMOSトランジスタと、 ソースが前記第1のPMOSトランジスタのドレインに
接続され、ゲート及びドレインが前記第2のPMOSト
ランジスタのゲートに接続された第3のPMOSトラン
ジスタと、 ゲートが前記NMOSトランジスタのゲートに接続さ
れ、ドレインが前記第3のPMOSトランジスタのドレ
インに接続されたNMOS−Iタイプトランジスタと、 一端が前記NMOS−Iタイプトランジスタのソースに
接続され、他端が接地された第1の抵抗と、 反転入力端子が前記NMOS−Iタイプトランジスタの
ゲートに接続され、非反転入力端子が前記NMOS−I
タイプトランジスタのドレインに接続され、出力端子が
前記第1のPMOSトランジスタのゲートに接続された
演算増幅器と、 ソースが前記第1のPMOSトランジスタのドレインに
接続され、ゲートが前記NMOS−Iタイプトランジス
タのドレインに接続され、ドレイン電位が基準電位とな
る第4のPMOSトランジスタと、 一端が前記第4のPMOSトランジスタのドレインに接
続され、他端が接地され、抵抗値が微調整される第2の
抵抗とを有する基準電位発生回路を具備することを特徴
とする半導体装置。 - 【請求項9】 第1のPMOSトランジスタと、 ソースが前記第1のPMOSトランジスタのドレインに
接続された第2のPMOSトランジスタと、 ゲート及びドレインが前記第2のPMOSトランジスタ
のドレインに接続された第1のNMOSトランジスタ
と、 ソースが前記第1のPMOSトランジスタのドレインに
接続され、ゲート及びドレインが前記第2のPMOSト
ランジスタのゲートに接続された第3のPMOSトラン
ジスタと、 ゲートが前記第1のNMOSトランジスタのゲートに接
続され、ドレインが前記第3のPMOSトランジスタの
ドレインに接続された第1のNMOS−Iタイプトラン
ジスタと、 一端が前記第1のNMOS−Iタイプトランジスタのソ
ースに接続され、他端が接地された第1の抵抗と、 反転入力端子が前記第1のNMOS−Iタイプトランジ
スタのゲートに接続され、非反転入力端子が前記第1の
NMOS−Iタイプトランジスタのドレインに接続さ
れ、出力端子が前記第1のPMOSトランジスタのゲー
トに接続された第1の演算増幅器と、 ソースが前記第1のPMOSトランジスタのドレインに
接続され、ゲートが前記第1のNMOS−Iタイプトラ
ンジスタのドレインに接続され、ドレイン電位が第1の
基準電位となる第4のPMOSトランジスタと、 一端が前記第4のPMOSトランジスタのドレインに接
続され、他端が接地され、抵抗値が微調整される第2の
抵抗と、 ドレインが前記第1のPMOSトランジスタのソースに
接続され、ソースが電源電位に接続され、ゲートに制御
信号が供給される第5のPMOSトランジスタと、 ドレインが前記第4のPMOSトランジスタのドレイン
に接続され、ソースが接地され、ゲートに前記制御信号
が供給される第2のNMOSトランジスタとを有する第
1の基準電位発生回路と、 ソースが電源電位に接続された第6のPMOSトランジ
スタと、 ソースが前記第6のPMOSトランジスタのドレインに
接続された第7のPMOSトランジスタと、 ゲート及びドレインが前記第7のPMOSトランジスタ
のドレインに接続された第3のNMOSトランジスタ
と、 ソースが前記第6のPMOSトランジスタのドレインに
接続され、ゲート及びドレインが前記第7のPMOSト
ランジスタのゲートに接続された第8のPMOSトラン
ジスタと、 ゲートが前記第3のNMOSトランジスタのゲートに接
続され、ドレインが前記第8のPMOSトランジスタの
ドレインに接続された第2のNMOS−Iタイプトラン
ジスタと、 一端が前記NMOS−Iタイプトランジスタのソースに
接続され、他端が接地された第3の抵抗と、 反転入力端子が前記第2のNMOS−Iタイプトランジ
スタのゲートに接続され、非反転入力端子が前記第2の
NMOS−Iタイプトランジスタのドレインに接続さ
れ、出力端子が前記第6のPMOSトランジスタのゲー
トに接続された第2の演算増幅器と、 ソースが前記第6のPMOSトランジスタのドレインに
接続され、ゲートが前記第2のNMOS−Iタイプトラ
ンジスタのドレインに接続され、ドレイン電位が第2の
基準電位となる第9のPMOSトランジスタと、 一端が前記第9のPMOSトランジスタのドレインに接
続され、他端が接地され、抵抗値が微調整される第4の
抵抗とを有する第2の基準電位発生回路とを具備するこ
とを特徴とする半導体装置。
Priority Applications (4)
Application Number | Priority Date | Filing Date | Title |
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