JPH10162599A - 行冗長ブロック・アーキテクチャ - Google Patents
行冗長ブロック・アーキテクチャInfo
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- JPH10162599A JPH10162599A JP9321113A JP32111397A JPH10162599A JP H10162599 A JPH10162599 A JP H10162599A JP 9321113 A JP9321113 A JP 9321113A JP 32111397 A JP32111397 A JP 32111397A JP H10162599 A JPH10162599 A JP H10162599A
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- 230000015654 memory Effects 0.000 claims description 17
- 238000004519 manufacturing process Methods 0.000 claims description 2
- 238000000034 method Methods 0.000 claims description 2
- 238000013461 design Methods 0.000 abstract description 12
- 230000008859 change Effects 0.000 abstract description 2
- 239000006185 dispersion Substances 0.000 abstract 1
- 238000001514 detection method Methods 0.000 description 46
- 238000010586 diagram Methods 0.000 description 20
- 230000003213 activating effect Effects 0.000 description 4
- 230000004913 activation Effects 0.000 description 4
- 230000008901 benefit Effects 0.000 description 3
- 230000000295 complement effect Effects 0.000 description 3
- 230000002950 deficient Effects 0.000 description 3
- 238000011161 development Methods 0.000 description 2
- 239000004065 semiconductor Substances 0.000 description 2
- 238000004088 simulation Methods 0.000 description 2
- 238000006467 substitution reaction Methods 0.000 description 2
- 238000003491 array Methods 0.000 description 1
- 230000001934 delay Effects 0.000 description 1
- 230000006870 function Effects 0.000 description 1
- 239000011159 matrix material Substances 0.000 description 1
- 239000002184 metal Substances 0.000 description 1
- 229910044991 metal oxide Inorganic materials 0.000 description 1
- 150000004706 metal oxides Chemical class 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 230000009467 reduction Effects 0.000 description 1
- 238000004904 shortening Methods 0.000 description 1
- 238000012546 transfer Methods 0.000 description 1
- 230000007704 transition Effects 0.000 description 1
Classifications
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- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
- G11C29/70—Masking faults in memories by using spares or by reconfiguring
- G11C29/78—Masking faults in memories by using spares or by reconfiguring using programmable devices
- G11C29/80—Masking faults in memories by using spares or by reconfiguring using programmable devices with improved layout
-
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- G11C29/70—Masking faults in memories by using spares or by reconfiguring
- G11C29/78—Masking faults in memories by using spares or by reconfiguring using programmable devices
- G11C29/84—Masking faults in memories by using spares or by reconfiguring using programmable devices with improved access time or stability
Landscapes
- For Increasing The Reliability Of Semiconductor Memories (AREA)
- Dram (AREA)
- Techniques For Improving Reliability Of Storages (AREA)
- Semiconductor Memories (AREA)
Abstract
(57)【要約】
【課題】 設計スペースを効果的に削減する行冗長制御
回路を使用する冗長ブロック・アーキテクチャ構成を提
供する。 【解決手段】 設計スペースを効果的に削減する行冗長
制御回路RRDNはワード方向に平行に構成され、冗長
ブロックの底部に構成される。このアーキテクチャの変
更は(1)ローカル行冗長ワイヤと共用されるスプリッ
トグローバルバス41、42、(2)スペースの削減を
可能とするハーフレングスワンウェイ行冗長ワードライ
ンイネーブル信号ワイヤRWLE、および(3)削減さ
れたスペースを利用するように設計された分散ワードラ
イン・イネーブル・デコーダ32を導入することによ
り、冗長制御ブロックを効果的にレイアウトすることを
可能とする。
回路を使用する冗長ブロック・アーキテクチャ構成を提
供する。 【解決手段】 設計スペースを効果的に削減する行冗長
制御回路RRDNはワード方向に平行に構成され、冗長
ブロックの底部に構成される。このアーキテクチャの変
更は(1)ローカル行冗長ワイヤと共用されるスプリッ
トグローバルバス41、42、(2)スペースの削減を
可能とするハーフレングスワンウェイ行冗長ワードライ
ンイネーブル信号ワイヤRWLE、および(3)削減さ
れたスペースを利用するように設計された分散ワードラ
イン・イネーブル・デコーダ32を導入することによ
り、冗長制御ブロックを効果的にレイアウトすることを
可能とする。
Description
【0001】
【発明の属する技術分野】本発明は総括的に半導体メモ
リに関し、詳細にいえば、ダイナミック・ランダム・ア
クセス・メモリ(DRAM)冗長ブロック・アーキテク
チャのための、交換自己タイミング・ジェネレータによ
る行冗長マッチ検出、行冗長マッチ検出によるサンプル
・ワードライン・イネーブル・ジェネレータ、および行
冗長制御回路に関する。
リに関し、詳細にいえば、ダイナミック・ランダム・ア
クセス・メモリ(DRAM)冗長ブロック・アーキテク
チャのための、交換自己タイミング・ジェネレータによ
る行冗長マッチ検出、行冗長マッチ検出によるサンプル
・ワードライン・イネーブル・ジェネレータ、および行
冗長制御回路に関する。
【0002】
【従来の技術】「A 50-ns 16-Mb DRAM with 10-ns Data
Rate and On-chip ECC」、IEEE J. Solid-State Circu
its、Vol. 25、no. 5、October 1990においてH. L. Kal
ter他が提案したDRAM用の冗長ブロック・アーキテ
クチャは、融通性が高い行冗長置換を特徴としている。
この融通性が有利なのは、これによって冗長要素および
冗長マッチ検出デコーダをこれらの数を増やすことな
く、有効に使用することを可能とするからである。この
ことは、特に256−Mb以上のDRAMなどの高密度
DRAMに対する冗長設計スペース・オーバヘッドを大
幅に少なくするものである。
Rate and On-chip ECC」、IEEE J. Solid-State Circu
its、Vol. 25、no. 5、October 1990においてH. L. Kal
ter他が提案したDRAM用の冗長ブロック・アーキテ
クチャは、融通性が高い行冗長置換を特徴としている。
この融通性が有利なのは、これによって冗長要素および
冗長マッチ検出デコーダをこれらの数を増やすことな
く、有効に使用することを可能とするからである。この
ことは、特に256−Mb以上のDRAMなどの高密度
DRAMに対する冗長設計スペース・オーバヘッドを大
幅に少なくするものである。
【0003】従来のブロック間冗長置換と対照的に、冗
長ブロック・アーキテクチャでは、冗長性の要件の総数
は大幅に少なくなるが、より多くの冗長マッチ検出デコ
ーダを「同時」に取り扱う必要がある。これはこのアー
キテクチャの融通性によるものである。デコーダを効果
的に構成し、迅速で信頼性の高い冗長マッチ検出を可能
にして、実際のメモリにおける速度と面積の負担をなく
せるようにすることがきわめて重要である。
長ブロック・アーキテクチャでは、冗長性の要件の総数
は大幅に少なくなるが、より多くの冗長マッチ検出デコ
ーダを「同時」に取り扱う必要がある。これはこのアー
キテクチャの融通性によるものである。デコーダを効果
的に構成し、迅速で信頼性の高い冗長マッチ検出を可能
にして、実際のメモリにおける速度と面積の負担をなく
せるようにすることがきわめて重要である。
【0004】
【発明が解決しようとする課題】したがって、本発明の
目的は、設計スペースを効果的に削減する行冗長制御回
路を使用する冗長ブロック・アーキテクチャ構成を提供
することである。
目的は、設計スペースを効果的に削減する行冗長制御回
路を使用する冗長ブロック・アーキテクチャ構成を提供
することである。
【0005】本発明の他の目的は、交換自己タイミング
・ジェネレータによるNORタイプの冗長マッチ検出に
よって、迅速で信頼性の高い冗長マッチ検出を行うこと
である。
・ジェネレータによるNORタイプの冗長マッチ検出に
よって、迅速で信頼性の高い冗長マッチ検出を行うこと
である。
【0006】本発明のさらに他の目的は、ワードライン
・イネーブル(WLE)がワードライン(WL)をセッ
トするときに、正規モードであるか、冗長モードである
かにかかわりなく、サンプル・ワードライン・イネーブ
ル(SWLE)がサンプル・ワードライン(SWL)を
セットすることを可能とするとともに、冗長マッチ検出
に関する遅延を追跡するサンプル・ワードライン・イネ
ーブル(SWLE)ジェネレータを提供することであ
る。
・イネーブル(WLE)がワードライン(WL)をセッ
トするときに、正規モードであるか、冗長モードである
かにかかわりなく、サンプル・ワードライン・イネーブ
ル(SWLE)がサンプル・ワードライン(SWL)を
セットすることを可能とするとともに、冗長マッチ検出
に関する遅延を追跡するサンプル・ワードライン・イネ
ーブル(SWLE)ジェネレータを提供することであ
る。
【0007】
【課題を解決するための手段】本発明は米国特許第55
17442号(特願平8−53268号)に記載されて
いる発明に関するものであり、該米国特許の主題は参照
することにより、本明細書の一部となるものである。本
発明によれば、行冗長制御回路はワード方向に並列に配
置されており、かつ冗長ブロックの底部に構成されてい
る。このアーキテクチャの変更は、(1)ローカル行冗
長ワイヤと共用されるスプリットグローバルバス、
(2)スペースの節減を可能とするハーフレングスワン
ウェイ行冗長ワードラインイネーブル信号ワイヤ、およ
び(3)節減されたスペースを利用するように設計され
た分散ワードライン・イネーブル・デコーダを導入する
ことによって、冗長制御ブロックを効果的にレイアウト
することを可能とする。本発明の他の態様によれば、ア
ドレスとタイミングのずれによって引き起こされる不正
な正規/冗長アクセス問題が解決される。この検出に必
要なタイミングは、その隣接する冗長マッチ検出を使用
することによって局所的に与えられる。これにより、回
路はアドレスによって駆動される回路として完全に動作
することが可能となり、迅速で信頼性の高い冗長マッチ
検出をもたらす。さらに、サンプル・ワードライン・イ
ネーブル(SWLE)信号が行冗長マッチ検出を使用し
て生成される。1つの2入力ORゲートにより、SWL
Eがサンプル・ワードライン(SWL)をセットする時
間を、ワードライン・イネーブル(WLE)信号がワー
ドライン(WL)をセットする時間と同じにすることが
可能となる。SWLEがSWLをセットする時間はモー
ドにかかわりなく一定のままであり、これまでの信頼性
の問題をなくする。行冗長マッチ検出と組み合わされた
この2入力ORゲートは、理想的なサンプル・ワードラ
イン・イネーブル・ジェネレータとして機能する。
17442号(特願平8−53268号)に記載されて
いる発明に関するものであり、該米国特許の主題は参照
することにより、本明細書の一部となるものである。本
発明によれば、行冗長制御回路はワード方向に並列に配
置されており、かつ冗長ブロックの底部に構成されてい
る。このアーキテクチャの変更は、(1)ローカル行冗
長ワイヤと共用されるスプリットグローバルバス、
(2)スペースの節減を可能とするハーフレングスワン
ウェイ行冗長ワードラインイネーブル信号ワイヤ、およ
び(3)節減されたスペースを利用するように設計され
た分散ワードライン・イネーブル・デコーダを導入する
ことによって、冗長制御ブロックを効果的にレイアウト
することを可能とする。本発明の他の態様によれば、ア
ドレスとタイミングのずれによって引き起こされる不正
な正規/冗長アクセス問題が解決される。この検出に必
要なタイミングは、その隣接する冗長マッチ検出を使用
することによって局所的に与えられる。これにより、回
路はアドレスによって駆動される回路として完全に動作
することが可能となり、迅速で信頼性の高い冗長マッチ
検出をもたらす。さらに、サンプル・ワードライン・イ
ネーブル(SWLE)信号が行冗長マッチ検出を使用し
て生成される。1つの2入力ORゲートにより、SWL
Eがサンプル・ワードライン(SWL)をセットする時
間を、ワードライン・イネーブル(WLE)信号がワー
ドライン(WL)をセットする時間と同じにすることが
可能となる。SWLEがSWLをセットする時間はモー
ドにかかわりなく一定のままであり、これまでの信頼性
の問題をなくする。行冗長マッチ検出と組み合わされた
この2入力ORゲートは、理想的なサンプル・ワードラ
イン・イネーブル・ジェネレータとして機能する。
【0008】総括的に、本発明の目的は以下の通りであ
る。
る。
【0009】・冗長マッチ検出デコーダに理想的な構成
を提供して、設計スペースを削減する。
を提供して、設計スペースを削減する。
【0010】・迅速で信頼性の高い冗長マッチ検出を可
能とする。
能とする。
【0011】・冗長マッチ検出ポスト・デコーダを使用
して、迅速で信頼性の高いサンプル・ワードライン・イ
ネーブル・ジェネレータを実現する。
して、迅速で信頼性の高いサンプル・ワードライン・イ
ネーブル・ジェネレータを実現する。
【0012】
【発明の実施の形態】図面、特に図1を参照すると、2
56−Mb DRAM10が示されている。このアーキ
テクチャは16の16−Mbユニット11で構成されて
おり、そのうち1つの詳細を図2に示す。各16−Mb
ユニットは2つのアレイ、すなわち256本のワードラ
イン(WL)を含んでいる主アレイ21と、16本の冗
長ワードライン(RWL)を含んでいる冗長アレイ22
とに分割されている。冗長アレイ22は16の行冗長
(RRDN)制御回路を使用して、最大16の障害の回
復が可能である。RRDN制御回路の詳細は図3に示さ
れており、この回路において、ワードライン(WL)と
冗長ワードライン(RWLi)とはそれぞれ、ワードラ
イン・イネーブル(WLE)信号と、対応する冗長ワー
ドライン・イネーブル信号(RWLEi)とによってセ
ットされる。スタンバイ状態において、WLEおよびR
WLEは両方とも低であり、Nノードはすべて高であ
る。正規モードにおいて、すべてのNノードは低となっ
て、WLEを使用可能とする(すなわち、WLEは高と
なる)。冗長モードにおいて、RWLEの1つが高とな
るが、対応するNノードは高レベルのままであり、WL
Eを使用可能とはしない(すなわち、WLEは低レベル
のままである)。WLEおよびRWLEを制御するため
の詳細な動作については、後述する。
56−Mb DRAM10が示されている。このアーキ
テクチャは16の16−Mbユニット11で構成されて
おり、そのうち1つの詳細を図2に示す。各16−Mb
ユニットは2つのアレイ、すなわち256本のワードラ
イン(WL)を含んでいる主アレイ21と、16本の冗
長ワードライン(RWL)を含んでいる冗長アレイ22
とに分割されている。冗長アレイ22は16の行冗長
(RRDN)制御回路を使用して、最大16の障害の回
復が可能である。RRDN制御回路の詳細は図3に示さ
れており、この回路において、ワードライン(WL)と
冗長ワードライン(RWLi)とはそれぞれ、ワードラ
イン・イネーブル(WLE)信号と、対応する冗長ワー
ドライン・イネーブル信号(RWLEi)とによってセ
ットされる。スタンバイ状態において、WLEおよびR
WLEは両方とも低であり、Nノードはすべて高であ
る。正規モードにおいて、すべてのNノードは低となっ
て、WLEを使用可能とする(すなわち、WLEは高と
なる)。冗長モードにおいて、RWLEの1つが高とな
るが、対応するNノードは高レベルのままであり、WL
Eを使用可能とはしない(すなわち、WLEは低レベル
のままである)。WLEおよびRWLEを制御するため
の詳細な動作については、後述する。
【0013】各行冗長(RRDN)制御回路31は行ア
ドレス(ADDR)をプログラムされたヒューズ状態と
比較し、対応するノードNiまたはRWLEi信号のい
ずれかを活動化する。16入力NORゲート・デコーダ
32はノードNiからの出力を受け入れる。RRDNi
制御回路31内の少なくとも1つのアドレスが、プログ
ラムされているヒューズ状態とマッチしない場合、対応
するノードNiにおける信号は下がるとともに、対応す
るRWLEiを低レベルに維持する。すべてのADDR
がそのRRDNプログラムされているヒューズ状態とマ
ッチした場合、対応するRWLEi信号は高くなるが、
対応するノードNiは高レベルのままである。RRDN
からのすべてのノードNiが下がると、WLEが上が
り、これが正規モードである。ノードNiの1つが高い
ままであれば、WLEは低いままであり、これが冗長モ
ードである。この冗長モードにおいて、対応するRWL
Eiは高くなり、対応する冗長ワードラインRWLiを
活動化する。
ドレス(ADDR)をプログラムされたヒューズ状態と
比較し、対応するノードNiまたはRWLEi信号のい
ずれかを活動化する。16入力NORゲート・デコーダ
32はノードNiからの出力を受け入れる。RRDNi
制御回路31内の少なくとも1つのアドレスが、プログ
ラムされているヒューズ状態とマッチしない場合、対応
するノードNiにおける信号は下がるとともに、対応す
るRWLEiを低レベルに維持する。すべてのADDR
がそのRRDNプログラムされているヒューズ状態とマ
ッチした場合、対応するRWLEi信号は高くなるが、
対応するノードNiは高レベルのままである。RRDN
からのすべてのノードNiが下がると、WLEが上が
り、これが正規モードである。ノードNiの1つが高い
ままであれば、WLEは低いままであり、これが冗長モ
ードである。この冗長モードにおいて、対応するRWL
Eiは高くなり、対応する冗長ワードラインRWLiを
活動化する。
【0014】このアーキテクチャはRRDN31からの
出力に対して、1つのWLE信号、16のRWLE<
0:15>信号、および16のN<0:15>信号を必
要とする。生じる可能性のある1Kの置換に対する20
本のアドレス・ワイヤも必要である。一般に、デバイス
をワイヤの下に設計することができ、配線スペースが十
分以上のものであるから、RRDN回路設計スペースは
ワイヤの数によって決定される。このアーキテクチャに
は少なくとも52本のワイヤ(必要な制御信号線および
電源線に加えて)が必要であり、これは配線ピッチが3
μmであると想定すると、最低限の156μm(52μ
m×3)の設計スペースをもたらす。本発明の第1の態
様によれば、冗長制御回路に対する付加的な設計スペー
スをわずか27μmに削減する解決策が提供される。
出力に対して、1つのWLE信号、16のRWLE<
0:15>信号、および16のN<0:15>信号を必
要とする。生じる可能性のある1Kの置換に対する20
本のアドレス・ワイヤも必要である。一般に、デバイス
をワイヤの下に設計することができ、配線スペースが十
分以上のものであるから、RRDN回路設計スペースは
ワイヤの数によって決定される。このアーキテクチャに
は少なくとも52本のワイヤ(必要な制御信号線および
電源線に加えて)が必要であり、これは配線ピッチが3
μmであると想定すると、最低限の156μm(52μ
m×3)の設計スペースをもたらす。本発明の第1の態
様によれば、冗長制御回路に対する付加的な設計スペー
スをわずか27μmに削減する解決策が提供される。
【0015】図4は米国特許第5517442号に開示
されており、本発明で想定されているスプリット・グロ
ーバル・バス・アーキテクチャを示す。このアーキテク
チャにおいて、チップの頂部/底部の各128−Mbは
独立したグローバル・アドレス・バス41および42を
有している。グローバル・バス41、42は、行列のプ
リデコーダおよび冗長マッチ検出回路RRDNを駆動す
る。グローバル・バス41、42の間にはローカル・バ
ス44が設けられている。256−MbのDRAMは1
6の16−Mbユニット43からなっており、その1つ
の詳細が図5に示されている。16−Mbユニットは8
Kのワードライン(WL)からなっている。ユニット内
の欠陥要素は冗長ブロック52内の16本の冗長ワード
ライン(RWL<0:15>)のいずれかと置き換える
ことができる。WLおよびRWLは左側および右側のワ
ードライン・ドライバにより代替的に駆動される。16
の行冗長(RRDN<0:15>)制御回路53は各1
6−Mbユニットの底部に構成されている。
されており、本発明で想定されているスプリット・グロ
ーバル・バス・アーキテクチャを示す。このアーキテク
チャにおいて、チップの頂部/底部の各128−Mbは
独立したグローバル・アドレス・バス41および42を
有している。グローバル・バス41、42は、行列のプ
リデコーダおよび冗長マッチ検出回路RRDNを駆動す
る。グローバル・バス41、42の間にはローカル・バ
ス44が設けられている。256−MbのDRAMは1
6の16−Mbユニット43からなっており、その1つ
の詳細が図5に示されている。16−Mbユニットは8
Kのワードライン(WL)からなっている。ユニット内
の欠陥要素は冗長ブロック52内の16本の冗長ワード
ライン(RWL<0:15>)のいずれかと置き換える
ことができる。WLおよびRWLは左側および右側のワ
ードライン・ドライバにより代替的に駆動される。16
の行冗長(RRDN<0:15>)制御回路53は各1
6−Mbユニットの底部に構成されている。
【0016】図6は本発明の詳細なRRDN回路53、
および配線構成を示す。詳細にいえば、本発明は設計ス
ペースを効果的に削減する行冗長制御回路の構成を提供
する。この削減は(1)ローカル行冗長ワイヤと共用さ
れるスプリットグローバルバス、(2)両側行デコーダ
用のハーフレングスワンウェイ行冗長ワードラインイネ
ーブル・ワイヤ、および(3)分散ワードライン・イネ
ーブル・デコーダによって達成される。
および配線構成を示す。詳細にいえば、本発明は設計ス
ペースを効果的に削減する行冗長制御回路の構成を提供
する。この削減は(1)ローカル行冗長ワイヤと共用さ
れるスプリットグローバルバス、(2)両側行デコーダ
用のハーフレングスワンウェイ行冗長ワードラインイネ
ーブル・ワイヤ、および(3)分散ワードライン・イネ
ーブル・デコーダによって達成される。
【0017】(1)ローカル行冗長ワイヤと共用される
スプリット・グローバル・バス。ローカル行冗長アドレ
ス・ワイヤを、米国特許第5517442号に記載され
ているようなレベル2金属(M2)スプリット・グロー
バル・バス・ラインと共用する。RRDN回路はワイヤ
の下に配置される。これにより、RRDN回路用の20
本のアドレス・ワイヤおよびデバイスが必要なくなると
ともに、グローバル・バス・ラインからのRRDN回路
用のアドレス入力ワイヤが短くなる。
スプリット・グローバル・バス。ローカル行冗長アドレ
ス・ワイヤを、米国特許第5517442号に記載され
ているようなレベル2金属(M2)スプリット・グロー
バル・バス・ラインと共用する。RRDN回路はワイヤ
の下に配置される。これにより、RRDN回路用の20
本のアドレス・ワイヤおよびデバイスが必要なくなると
ともに、グローバル・バス・ラインからのRRDN回路
用のアドレス入力ワイヤが短くなる。
【0018】(2)両側行デコーダ用のハーフレングス
ワンウェイ行冗長ワードラインイネーブル・ワイヤ。左
半分のユニットに設計された8つの行冗長(RRDN<
0:7>)回路は、左側のドライバによって駆動される
対応する8本の冗長ワードライン(RWL<0:7>)
を制御する。右半分のユニットにある他の8つの行冗長
(RRDN<8:15>)回路は、右側のドライバによ
って駆動される対応する8本の冗長ワードライン(RW
L<8:15>)を制御する。これにより、並列冗長ワ
ードライン・イネーブル(RWLE<0:15>)の最
大数を半分にすることが可能となる。
ワンウェイ行冗長ワードラインイネーブル・ワイヤ。左
半分のユニットに設計された8つの行冗長(RRDN<
0:7>)回路は、左側のドライバによって駆動される
対応する8本の冗長ワードライン(RWL<0:7>)
を制御する。右半分のユニットにある他の8つの行冗長
(RRDN<8:15>)回路は、右側のドライバによ
って駆動される対応する8本の冗長ワードライン(RW
L<8:15>)を制御する。これにより、並列冗長ワ
ードライン・イネーブル(RWLE<0:15>)の最
大数を半分にすることが可能となる。
【0019】(3)分散ワードライン・イネーブル・デ
コーダ。信号WLEを生成する16入力NORデコーダ
(図3の32)をツリー構造に分散する。分散NORゲ
ートへの入力用のワイヤ(N<0:15>)は冗長ワー
ドライン・イネーブル(RWLE<0:15>)ライン
用の未使用スペースにレイアウトされる。これにより、
16本(N<0:15>)のワイヤに対する設計スペー
スが削減される。WLE信号は両側のWLドライバに接
続される。
コーダ。信号WLEを生成する16入力NORデコーダ
(図3の32)をツリー構造に分散する。分散NORゲ
ートへの入力用のワイヤ(N<0:15>)は冗長ワー
ドライン・イネーブル(RWLE<0:15>)ライン
用の未使用スペースにレイアウトされる。これにより、
16本(N<0:15>)のワイヤに対する設計スペー
スが削減される。WLE信号は両側のWLドライバに接
続される。
【0020】この説明は単一のWLの置換を想定したも
のである。しかしながら、本発明はマルチワードライン
の置換にも適用できるものである。図7はマルチワード
ラインの置換に対するRWLの構成を示す。4本のWL
のうち1本に欠陥がある場合、これらは4本の対応する
RWLと置き換えられる。最大16の考えられる置換を
行えるようにするためには、64本のRWLを冗長ブロ
ックにレイアウトする。4本の連続したRWLはグルー
プとして作用し、4本の連続したWLのうち1本に欠陥
がある場合に、これら4本を置き換えるために使用され
る。単一のRWLの置換の場合と異なり、4本の連続し
た冗長ワードライン(RWL<4i:4i+3>)は冗
長ワードライン・イネーブル(RWLE<i>)に対応
するものによって制御され、ユニットの同じ側から駆動
される。各隣接する4本の連続したRWLグループは、
ユニットの反対側から駆動される。
のである。しかしながら、本発明はマルチワードライン
の置換にも適用できるものである。図7はマルチワード
ラインの置換に対するRWLの構成を示す。4本のWL
のうち1本に欠陥がある場合、これらは4本の対応する
RWLと置き換えられる。最大16の考えられる置換を
行えるようにするためには、64本のRWLを冗長ブロ
ックにレイアウトする。4本の連続したRWLはグルー
プとして作用し、4本の連続したWLのうち1本に欠陥
がある場合に、これら4本を置き換えるために使用され
る。単一のRWLの置換の場合と異なり、4本の連続し
た冗長ワードライン(RWL<4i:4i+3>)は冗
長ワードライン・イネーブル(RWLE<i>)に対応
するものによって制御され、ユニットの同じ側から駆動
される。各隣接する4本の連続したRWLグループは、
ユニットの反対側から駆動される。
【0021】図8は図3の冗長マッチ検出デコーダ(R
RDN)31の詳細な回路を示す。回路はヒューズ・ラ
ッチ(FLAT)81とNORゲート・デコーダ82か
らなっている。図9に示すように、アドレスADDRが
プログラムされたヒューズ状態とマッチしない場合、信
号FADDRは高くなる。上述したように、ノードNは
正規モードで低くなるが、これは少なくとも1つのFA
DDRが高くなるからである。これにより、信号SET
が高くなっても、RWLEの活動化が行われなくなる。
冗長モードにおいて、ノードNは高いままであり、SE
Tが高くなったときに、RWLE出力とANDゲート8
3を活動化する。
RDN)31の詳細な回路を示す。回路はヒューズ・ラ
ッチ(FLAT)81とNORゲート・デコーダ82か
らなっている。図9に示すように、アドレスADDRが
プログラムされたヒューズ状態とマッチしない場合、信
号FADDRは高くなる。上述したように、ノードNは
正規モードで低くなるが、これは少なくとも1つのFA
DDRが高くなるからである。これにより、信号SET
が高くなっても、RWLEの活動化が行われなくなる。
冗長モードにおいて、ノードNは高いままであり、SE
Tが高くなったときに、RWLE出力とANDゲート8
3を活動化する。
【0022】図10は、アドレス/ヒューズ比較器とし
て作用する図8のヒューズ・ラッチ(FLAT)の詳細
を示す。相補型金属酸化膜半導体(CMOS)ラッチ
が、トランスファー・ゲート104および105に相補
型出力を与える(インバータ103を介して)一対の交
差結合インバータ101および102で構成されてい
る。ラッチは電源投入時に、図11のタイミング図に示
すように、PFET106およびNFET107それぞ
れのゲートにおける信号FPUPおよびFPUNによっ
てセットされる。ADDRおよびADDRはそれぞれ真
数および補数の行アドレスである。ADDRおよびAD
DRは両方ともスタンバイ状態では低である。RASが
下がると、ADDRまたはADDRのいずれかが上がる
(すなわち、アドレスが「0」の場合、ADDRが上が
り、アドレスが「1」の場合、ADDRが上がる)。ヒ
ューズ108が存在している場合(「0」状態)には、
FADDRはADDRに追随し、ヒューズが飛んでいる
場合(「1」状態)には、ADDRに追随する。
て作用する図8のヒューズ・ラッチ(FLAT)の詳細
を示す。相補型金属酸化膜半導体(CMOS)ラッチ
が、トランスファー・ゲート104および105に相補
型出力を与える(インバータ103を介して)一対の交
差結合インバータ101および102で構成されてい
る。ラッチは電源投入時に、図11のタイミング図に示
すように、PFET106およびNFET107それぞ
れのゲートにおける信号FPUPおよびFPUNによっ
てセットされる。ADDRおよびADDRはそれぞれ真
数および補数の行アドレスである。ADDRおよびAD
DRは両方ともスタンバイ状態では低である。RASが
下がると、ADDRまたはADDRのいずれかが上がる
(すなわち、アドレスが「0」の場合、ADDRが上が
り、アドレスが「1」の場合、ADDRが上がる)。ヒ
ューズ108が存在している場合(「0」状態)には、
FADDRはADDRに追随し、ヒューズが飛んでいる
場合(「1」状態)には、ADDRに追随する。
【0023】以下の検討では、ヒューズが飛んでいない
場合には、プログラムされたアドレスが「0」であり、
ヒューズが飛んでいる場合には、「1」であると想定す
る。したがって、アドレスがプログラムされたヒューズ
状態とマッチしない場合には、FADDRが上がる(ア
ドレス/ヒューズ・アンマッチ検出)。ADDRとAD
DRが交換される場合には、アドレスがプログラムされ
たヒューズ状態とマッチすると、FADDRが上がる
(アドレス/ヒューズ・マッチ検出)。各アドレスには
FLATが1つ必要である。アレイあたりで考えられる
1Kの置換を可能とするためには、10のFLATが必
要である。
場合には、プログラムされたアドレスが「0」であり、
ヒューズが飛んでいる場合には、「1」であると想定す
る。したがって、アドレスがプログラムされたヒューズ
状態とマッチしない場合には、FADDRが上がる(ア
ドレス/ヒューズ・アンマッチ検出)。ADDRとAD
DRが交換される場合には、アドレスがプログラムされ
たヒューズ状態とマッチすると、FADDRが上がる
(アドレス/ヒューズ・マッチ検出)。各アドレスには
FLATが1つ必要である。アレイあたりで考えられる
1Kの置換を可能とするためには、10のFLATが必
要である。
【0024】本発明の他の態様によれば、アドレスと時
間のスキューによって生じる不正な正規/冗長アクセス
問題を排除する交換自己タイミング・ジェネレータを備
えた行冗長マッチ検出回路が提供される。一般に、冗長
マッチ検出には、ANDタイプとNORタイプの2つの
手法がある。図8に示したマッチ検出デコーダはNOR
タイプである。従来のANDタイプおよびNORタイプ
のデコーダの動作について、次に検討する。図13はA
NDゲート132を使用している行冗長(RRDN)マ
ッチ検出回路を示しており、信号FADDRがヒューズ
・ラッチ回路(FLAT)131の出力となっている。
図14に示すように、対応するアドレスADDRがプロ
グラムされたヒューズ状態とマッチしている場合、信号
FADDRは高くなる。冗長マッチ検出RDMD<i>
はすべてのFADDRをデコードし、対応する冗長ワー
ドラインイネーブル信号RWLE<i>を制御する。信
号RWLE<i>が高くなるのは、すべてのFADDR
が高い(すべての入力ADDRが対応するFLATに対
するプログラムされたヒューズ状態にマッチしている)
場合だけである。正規のワードライン(WL)を活動化
する、NORゲート133からのワードラインイネーブ
ル信号(WLE)が使用可能となるのは、すべてのRW
LEが低いままである場合だけである。RWLE<i>
の1つが高くなった場合、対応する冗長ワードラインが
使用可能とされる。この場合、信号SETが下がるとき
にRWLE<i>の1つが高いため、正規状態は使用不
能とされる。
間のスキューによって生じる不正な正規/冗長アクセス
問題を排除する交換自己タイミング・ジェネレータを備
えた行冗長マッチ検出回路が提供される。一般に、冗長
マッチ検出には、ANDタイプとNORタイプの2つの
手法がある。図8に示したマッチ検出デコーダはNOR
タイプである。従来のANDタイプおよびNORタイプ
のデコーダの動作について、次に検討する。図13はA
NDゲート132を使用している行冗長(RRDN)マ
ッチ検出回路を示しており、信号FADDRがヒューズ
・ラッチ回路(FLAT)131の出力となっている。
図14に示すように、対応するアドレスADDRがプロ
グラムされたヒューズ状態とマッチしている場合、信号
FADDRは高くなる。冗長マッチ検出RDMD<i>
はすべてのFADDRをデコードし、対応する冗長ワー
ドラインイネーブル信号RWLE<i>を制御する。信
号RWLE<i>が高くなるのは、すべてのFADDR
が高い(すべての入力ADDRが対応するFLATに対
するプログラムされたヒューズ状態にマッチしている)
場合だけである。正規のワードライン(WL)を活動化
する、NORゲート133からのワードラインイネーブ
ル信号(WLE)が使用可能となるのは、すべてのRW
LEが低いままである場合だけである。RWLE<i>
の1つが高くなった場合、対応する冗長ワードラインが
使用可能とされる。この場合、信号SETが下がるとき
にRWLE<i>の1つが高いため、正規状態は使用不
能とされる。
【0025】このAND冗長マッチ検出において、RW
LE<i>のタイミングはADDR遷移によって自動的
に生成される(FADDRはADDRによって生成され
る)。ただし、信号SETは信号WLEをセットしなけ
ればならない。不正なWLEの活動化を回避するため、
SETが下がる時間はRWLE<i>が高くなる時間よ
りも遅くなければならない。SETが下がる時間はシミ
ュレーションの結果にしたがって決定することができる
が、不正なWLEの活動化を防止するには十分な遅れが
なければならず、結果として動作が遅くなる。
LE<i>のタイミングはADDR遷移によって自動的
に生成される(FADDRはADDRによって生成され
る)。ただし、信号SETは信号WLEをセットしなけ
ればならない。不正なWLEの活動化を回避するため、
SETが下がる時間はRWLE<i>が高くなる時間よ
りも遅くなければならない。SETが下がる時間はシミ
ュレーションの結果にしたがって決定することができる
が、不正なWLEの活動化を防止するには十分な遅れが
なければならず、結果として動作が遅くなる。
【0026】図15はNORゲート152を使用してい
る冗長マッチ検出部を示す。図16に示すように、対応
するADDRがプログラムされたヒューズ状態にマッチ
しない場合に、信号FADDRは高くなる。RDMD<
i>はすべてのFADDRをデコードし、対応するRW
LE<i>を制御する。正規モードにおいて、すべての
ノードN<i>は信号ADDRが到着したときに下が
り、WLEを活動化する。ノードN<i>が高いままで
いるのは、すべてのFADDRが低いままである(すな
わち、すべての入力ADDRがプログラムされたヒュー
ズ状態とマッチしている)場合だけである。この場合、
対応するRWLE<i>ANDゲート154は、信号S
ETが高くなると動作可能とされる。NORゲート15
3が出力するWLEは冗長モードにおいて低いままであ
るが、これはN<i>が高いままで、正規モードを使用
不能としているからである。
る冗長マッチ検出部を示す。図16に示すように、対応
するADDRがプログラムされたヒューズ状態にマッチ
しない場合に、信号FADDRは高くなる。RDMD<
i>はすべてのFADDRをデコードし、対応するRW
LE<i>を制御する。正規モードにおいて、すべての
ノードN<i>は信号ADDRが到着したときに下が
り、WLEを活動化する。ノードN<i>が高いままで
いるのは、すべてのFADDRが低いままである(すな
わち、すべての入力ADDRがプログラムされたヒュー
ズ状態とマッチしている)場合だけである。この場合、
対応するRWLE<i>ANDゲート154は、信号S
ETが高くなると動作可能とされる。NORゲート15
3が出力するWLEは冗長モードにおいて低いままであ
るが、これはN<i>が高いままで、正規モードを使用
不能としているからである。
【0027】このNORタイプの冗長マッチ検出におい
て、WLEのタイミングはFADDRによって自動的に
生成される(FADDRがADDRによって生成される
ことに留意されたい)。ただし、信号SETは信号RW
LE<i>をセットしなければならない。不正なRWL
E<i>の活動化を回避するため、SETが上がる時間
はノードN<i>が下がる時間よりも遅くなければなら
ない。SETが上がる時間はシミュレーションの決定に
したがって決定することができるが、不正なRWLE<
i>の活動化を防止するには十分な遅れがなければなら
ず、結果として動作が遅くなる。
て、WLEのタイミングはFADDRによって自動的に
生成される(FADDRがADDRによって生成される
ことに留意されたい)。ただし、信号SETは信号RW
LE<i>をセットしなければならない。不正なRWL
E<i>の活動化を回避するため、SETが上がる時間
はノードN<i>が下がる時間よりも遅くなければなら
ない。SETが上がる時間はシミュレーションの決定に
したがって決定することができるが、不正なRWLE<
i>の活動化を防止するには十分な遅れがなければなら
ず、結果として動作が遅くなる。
【0028】高速で信頼性の高い行冗長マッチ検出を設
計することが必要とされている。上述した既存の検出は
WLEまたはRWLEいずれかに対するタイミングを必
要とし、結果としてアクセス速度に賦課が課されること
となる。アクセス速度に対する賦課は高密度DRAM
(たとえば、256−Mb DRAM)では高くなる
が、これはDRAMが多くの行冗長(RRDN)接点回
路を取り扱わなければならず、またSETおよびSET
のタイミングがすべてのRRDN回路に対して十分な遅
れを持っていなければならないからである。本発明は交
換自己タイミング・ジェネレータを備えたNORタイプ
の冗長マッチ検出によって、高速で信頼性の高い冗長マ
ッチ検出を可能とする。
計することが必要とされている。上述した既存の検出は
WLEまたはRWLEいずれかに対するタイミングを必
要とし、結果としてアクセス速度に賦課が課されること
となる。アクセス速度に対する賦課は高密度DRAM
(たとえば、256−Mb DRAM)では高くなる
が、これはDRAMが多くの行冗長(RRDN)接点回
路を取り扱わなければならず、またSETおよびSET
のタイミングがすべてのRRDN回路に対して十分な遅
れを持っていなければならないからである。本発明は交
換自己タイミング・ジェネレータを備えたNORタイプ
の冗長マッチ検出によって、高速で信頼性の高い冗長マ
ッチ検出を可能とする。
【0029】図17はNORゲート172を使用した冗
長マッチ検出を示しており、RDMD<i>によって生
成されたN<i>が、N<i+1>(隣接するRDMD
<i+1>によって生成された)と交換される。N<i
>はRWLE<i+1>をセットするためのタイミング
信号である。N<i+1>はRWLE<i>をセットす
るためのタイミング信号である。RDMD<i>とRW
LE<i+1>とが同時に冗長モードを検出することが
できず、また2つのRWLE<i>およびRWLE<i
+1>を活動化することができないのは、1つのアレイ
内で一度にアクセスできる冗長ワードラインが1本だけ
であるためであることに留意されたい。図18に示すよ
うに、対応するADDRがプログラムされたヒューズ状
態にマッチしない場合、FADDRは高くなる。NOR
RDMD<i>はすべてのFADDRをデコードし、
対応するRWLE<i>を制御する。正規モードにおい
て、すべてのノードN<i>はFADDRが到着したと
きに下がり、WLEを活動化する。ノードN<i>が高
いままでいるのは、すべてのFADDRが低いままであ
る(すなわち、対応するFLATに対するすべての入力
ADDRがプログラムされたヒューズ状態とマッチして
いる)場合だけである。この場合、隣接するRDMD<
i+1>によって生成されたN<i+1>は下がり、対
応するRWLE<i>を活動化する。WLEは冗長モー
ドにおいて低いままであるが、これはN<i>が高いま
まで、正規モードを使用不能としているからである。
長マッチ検出を示しており、RDMD<i>によって生
成されたN<i>が、N<i+1>(隣接するRDMD
<i+1>によって生成された)と交換される。N<i
>はRWLE<i+1>をセットするためのタイミング
信号である。N<i+1>はRWLE<i>をセットす
るためのタイミング信号である。RDMD<i>とRW
LE<i+1>とが同時に冗長モードを検出することが
できず、また2つのRWLE<i>およびRWLE<i
+1>を活動化することができないのは、1つのアレイ
内で一度にアクセスできる冗長ワードラインが1本だけ
であるためであることに留意されたい。図18に示すよ
うに、対応するADDRがプログラムされたヒューズ状
態にマッチしない場合、FADDRは高くなる。NOR
RDMD<i>はすべてのFADDRをデコードし、
対応するRWLE<i>を制御する。正規モードにおい
て、すべてのノードN<i>はFADDRが到着したと
きに下がり、WLEを活動化する。ノードN<i>が高
いままでいるのは、すべてのFADDRが低いままであ
る(すなわち、対応するFLATに対するすべての入力
ADDRがプログラムされたヒューズ状態とマッチして
いる)場合だけである。この場合、隣接するRDMD<
i+1>によって生成されたN<i+1>は下がり、対
応するRWLE<i>を活動化する。WLEは冗長モー
ドにおいて低いままであるが、これはN<i>が高いま
まで、正規モードを使用不能としているからである。
【0030】冗長マッチ検出はアドレスによって駆動さ
れる回路として完全に達成される。特別なタイミング・
ジェネレータは必要ない。隣接するRDMD<i+1>
がタイミング・ジェネレータとして作用する。N<i>
とN<i+1>との間のタイミング・スキューはきわめ
て小さいものとなるが、これはRDMD<i+1>がR
DMD<i>とまったく同じレイアウトを使用してお
り、かつRDMD<i+1>の近くに実装されるからで
ある。付加的なマージンはほとんど必要なく、結果とし
てきわめて高速で、信頼性の高い冗長マッチ検出が得ら
れる。
れる回路として完全に達成される。特別なタイミング・
ジェネレータは必要ない。隣接するRDMD<i+1>
がタイミング・ジェネレータとして作用する。N<i>
とN<i+1>との間のタイミング・スキューはきわめ
て小さいものとなるが、これはRDMD<i+1>がR
DMD<i>とまったく同じレイアウトを使用してお
り、かつRDMD<i+1>の近くに実装されるからで
ある。付加的なマージンはほとんど必要なく、結果とし
てきわめて高速で、信頼性の高い冗長マッチ検出が得ら
れる。
【0031】本発明の他の態様によれば、ワードライン
・イネーブル(WLE)信号がワードライン(WL)を
セットするときに、サンプル・ワードライン・イネーブ
ル(SWLE)信号が正規モードまたは冗長モードにか
かわりなくサンプル・ワードライン(SWL)をセット
することを可能とするとともに、冗長マッチ検出の遅延
を追跡するSWLEジェネレータが提供される。上記と
同様、以下の検討では、図4に示すような16の行冗長
(RDDN<0:15>)制御回路を使用して、16−
Mb DRAMにおける最大16の障害の回復が可能な
冗長アレイ・アーキテクチャを想定している。さらに、
ワードライン(WL)、冗長ワードライン(RWL<
0:15>)、およびサンプル・ワードライン(SW
L)がそれぞれワードライン・イネーブル(WLE)信
号、冗長ワードライン・イネーブル(RWLE<0:1
5>)信号、およびサンプル・ワードライン・イネーブ
ル(SWLE)信号によってセットされるものと想定す
る。
・イネーブル(WLE)信号がワードライン(WL)を
セットするときに、サンプル・ワードライン・イネーブ
ル(SWLE)信号が正規モードまたは冗長モードにか
かわりなくサンプル・ワードライン(SWL)をセット
することを可能とするとともに、冗長マッチ検出の遅延
を追跡するSWLEジェネレータが提供される。上記と
同様、以下の検討では、図4に示すような16の行冗長
(RDDN<0:15>)制御回路を使用して、16−
Mb DRAMにおける最大16の障害の回復が可能な
冗長アレイ・アーキテクチャを想定している。さらに、
ワードライン(WL)、冗長ワードライン(RWL<
0:15>)、およびサンプル・ワードライン(SW
L)がそれぞれワードライン・イネーブル(WLE)信
号、冗長ワードライン・イネーブル(RWLE<0:1
5>)信号、およびサンプル・ワードライン・イネーブ
ル(SWLE)信号によってセットされるものと想定す
る。
【0032】各RDDNは行アドレスADDRをプログ
ラムされたヒューズ状態と比較し、対応するNまたはR
WLEいずれかの信号を活動化する。RRDNが正規モ
ード(少なくとも1つのアドレスがプログラムされたヒ
ューズ状態とマッチしていない)を検出すると、Nが下
がる。RRDNが冗長モード(すべてのADDRがRR
DNのプログラムされたヒューズ状態とマッチしてい
る)を検出すると、対応するRWLEが上がる。WLE
が上がるのは、図3に示すように、16すべてのNが下
がったときだけである。
ラムされたヒューズ状態と比較し、対応するNまたはR
WLEいずれかの信号を活動化する。RRDNが正規モ
ード(少なくとも1つのアドレスがプログラムされたヒ
ューズ状態とマッチしていない)を検出すると、Nが下
がる。RRDNが冗長モード(すべてのADDRがRR
DNのプログラムされたヒューズ状態とマッチしてい
る)を検出すると、対応するRWLEが上がる。WLE
が上がるのは、図3に示すように、16すべてのNが下
がったときだけである。
【0033】WLの上昇/下降遅れをシミュレートする
サンプル・ワードライン(SWL)はビットライン・セ
ンス動作に理想的なタイミングを与える。WLがセット
されるときに、SWLをセットすることが重要である。
図19はSWLをセットするための、ORゲート191
の形態の既存のSWLEジェネレータを示す。図20を
参照すると、WLEかRWLEのいずれかが上がると、
SWLEが上がって、SWLをセットする。ただし、問
題がある。SWLEがSWLをセットする時間は、チッ
プが正規モードであるか、冗長モードであるかによって
左右される。このSWLEのタイミングの変化は、アク
セスモードによってはタイミングの問題を引き起こす可
能性があり、結果として信頼性の問題を引き起こす。電
力の散逸を節減するために、1本のSWLEを他のユニ
ットと共用している場合に、この問題は顕著なものとな
るが、これはSWLEがSWLをセットする時間(a)
または(a')が、他のユニットにおいてWLEがWL
をセットする時間(b)(あるいは、RWLEがRWL
をセットする時間(b'))と完全に無関係であるからで
あり、結果として信号展開時間が不十分なものとなるセ
ルが生じることとなる。
サンプル・ワードライン(SWL)はビットライン・セ
ンス動作に理想的なタイミングを与える。WLがセット
されるときに、SWLをセットすることが重要である。
図19はSWLをセットするための、ORゲート191
の形態の既存のSWLEジェネレータを示す。図20を
参照すると、WLEかRWLEのいずれかが上がると、
SWLEが上がって、SWLをセットする。ただし、問
題がある。SWLEがSWLをセットする時間は、チッ
プが正規モードであるか、冗長モードであるかによって
左右される。このSWLEのタイミングの変化は、アク
セスモードによってはタイミングの問題を引き起こす可
能性があり、結果として信頼性の問題を引き起こす。電
力の散逸を節減するために、1本のSWLEを他のユニ
ットと共用している場合に、この問題は顕著なものとな
るが、これはSWLEがSWLをセットする時間(a)
または(a')が、他のユニットにおいてWLEがWL
をセットする時間(b)(あるいは、RWLEがRWL
をセットする時間(b'))と完全に無関係であるからで
あり、結果として信号展開時間が不十分なものとなるセ
ルが生じることとなる。
【0034】図21は本発明によるSWLEジェネレー
タを示しており、2つの8入力のNORゲート211、
212と1つのANDゲート213が16入力のNOR
WLEジェネレータを構成している。SWLE信号は
行冗長マッチ検出を使用することによって与えられる。
1つの2入力ORゲート214によって、SWLEがS
WLをセットする時間を、WLE信号がワードライン
(WL)をセットする時間と同じにすることが可能とな
る。SWLEがSWLをセットする時間はモード(正規
または冗長)に関係なく一定であり、従来存在していた
信頼性の問題が解決される。行冗長マッチ検出と組み合
わされたこの2入力ORは、理想的なサンプル・ワード
ライン・イネーブルジェネレータとして動作する。図2
2に示すように、SWLEがSWLをセットする時間
は、WLEがWLをセットする時間と同じである。信号
SWLEはしたがって、冗長モードにおいても、RWL
Eを使用せずにSWLをセットできるが、これはノード
0または1のいずれかが上がるからである。各RASサ
イクルにおいて、1つのRRDNだけが冗長モードを検
出できることに留意されたい。その結果、SWLEがS
WLをセットする時間はモード(正規または冗長)にか
かわりなく一定であり、冗長検出のための遅延を追跡す
る。RWLEが対応するRWLを冗長モードにおいてセ
ットする時間は、WLEがWLを正規モードにおいてセ
ットする時間よりも早くなるが、これはRWLEが対応
するRDDN回路によって直接活動化されるからであ
る。SWLEはSWLを、RWLEよりも遅くセットす
る(SWLEのセット時間は正規モードにおけるWLE
のセット時間と同じである)。これが行冗長セルに対す
る信号展開時間を延ばすため、これが問題となることは
ない(利点となることさえある)。
タを示しており、2つの8入力のNORゲート211、
212と1つのANDゲート213が16入力のNOR
WLEジェネレータを構成している。SWLE信号は
行冗長マッチ検出を使用することによって与えられる。
1つの2入力ORゲート214によって、SWLEがS
WLをセットする時間を、WLE信号がワードライン
(WL)をセットする時間と同じにすることが可能とな
る。SWLEがSWLをセットする時間はモード(正規
または冗長)に関係なく一定であり、従来存在していた
信頼性の問題が解決される。行冗長マッチ検出と組み合
わされたこの2入力ORは、理想的なサンプル・ワード
ライン・イネーブルジェネレータとして動作する。図2
2に示すように、SWLEがSWLをセットする時間
は、WLEがWLをセットする時間と同じである。信号
SWLEはしたがって、冗長モードにおいても、RWL
Eを使用せずにSWLをセットできるが、これはノード
0または1のいずれかが上がるからである。各RASサ
イクルにおいて、1つのRRDNだけが冗長モードを検
出できることに留意されたい。その結果、SWLEがS
WLをセットする時間はモード(正規または冗長)にか
かわりなく一定であり、冗長検出のための遅延を追跡す
る。RWLEが対応するRWLを冗長モードにおいてセ
ットする時間は、WLEがWLを正規モードにおいてセ
ットする時間よりも早くなるが、これはRWLEが対応
するRDDN回路によって直接活動化されるからであ
る。SWLEはSWLを、RWLEよりも遅くセットす
る(SWLEのセット時間は正規モードにおけるWLE
のセット時間と同じである)。これが行冗長セルに対す
る信号展開時間を延ばすため、これが問題となることは
ない(利点となることさえある)。
【0035】図23に示すように、1つのSWL231
がチップの中央に設計され、他の16−Mbユニットと
共用されている。ユニット内の16のRRDN232
は、上述の回路を使用したSWLEt(上)およびSW
LEb(下)ジェネレータのために使用される。これら
のユニットがチップ内で最低速の冗長マッチ検出点であ
ることに留意されたい。SWLはSWLEtまたはSW
LEbのいずれかが活動化されたときにセットされる。
がチップの中央に設計され、他の16−Mbユニットと
共用されている。ユニット内の16のRRDN232
は、上述の回路を使用したSWLEt(上)およびSW
LEb(下)ジェネレータのために使用される。これら
のユニットがチップ内で最低速の冗長マッチ検出点であ
ることに留意されたい。SWLはSWLEtまたはSW
LEbのいずれかが活動化されたときにセットされる。
【0036】図24に示すように、1つのSWL241
が各16−Mbユニットに設計されている。SWLEは
各ユニット内の16のRDDN242を使用して生成さ
れる。このアーキテクチャには、SWLEがSWLをセ
ットするとともに、アドレス配線の遅延を追跡するとい
う付加的な利点がある。
が各16−Mbユニットに設計されている。SWLEは
各ユニット内の16のRDDN242を使用して生成さ
れる。このアーキテクチャには、SWLEがSWLをセ
ットするとともに、アドレス配線の遅延を追跡するとい
う付加的な利点がある。
【0037】本発明を好ましい実施の形態によって説明
してきたが、当分野の技術者には首記の特許請求の範囲
の精神および範囲内の改変を行って、本発明を実施でき
ることが認識されよう。特に、設計スペースを削減する
ために冗長マッチ検出デコーダに対する理想的な構成を
提供し、高速で信頼性の高い冗長マッチ検出を可能と
し、かつ冗長マッチ検出ポスト・デコーダを使用した高
速で信頼性の高いサンプル・ワードライン・イネーブル
・ジェネレータを実現するという、本発明の目的が満た
されたことが理解されよう。
してきたが、当分野の技術者には首記の特許請求の範囲
の精神および範囲内の改変を行って、本発明を実施でき
ることが認識されよう。特に、設計スペースを削減する
ために冗長マッチ検出デコーダに対する理想的な構成を
提供し、高速で信頼性の高い冗長マッチ検出を可能と
し、かつ冗長マッチ検出ポスト・デコーダを使用した高
速で信頼性の高いサンプル・ワードライン・イネーブル
・ジェネレータを実現するという、本発明の目的が満た
されたことが理解されよう。
【0038】まとめとして、本発明の構成に関して以下
の事項を開示する。
の事項を開示する。
【0039】(1)2分割され、分割された各半部が複
数のメモリ・ユニットを含み、各メモリ・ユニットが主
ワードライン・ブロック、冗長ワードライン・ブロッ
ク、および行冗長制御回路を含んでいるメモリ・アレイ
と、スプリットグローバルバスと、メモリ・アレイの各
前記半部に設けられた、各前記メモリ・ユニットに設け
られた分散ワードライン・イネーブル・デコーダと、前
記分散ワードライン・イネーブル・デコーダを前記スプ
リットグローバルバスに接続し、前記分散ワードライン
・イネーブル・デコーダを製造するスペースを与える行
冗長分散ワードラインイネーブル信号ワイヤとを備えて
いるランダム・アクセス・メモリ冗長ブロック・アーキ
テクチャ。 (2)冗長ワードライン・ブロック内の冗長ワードライ
ンが冗長ワードライン・ブロックの左側から駆動される
前記冗長ワードラインの半分と、冗長ワードライン・ブ
ロックの右側から駆動される前記冗長ワードラインの半
分とによってインタリーブされることを特徴とする、上
記(1)に記載のランダム・アクセス・メモリ冗長ブロ
ック・アーキテクチャ。 (3)前記分散ワードライン・イネーブル・デコーダが
行冗長制御回路の出力に応答するツリー構造の複数のデ
コーダ段を備えていることを特徴とする、上記(2)に
記載のランダム・アクセス・メモリ冗長ブロック・アー
キテクチャ。 (4)各前記メモリ・ユニットに対する行冗長制御回路
が、各々がグローバル・アドレス・バスからアドレスを
受け取り、ヒューズが存在しているか、飛んでいるかに
対応する出力を生成する複数のヒューズ・ラッチ回路
と、前記ヒューズ・ラッチ回路の対応するグループから
の出力を受け取り、デコードされた出力信号を生成する
ように接続された複数のNORゲートと、各々が前記複
数のNORゲートの対応するものの出力に接続されてお
り、冗長ワードライン・イネーブル信号を生成するよう
に動作可能とされる複数のANDゲートと、前記複数の
NORゲートからのデコードされた出力信号を受け取る
ように接続されており、ワードライン・イネーブル信号
を生成する論理回路とを備えていることを特徴とする、
上記(1)に記載のランダム・アクセス・メモリ冗長ブ
ロック・アーキテクチャ。 (5)前記複数のANDゲートがタイミング・ジェネレ
ータとして作用する前記複数のNORゲートからの隣接
するデコードされた出力信号によって動作可能とされ、
タイミングのスキューを最小限とすることを特徴とす
る、上記(4)に記載のランダム・アクセス・メモリ冗
長ブロック・アーキテクチャ。 (6)論理回路が前記複数のNORゲートからの第1お
よび第2のグループのデコードされた出力信号を受け取
るように接続された第1および第2のNORゲートと、
前記第1および第2のNORゲートからの出力を受け取
って、前記ワードライン・イネーブル信号を生成するよ
うに接続されたANDゲートとを備えていることを特徴
とする、上記(4)に記載のランダム・アクセス・メモ
リ冗長ブロック・アーキテクチャ。 (7)前記第1および第2のNORゲートの出力を受け
取るように接続され、サンプル・ワードライン・イネー
ブル信号を生成する、各前記行冗長制御回路に対する2
入力ORゲートと、前記サンプル・ワードライン・イネ
ーブル信号に応答し、ワードライン・イネーブルがワー
ドライン信号をセットするときに、正規モードまたは冗
長モードにかかわりなくセットされるとともに、冗長マ
ッチ操作に対する遅延を追跡するサンプルワードライン
回路とをさらに備えていることを特徴とする、上記
(6)に記載のランダム・アクセス・メモリ冗長ブロッ
ク・アーキテクチャ。
数のメモリ・ユニットを含み、各メモリ・ユニットが主
ワードライン・ブロック、冗長ワードライン・ブロッ
ク、および行冗長制御回路を含んでいるメモリ・アレイ
と、スプリットグローバルバスと、メモリ・アレイの各
前記半部に設けられた、各前記メモリ・ユニットに設け
られた分散ワードライン・イネーブル・デコーダと、前
記分散ワードライン・イネーブル・デコーダを前記スプ
リットグローバルバスに接続し、前記分散ワードライン
・イネーブル・デコーダを製造するスペースを与える行
冗長分散ワードラインイネーブル信号ワイヤとを備えて
いるランダム・アクセス・メモリ冗長ブロック・アーキ
テクチャ。 (2)冗長ワードライン・ブロック内の冗長ワードライ
ンが冗長ワードライン・ブロックの左側から駆動される
前記冗長ワードラインの半分と、冗長ワードライン・ブ
ロックの右側から駆動される前記冗長ワードラインの半
分とによってインタリーブされることを特徴とする、上
記(1)に記載のランダム・アクセス・メモリ冗長ブロ
ック・アーキテクチャ。 (3)前記分散ワードライン・イネーブル・デコーダが
行冗長制御回路の出力に応答するツリー構造の複数のデ
コーダ段を備えていることを特徴とする、上記(2)に
記載のランダム・アクセス・メモリ冗長ブロック・アー
キテクチャ。 (4)各前記メモリ・ユニットに対する行冗長制御回路
が、各々がグローバル・アドレス・バスからアドレスを
受け取り、ヒューズが存在しているか、飛んでいるかに
対応する出力を生成する複数のヒューズ・ラッチ回路
と、前記ヒューズ・ラッチ回路の対応するグループから
の出力を受け取り、デコードされた出力信号を生成する
ように接続された複数のNORゲートと、各々が前記複
数のNORゲートの対応するものの出力に接続されてお
り、冗長ワードライン・イネーブル信号を生成するよう
に動作可能とされる複数のANDゲートと、前記複数の
NORゲートからのデコードされた出力信号を受け取る
ように接続されており、ワードライン・イネーブル信号
を生成する論理回路とを備えていることを特徴とする、
上記(1)に記載のランダム・アクセス・メモリ冗長ブ
ロック・アーキテクチャ。 (5)前記複数のANDゲートがタイミング・ジェネレ
ータとして作用する前記複数のNORゲートからの隣接
するデコードされた出力信号によって動作可能とされ、
タイミングのスキューを最小限とすることを特徴とす
る、上記(4)に記載のランダム・アクセス・メモリ冗
長ブロック・アーキテクチャ。 (6)論理回路が前記複数のNORゲートからの第1お
よび第2のグループのデコードされた出力信号を受け取
るように接続された第1および第2のNORゲートと、
前記第1および第2のNORゲートからの出力を受け取
って、前記ワードライン・イネーブル信号を生成するよ
うに接続されたANDゲートとを備えていることを特徴
とする、上記(4)に記載のランダム・アクセス・メモ
リ冗長ブロック・アーキテクチャ。 (7)前記第1および第2のNORゲートの出力を受け
取るように接続され、サンプル・ワードライン・イネー
ブル信号を生成する、各前記行冗長制御回路に対する2
入力ORゲートと、前記サンプル・ワードライン・イネ
ーブル信号に応答し、ワードライン・イネーブルがワー
ドライン信号をセットするときに、正規モードまたは冗
長モードにかかわりなくセットされるとともに、冗長マ
ッチ操作に対する遅延を追跡するサンプルワードライン
回路とをさらに備えていることを特徴とする、上記
(6)に記載のランダム・アクセス・メモリ冗長ブロッ
ク・アーキテクチャ。
【図1】256−Mb DRAMのブロック図である。
【図2】図1に示した256−Mb DRAMの単一の
16−Mbユニットのブロック図である。
16−Mbユニットのブロック図である。
【図3】図2に示した16−Mbユニットに使用される
16行冗長(RRDN)制御回路および16入力NOR
ゲートのブロックおよび論理図である。
16行冗長(RRDN)制御回路および16入力NOR
ゲートのブロックおよび論理図である。
【図4】本発明の好ましい実施の形態で使用されるスプ
リット・グローバル・バス・アーキテクチャのブロック
図である。
リット・グローバル・バス・アーキテクチャのブロック
図である。
【図5】ワードライン(WL)と冗長ワードライン(R
WL)の位置を示す、図4に示したアーキテクチャで使
用される16−Mbユニットのブロック図である。
WL)の位置を示す、図4に示したアーキテクチャで使
用される16−Mbユニットのブロック図である。
【図6】図5の16−MbユニットのRRDNおよび配
線構成を示すブロックおよび論理図である。
線構成を示すブロックおよび論理図である。
【図7】本発明によるマルチWL置換用のRWL構成を
示す配線図である。
示す配線図である。
【図8】行冗長(RRDN)制御回路のブロックおよび
論理図である。
論理図である。
【図9】正規および冗長モードにおける図8のRRDN
の動作を示すブロックおよび論理図である。
の動作を示すブロックおよび論理図である。
【図10】ヒューズ・ラッチ(FLAT)回路の配線図
である。
である。
【図11】電源投入時のFLATの動作を示すタイミン
グ図である。
グ図である。
【図12】既存のヒューズおよび飛んでしまったヒュー
ズの状態に関するFLATの動作を示す表である。
ズの状態に関するFLATの動作を示す表である。
【図13】ANDタイプの冗長マッチ検出回路の論理図
である。
である。
【図14】図13の回路の動作を示すタイミング図であ
る。
る。
【図15】NORタイプの冗長マッチ検出回路の、図8
と同様な論理図である。
と同様な論理図である。
【図16】図15の回路の動作を示すタイミング図であ
る。
る。
【図17】交換自動タイミング・ジェネレータを備えた
NORタイプの冗長マッチ検出回路の論理図である。
NORタイプの冗長マッチ検出回路の論理図である。
【図18】図17の回路の動作を示すタイミング図であ
る。
る。
【図19】既存のサンプル・ワードライン・イネーブル
(SWLE)ジェネレータの論理図である。
(SWLE)ジェネレータの論理図である。
【図20】図19のSWLEジェネレータの動作を示す
タイミング図である。
タイミング図である。
【図21】行冗長マッチ検出を備えたSWLEジェネレ
ータの論理図である。
ータの論理図である。
【図22】図21のSWLEジェネレータの動作を示す
タイミング図である。
タイミング図である。
【図23】チップの中心にある1つのサンプル・ワード
ライン(SWL)によって改変され、他の16−Mbユ
ニットと共用されている、図4のスプリット・グローバ
ル・バス・アーキテクチャのブロック図である。
ライン(SWL)によって改変され、他の16−Mbユ
ニットと共用されている、図4のスプリット・グローバ
ル・バス・アーキテクチャのブロック図である。
【図24】各16−Mbユニット内の1つのSWLによ
って改変された、図4のスプリット・グローバル・バス
・アーキテクチャのブロック図である。
って改変された、図4のスプリット・グローバル・バス
・アーキテクチャのブロック図である。
10 256−Mb DRAM 11 16−Mbユニット 21 主アレイ 22 冗長アレイ 31 行冗長制御回路 32 16入力NORゲート・デコーダ 41 グローバル・アドレス・バス 42 グローバル・アドレス・バス 43 16−Mbユニット 52 冗長ブロック 53 行冗長制御回路
───────────────────────────────────────────────────── フロントページの続き (72)発明者 キリハタ・トシアキ アメリカ合衆国12590 ニューヨーク州ワ ッピンジャーズ・フォール タウン・ビュ ー・ドライブ 341 (72)発明者 ヒン・ウォン アメリカ合衆国06850 コネチカット州ノ ーウォーク ナンバー ジェイ4 ベッド フォード・アベニュー 11
Claims (7)
- 【請求項1】2分割され、分割された各半部が複数のメ
モリ・ユニットを含み、各メモリ・ユニットが主ワード
ライン・ブロック、冗長ワードライン・ブロック、およ
び行冗長制御回路を含んでいるメモリ・アレイと、 スプリットグローバルバスと、メモリ・アレイの各前記
半部に設けられた、 各前記メモリ・ユニットに設けられた分散ワードライン
・イネーブル・デコーダと、 前記分散ワードライン・イネーブル・デコーダを前記ス
プリットグローバルバスに接続し、前記分散ワードライ
ン・イネーブル・デコーダを製造するスペースを与える
行冗長分散ワードラインイネーブル信号ワイヤとを備え
ているランダム・アクセス・メモリ冗長ブロック・アー
キテクチャ。 - 【請求項2】冗長ワードライン・ブロック内の冗長ワー
ドラインが冗長ワードライン・ブロックの左側から駆動
される前記冗長ワードラインの半分と、冗長ワードライ
ン・ブロックの右側から駆動される前記冗長ワードライ
ンの半分とによってインタリーブされることを特徴とす
る、請求項1に記載のランダム・アクセス・メモリ冗長
ブロック・アーキテクチャ。 - 【請求項3】前記分散ワードライン・イネーブル・デコ
ーダが行冗長制御回路の出力に応答するツリー構造の複
数のデコーダ段を備えていることを特徴とする、請求項
2に記載のランダム・アクセス・メモリ冗長ブロック・
アーキテクチャ。 - 【請求項4】各前記メモリ・ユニットに対する行冗長制
御回路が、 各々がグローバル・アドレス・バスからアドレスを受け
取り、ヒューズが存在しているか、飛んでいるかに対応
する出力を生成する複数のヒューズ・ラッチ回路と、 前記ヒューズ・ラッチ回路の対応するグループからの出
力を受け取り、デコードされた出力信号を生成するよう
に接続された複数のNORゲートと、 各々が前記複数のNORゲートの対応するものの出力に
接続されており、冗長ワードライン・イネーブル信号を
生成するように動作可能とされる複数のANDゲート
と、 前記複数のNORゲートからのデコードされた出力信号
を受け取るように接続されており、ワードライン・イネ
ーブル信号を生成する論理回路とを備えていることを特
徴とする、請求項1に記載のランダム・アクセス・メモ
リ冗長ブロック・アーキテクチャ。 - 【請求項5】前記複数のANDゲートがタイミング・ジ
ェネレータとして作用する前記複数のNORゲートから
の隣接するデコードされた出力信号によって動作可能と
され、タイミングのスキューを最小限とすることを特徴
とする、請求項4に記載のランダム・アクセス・メモリ
冗長ブロック・アーキテクチャ。 - 【請求項6】論理回路が前記複数のNORゲートからの
第1および第2のグループのデコードされた出力信号を
受け取るように接続された第1および第2のNORゲー
トと、 前記第1および第2のNORゲートからの出力を受け取
って、前記ワードライン・イネーブル信号を生成するよ
うに接続されたANDゲートとを備えていることを特徴
とする、請求項4に記載のランダム・アクセス・メモリ
冗長ブロック・アーキテクチャ。 - 【請求項7】前記第1および第2のNORゲートの出力
を受け取るように接続され、サンプル・ワードライン・
イネーブル信号を生成する、各前記行冗長制御回路に対
する2入力ORゲートと、 前記サンプル・ワードライン・イネーブル信号に応答
し、ワードライン・イネーブルがワードライン信号をセ
ットするときに、正規モードまたは冗長モードにかかわ
りなくセットされるとともに、冗長マッチ操作に対する
遅延を追跡するサンプルワードライン回路とをさらに備
えていることを特徴とする、請求項6に記載のランダム
・アクセス・メモリ冗長ブロック・アーキテクチャ。
Applications Claiming Priority (2)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
US08/758783 | 1996-12-03 | ||
US08/758,783 US5691946A (en) | 1996-12-03 | 1996-12-03 | Row redundancy block architecture |
Publications (2)
Publication Number | Publication Date |
---|---|
JPH10162599A true JPH10162599A (ja) | 1998-06-19 |
JP3229260B2 JP3229260B2 (ja) | 2001-11-19 |
Family
ID=25053105
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP32111397A Expired - Fee Related JP3229260B2 (ja) | 1996-12-03 | 1997-11-21 | 行冗長ブロック・アーキテクチャ |
Country Status (9)
Country | Link |
---|---|
US (1) | US5691946A (ja) |
EP (1) | EP0847010B1 (ja) |
JP (1) | JP3229260B2 (ja) |
KR (1) | KR100266116B1 (ja) |
CN (1) | CN1132187C (ja) |
DE (1) | DE69718609D1 (ja) |
MY (1) | MY116164A (ja) |
SG (1) | SG53118A1 (ja) |
TW (1) | TW334531B (ja) |
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- 1997-10-31 MY MYPI97005160A patent/MY116164A/en unknown
- 1997-11-01 SG SG1997003935A patent/SG53118A1/en unknown
- 1997-11-03 CN CN97122448A patent/CN1132187C/zh not_active Expired - Lifetime
- 1997-11-21 JP JP32111397A patent/JP3229260B2/ja not_active Expired - Fee Related
- 1997-11-25 EP EP97309474A patent/EP0847010B1/en not_active Expired - Lifetime
- 1997-11-25 DE DE69718609T patent/DE69718609D1/de not_active Expired - Lifetime
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JP3229260B2 (ja) | 2001-11-19 |
DE69718609D1 (de) | 2003-02-27 |
MY116164A (en) | 2003-11-28 |
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