JP4764537B2 - メモリ内のルックアヘッドカラム冗長アクセスを提供するための方法及び装置 - Google Patents
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Description
【発明の属する技術分野】
この発明は、一般的には半導体記憶素子に関する。より詳細には、この発明は半導体記憶素子内の冗長回路に関する。
【0002】
この発明は、1999年4月6日に出願された、「メモリ内のルックアヘッドカラム冗長アクセスを提供するための方法及び装置」と題する、共に出願中の仮の米国特許出願番号第60/128,039号について、米国特許法119条(e)に基づき、優先権を主張する。1999年4月6日に出願され、「メモリ内のルックアヘッドカラム冗長アクセスを提供するための方法及び装置」と題する、仮の出願番号第60/128,039号は、この中で、引用され参照される。
【0003】
【従来の技術】
ランダムアクセスメモリ(RAM)は、エレクトロニックシステム内において使用される構成要素であり、そのシステム内の他の構成要素が使用するデータを格納する。ダイナミックRAM(DRAM)は、コンデンサ型の格納を使用するRAMの型であり、DRAM内に格納されたデータを維持するためには周期的なリフレッシングが必要である。スタティックRAM(SRAM)は、電力が印加されている限り、SRAM内に格納された情報を保持する別の型のRAMである。SRAMは、格納されたデータを維持するために、周期的なリフレッシングを必要としない。シンクロナスDRAM(SDRAM)は、同期メモリシステム内で作動し、そのため、入力信号及び出力信号は、システムクロックのアクティブエッジに同期する。
【0004】
RAMは、一般に、システム内でアドレス可能なブロックの形に構成されている。個々のブロックは所定の数のメモリセルを含む。RAM内の各メモリセルは、1ビットの情報を示す。メモリセルは、ロウとカラムの形に構成される。メモリセルの個々のロウは1ワードを形成する。1つのロウ内の各メモリセルは、そのロウ内のメモリセルをアクティブにするために使用される同じワードラインに接続される。1つのメモリブロックの各カラム内のメモリセルもまたそれぞれ、一対のビットラインに接続される。これらのビットラインはまた、ローカル入力/出力(LIO)ラインに接続される。これらのローカル入力/出力ラインは、アクティブにされたメモリアレイからのデータを読み出す、あるいはアクティブにされたメモリアレイにデータを書き込むために使用される。一対のビットラインは、1つのビットラインと1つの反転ビットラインを含む。そのため、一つのメモリセルは適当なワードラインと一対のビットラインとをアクティブにすることによりアクセスされる。
【0005】
一つのメモリアレイ内の特定のメモリセルにアクセスするために、一つのアドレスバスと次アドレスバスが使用される。そのアドレスバスあるいは次アドレスバス上の情報は、メモリアレイ内のデータにアクセスするために使用されるワードラインとビットライン上にラッチされる。大量のブロックのデータを転送するためにバーストサイクルモードで作動する場合には、次アドレスバスが使用される。アドレス情報はロウアドレス情報とカラムアドレス情報に分割され、個々のロウ及びアドレスデコーダによりデコードされ、アクセス時間が短縮される。大量のブロックのデータを転送するためには、バーストサイクルモードが使用される。典型的には、バーストサイクルモードでは、メモリアレイは偶数ブロックと奇数ブロックに分割され、偶数ブロックにアクセスするためにそのアドレスバスが使用され、奇数ブロックにアクセスするために次アドレスバスが使用される。次アドレスは典型的には、そのアドレスバスからのアドレスを自動的にインクリメントすることにより発生させられる。このように、データをより迅速に転送することができる。
【0006】
メモリ回路はウエハ上に作製する。ウエハの歩留まりは、1枚の所定のウエハ上に作製された総チップ数に対する合格チップの比率として規定される。一般に、半導体記憶素子における集積密度が増加するにつれ、いずれのメモリアレイ内の不良セルの見込みも増加する。そのため、1枚の所定のウエハ上に作製されるチップの集積密度が高くなればなるほど、ウエハの歩留まりは低くなる。
【0007】
ウエハの歩留まりを増加させる有効な方法として、不良メモリの代わりに冗長メモリが使用されてきた。冗長メモリは、ロウ及び/またはカラムの形に構成された冗長メモリセルを含み、一つ以上の不良メモリセルを有することがわかった主メモリアレイのロウ及び/またはカラムの代わりに使用される。
【0008】
主メモリ回路の代わりに冗長メモリ回路を使用する際に存在する1つの問題は、アクセス時間である。カラムアドレスは典型的には、レギュラーカラムアドレスデコーダと冗長カラムアドレスデコーダの両方に同時に提供される。冗長カラムアドレスデコーダは、不良カラムのアドレスでプログラムされる。冗長カラムアドレスデコーダはカラムアドレスをデコードし、カラムアドレスが冗長メモリアレイ内でプログラムされているかどうか決定する。カラムアドレスが冗長カラムアドレスデコーダにプログラムされたアドレスに対応すると、冗長カラムアドレスデコーダは、レギュラーカラムアドレスデコーダを無効とし、冗長メモリアレイへのアクセスを開始する。そうでなければ、カラムアドレスが冗長メモリアレイ内に含まれていないと、レギュラーカラムアドレスデコーダは無効とならず、メモリアクセスは主メモリアレイにおいて実行される。レギュラーカラムアドレスデコーダは、メモリアクセスを続行する前に、有効な冗長カラムアドレスデコーダの出力を待たなければならない。この待ちにより遅れが生じ、各メモリアクセス動作のために必要な時間が長くなる。
【0009】
デコードスキームにおいて遅れが必要な従来の冗長アドレスデコード回路のブロック図を、図1に示す。最初に、アドレスバス10上の情報あるいは次アドレスバス20上の情報が、ラッチ30によりカラムアドレスバス40上にラッチされる。アドレスバス10上の情報は、新しいカラムアドレスで始まると、ラッチ30によりラッチされる。カラムアドレス使用可能信号(enable signal)(CAEN)15がアクティブにされて論理high電圧レベル(logical high voltage level)にされると、アドレスバス10上の情報はトランジスタ13を介してパスされ、ラッチ30によりカラムアドレスバス40上にラッチされる。次アドレスバス20上の情報は、バーストサイクルモードの次アドレスのために、ラッチ30によりカラムアドレスバス40上にラッチされる。バーストサイクルの次アドレスが必要な場合、カラムアドレスカウンタ信号(CACTR)25がアクティブにされて論理high電圧レベルにされ、次アドレスバス20からの次アドレス情報がトランジスタ12を介してパスされ、ラッチ30によりカラムアドレスバス40上にラッチされることが可能となる。
【0010】
ラッチ30によりカラムアドレスバス40上にラッチされた情報は、レギュラーカラムデコーダ50と冗長カラムデコーダ60の両方に対する入力として提供される。レギュラーカラムデコーダ50及び冗長カラムデコーダ60は並列に配列され、カラムアドレスバス40上のアドレス情報をデコードする。冗長カラムデコーダ60が対応する冗長カラムメモリアレイ100内の一つのアドレスを検出すると、冗長カラムデコーダ60は、レギュラーカラム経路を無効にする使用禁止信号をレギュラーカラムデコーダ50に送る。冗長カラムデコーダ60がその冗長カラムメモリアレイ100内の一つのアドレスを検出すると、冗長カラムデコーダ60はまた、デコードされた冗長アドレス情報を冗長カラム選択回路90に提供する。冗長カラム選択回路90はその後、この情報を回路構成(図示せず)に提供し、メモリアクセス動作を完了する、すなわち、冗長カラムメモリアレイ100内で読み出しまたは書き込みを行う。冗長カラムデコーダ60が冗長カラムメモリアレイ100内の一つのアドレスをデコードしないと、レギュラーカラム経路は無効とされず、レギュラーカラムデコーダ50はその後、デコードされたアドレス情報をレギュラーカラム選択回路80に提供する。その後、レギュラーカラム選択回路80はこの情報を回路構成(図示せず)に提供し、対応するレギュラーカラムメモリアレイ110内で、メモリアクセス動作を完了する、すなわち読み出しまたは書き込みを行う。
【0011】
従って、そのような構成では、カラムアドレスが冗長カラムメモリアレイ100内にある場合にレギュラーカラム経路が正しく無効になっているかについて確認するために、レギュラーカラムデコーダ50からの出力は、冗長カラムデコーダ60からの使用禁止出力70が有効となるまで遅れる。この遅れは、各メモリアクセス動作内に含まれる。この遅れを解決するための従来の一つの方法は、レギュラー及び冗長カラムアクティベート情報及びデータをレギュラーローカルI/O信号ラインと冗長ローカルI/O信号ラインの両方にロードし、その後、冗長カラムデコーダの使用禁止出力を使用して適当なローカルI/O信号ラインを選択するものである。
【0012】
メモリアクセス動作中の遅れを回避するための従来の技術のブロック図を図2に示す。最初に、アドレスバス200上の情報または次アドレスバス210上の情報が、ラッチ230によりカラムアドレスバス240上にラッチされる。アドレスバス200上の情報は、新しいカラムアドレスで始まる場合、ラッチ230によりラッチされる。カラムアドレス使用可能信号(CAEN)215がアクティブにされて論理high電圧レベルにされ、アドレスバス200上の情報は、トランジスタ212を介してパスされ、ラッチ230によりカラムアドレスバス240上にラッチされることが可能となる。次アドレスバス210上の情報は、バーストサイクルモードの次アドレスのためにラッチ230によりラッチされる。バーストサイクルにおける次アドレスが必要な場合、カラムアドレスカウンタ信号(CACTR)225がアクティブにされて論理high電圧レベルにされ、次アドレスバス210からの次アドレス情報はトランジスタ213を介してラッチ230までパスされることが可能となる。次アドレス情報はその後、ラッチ230によりカラムアドレスバス240上にラッチされる。
【0013】
レギュラーカラムデコーダ250と冗長カラムデコーダ260は並列に配列され、カラムアドレスバス240上のアドレス情報をデコードする。レギュラーカラムデコーダ250は、レギュラーカラムアドレス選択回路280に接続され、冗長カラムデコーダは冗長カラムアドレス選択回路290に接続される。レギュラーカラムデコーダはレギュラーカラムアドレス選択回路280に現在のアドレス情報に対応するレギュラーカラムアドレスを出力する。選択回路280は、ドライバ(図示せず)に、ローカルI/O信号ライン310を使用してレギュラーメモリアレイ300内でメモリアクセス動作を実行するように指示する。冗長カラムデコーダ260は冗長カラムメモリアレイ320内のアドレスを検出すると、冗長カラムデコーダ260はデコードされた冗長アドレス情報を冗長カラムアドレス選択回路290に出力し、この回路はメモリドライバ(図示せず)に、冗長ローカルI/O信号ライン325を使用して冗長カラムメモリアレイ320内でメモリアクセス動作を実行するように指示する。ローカルI/O信号ライン310と冗長ローカルI/O信号ライン325は両方ともマルチプレクサ330に接続される。ローカルI/O信号ライン310はマルチプレクサ330の入力Aに接続され、一方、冗長ローカルI/O信号ライン325はマルチプレクサ330の入力Bに接続される。信号REDUN350は冗長カラムデコーダ260からの出力であり、マルチプレクサ330に対する制御入力として提供され、I/O信号ライン310または冗長ローカルI/O信号ライン325のいずれがマルチプレクサ330により選択されるかを制御する。冗長カラムデコーダ260が冗長カラムメモリアレイ320内のアドレスを検出すると、REDUN信号350は冗長カラムデコーダ260により論理high電圧レベルまで上げられ、入力Bの冗長ローカルI/O信号ライン325上のデータがマルチプレクサ330により選択される。そうでなければ、冗長カラムデコーダ260が冗長カラムメモリアレイ320内のアドレスを検出しないと、信号REDUNは論理low電圧レベルまで引き下げられ、入力AのローカルI/O信号ライン310上のデータがマルチプレクサ330により選択される。
【0014】
【発明が解決しようとする課題】
この解決策によりメモリアクセス動作中のアクセス時間はスピードアップするが、さらに、大きな追加の設計が必要となり、必要な空間及び複雑さが増す。必要なのは、カラムアドレスをデコードし、レギュラー及び冗長カラムメモリセルへのアクセスを制御するための改良回路である。
【0015】
【課題を解決するための手段】
ルックアヘッドカラム冗長回路は、レギュラーメモリアレイと冗長メモリアレイの両方に対し高速メモリアクセスを提供する。本発明の好ましい実施の形態では、両方のアドレスバス上の情報及び次アドレスバス上の情報は、同時に冗長カラムデコーダによりデコードされる。冗長カラムデコーダからのデコードされた情報はその後、アドレスバスからのアドレス情報として冗長カラム経路に提供され、次アドレスバスがラッチを介して主カラム経路に提供される。アドレスバス上の情報は新しいカラムアドレスで始まるとラッチされる。次アドレスバス上の情報は、バーストサイクルモードで動作するとき、次カラムアドレスのためにラッチされる。主カラム経路は好ましくは、主カラムデコーダと主カラム選択回路とを含む。現在のメモリアクセス動作のためのアドレス情報が冗長メモリアレイ内のアドレスに対応すると、使用禁止信号もまた、冗長カラムデコーダによりアクティブにされる。アクティブにされると、使用禁止信号は、主カラム経路内の主カラム選択回路を無効にする。現在のメモリアクセス動作に対するアドレス情報が冗長メモリアレイ内のアドレスに対応しない場合、メモリアクセス動作は、追加の遅れ無しで、主メモリアレイ内で実行される。デコードは情報がカラムアドレスバス上にラッチされる前に実行されるので、適した経路が、追加の遅れなしに選択される。
【0016】
本発明の一実施の形態において、主メモリアレイと冗長メモリアレイとを含むメモリ構造にアクセスするための装置は、現在のメモリアクセス動作のためのアドレス情報を搬送するためのアドレスバスと、アドレス情報をデコードするための主カラムデコーダと現在のメモリアクセス動作のために主メモリアレイ内で適当な群のメモリセルを選択するための主選択回路とを含む主カラム経路と、アドレス情報をデコードするための冗長カラムデコーダを含む冗長カラム経路と、現在のメモリアクセス動作が冗長メモリアレイ内のメモリセルにアクセスすることである場合に現在のメモリアクセス動作のために冗長メモリアレイ内で適当な群のメモリセルを選択するための冗長選択回路と、を備え、現在のメモリアクセス動作が冗長メモリアレイ内のメモリセルにアクセスするものである場合、冗長カラム経路が選択されるものである。冗長カラムデコーダは、現在のメモリアクセス動作が冗長メモリアレイ内のメモリセルにアクセスすることである場合、主選択回路を無効とする。冗長カラムデコーダには、主カラム経路前にアドレス情報が提供される。制御信号に応じて、主カラム経路にはアドレス情報が提供され、冗長選択回路には、冗長カラムデコーダからデコードされた冗長アドレス情報が提供される。メモリセルの群はカラムである。
【0017】
本発明の別の実施の形態において、主メモリアレイと冗長メモリアレイとを含むメモリ構造内でメモリアクセス動作を完了する方法は、現在のメモリアクセス動作のためのアドレス情報から、アドレス情報が冗長メモリアレイ内に含まれるアドレスを表しているかどうかを決定し、冗長メモリアレイ内の冗長アドレスをデコードし、アドレス情報が冗長メモリアレイ内に含まれるアドレスを表す場合、第1の制御信号に応じて、現在のメモリアクセス動作のためのアドレス情報を主カラム経路に提供すると共に冗長カラム経路に冗長アドレスを提供し、アドレス情報に対応する主メモリアレイ内の主アドレスをデコードする工程と、主アドレスに対応する主メモリアレイ内の主メモリセルの一群をアクティブにし、アドレス情報が冗長メモリアレイ内に含まれるアドレスを表す場合に冗長カラム経路を選択する工程と、を含む。この方法はさらに、アドレス情報が冗長メモリアレイ内に含まれるアドレスを表す場合、主メモリセルの一群をアクティブにする工程を無効とする工程を含む。この方法はさらに、アドレス情報が冗長メモリアレイ内に含まれるアドレスを表す場合、冗長メモリアレイ内の冗長メモリセルの一群をアクティブにする工程を含む。冗長アドレスをデコードする工程は、アドレス情報を提供する工程の前に完了する。主メモリセルの群は、主メモリアレイ内のカラムである。冗長メモリセルの群は、冗長メモリアレイ内のカラムである。
【0018】
本発明のさらに別の実施の形態において、レギュラーメモリアレイと冗長メモリアレイとを含むメモリ構造へのアクセスを制御する装置は、現在のメモリアクセス動作に対するアドレス情報を搬送するためのアドレスバスと、前記アドレスバスに接続されアドレス情報をデコードするための第1の冗長カラムデコーダであって、該デコーダは第1のデコードされた冗長アドレスを提供するための第1の出力と使用禁止信号を提供するための第2の出力とを含む第1の冗長カラムデコーダと、アドレスバスに接続され第1の制御信号に応じてアドレス情報を通過させるための第1のパススルー回路と、第1のパススルー回路に接続され第1のパススルー回路を通過したアドレス情報をラッチするための第1のラッチ回路と、第1のラッチ回路に接続されアドレス情報をデコードしデコードされたレギュラーアドレスを提供するためのレギュラーカラムデコーダ回路と、第1の冗長カラムデコーダの第1の出力に接続され第1の制御信号に応じて第1のデコードされた冗長アドレスを通過させるための第2のパススルー回路と、第2のパススルー回路に接続され第2のパススルー回路を通過した第1の冗長カラムデコーダの第1の出力から第1のデコードされた冗長アドレスをラッチするための第2のラッチ回路と、レギュラーカラムデコーダに接続されデコードされたレギュラーアドレスを受け取りレギュラーメモリアレイ内の対応するレギュラーカラムアドレスを選択するためのレギュラーカラム選択回路であって、該選択回路はまた、アドレス情報が冗長メモリアレイ内のアドレスに対応する場合にレギュラーカラム選択回路を無効とするための第1の冗長カラムデコーダの第2の出力からの使用禁止信号を受け取るように接続されたレギュラーカラム選択回路と、第2のラッチ回路に接続され、アドレス情報が冗長メモリアレイ内のアドレスに対応する場合、第1のデコードされた冗長アドレスを受け取り、冗長メモリアレイ内の対応する冗長カラムアドレスを選択するための冗長カラム選択回路と、を含む。第1の冗長カラムデコーダには、第1のラッチ回路の前にアドレス情報が提供される。第1の制御信号はカラムアドレス使用可能信号である。装置はさらに、次メモリアクセス動作のために次アドレス情報を搬送する次アドレスバスと、次アドレスバスに接続され次アドレス情報をデコードするための第2の冗長カラムデコーダであって、該デコーダは、第2のデコードされた冗長アドレスを提供するための第3の出力と使用禁止信号を提供するための第4の出力とを含む第2の冗長カラムデコーダと、次アドレスバスに接続され第2の制御信号に応じて次アドレス情報を通過させるための第3のパススルー回路であって、該第3のパススルー回路もまた次アドレス情報を第1のラッチ回路まで通過させるように接続されているパススルー回路と、第2の冗長カラムデコーダの第3の出力に接続され第2の制御信号に応じて第2のデコードされた冗長アドレスを通過させるための第4のパススルー回路であって、該第4のパススルー回路もまた第2のデコードされた冗長アドレスを第2のラッチ回路まで通過させるように接続されているパススルー回路と、を含む。第1及び第2のカラムデコーダには、第1のラッチ回路の前にアドレス情報と次アドレス情報とが提供される。第2の制御信号はカラムアドレスカウンタ信号である。
【0019】
【発明の実施の形態】
本発明のルックアヘッドカラム冗長回路は、メモリアクセス時間及びメモリアクセス動作中の遅れを最小限に抑えるために、主メモリ経路と冗長経路と、を含む。アドレスバス及び次アドレスバスからのアドレス情報は、一対の冗長カラムデコーダに提供される。冗長カラムデコーダは、アドレス情報をデコードし、アドレス情報が冗長メモリアレイ内のアドレスに対応するかを決定する。アドレスバスと次アドレスバスからのアドレス情報が主カラム経路に提供される時に、冗長カラムデコーダからのデコードされた情報が冗長カラム経路に提供される。主カラム経路は、ラッチ回路と、主カラムデコーダと、主カラム選択回路と、を含む。使用禁止信号は、現在のメモリアクセス動作に対するアドレス情報が冗長メモリアレイ内のアドレスに対応する場合、冗長カラムデコーダによりアクティブにされる。アクティブにされると、使用禁止信号は主カラム経路内の主カラム選択回路を無効とし、主メモリアレイに対するメモリアクセス動作を阻止する。
【0020】
図3は、本発明の好ましい実施の形態のルックアヘッドカラム冗長アクセス回路のブロック図である。読み出し書き込み動作などのメモリアクセス動作中にメモリセルにアクセスするとき、アドレス情報を転送するためにアドレスバス300及び次アドレスバス301が使用される。アドレスバス300は、パススルートランジスタ316のソースに接続されるとともに、冗長カラムデコーダ302への入力として接続される。次アドレスバス301はパススルートランジスタ318のソースに接続されるとともに、冗長カラムデコーダ303への入力として接続される。カラムアドレス使用可能信号(CAEN)313はトランジスタ316のゲートに接続される。カラムアドレスカウンタ信号(CACTR)312はトランジスタ318のゲートに接続される。ラッチ304はトランジスタ316のドレイン及びトランジスタ318のドレインに接続される。カラムアドレス使用可能信号CAENは通常の転送モードで動作する場合に使用可能とされ、アドレスバス300上の情報がトランジスタ316を通過してラッチ304まで搬送される。カラムアドレスカウンタ信号CACTRはバーストサイクルモードで動作する場合に使用可能とされ、次アドレスバス301上の情報がトランジスタ318を通過してラッチ304まで搬送される。
【0021】
ラッチ304の出力は、カラムアドレスバス305に接続される。カラムアドレスバス305はレギュラーカラムアドレスデコーダ306に接続される。レギュラーカラムアドレスデコーダ306はカラムアドレスバス305上のアドレス情報をデコードする。レギュラーカラムアドレスデコーダ306の出力はレギュラーカラム選択回路307に接続される。この選択回路は、デコードされたアドレス情報を受け取り、ドライバに、通常のメモリアレイ310の正しいアドレスからデータを読み取るあるいは書込むように指示する。
【0022】
冗長カラムデコーダ302と303の各々の第1の出力Aは使用禁止信号ライン(DISABL)315を介してレギュラーカラム選択回路307に接続される。冗長アドレスデコーダ302の第2の出力Bはパススルートランジスタ317のソースに接続される。冗長アドレスデコーダ303の第2の出力Bはパススルートランジスタ319のソースに接続される。カラムアドレス使用可能信号CAEN313はトランジスタ317のゲートに接続され、カラムアドレスカウンタ信号CACTR312はトランジスタ319のゲートに接続される。ラッチ308はトランジスタ317のドレインとトランジスタ319のドレインに接続される。カラムアドレス使用可能信号CAENは通常の転送モードで作動する場合に使用可能とされ、冗長アドレスデコーダ302の第2の出力Bからのデコードされたアドレス情報がトランジスタ317を通過してラッチ308に搬送される。カラムアドレスカウンタ信号CACTRはバーストサイクルモードで動作する場合に使用可能とされ、冗長カラムデコーダ303の第2の出力Bからのデコードされたアドレス情報がトランジスタ319を通過してラッチ308に搬送される。ラッチ308の出力は冗長カラム選択回路309に接続される。ラッチ308は冗長アドレスデコーダ302と303からのデコードされたアドレス情報を、冗長メモリアクセス動作のために冗長カラム選択回路309に提供する。冗長カラム選択回路309はデコードされたアドレス情報を受け取り、ドライバに、冗長カラムメモリアレイ311内の正しいアドレスからデータを読み取るあるいは書込むように指示する。冗長アドレスデコーダ302,303は、冗長メモリアレイ内のアドレスが検出されると、使用禁止信号DISABL315を論理high電圧レベルまで引き上げる。論理high電圧レベルまで引き上げられると、使用禁止信号DISABL315はレギュラーカラム選択回路307を無効とし、メモリアクセス動作が主メモリ内で起こらないように阻止する。
【0023】
アドレスバス300は、通常の転送モードで動作する場合にアドレス情報を転送するために使用される。通常の転送モードでは、アドレスは、発生される毎に引き続いて、アドレスバス300上に提供される。次アドレスバス301は、バーストサイクルモードで動作する場合にアクセスされるべき次アドレスのアドレス情報を転送するために使用される。バーストサイクルモードで動作する場合、次アドレスは通常、バーストサイクル中に開始アドレスをインクリメントすることにより、CPUとは独立して発生させられる。
【0024】
読み取りあるいは書き込み動作を実行する場合、アドレスバス300と次アドレスバス301の両方ともが使用されて、適当なメモリブロックにアクセスするためにアドレス情報が転送される。このアドレス情報は、並列に配列されている冗長カラムデコーダ302,303によりデコードされる。
【0025】
アドレスバス300及び次アドレスバス301からの情報もまた、その後、カラムアドレス使用可能信号CAEN及びカラムアドレスカウンタ信号CACTRの状態に依存して、ラッチ304によりカラムアドレスバス305上に選択的にラッチされる。アドレスバス300からの情報は通常の作動モード中にラッチ304によりカラムアドレスバス305上にラッチされ、一方、次アドレスバス301からの情報は、バーストサイクルモードにおいて次アドレスにアクセスする場合に、ラッチ304によりカラムアドレスバス305上にラッチされる。
【0026】
アドレスバス300上の情報は、新規カラムアドレスで始まると、ラッチ304によりラッチされる。カラムアドレス使用可能信号CAENがアクティブにされて論理high電圧レベルにされ、アドレスバス300上の情報が、トランジスタ316を通過し、カラムアドレスバス305上にラッチ304によりラッチされることが可能となる。カラムアドレス使用可能信号CAENがアクティブにされて論理high電圧レベルにされると、冗長アドレスデコーダ302からのデコードされたアドレス情報もまた、トランジスタ317を通過してラッチ308によりラッチされる。
【0027】
次アドレスバス301上の情報は、ラッチ304により、バーストサイクルモードの次アドレスのためにカラムアドレスバス305上にラッチされる。バーストサイクルモードの次アドレスが必要な場合、カラムアドレスカウンタ信号CACTRは論理high電圧レベルまで引き上げられ、次アドレスバス301からの次アドレス情報はトランジスタ318を通過し、カラムアドレスバス305上にラッチ304によりラッチされることが可能となる。カラムアドレスカウンタ信号CACTRが論理high電圧レベルまで引き上げられると、冗長アドレスデコーダ303からのデコードされたアドレス情報もトランジスタ319を通過して、ラッチ308によりラッチされる。
【0028】
いったん、適当なアドレス情報がラッチ304によりカラムアドレスバス305上にラッチされると、それはレギュラーカラムデコーダ306に提供される。レギュラーカラムデコーダ306はアドレス情報をデコードする。デコードされたアドレス情報はその後、レギュラーカラム選択回路307に進められ、回路はメモリアクセス動作を完了させるべきカラムアドレスを示す。レギュラーカラム選択回路307は、ドライバに、通常のメモリアレイ310内の適当なアドレスからの情報を読み取るまたは書込むように指示する。
【0029】
しかしながら、冗長カラムデコーダ302または303のいずれかが、冗長カラムメモリアレイ内のカラムアドレスを検出すると、適当な冗長カラムデコーダ302または303がレギュラーカラム選択回路307への信号ライン315上で使用禁止信号(DISABL)を出力し、これにより、レギュラーカラム経路は無効となる。好ましくは、使用禁止信号DISABLはアクティブhighであり、このため、論理high電圧レベルはレギュラーカラム選択回路307及びレギュラーカラム経路を無効とする。このように、レギュラーカラムデコーダ306からのレギュラーカラム選択回路307により受け取られたアドレス情報は無視され、主メモリのアクセスは阻止される。
【0030】
アドレスバス300上の情報は、冗長カラムデコーダ302に提供される。次アドレスバス301上の情報は冗長カラムデコーダ303に提供される。冗長カラムデコーダ302または303のいずれかが冗長カラムメモリアレイ311内のアドレスを検出する場合、適当な制御信号CAENまたはCACTRがアクティブにされると、デコードされた冗長アドレスは適当な冗長カラムデコーダ302または303により出力され、ラッチ308により冗長カラム選択回路309にラッチされる。冗長カラムデコーダ302からの出力は、カラムアドレス使用可能信号CAENが論理high電圧レベルにあるとトランジスタ317を通過し、デコードされたアドレス情報はラッチ308によりラッチされ、冗長カラム選択回路309に提供される。冗長カラムデコーダ303からの出力はカラムアドレスカウンタ信号CACTRが論理high電圧レベルにあるとトランジスタ319を通過し、情報はラッチ308によりラッチされ、冗長カラム選択回路309に提供される。いったん冗長カラム選択回路309がラッチ308からデコードされたアドレス情報を受け取ると、冗長カラム選択回路309は、メモリドライバに、冗長カラムメモリアレイ311内の適当なアドレスから検索するまたは適当なアドレスに書込むように指示する。
【0031】
冗長カラムデコーダ302と303のどちらもが冗長カラムメモリアレイ311内のアドレスをデコードしない場合、使用禁止信号DISABLが論理low電圧レベルまで引き下ろされ、レギュラーカラム経路は無効とならない。アクセスすべき現在のアドレスが冗長カラムメモリアレイ311内にない場合、使用禁止信号(DISABL)315は適当な冗長カラムデコーダ302または303により論理low電圧レベルまで引き下げられる。使用禁止信号DISABLが論理low電圧レベルまで引き下げられると、アクセスすべき現在のアドレスは冗長カラムメモリアレイ311内にはないという信号が送られ、レギュラーカラム選択回路307はレギュラーカラムデコーダ306から受け取ったアドレス情報を無視しない。その代わりに、レギュラーカラム選択回路307は、メモリドライバ(図示せず)に、現在のメモリアクセス動作を完了するために、レギュラーメモリアレイ310内の適当なアドレスからデータを検索するあるいは適当なアドレスにデータを書込むように指示する。
【0032】
冗長カラムデコーダ302または303のいずれかが冗長カラムメモリアレイ311内のアドレスをデコードする場合、使用禁止信号DISABLが論理high電圧レベルまで引き上げられ、レギュラーカラム選択回路307が無効となる。レギュラーカラム選択回路307が、使用禁止信号DISABLが論理high電圧レベルまで引き上げられたことを検出すると、レギュラーカラム選択回路307はレギュラーカラムデコーダ306からのデコードされたアドレス情報を無視し、主メモリアレイ310はアクセスされない。アドレスバス300及び次アドレスバス301からのアドレス情報を、レギュラーカラムデコーダ306に提供する前に、冗長カラムデコーダ302及び303に提供することにより、冗長カラムデコーダ302及び303はアドレス情報をデコードし、アドレス情報が冗長メモリアレイ内のアドレスに対応するかどうかを決定することができる。アドレス情報が冗長メモリアレイ内のアドレスに対応すると、主カラム経路が無効とされる。アドレス情報が冗長メモリアレイ内のアドレスに対応しないと、主カラム経路は無効とされず、使用禁止信号が有効となるまで待って遅れることもない。
【0033】
【発明の効果】
本発明のルックアヘッドカラム冗長回路は、改良のために設計を複雑にすることなく、新たにボード空間をとることなく、メモリアクセス遅延時間を減少させる。本発明のルックアヘッドカラム冗長回路により、使用禁止信号を待つことに関連する遅延なく、並行して、現在のメモリアクセス動作のためのアドレス情報がラッチされ、処理されることが可能となる。
【0034】
本発明については、本発明の構成及び動作の原理の理解が容易になるように、特定の実施の形態の観点から詳細に説明してきた。この中における特定の実施の形態についての言及及びその詳細は、添付の請求の範囲を限定するものではない。説明のために選択した実施の形態において、この発明の精神及び範囲内で、変更が可能であることは当業者においては明らかであろう。
【図面の簡単な説明】
【図1】 従来の冗長カラムアクセス回路のブロック図である。
【図2】 従来の冗長カラムアクセス回路のタイミングの遅れに対する従来の解決策のブロック図である。
【図3】 本発明のルックアヘッドカラム冗長回路のブロック図である。
Claims (26)
- 主メモリアレイと冗長メモリアレイとを含むメモリ構造にアクセスするための装置であって、該装置が、アドレスバスと、主カラム経路と、冗長カラム経路とを備え、
a.上記アドレスバスは、現在のメモリアクセス動作に対するアドレス情報を搬送し、
b.上記主カラム経路は、アドレス情報をデコードする主カラムデコーダと、現在のメモリアクセス動作のために上記主メモリアレイ内の適当なメモリセル群を選択する主選択回路とを含み、
c.上記冗長カラム経路は、アドレス情報をデコードする冗長カラムデコーダと、現在のメモリアクセス動作が上記冗長メモリアレイ内のメモリセルにアクセスすることである場合、上記現在のメモリアクセス動作のために上記冗長メモリアレイ内の適当なメモリセル群を選択する冗長選択回路とを含み、
上記現在のアクセス動作が上記冗長メモリアレイ内のメモリセルにアクセスするものである場合、上記冗長カラム経路が選択され、
当該装置は、上記主カラムデコーダがアドレス情報をデコードする前に上記冗長カラムデコーダが上記アドレス情報をデコードするように構成され、
制御信号に応じて、上記主カラム経路に上記アドレス情報が提供されるとともに、上記冗長選択回路に上記冗長カラムデコーダからデコードされた冗長アドレス情報が提供される、
装置。 - 上記冗長カラムデコーダは、上記現在のメモリアクセス動作が上記冗長メモリアレイ内のメモリセルにアクセスするものである場合、上記主選択回路を無効とする請求項1記載の装置。
- 上記メモリセル群はカラムである請求項1記載の装置。
- 主メモリアレイと冗長メモリアレイとを含むメモリ構造内でメモリアクセス動作を実行するための方法であって、
a.現在のメモリアクセス動作に対するアドレス情報から、上記アドレス情報が上記冗長メモリアレイ内に含まれるアドレスを示すかどうかを決定する工程と、
b.上記冗長メモリアレイ内の冗長アドレスをデコードする工程と、
c.第1の制御信号に応じて、上記現在のメモリアクセス動作のためのアドレス情報を主カラム経路に提供すると共に、上記冗長アドレスを冗長カラム経路に提供する工程とを含み、上記冗長アドレスをデコードする工程は、上記アドレス情報を上記主カラム経路に提供する工程よりも前に完了され、
d.上記アドレス情報に対応する上記主メモリアレイ内の主アドレスをデコードする工程と、
e.上記主アドレスに対応する上記主メモリアレイ内の主メモリセルの一群をアクティブにする工程と、
f.上記アドレス情報が上記冗長メモリアレイ内に含まれるアドレスを示す場合、上記冗長カラム経路を選択する工程と、
を含む方法。 - 上記アドレス情報が上記冗長メモリアレイ内に含まれるアドレスを示す場合、上記主メモリセルの一群をアクティブにする工程を無効とする工程をさらに含む請求項4記載の方法。
- 上記アドレス情報が上記冗長メモリアレイ内に含まれるアドレスを示す場合、上記冗長メモリアレイ内の冗長メモリセルの一群をアクティブにする工程をさらに含む請求項4記載の方法。
- 上記主メモリセルの群は上記主メモリアレイ内のカラムである請求項4記載の方法。
- 上記冗長メモリセルの群は上記冗長メモリアレイ内のカラムである請求項6記載の方法。
- レギュラーメモリアレイと冗長メモリアレイとを含むメモリ構造へのアクセスを制御するための装置であって、該装置は、
a.現在のメモリアクセス動作のためのアドレス情報を搬送するアドレスバスと、
b.上記アドレスバスに接続され、上記アドレス情報をデコードする第1の冗長カラムデコーダであって、第1のデコードされた冗長アドレスを提供する第1の出力と、使用禁止信号を提供する第2の出力とを含む第1の冗長カラムデコーダと、
c.上記アドレスバスに接続され、第1の制御信号に応じて上記アドレス情報を通過させる第1のパススルー回路と、
d.上記第1のパススルー回路に接続され、上記第1のパススルー回路を通過したアドレス情報をラッチする第1のラッチ回路であって、上記第1のラッチ回路が上記アドレス情報をラッチする前に上記第1の冗長カラムデコーダが上記アドレス情報を受信するように接続された第1のラッチ回路と、
e.上記第1のラッチ回路に接続され、上記アドレス情報をデコードし、デコードされたレギュラーアドレスを提供するレギュラーカラムデコーダ回路と、
f.上記第1の冗長カラムデコーダの第1の出力に接続され、上記第1の制御信号に応じて上記第1のデコードされた冗長アドレスを通過させる第2のパススルー回路と、
g.上記第2のパススルー回路に接続された第2のラッチ回路であって、上記第2のパススルー回路を通過した上記第1の冗長カラムデコーダの第1の出力からの上記第1のデコードされた冗長アドレスをラッチする第2のラッチ回路と、
h.上記レギュラーカラムデコーダに接続され、上記デコードされたレギュラーアドレスを受け取り、上記レギュラーメモリアレイ内の対応するレギュラーカラムアドレスを選択するレギュラーカラム選択回路であって、上記アドレス情報が上記冗長メモリアレイ内のアドレスに対応する場合、上記第1の冗長カラムデコーダの第2の出力から、上記レギュラーカラム選択回路を無効とする使用禁止信号を受け取るようにさらに接続されたレギュラーカラム選択回路と、
i.上記第2のラッチ回路に接続された冗長カラム選択回路であって、上記アドレス情報が上記冗長メモリアレイ内のアドレスに対応する場合、上記第1のデコードされた冗長アドレスを受け取り、上記冗長メモリアレイ内の対応する冗長カラムアドレスを選択する冗長カラム選択回路と、を備える装置。 - 上記第1の制御信号はカラムアドレス使用可能信号である請求項9記載の装置。
- a.次メモリアクセス動作のための次アドレス情報を搬送する次アドレスバスと、
b.上記次アドレスバスに接続され、上記次アドレス情報をデコードする第2の冗長カラムデコーダであって、第2のデコードされた冗長アドレスを提供する第3の出力と、上記使用禁止信号を提供する第4の出力とを含む第2の冗長カラムデコーダと、
c.上記次アドレスバスに接続され、第2の制御信号に応じて上記次アドレス情報を通過させる第3のパススルー回路であって、上記次アドレス情報を上記第1のラッチ回路に送るようにさらに接続されている第3のパススルー回路と、
d.上記第2の冗長カラムデコーダの第3の出力に接続され、上記第2の制御信号に応じて上記第2のデコードされた冗長アドレスを通過させる第4のパススルー回路であって、上記第2のデコードされた冗長アドレスを上記第2のラッチ回路に送るようにさらに接続されている第4のパススルー回路と、
をさらに備える請求項9記載の装置。 - 上記第1のラッチ回路よりも前に、上記第1及び第2の冗長カラムデコーダに上記アドレス情報と上記次アドレス情報とが提供される請求項11記載の装置。
- 上記第2の制御信号は、カラムアドレスカウンタ信号である請求項12記載の装置。
- アドレスバスと、
上記アドレスバスからアドレスを受け取るように接続され、更に主メモリーアレイに接続された主カラム経路であって、第1格納手段と第1デコーダを備える主カラム経路と、
上記アドレスバスからアドレスを受け取るように接続され、更に冗長メモリーアレイに接続された冗長カラム経路であって、第2格納手段と第2デコーダを備える冗長カラム経路と、を備えたメモリーサブシステムであって、
上記主カラム経路では、上記第1デコーダが上記アドレスをデコードする前に、上記第1格納手段が上記アドレスを格納するように構成され、上記冗長カラム経路では、上記第2格納手段内に上記第2デコーダの出力を格納する前に、上記第2デコーダが上記アドレスをデコードするように構成され、
上記第1格納手段及び上記第2格納手段はそれぞれ、制御信号の受信に応答して、上記アドレスバスからのアドレスと、上記第2デコーダの出力とを同時に受け取るように接続されたことを特徴とするメモリーサブシステム。 - 上記第2デコーダは、現在のメモリーアクセス動作が上記冗長メモリーアレイ内のメモリーセルにアクセスするものである場合に使用禁止信号を発信するように構成され、
上記主カラム経路は、上記使用禁止信号を受け取るように接続された第1選択回路を更に含み、
上記第1選択回路は、上記使用禁止信号の受け取りに応答して無効にされるように構成されている請求項14に記載のメモリーサブシステム。 - 上記第1選択回路は上記第1デコーダからの出力を受け取るように接続され、
上記冗長カラム経路はさらに、上記第2格納手段からの出力を受け取るように接続された第2選択回路を含む請求項15記載のメモリーサブシステム。 - 上記第1選択回路は上記主メモリーアレイにアクセスするように接続され、
上記第2選択回路は上記冗長メモリーアレイにアクセスするように接続された請求項16記載のメモリーサブシステム。 - 上記第2デコーダは、上記現在のメモリーアクセス動作が上記主メモリーアレイ内のメモリーセルにアクセスするものである場合に上記使用禁止信号を発信しないように構成されている請求項15記載のメモリーサブシステム。
- 上記メモリーサブシステムは次アドレスバスをさらに備え、上記次アドレスバスは、上記第1格納手段にアドレスを供給するように接続され、かつ第3デコーダにアドレス信号を供給するように接続され、
上記第3デコーダは上記冗長カラム経路内にあり、
上記次アドレスバスは、バーストサイクルモード中に上記アドレスを搬送するように構成されている請求項15記載のメモリーサブシステム。 - 上記第3デコーダは、上記次アドレスバスから受け取るアドレスが上記現在のメモリーアクセス動作が上記冗長メモリーアレイ内のメモリーセルにアクセスするものであることを示す場合、使用禁止信号を発信するように構成されている請求項19記載のメモリーサブシステム。
- 主メモリーアレイと、
冗長メモリーアレイと、
アドレスバスと、
上記アドレスバス上を搬送されるアドレスを格納するように構成された第1格納手段と、
上記第1格納手段中に格納されたアドレスをデコードするように構成された主メモリーデコーダと、
上記アドレスバス上を搬送されるアドレスをデコードするように構成され、上記アドレスが上記冗長メモリーアレイ中のメモリーセルと関連付けられている場合に使用禁止信号が発信されるように構成された冗長メモリーデコーダであって、上記アドレスが主メモリーデコーダによってデコードされる前に上記アドレスをデコードするように構成された冗長メモリーデコーダと、
上記冗長メモリーデコーダの出力を格納するように接続された第2格納手段と、
上記使用禁止信号の状態に依存して上記主メモリーアレイ又は上記冗長メモリーアレイのいずれかに選択的にアクセスするように構成された選択回路と、
を備え、
制御信号に応じて、上記アドレスが上記第1格納手段に格納されるとともに、上記冗長メモリーデコーダの出力が上記第2格納手段に格納される、
システム。 - 上記選択回路が、上記主メモリーアレイにアクセスするように接続された主メモリー選択回路と、上記冗長メモリーアレイにアクセスするように接続された冗長メモリー選択回路とを備え、上記主メモリー選択回路が上記使用禁止信号を受け取るように接続されている請求項21記載のシステム。
- 上記主メモリー選択回路は上記主メモリーデコーダからの出力を受け取るように接続され、上記冗長メモリー選択回路は上記第2格納手段からの出力を受け取るように接続されている請求項22記載のシステム。
- 上記主メモリー選択回路は、上記使用禁止信号の受け取りに応答して無効にされるように構成されている請求項22記載のシステム。
- 上記冗長メモリーデコーダは、上記アドレスが上記主メモリーアレイ内のメモリーセルと関連付けられている場合に上記使用禁止信号を発信しないように構成されている請求項22記載のシステム。
- 上記システムは、次アドレスを搬送するように構成された次アドレスバスをさらに備え、上記第1格納手段は、上記次アドレスバス上を搬送されるアドレスを格納するように構成され、
上記システムは、次アドレスデコーダをさらに備え、上記次アドレスデコーダは、上記次アドレスバス上を搬送される次アドレスをデコードするように構成され、上記次アドレスが上記冗長メモリーアレイ内のメモリーセルと関連付けられている場合に使用禁止信号を発信するように構成され、
上記選択回路が、上記使用禁止信号の状態に依存して上記主メモリーアレイ又は上記冗長メモリーアレイのいずれかに選択的にアクセスするように構成されている請求項22記載のシステム。
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