JP3206567B2 - マイクロコンピュータ - Google Patents
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Description
【０００１】
【発明の属する技術分野】本発明はマイクロコンピュー
タの周辺エミュレーションが可能なマイクロコンピュー
タに関し、特にＣＰＵエバチップと周辺エバチップで実
現するインサーキットエミュレータに関する。
タの周辺エミュレーションが可能なマイクロコンピュー
タに関し、特にＣＰＵエバチップと周辺エバチップで実
現するインサーキットエミュレータに関する。
【０００２】
【従来の技術】従来、マイクロコンピュータの周辺エミ
ュレーションの為に、ＣＰＵエバチップから内部バスを
端子に出力し本チップの周辺機能ブロックに接続しエミ
ュレーションしていた。図４は従来のエミュレータの一
例を示すブロック回路図である。同図において、ＣＰＵ
エバチップ５０にはＣＰＵコア５１とその他の回路５２
が設けられている。また、ユーザが最終的に使用するマ
イコンとしての周辺エバチップ５３にはＣＰＵコア５
４、周辺機能５５、及びセレクタ５６が設けられてい
る。そして、前記ＣＰＵエバチップ５０と周辺エバチッ
プ５３は、複数本の周辺回路接続バスアドレス信号５
７、周辺回路接続バスデータ信号５８、周辺回路接続バ
ス制御信号５９で相互に接続され、相互に信号が入出力
されるように構成されている。
ュレーションの為に、ＣＰＵエバチップから内部バスを
端子に出力し本チップの周辺機能ブロックに接続しエミ
ュレーションしていた。図４は従来のエミュレータの一
例を示すブロック回路図である。同図において、ＣＰＵ
エバチップ５０にはＣＰＵコア５１とその他の回路５２
が設けられている。また、ユーザが最終的に使用するマ
イコンとしての周辺エバチップ５３にはＣＰＵコア５
４、周辺機能５５、及びセレクタ５６が設けられてい
る。そして、前記ＣＰＵエバチップ５０と周辺エバチッ
プ５３は、複数本の周辺回路接続バスアドレス信号５
７、周辺回路接続バスデータ信号５８、周辺回路接続バ
ス制御信号５９で相互に接続され、相互に信号が入出力
されるように構成されている。
【０００３】
【発明が解決しようとする課題】このように従来の構成
では、周辺エバチップ５３における周辺機能および端子
のエミュレーションを行うが、ＣＰＵエバチップ５０と
インタフェースするための信号に多くの端子が必要とな
る。図４の例では、アドレス信号５７、データ信号５
８、制御信号５９のそれぞれの端子が必要であり、特に
アドレス信号５７、データ信号５８では複数ビットの端
子が必要とされる。このため、周辺エバチップ５３には
この種のインターフェース信号を専用端子としてもつ必
要があり、これらの専用端子によってユーザが自由に使
用できる端子が少なくなるという問題点があった。とく
に周辺エバチップを本チップ仕様とした端子数が比較的
少ないマイクロコンピュータや、インタフェースの信号
数が多いマイクロコンピュータにとってはこのような問
題は深刻なものとなる。
では、周辺エバチップ５３における周辺機能および端子
のエミュレーションを行うが、ＣＰＵエバチップ５０と
インタフェースするための信号に多くの端子が必要とな
る。図４の例では、アドレス信号５７、データ信号５
８、制御信号５９のそれぞれの端子が必要であり、特に
アドレス信号５７、データ信号５８では複数ビットの端
子が必要とされる。このため、周辺エバチップ５３には
この種のインターフェース信号を専用端子としてもつ必
要があり、これらの専用端子によってユーザが自由に使
用できる端子が少なくなるという問題点があった。とく
に周辺エバチップを本チップ仕様とした端子数が比較的
少ないマイクロコンピュータや、インタフェースの信号
数が多いマイクロコンピュータにとってはこのような問
題は深刻なものとなる。
【０００４】本発明はインターフェース信号としての専
用端子を低減し、ユーザが自由に使用できる端子数を増
やすことが可能なマイクロコンピュータを提供すること
にある。
用端子を低減し、ユーザが自由に使用できる端子数を増
やすことが可能なマイクロコンピュータを提供すること
にある。
【０００５】
【課題を解決するための手段】本発明は、インサーキッ
トエミュレータを構成するＣＰＵエバチップと、本チッ
プとしての周辺エバチップを備え、前記ＣＰＵエバチッ
プと前記周辺エバチップのインターフェース信号端子を
シリアル信号線で接続し、前記ＣＰＵエバチップと前記
周辺エバチップには、それぞれ前記シリアル信号線に対
してシリアル信号を入出力するためのパラレル／シリア
ル変換回路が設けられ、さらに、前記ＣＰＵエバチップ
と前記周辺エバチップには、それぞれ前記パラレル／シ
リアル変換回路が異なる複数の信号に対応して複数設け
られ、かつ前記複数のパラレル／シリアル変換回路に対
して入出力するシリアル信号を選択するためのセレクタ
が設けられる。また、前記ＣＰＵエバチップと前記周辺
エバチップには、それぞれ前記パラレル／シリアル変換
回路及びセレクタをタイミング動作するための制御信号
を生成するタイミング制御回路が設けられ、前記各タイ
ミング制御回路は前記ＣＰＵエバチップ側で生成される
クロックに基づいて同期動作される。また、前記ＣＰＵ
エバチップと前記周辺エバチップには、それぞれ両者間
での信号の送受方向を制御するための双方向バッファが
設けられ、前記ＣＰＵエバチップで生成される双方向制
御信号に基づいて制御される。なお、前記ＣＰＵエバチ
ップと前記周辺エバチップとの間には、前記周辺エバチ
ップから前記ＣＰＵエバチップに向けてシリアル信号の
転送を抑止するためのウェイト信号を送出可能に構成す
ることが好ましい。
トエミュレータを構成するＣＰＵエバチップと、本チッ
プとしての周辺エバチップを備え、前記ＣＰＵエバチッ
プと前記周辺エバチップのインターフェース信号端子を
シリアル信号線で接続し、前記ＣＰＵエバチップと前記
周辺エバチップには、それぞれ前記シリアル信号線に対
してシリアル信号を入出力するためのパラレル／シリア
ル変換回路が設けられ、さらに、前記ＣＰＵエバチップ
と前記周辺エバチップには、それぞれ前記パラレル／シ
リアル変換回路が異なる複数の信号に対応して複数設け
られ、かつ前記複数のパラレル／シリアル変換回路に対
して入出力するシリアル信号を選択するためのセレクタ
が設けられる。また、前記ＣＰＵエバチップと前記周辺
エバチップには、それぞれ前記パラレル／シリアル変換
回路及びセレクタをタイミング動作するための制御信号
を生成するタイミング制御回路が設けられ、前記各タイ
ミング制御回路は前記ＣＰＵエバチップ側で生成される
クロックに基づいて同期動作される。また、前記ＣＰＵ
エバチップと前記周辺エバチップには、それぞれ両者間
での信号の送受方向を制御するための双方向バッファが
設けられ、前記ＣＰＵエバチップで生成される双方向制
御信号に基づいて制御される。なお、前記ＣＰＵエバチ
ップと前記周辺エバチップとの間には、前記周辺エバチ
ップから前記ＣＰＵエバチップに向けてシリアル信号の
転送を抑止するためのウェイト信号を送出可能に構成す
ることが好ましい。
【０００６】インサーキットエミュレータを構成するＣ
ＰＵエバチップと、本チップとしての周辺エバチップの
両者のインタフェースを高速シリアルデータ通信にて行
うことによりインタフェース信号端子を削減すること
で、本チップ仕様におけるインサーキットエミュレータ
専用信号端子への圧迫を軽減し、自由に使用する端子数
を増加したマイクロコンピュータが得られる。
ＰＵエバチップと、本チップとしての周辺エバチップの
両者のインタフェースを高速シリアルデータ通信にて行
うことによりインタフェース信号端子を削減すること
で、本チップ仕様におけるインサーキットエミュレータ
専用信号端子への圧迫を軽減し、自由に使用する端子数
を増加したマイクロコンピュータが得られる。
【０００７】
【発明の実施の形態】次に、本発明の実施形態を図面を
参照して説明する。図１は本発明の第１の実施形態のブ
ロック回路図である。同図において、１はＣＰＵエバチ
ップ、１９は周辺エバチップである。前記ＣＰＵエバチ
ップ１には、ＣＰＵコア２が内蔵され、周辺回路接続バ
ス３が接続される。この周辺回路接続バス３には、アド
レスおよびステータス信号４、データ信号５、制御信号
６、ＣＰＵクロック７が入出力される。また、８はタイ
ミング制御回路であり、前記制御信号６及びＣＰＵクロ
ック７に基づいてＣＰＵエバチップ１の内部の各ブロッ
クへのタイミング信号を生成する。１２は第１パラレル
／シリアル変換回路であり、前記アドレスおよびステー
タス信号４をラッチしシリアルデータに変換し、シフト
アウト信号１５を出力する。また、１３は第２パラレル
／シリアル変換回路であり、前記データ信号５をラッチ
しシリアルデータに変換し、シフトアウト信号１４を出
力する。１６は送受信データセレクタであり、前記第１
及び第２の各パラレル／シリアル変換回路１２，１３か
ら出力されるシリアルデータのいずれかを選択して出力
する。
参照して説明する。図１は本発明の第１の実施形態のブ
ロック回路図である。同図において、１はＣＰＵエバチ
ップ、１９は周辺エバチップである。前記ＣＰＵエバチ
ップ１には、ＣＰＵコア２が内蔵され、周辺回路接続バ
ス３が接続される。この周辺回路接続バス３には、アド
レスおよびステータス信号４、データ信号５、制御信号
６、ＣＰＵクロック７が入出力される。また、８はタイ
ミング制御回路であり、前記制御信号６及びＣＰＵクロ
ック７に基づいてＣＰＵエバチップ１の内部の各ブロッ
クへのタイミング信号を生成する。１２は第１パラレル
／シリアル変換回路であり、前記アドレスおよびステー
タス信号４をラッチしシリアルデータに変換し、シフト
アウト信号１５を出力する。また、１３は第２パラレル
／シリアル変換回路であり、前記データ信号５をラッチ
しシリアルデータに変換し、シフトアウト信号１４を出
力する。１６は送受信データセレクタであり、前記第１
及び第２の各パラレル／シリアル変換回路１２，１３か
ら出力されるシリアルデータのいずれかを選択して出力
する。
【０００８】そして、前記第１及び第２のパラレル／シ
リアル変換回路１２，１３と送受信データセレクタ１６
は前記タイミング制御回路８からの制御信号９，１０と
セレクト信号１１によってタイミング制御される。すな
わち、制御信号９は、アドレスおよびステータス信号用
の第１のパラレル／シリアル変換回路１２に対するアド
レス・ステータスのラッチタイミング信号と、ラッチし
たデータのシフトアウトクロックからなる。制御信号１
０は、データ信号用の第２のパラレル／シリアル変換回
路１３に対するデータ信号のラッチタイミング信号と、
ラッチしたデータのシフトアウトクロックと、方向制御
信号からなる。セレクト信号１１は、セレクタ１６のＡ
入力あるいはＢ入力いずれをＣへ出力するかを制御す
る。
リアル変換回路１２，１３と送受信データセレクタ１６
は前記タイミング制御回路８からの制御信号９，１０と
セレクト信号１１によってタイミング制御される。すな
わち、制御信号９は、アドレスおよびステータス信号用
の第１のパラレル／シリアル変換回路１２に対するアド
レス・ステータスのラッチタイミング信号と、ラッチし
たデータのシフトアウトクロックからなる。制御信号１
０は、データ信号用の第２のパラレル／シリアル変換回
路１３に対するデータ信号のラッチタイミング信号と、
ラッチしたデータのシフトアウトクロックと、方向制御
信号からなる。セレクト信号１１は、セレクタ１６のＡ
入力あるいはＢ入力いずれをＣへ出力するかを制御す
る。
【０００９】また、前記ＣＰＵエバチップ１内には、送
受信クロックの入出力を制御するための方向制御バッフ
ァ３８が設けられており、前記タイミング制御回路８に
おいて生成される送受信クロック１７が入力される。ま
た、前記タイミング制御回路８からは方向制御信号３７
が出力され、前記双方向バッファ３８と前記セレクタ１
６のそれぞれに入力し、後述する送受信クロック３９と
送受信データ１８に対し方向制御を実行する。
受信クロックの入出力を制御するための方向制御バッフ
ァ３８が設けられており、前記タイミング制御回路８に
おいて生成される送受信クロック１７が入力される。ま
た、前記タイミング制御回路８からは方向制御信号３７
が出力され、前記双方向バッファ３８と前記セレクタ１
６のそれぞれに入力し、後述する送受信クロック３９と
送受信データ１８に対し方向制御を実行する。
【００１０】一方、前記周辺エバチップ１９は、双方向
の１本の信号線からなる送受信データ線１８、送受信ク
ロック３９、方向制御信号３７、ＣＰＵクロック７を介
して前記ＣＰＵエバチップ１に接続し、ターゲットとす
るマイクロコンピュータの周辺機能をエミュレーション
する。前記周辺エバチップ１９内には前記送受信データ
線１８につながる送受信データセレクタ２０が設けられ
る。そして、この送受信データセレクタ２０でシリアル
データのデータ信号２２と、シリアルデータのアドレス
・ステータス信号２３がセレクトされる。２４はシリア
ルデータ化されたアドレス・ステータス信号を本来のパ
ラレルデータに再構成する第１のシリアル／パラレル変
換回路である。２５はシリアルデータ化されたデータ信
号を本来のパラレルデータに再構成する第２のシリアル
／パラレル変換回路である。そして、前記送受信セレク
タ２０、第１及び第２の各シリアル／パラレル変換回路
２４，２５にはタイミング制御回路２７からのセレクト
信号２１と、タイミング制御信号３０，２６によって制
御される。特に、タイミング制御信号２６は、第１のシ
リアル／パラレル変換回路２５に対するシフトデータ入
力クロックと、データラッチ信号と、方向制御信号から
なる。タイミング制御信号３０は、第１のシリアル／パ
ラレル変換回路２４に対するシフトデータ入力クロック
と、データラッチ信号からなる。
の１本の信号線からなる送受信データ線１８、送受信ク
ロック３９、方向制御信号３７、ＣＰＵクロック７を介
して前記ＣＰＵエバチップ１に接続し、ターゲットとす
るマイクロコンピュータの周辺機能をエミュレーション
する。前記周辺エバチップ１９内には前記送受信データ
線１８につながる送受信データセレクタ２０が設けられ
る。そして、この送受信データセレクタ２０でシリアル
データのデータ信号２２と、シリアルデータのアドレス
・ステータス信号２３がセレクトされる。２４はシリア
ルデータ化されたアドレス・ステータス信号を本来のパ
ラレルデータに再構成する第１のシリアル／パラレル変
換回路である。２５はシリアルデータ化されたデータ信
号を本来のパラレルデータに再構成する第２のシリアル
／パラレル変換回路である。そして、前記送受信セレク
タ２０、第１及び第２の各シリアル／パラレル変換回路
２４，２５にはタイミング制御回路２７からのセレクト
信号２１と、タイミング制御信号３０，２６によって制
御される。特に、タイミング制御信号２６は、第１のシ
リアル／パラレル変換回路２５に対するシフトデータ入
力クロックと、データラッチ信号と、方向制御信号から
なる。タイミング制御信号３０は、第１のシリアル／パ
ラレル変換回路２４に対するシフトデータ入力クロック
と、データラッチ信号からなる。
【００１１】そして、前記第１及び第２のシリアル／パ
ラレル変換回路２４，２５及びタイミング制御回路２７
はそれぞれシリアルデータからパラレルデータに変換さ
れ再構成されるアドレス・ステータス信号３１及びデー
タ信号２９と、リードストローブとライトストローブか
らなる制御信号２８を、周辺エバチップ１９内で再構成
された周辺回路接続バス３２に対して出力、あるいは入
出力可能に接続されている。前記周辺回路接続用バス３
２には、ｎ個の第１〜第ｎ周辺回路３５，３６がそれぞ
れ接続される。また、前記周辺エバチップ１９内にも双
方向バッファ４０が設けられており、前記ＣＰＵエバチ
ップ１からの方向制御信号３７とタイミング制御回路２
７からのタイミング制御信号４２に基づいて送受信クロ
ック３９の入出力を制御する。
ラレル変換回路２４，２５及びタイミング制御回路２７
はそれぞれシリアルデータからパラレルデータに変換さ
れ再構成されるアドレス・ステータス信号３１及びデー
タ信号２９と、リードストローブとライトストローブか
らなる制御信号２８を、周辺エバチップ１９内で再構成
された周辺回路接続バス３２に対して出力、あるいは入
出力可能に接続されている。前記周辺回路接続用バス３
２には、ｎ個の第１〜第ｎ周辺回路３５，３６がそれぞ
れ接続される。また、前記周辺エバチップ１９内にも双
方向バッファ４０が設けられており、前記ＣＰＵエバチ
ップ１からの方向制御信号３７とタイミング制御回路２
７からのタイミング制御信号４２に基づいて送受信クロ
ック３９の入出力を制御する。
【００１２】以上の構成の第１の実施形態の動作を図２
のタイミングチャートを参照して説明する。なお、図２
において、Ｔ１Ｗ〜Ｔ４Ｗはライトサイクルクロック、
Ｔ１Ｒ〜Ｔ４Ｒはリードサイクルクロックを示してい
る。先ず、ＣＰＵの周辺バスタイミングを簡単に説明す
る。本ＣＰＵでは基本的に４クロックで１つのバスサイ
クルを構成する。ライトサイクルにおいて、アドレス・
ステータス信号２０１はＴ１Ｗの立ち上がりタイミング
に同期し出力される。ライトサイクルにおいて、データ
信号２０２はＴ２Ｗの立ち上がりに同期し出力される。
ライトサイクルにおいて、ライトストローブ２０３はＴ
１Ｗの立ち下がりに同期しＬｏｗになり、Ｔ４Ｗの後の
立ち上がりに同期しＨｉｇｈになる。リードサイクルに
おいて、アドレス・ステータス信号２０１はＴ１Ｒの立
ち上がりタイミングに同期し出力される。リードデータ
のサンプルタイミングはＴ４Ｒの後の立ち上がりであ
る。
のタイミングチャートを参照して説明する。なお、図２
において、Ｔ１Ｗ〜Ｔ４Ｗはライトサイクルクロック、
Ｔ１Ｒ〜Ｔ４Ｒはリードサイクルクロックを示してい
る。先ず、ＣＰＵの周辺バスタイミングを簡単に説明す
る。本ＣＰＵでは基本的に４クロックで１つのバスサイ
クルを構成する。ライトサイクルにおいて、アドレス・
ステータス信号２０１はＴ１Ｗの立ち上がりタイミング
に同期し出力される。ライトサイクルにおいて、データ
信号２０２はＴ２Ｗの立ち上がりに同期し出力される。
ライトサイクルにおいて、ライトストローブ２０３はＴ
１Ｗの立ち下がりに同期しＬｏｗになり、Ｔ４Ｗの後の
立ち上がりに同期しＨｉｇｈになる。リードサイクルに
おいて、アドレス・ステータス信号２０１はＴ１Ｒの立
ち上がりタイミングに同期し出力される。リードデータ
のサンプルタイミングはＴ４Ｒの後の立ち上がりであ
る。
【００１３】次に、データ転送の説明を行う。ライトサ
イクルにおいては、データ転送の方向はＣＰＵエバチッ
プ１から周辺エバチップ１９への１方向のみであり、ア
ドレス・ステータス信号４とデータ信号５は時分割で出
力する必要があるため、最初にアドレス・ステータス信
号をラッチしてシリアル転送し、次にデータ信号をラッ
チしシリアル転送する。転送先の周辺エバチップ１９の
内部においても、最初にアドレス・ステータス信号情報
を含むシリアル信号をパラレルデータに変換してアドレ
スバスを先に再構成し、各周辺回路３５，３６内のアド
レスデコーダに入力させる。次にデータ信号情報が含ま
れるシリアルデータを再構成し、第１〜第ｎ周辺回路３
５，３６の目的の資源に対しライトするという手順で行
う。
イクルにおいては、データ転送の方向はＣＰＵエバチッ
プ１から周辺エバチップ１９への１方向のみであり、ア
ドレス・ステータス信号４とデータ信号５は時分割で出
力する必要があるため、最初にアドレス・ステータス信
号をラッチしてシリアル転送し、次にデータ信号をラッ
チしシリアル転送する。転送先の周辺エバチップ１９の
内部においても、最初にアドレス・ステータス信号情報
を含むシリアル信号をパラレルデータに変換してアドレ
スバスを先に再構成し、各周辺回路３５，３６内のアド
レスデコーダに入力させる。次にデータ信号情報が含ま
れるシリアルデータを再構成し、第１〜第ｎ周辺回路３
５，３６の目的の資源に対しライトするという手順で行
う。
【００１４】前記ライトサイクルにおいて、通信バッフ
ァ方向制御信号３７（図２の２０８）は図２のＴ２Ｗの
立ち上がりのタイミングでＬｏｗとなり双方向バッファ
３８，４０によりＣＰＵエバチップ１から周辺エバチッ
プ１９への送信モードとなる。また、ライトサイクルの
データ送信が終了したならばＴ４Ｗの後の立ち上がりで
Ｈｉｇｈとなり、双方向バッァ３８，４０を切り替え
る。アドレス・ステータス信号４（図２の２０１）は、
Ｔ２Ｗの立ち上がりで第１のパラレル／シリアル変換回
路１２にラッチされる。ラッチされたパラレル信号は制
御信号９のシフトアウト信号によりシリアルデータ１５
（図２の通信データ２０７）のＴ２Ｗのタイミングで変
換される。前記シリアルデータ１５はセレクタ１６、送
受信データ信号１８、周辺エバチップ１９側のセレクタ
２０を経由して第１のシリアル／パラレル変換回路２４
に対し順にラッチされ、Ｔ３Ｗのタイミングでアドレス
・ステータス信号３１に再構成される。
ァ方向制御信号３７（図２の２０８）は図２のＴ２Ｗの
立ち上がりのタイミングでＬｏｗとなり双方向バッファ
３８，４０によりＣＰＵエバチップ１から周辺エバチッ
プ１９への送信モードとなる。また、ライトサイクルの
データ送信が終了したならばＴ４Ｗの後の立ち上がりで
Ｈｉｇｈとなり、双方向バッァ３８，４０を切り替え
る。アドレス・ステータス信号４（図２の２０１）は、
Ｔ２Ｗの立ち上がりで第１のパラレル／シリアル変換回
路１２にラッチされる。ラッチされたパラレル信号は制
御信号９のシフトアウト信号によりシリアルデータ１５
（図２の通信データ２０７）のＴ２Ｗのタイミングで変
換される。前記シリアルデータ１５はセレクタ１６、送
受信データ信号１８、周辺エバチップ１９側のセレクタ
２０を経由して第１のシリアル／パラレル変換回路２４
に対し順にラッチされ、Ｔ３Ｗのタイミングでアドレス
・ステータス信号３１に再構成される。
【００１５】同様に、データ信号５（図２の２０２）
は、Ｔ３Ｗの立ち上がりで第２のパラレル／シリアル変
換回路１３にラッチされる。ラッチされたパラレル信号
は制御信号１０のシフトアウト信号によりシリアルデー
タ１４（図２の通信データ２０７）のＴ３Ｗのタイミン
グで変換される。このときセレクタ１６のデータパスは
Ｂ→Ｃの方向にきりかわっている。前記シリアルデータ
１４はセレクタ１６、送受信データ信号１８、周辺エバ
チップ１９側のセレクタ２０を経由して第２シリアル／
パラレル変換回路２５に対し順にラッチされ、Ｔ４Ｗの
立ち上がりのタイミングでデータ信号２９に再構成さ
れ、周辺エバチップ１９側の周辺回路接続バス３２から
第１〜第ｎ周辺回路３５，３６へ入力され、ライトスト
ローブ２０３の立ち上がりタイミングすなわちＴ４Ｗの
後の立ち上がりでライトされる。
は、Ｔ３Ｗの立ち上がりで第２のパラレル／シリアル変
換回路１３にラッチされる。ラッチされたパラレル信号
は制御信号１０のシフトアウト信号によりシリアルデー
タ１４（図２の通信データ２０７）のＴ３Ｗのタイミン
グで変換される。このときセレクタ１６のデータパスは
Ｂ→Ｃの方向にきりかわっている。前記シリアルデータ
１４はセレクタ１６、送受信データ信号１８、周辺エバ
チップ１９側のセレクタ２０を経由して第２シリアル／
パラレル変換回路２５に対し順にラッチされ、Ｔ４Ｗの
立ち上がりのタイミングでデータ信号２９に再構成さ
れ、周辺エバチップ１９側の周辺回路接続バス３２から
第１〜第ｎ周辺回路３５，３６へ入力され、ライトスト
ローブ２０３の立ち上がりタイミングすなわちＴ４Ｗの
後の立ち上がりでライトされる。
【００１６】一方、リードサイクルにおいては、データ
転送の方向がアドレス・ステータス信号とデータ信号と
で異なる。最初にアドレス・ステータス情報をＣＰＵエ
バチップ１から周辺エバチップ１９に転送し、周辺エバ
チップ内部の資源からリードしたデータをシリアルデー
タに変換し、次に周辺エバチップからＣＰＵエバチップ
へのデータ転送を行う。リードサイクルの場合には、最
終的にＣＰＵエバチップ１側でリードデータをラッチす
るタイミングまでにすべてのシーケンスを完了する必要
がある。
転送の方向がアドレス・ステータス信号とデータ信号と
で異なる。最初にアドレス・ステータス情報をＣＰＵエ
バチップ１から周辺エバチップ１９に転送し、周辺エバ
チップ内部の資源からリードしたデータをシリアルデー
タに変換し、次に周辺エバチップからＣＰＵエバチップ
へのデータ転送を行う。リードサイクルの場合には、最
終的にＣＰＵエバチップ１側でリードデータをラッチす
るタイミングまでにすべてのシーケンスを完了する必要
がある。
【００１７】リードサイクルにおいて、通信バッファ方
向制御信号３７は図２のＴ２Ｒの期間中Ｌｏｗとなり双
方向バッファ３８，４０によりＣＰＵエバチップ１から
周辺エバチップ１９への送信モードとなりそれ以外の期
間中はＨｉｇｈとなり切り替わる。アドレス・ステータ
ス信号４（図２の２０１）は、Ｔ２Ｒの立ち上がりで第
１パラレル／シリアル変換回路１２にラッチされる。ラ
ッチされたパラレル信号は制御信号９のシフトアウト信
号によりシリアルデータ１５（図２の通信データ２０
７）のＴ２Ｒのタイミングで変換される。前記シリアル
データ１５はセレクタ１６、送受信データ信号１８、周
辺エバチップ１９側のセレクタ２０を経由して第１シリ
アル／パラレル変換回路２４に対し順にラッチされ、Ｔ
３Ｗのタイミングでアドレス・ステータス信号３１に再
構成される。前記アドレス・ステータス信号３１は第１
〜第ｎ周辺回路３５，３６のアドレスデコーダに入力さ
れ該当のアドレスからデータ２９が読み出される。
向制御信号３７は図２のＴ２Ｒの期間中Ｌｏｗとなり双
方向バッファ３８，４０によりＣＰＵエバチップ１から
周辺エバチップ１９への送信モードとなりそれ以外の期
間中はＨｉｇｈとなり切り替わる。アドレス・ステータ
ス信号４（図２の２０１）は、Ｔ２Ｒの立ち上がりで第
１パラレル／シリアル変換回路１２にラッチされる。ラ
ッチされたパラレル信号は制御信号９のシフトアウト信
号によりシリアルデータ１５（図２の通信データ２０
７）のＴ２Ｒのタイミングで変換される。前記シリアル
データ１５はセレクタ１６、送受信データ信号１８、周
辺エバチップ１９側のセレクタ２０を経由して第１シリ
アル／パラレル変換回路２４に対し順にラッチされ、Ｔ
３Ｗのタイミングでアドレス・ステータス信号３１に再
構成される。前記アドレス・ステータス信号３１は第１
〜第ｎ周辺回路３５，３６のアドレスデコーダに入力さ
れ該当のアドレスからデータ２９が読み出される。
【００１８】次に、方向制御信号３７はＨｉｇｈとなり
データ転送の方向は周辺エバチップ１９からＣＰＵエバ
チップ１の方向に切り替わる。読み出されたデータ信号
２９はＴ３Ｒのあるタイミングで第２パラレル／シリア
ル変換回路２５にラッチされ、制御信号２６のシリアル
データ出力タイミング信号により順次シリアル転送され
る。シリアルデータ２２はセレクタ２０と、送受信デー
タ１８とＣＰＵエバチップ側セレクタ１６を経由して第
２パラレル／シリアル変換回路１３に送受信クロック３
９のタイミングで順次ラッチされ、Ｔ４Ｒのあるタイミ
ングで再構成される。そしてＴ４Ｒの後の立ち上がりで
ＣＰＵエバチップ１にラッチされリードサイクルが終了
する。
データ転送の方向は周辺エバチップ１９からＣＰＵエバ
チップ１の方向に切り替わる。読み出されたデータ信号
２９はＴ３Ｒのあるタイミングで第２パラレル／シリア
ル変換回路２５にラッチされ、制御信号２６のシリアル
データ出力タイミング信号により順次シリアル転送され
る。シリアルデータ２２はセレクタ２０と、送受信デー
タ１８とＣＰＵエバチップ側セレクタ１６を経由して第
２パラレル／シリアル変換回路１３に送受信クロック３
９のタイミングで順次ラッチされ、Ｔ４Ｒのあるタイミ
ングで再構成される。そしてＴ４Ｒの後の立ち上がりで
ＣＰＵエバチップ１にラッチされリードサイクルが終了
する。
【００１９】以上のライト、リードの各サイクルによっ
て周辺エバチップ１９のエミュレーションが実現でき
る。そして、この際にＣＰＵエバチップ１と周辺エバチ
ップ１９その間で信号を送受するインターフェースを実
現するためには、シリアルデータを送受信する１本の送
受点データ線１８と、その他の送受信クロック３９、方
向制御信号３７をそれぞれ伝送するための信号線が必要
とされるのみであり、トータルの接続線を数本程度に削
減できる。これにより、ユーザが最終的に使用するマイ
コンとしての周辺エバチップにおいて、インサーキット
エミュレータ専用に用意しなければならない専用端子を
大幅に削減することが可能になり、周辺エバチップにお
けるユーザが自由に使える端子への圧迫を少なくでき、
少ないピン数のマイコンを実現することが可能となる。
また、前記実施形態で説明したように最高の速度を維持
したまま転送が可能であればリアルタイム性をも損なう
事無く実現することが可能となる。
て周辺エバチップ１９のエミュレーションが実現でき
る。そして、この際にＣＰＵエバチップ１と周辺エバチ
ップ１９その間で信号を送受するインターフェースを実
現するためには、シリアルデータを送受信する１本の送
受点データ線１８と、その他の送受信クロック３９、方
向制御信号３７をそれぞれ伝送するための信号線が必要
とされるのみであり、トータルの接続線を数本程度に削
減できる。これにより、ユーザが最終的に使用するマイ
コンとしての周辺エバチップにおいて、インサーキット
エミュレータ専用に用意しなければならない専用端子を
大幅に削減することが可能になり、周辺エバチップにお
けるユーザが自由に使える端子への圧迫を少なくでき、
少ないピン数のマイコンを実現することが可能となる。
また、前記実施形態で説明したように最高の速度を維持
したまま転送が可能であればリアルタイム性をも損なう
事無く実現することが可能となる。
【００２０】図３は本発明の第２の実施形態のブロック
回路図である。図３において、前記第１の実施形態と同
一部分には同一符号を付してある。この第２の実施形態
では、周辺エバチップ１９の周辺回路接続バス３２から
ＣＰＵエバチップ１の周辺回路接続バス３に向けてウェ
イト信号４１を出力可能な構成としている点が第１の実
施形態とは相違している。このウェイト信号４１を備え
ることにより、第１の実施形態では、前記したパラレル
／シリアル変換した上でシリアル転送を行っているた
め、ＣＰＵコア２の動作周波数によっては非常に高速な
シリアル転送を余儀なくされ、実現が技術的に困難な場
合がある。そのため、この第２の実施形態では、周辺エ
バチップ１９側での周辺回路接続バス３２でのデータの
転送状況に応じて必要なウェイト信号４１をＣＰＵエバ
チップ１側に出力し、このウェイト信号４１によりシリ
アル転送に割り当てることができる時間を引き伸ばすこ
とにより、ＣＰＵコア２の動作周波数が高い場合でもシ
リアル転送に必要とされる速度を抑制することが可能と
なる。
回路図である。図３において、前記第１の実施形態と同
一部分には同一符号を付してある。この第２の実施形態
では、周辺エバチップ１９の周辺回路接続バス３２から
ＣＰＵエバチップ１の周辺回路接続バス３に向けてウェ
イト信号４１を出力可能な構成としている点が第１の実
施形態とは相違している。このウェイト信号４１を備え
ることにより、第１の実施形態では、前記したパラレル
／シリアル変換した上でシリアル転送を行っているた
め、ＣＰＵコア２の動作周波数によっては非常に高速な
シリアル転送を余儀なくされ、実現が技術的に困難な場
合がある。そのため、この第２の実施形態では、周辺エ
バチップ１９側での周辺回路接続バス３２でのデータの
転送状況に応じて必要なウェイト信号４１をＣＰＵエバ
チップ１側に出力し、このウェイト信号４１によりシリ
アル転送に割り当てることができる時間を引き伸ばすこ
とにより、ＣＰＵコア２の動作周波数が高い場合でもシ
リアル転送に必要とされる速度を抑制することが可能と
なる。
【００２１】なお、本発明に近い技術として、例えば特
開平８−２２１２９３号公報に記載のエミュレータ技術
があるが、この技術はポッド部とエミュレータ部という
２つの物理的モジュール間でのインターフェースでの信
号線を低減することを目的とする技術であり、本発明の
ように、ＣＰＵエバチップと周辺エバチップという構成
で実現するインサーキットエミュレータにおける２つの
ＩＣ間のインターフェースでの信号線を低減するものと
は技術の前提及び分野において明らかに異なるものであ
り、前記公報に記載の技術から本発明が示唆されること
はない。
開平８−２２１２９３号公報に記載のエミュレータ技術
があるが、この技術はポッド部とエミュレータ部という
２つの物理的モジュール間でのインターフェースでの信
号線を低減することを目的とする技術であり、本発明の
ように、ＣＰＵエバチップと周辺エバチップという構成
で実現するインサーキットエミュレータにおける２つの
ＩＣ間のインターフェースでの信号線を低減するものと
は技術の前提及び分野において明らかに異なるものであ
り、前記公報に記載の技術から本発明が示唆されること
はない。
【００２２】
【発明の効果】以上説明したように本発明は、ＣＰＵエ
バチップと本チップとしての周辺エバチップのインター
フェース信号端子をシリアル信号線で接続するととも
に、ＣＰＵエバチップと周辺エバチップには、それぞれ
シリアル信号線に対してシリアル信号を入出力するため
に異なる信号に対応した複数のパラレル／シリアル変換
回路が設けられ、複数のパラレル／シリアル変換回路に
対して入出力するシリアル信号をセレクタにより選択す
る構成としているので、両者のインタフェースを高速シ
リアルデータ通信にて行うことによりインタフェース信
号端子を削減することで、本チップ仕様におけるインサ
ーキットエミュレータ専用信号端子への圧迫を軽減し、
自由に使用する端子数を増加したマイクロコンピュータ
が得られる。
バチップと本チップとしての周辺エバチップのインター
フェース信号端子をシリアル信号線で接続するととも
に、ＣＰＵエバチップと周辺エバチップには、それぞれ
シリアル信号線に対してシリアル信号を入出力するため
に異なる信号に対応した複数のパラレル／シリアル変換
回路が設けられ、複数のパラレル／シリアル変換回路に
対して入出力するシリアル信号をセレクタにより選択す
る構成としているので、両者のインタフェースを高速シ
リアルデータ通信にて行うことによりインタフェース信
号端子を削減することで、本チップ仕様におけるインサ
ーキットエミュレータ専用信号端子への圧迫を軽減し、
自由に使用する端子数を増加したマイクロコンピュータ
が得られる。
【図１】本発明の第１の実施形態のブロック回路図であ
る。
る。
【図２】第１の実施形態の動作を説明するためのタイミ
ングチャートである。
ングチャートである。
【図３】本発明の第２の実施形態のブロック回路図であ
る。
る。
【図４】従来構成を説明するためのブロック回路図であ
る。
る。
１ ＣＰＵエバチップ ２ ＣＰＵコア ３ 周辺回路接続バス ４ アドレス・ステータス信号 ５ データ信号 ６ 制御信号 ７ ＣＰＵクロック ８ タイミング制御回路 １２ 第１のパラレル／シリアル変換回路 １３ 第２のパラレル／シリアル変換回路 １６ セレクタ １８ 送受信データ ２０ セレクタ ２４ 第１のシリアル／パラレル変換回路 ２５ 第２のシリアル／パラレル変換回路 ２７ タイミング制御か回路 ３２ 周辺回路接続バス ３５ 周辺回路１ ３６ 周辺回路ｎ ３８ 双方向バッファ ４０ 双方向バッファ ２０９ ＣＰＵエバチップ側アドレス・ステータス信号 ２１０ ＣＰＵエバチップ側データ信号 ２１１ ＣＰＵエバチップ側ライトストローブ ２１２ ＣＰＵエバチップ側リードストローブ ２１３ 周辺エバチップ側アドレス・ステータス信号 ２１４ 周辺エバチップ側データ信号 ２１５ 通信データおよび通信クロック ２１６ 通信バッファの方向制御信号
フロントページの続き (58)調査した分野(Int.Cl.7，ＤＢ名) G06F 11/22 - 11/277 G06F 15/78 G06F 1/12
Claims (4)
- 【請求項１】 インサーキットエミュレータを構成する
ＣＰＵエバチップと、本チップとしての周辺エバチップ
を備え、前記ＣＰＵエバチップと前記周辺エバチップの
各インターフェース信号端子をシリアル信号線で接続し
ており、前記ＣＰＵエバチップと前記周辺エバチップに
は、それぞれ前記シリアル信号線に対してシリアル信号
を入出力するためのパラレル／シリアル変換回路が設け
られ、前記パラレル／シリアル変換回路はそれぞれ異な
る複数の信号に対応して複数設けられ、かつ前記複数の
パラレル／シリアル変換回路に対して前記シリアル信号
線に対して入出力するシリアル信号を選択するためのセ
レクタが設けられていることを特徴とするマイクロコン
ピュータ。 - 【請求項２】 前記ＣＰＵエバチップと前記周辺エバチ
ップには、それぞれ前記パラレル／シリアル変換回路及
びセレクタをタイミング動作するための制御信号を生成
するタイミング制御回路が設けられ、前記各タイミング
制御回路は前記ＣＰＵエバチップ側で生成されるクロッ
クに基づいて同期動作される請求項１に記載のマイクロ
コンピュータ。 - 【請求項３】 前記ＣＰＵエバチップと前記周辺エバチ
ップには、それぞれ両者間での信号の送受方向を制御す
るための双方向バッファが設けられ、前記ＣＰＵエバチ
ップで生成される双方向制御信号に基づいて制御される
請求項２に記載のマイクロコンピュータ。 - 【請求項４】 前記ＣＰＵエバチップと前記周辺エバチ
ップとの間には、前記周辺エバチップから前記ＣＰＵエ
バチップに向けてシリアル信号の転送を抑止するための
ウェイト信号を送出可能に構成した請求項１ないし３の
いずれかに記載のマイクロコンピュータ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP30364698A JP3206567B2 (ja) | 1998-10-26 | 1998-10-26 | マイクロコンピュータ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP30364698A JP3206567B2 (ja) | 1998-10-26 | 1998-10-26 | マイクロコンピュータ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2000132419A JP2000132419A (ja) | 2000-05-12 |
| JP3206567B2 true JP3206567B2 (ja) | 2001-09-10 |
Family
ID=17923517
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP30364698A Expired - Fee Related JP3206567B2 (ja) | 1998-10-26 | 1998-10-26 | マイクロコンピュータ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3206567B2 (ja) |
Families Citing this family (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2002214308A (ja) * | 2001-01-12 | 2002-07-31 | Sony Corp | マイクロコンピュータ及びこれを搭載する電子機器 |
| JP4232621B2 (ja) | 2003-12-08 | 2009-03-04 | 株式会社デンソー | 半導体集積回路装置 |
| JP2005284848A (ja) * | 2004-03-30 | 2005-10-13 | Denso Corp | エミュレーション装置 |
| CN102024072B (zh) * | 2009-09-16 | 2013-08-21 | 鸿富锦精密工业（深圳）有限公司 | 高速串行信号撷取***及方法 |
-
1998
- 1998-10-26 JP JP30364698A patent/JP3206567B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JP2000132419A (ja) | 2000-05-12 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |