JP3206567B2 - マイクロコンピュータ - Google Patents
マイクロコンピュータInfo
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Description
【0001】
【発明の属する技術分野】本発明はマイクロコンピュー
タの周辺エミュレーションが可能なマイクロコンピュー
タに関し、特にCPUエバチップと周辺エバチップで実
現するインサーキットエミュレータに関する。
タの周辺エミュレーションが可能なマイクロコンピュー
タに関し、特にCPUエバチップと周辺エバチップで実
現するインサーキットエミュレータに関する。
【0002】
【従来の技術】従来、マイクロコンピュータの周辺エミ
ュレーションの為に、CPUエバチップから内部バスを
端子に出力し本チップの周辺機能ブロックに接続しエミ
ュレーションしていた。図4は従来のエミュレータの一
例を示すブロック回路図である。同図において、CPU
エバチップ50にはCPUコア51とその他の回路52
が設けられている。また、ユーザが最終的に使用するマ
イコンとしての周辺エバチップ53にはCPUコア5
4、周辺機能55、及びセレクタ56が設けられてい
る。そして、前記CPUエバチップ50と周辺エバチッ
プ53は、複数本の周辺回路接続バスアドレス信号5
7、周辺回路接続バスデータ信号58、周辺回路接続バ
ス制御信号59で相互に接続され、相互に信号が入出力
されるように構成されている。
ュレーションの為に、CPUエバチップから内部バスを
端子に出力し本チップの周辺機能ブロックに接続しエミ
ュレーションしていた。図4は従来のエミュレータの一
例を示すブロック回路図である。同図において、CPU
エバチップ50にはCPUコア51とその他の回路52
が設けられている。また、ユーザが最終的に使用するマ
イコンとしての周辺エバチップ53にはCPUコア5
4、周辺機能55、及びセレクタ56が設けられてい
る。そして、前記CPUエバチップ50と周辺エバチッ
プ53は、複数本の周辺回路接続バスアドレス信号5
7、周辺回路接続バスデータ信号58、周辺回路接続バ
ス制御信号59で相互に接続され、相互に信号が入出力
されるように構成されている。
【0003】
【発明が解決しようとする課題】このように従来の構成
では、周辺エバチップ53における周辺機能および端子
のエミュレーションを行うが、CPUエバチップ50と
インタフェースするための信号に多くの端子が必要とな
る。図4の例では、アドレス信号57、データ信号5
8、制御信号59のそれぞれの端子が必要であり、特に
アドレス信号57、データ信号58では複数ビットの端
子が必要とされる。このため、周辺エバチップ53には
この種のインターフェース信号を専用端子としてもつ必
要があり、これらの専用端子によってユーザが自由に使
用できる端子が少なくなるという問題点があった。とく
に周辺エバチップを本チップ仕様とした端子数が比較的
少ないマイクロコンピュータや、インタフェースの信号
数が多いマイクロコンピュータにとってはこのような問
題は深刻なものとなる。
では、周辺エバチップ53における周辺機能および端子
のエミュレーションを行うが、CPUエバチップ50と
インタフェースするための信号に多くの端子が必要とな
る。図4の例では、アドレス信号57、データ信号5
8、制御信号59のそれぞれの端子が必要であり、特に
アドレス信号57、データ信号58では複数ビットの端
子が必要とされる。このため、周辺エバチップ53には
この種のインターフェース信号を専用端子としてもつ必
要があり、これらの専用端子によってユーザが自由に使
用できる端子が少なくなるという問題点があった。とく
に周辺エバチップを本チップ仕様とした端子数が比較的
少ないマイクロコンピュータや、インタフェースの信号
数が多いマイクロコンピュータにとってはこのような問
題は深刻なものとなる。
【0004】本発明はインターフェース信号としての専
用端子を低減し、ユーザが自由に使用できる端子数を増
やすことが可能なマイクロコンピュータを提供すること
にある。
用端子を低減し、ユーザが自由に使用できる端子数を増
やすことが可能なマイクロコンピュータを提供すること
にある。
【0005】
【課題を解決するための手段】本発明は、インサーキッ
トエミュレータを構成するCPUエバチップと、本チッ
プとしての周辺エバチップを備え、前記CPUエバチッ
プと前記周辺エバチップのインターフェース信号端子を
シリアル信号線で接続し、前記CPUエバチップと前記
周辺エバチップには、それぞれ前記シリアル信号線に対
してシリアル信号を入出力するためのパラレル/シリア
ル変換回路が設けられ、さらに、前記CPUエバチップ
と前記周辺エバチップには、それぞれ前記パラレル/シ
リアル変換回路が異なる複数の信号に対応して複数設け
られ、かつ前記複数のパラレル/シリアル変換回路に対
して入出力するシリアル信号を選択するためのセレクタ
が設けられる。また、前記CPUエバチップと前記周辺
エバチップには、それぞれ前記パラレル/シリアル変換
回路及びセレクタをタイミング動作するための制御信号
を生成するタイミング制御回路が設けられ、前記各タイ
ミング制御回路は前記CPUエバチップ側で生成される
クロックに基づいて同期動作される。また、前記CPU
エバチップと前記周辺エバチップには、それぞれ両者間
での信号の送受方向を制御するための双方向バッファが
設けられ、前記CPUエバチップで生成される双方向制
御信号に基づいて制御される。なお、前記CPUエバチ
ップと前記周辺エバチップとの間には、前記周辺エバチ
ップから前記CPUエバチップに向けてシリアル信号の
転送を抑止するためのウェイト信号を送出可能に構成す
ることが好ましい。
トエミュレータを構成するCPUエバチップと、本チッ
プとしての周辺エバチップを備え、前記CPUエバチッ
プと前記周辺エバチップのインターフェース信号端子を
シリアル信号線で接続し、前記CPUエバチップと前記
周辺エバチップには、それぞれ前記シリアル信号線に対
してシリアル信号を入出力するためのパラレル/シリア
ル変換回路が設けられ、さらに、前記CPUエバチップ
と前記周辺エバチップには、それぞれ前記パラレル/シ
リアル変換回路が異なる複数の信号に対応して複数設け
られ、かつ前記複数のパラレル/シリアル変換回路に対
して入出力するシリアル信号を選択するためのセレクタ
が設けられる。また、前記CPUエバチップと前記周辺
エバチップには、それぞれ前記パラレル/シリアル変換
回路及びセレクタをタイミング動作するための制御信号
を生成するタイミング制御回路が設けられ、前記各タイ
ミング制御回路は前記CPUエバチップ側で生成される
クロックに基づいて同期動作される。また、前記CPU
エバチップと前記周辺エバチップには、それぞれ両者間
での信号の送受方向を制御するための双方向バッファが
設けられ、前記CPUエバチップで生成される双方向制
御信号に基づいて制御される。なお、前記CPUエバチ
ップと前記周辺エバチップとの間には、前記周辺エバチ
ップから前記CPUエバチップに向けてシリアル信号の
転送を抑止するためのウェイト信号を送出可能に構成す
ることが好ましい。
【0006】インサーキットエミュレータを構成するC
PUエバチップと、本チップとしての周辺エバチップの
両者のインタフェースを高速シリアルデータ通信にて行
うことによりインタフェース信号端子を削減すること
で、本チップ仕様におけるインサーキットエミュレータ
専用信号端子への圧迫を軽減し、自由に使用する端子数
を増加したマイクロコンピュータが得られる。
PUエバチップと、本チップとしての周辺エバチップの
両者のインタフェースを高速シリアルデータ通信にて行
うことによりインタフェース信号端子を削減すること
で、本チップ仕様におけるインサーキットエミュレータ
専用信号端子への圧迫を軽減し、自由に使用する端子数
を増加したマイクロコンピュータが得られる。
【0007】
【発明の実施の形態】次に、本発明の実施形態を図面を
参照して説明する。図1は本発明の第1の実施形態のブ
ロック回路図である。同図において、1はCPUエバチ
ップ、19は周辺エバチップである。前記CPUエバチ
ップ1には、CPUコア2が内蔵され、周辺回路接続バ
ス3が接続される。この周辺回路接続バス3には、アド
レスおよびステータス信号4、データ信号5、制御信号
6、CPUクロック7が入出力される。また、8はタイ
ミング制御回路であり、前記制御信号6及びCPUクロ
ック7に基づいてCPUエバチップ1の内部の各ブロッ
クへのタイミング信号を生成する。12は第1パラレル
/シリアル変換回路であり、前記アドレスおよびステー
タス信号4をラッチしシリアルデータに変換し、シフト
アウト信号15を出力する。また、13は第2パラレル
/シリアル変換回路であり、前記データ信号5をラッチ
しシリアルデータに変換し、シフトアウト信号14を出
力する。16は送受信データセレクタであり、前記第1
及び第2の各パラレル/シリアル変換回路12,13か
ら出力されるシリアルデータのいずれかを選択して出力
する。
参照して説明する。図1は本発明の第1の実施形態のブ
ロック回路図である。同図において、1はCPUエバチ
ップ、19は周辺エバチップである。前記CPUエバチ
ップ1には、CPUコア2が内蔵され、周辺回路接続バ
ス3が接続される。この周辺回路接続バス3には、アド
レスおよびステータス信号4、データ信号5、制御信号
6、CPUクロック7が入出力される。また、8はタイ
ミング制御回路であり、前記制御信号6及びCPUクロ
ック7に基づいてCPUエバチップ1の内部の各ブロッ
クへのタイミング信号を生成する。12は第1パラレル
/シリアル変換回路であり、前記アドレスおよびステー
タス信号4をラッチしシリアルデータに変換し、シフト
アウト信号15を出力する。また、13は第2パラレル
/シリアル変換回路であり、前記データ信号5をラッチ
しシリアルデータに変換し、シフトアウト信号14を出
力する。16は送受信データセレクタであり、前記第1
及び第2の各パラレル/シリアル変換回路12,13か
ら出力されるシリアルデータのいずれかを選択して出力
する。
【0008】そして、前記第1及び第2のパラレル/シ
リアル変換回路12,13と送受信データセレクタ16
は前記タイミング制御回路8からの制御信号9,10と
セレクト信号11によってタイミング制御される。すな
わち、制御信号9は、アドレスおよびステータス信号用
の第1のパラレル/シリアル変換回路12に対するアド
レス・ステータスのラッチタイミング信号と、ラッチし
たデータのシフトアウトクロックからなる。制御信号1
0は、データ信号用の第2のパラレル/シリアル変換回
路13に対するデータ信号のラッチタイミング信号と、
ラッチしたデータのシフトアウトクロックと、方向制御
信号からなる。セレクト信号11は、セレクタ16のA
入力あるいはB入力いずれをCへ出力するかを制御す
る。
リアル変換回路12,13と送受信データセレクタ16
は前記タイミング制御回路8からの制御信号9,10と
セレクト信号11によってタイミング制御される。すな
わち、制御信号9は、アドレスおよびステータス信号用
の第1のパラレル/シリアル変換回路12に対するアド
レス・ステータスのラッチタイミング信号と、ラッチし
たデータのシフトアウトクロックからなる。制御信号1
0は、データ信号用の第2のパラレル/シリアル変換回
路13に対するデータ信号のラッチタイミング信号と、
ラッチしたデータのシフトアウトクロックと、方向制御
信号からなる。セレクト信号11は、セレクタ16のA
入力あるいはB入力いずれをCへ出力するかを制御す
る。
【0009】また、前記CPUエバチップ1内には、送
受信クロックの入出力を制御するための方向制御バッフ
ァ38が設けられており、前記タイミング制御回路8に
おいて生成される送受信クロック17が入力される。ま
た、前記タイミング制御回路8からは方向制御信号37
が出力され、前記双方向バッファ38と前記セレクタ1
6のそれぞれに入力し、後述する送受信クロック39と
送受信データ18に対し方向制御を実行する。
受信クロックの入出力を制御するための方向制御バッフ
ァ38が設けられており、前記タイミング制御回路8に
おいて生成される送受信クロック17が入力される。ま
た、前記タイミング制御回路8からは方向制御信号37
が出力され、前記双方向バッファ38と前記セレクタ1
6のそれぞれに入力し、後述する送受信クロック39と
送受信データ18に対し方向制御を実行する。
【0010】一方、前記周辺エバチップ19は、双方向
の1本の信号線からなる送受信データ線18、送受信ク
ロック39、方向制御信号37、CPUクロック7を介
して前記CPUエバチップ1に接続し、ターゲットとす
るマイクロコンピュータの周辺機能をエミュレーション
する。前記周辺エバチップ19内には前記送受信データ
線18につながる送受信データセレクタ20が設けられ
る。そして、この送受信データセレクタ20でシリアル
データのデータ信号22と、シリアルデータのアドレス
・ステータス信号23がセレクトされる。24はシリア
ルデータ化されたアドレス・ステータス信号を本来のパ
ラレルデータに再構成する第1のシリアル/パラレル変
換回路である。25はシリアルデータ化されたデータ信
号を本来のパラレルデータに再構成する第2のシリアル
/パラレル変換回路である。そして、前記送受信セレク
タ20、第1及び第2の各シリアル/パラレル変換回路
24,25にはタイミング制御回路27からのセレクト
信号21と、タイミング制御信号30,26によって制
御される。特に、タイミング制御信号26は、第1のシ
リアル/パラレル変換回路25に対するシフトデータ入
力クロックと、データラッチ信号と、方向制御信号から
なる。タイミング制御信号30は、第1のシリアル/パ
ラレル変換回路24に対するシフトデータ入力クロック
と、データラッチ信号からなる。
の1本の信号線からなる送受信データ線18、送受信ク
ロック39、方向制御信号37、CPUクロック7を介
して前記CPUエバチップ1に接続し、ターゲットとす
るマイクロコンピュータの周辺機能をエミュレーション
する。前記周辺エバチップ19内には前記送受信データ
線18につながる送受信データセレクタ20が設けられ
る。そして、この送受信データセレクタ20でシリアル
データのデータ信号22と、シリアルデータのアドレス
・ステータス信号23がセレクトされる。24はシリア
ルデータ化されたアドレス・ステータス信号を本来のパ
ラレルデータに再構成する第1のシリアル/パラレル変
換回路である。25はシリアルデータ化されたデータ信
号を本来のパラレルデータに再構成する第2のシリアル
/パラレル変換回路である。そして、前記送受信セレク
タ20、第1及び第2の各シリアル/パラレル変換回路
24,25にはタイミング制御回路27からのセレクト
信号21と、タイミング制御信号30,26によって制
御される。特に、タイミング制御信号26は、第1のシ
リアル/パラレル変換回路25に対するシフトデータ入
力クロックと、データラッチ信号と、方向制御信号から
なる。タイミング制御信号30は、第1のシリアル/パ
ラレル変換回路24に対するシフトデータ入力クロック
と、データラッチ信号からなる。
【0011】そして、前記第1及び第2のシリアル/パ
ラレル変換回路24,25及びタイミング制御回路27
はそれぞれシリアルデータからパラレルデータに変換さ
れ再構成されるアドレス・ステータス信号31及びデー
タ信号29と、リードストローブとライトストローブか
らなる制御信号28を、周辺エバチップ19内で再構成
された周辺回路接続バス32に対して出力、あるいは入
出力可能に接続されている。前記周辺回路接続用バス3
2には、n個の第1〜第n周辺回路35,36がそれぞ
れ接続される。また、前記周辺エバチップ19内にも双
方向バッファ40が設けられており、前記CPUエバチ
ップ1からの方向制御信号37とタイミング制御回路2
7からのタイミング制御信号42に基づいて送受信クロ
ック39の入出力を制御する。
ラレル変換回路24,25及びタイミング制御回路27
はそれぞれシリアルデータからパラレルデータに変換さ
れ再構成されるアドレス・ステータス信号31及びデー
タ信号29と、リードストローブとライトストローブか
らなる制御信号28を、周辺エバチップ19内で再構成
された周辺回路接続バス32に対して出力、あるいは入
出力可能に接続されている。前記周辺回路接続用バス3
2には、n個の第1〜第n周辺回路35,36がそれぞ
れ接続される。また、前記周辺エバチップ19内にも双
方向バッファ40が設けられており、前記CPUエバチ
ップ1からの方向制御信号37とタイミング制御回路2
7からのタイミング制御信号42に基づいて送受信クロ
ック39の入出力を制御する。
【0012】以上の構成の第1の実施形態の動作を図2
のタイミングチャートを参照して説明する。なお、図2
において、T1W〜T4Wはライトサイクルクロック、
T1R〜T4Rはリードサイクルクロックを示してい
る。先ず、CPUの周辺バスタイミングを簡単に説明す
る。本CPUでは基本的に4クロックで1つのバスサイ
クルを構成する。ライトサイクルにおいて、アドレス・
ステータス信号201はT1Wの立ち上がりタイミング
に同期し出力される。ライトサイクルにおいて、データ
信号202はT2Wの立ち上がりに同期し出力される。
ライトサイクルにおいて、ライトストローブ203はT
1Wの立ち下がりに同期しLowになり、T4Wの後の
立ち上がりに同期しHighになる。リードサイクルに
おいて、アドレス・ステータス信号201はT1Rの立
ち上がりタイミングに同期し出力される。リードデータ
のサンプルタイミングはT4Rの後の立ち上がりであ
る。
のタイミングチャートを参照して説明する。なお、図2
において、T1W〜T4Wはライトサイクルクロック、
T1R〜T4Rはリードサイクルクロックを示してい
る。先ず、CPUの周辺バスタイミングを簡単に説明す
る。本CPUでは基本的に4クロックで1つのバスサイ
クルを構成する。ライトサイクルにおいて、アドレス・
ステータス信号201はT1Wの立ち上がりタイミング
に同期し出力される。ライトサイクルにおいて、データ
信号202はT2Wの立ち上がりに同期し出力される。
ライトサイクルにおいて、ライトストローブ203はT
1Wの立ち下がりに同期しLowになり、T4Wの後の
立ち上がりに同期しHighになる。リードサイクルに
おいて、アドレス・ステータス信号201はT1Rの立
ち上がりタイミングに同期し出力される。リードデータ
のサンプルタイミングはT4Rの後の立ち上がりであ
る。
【0013】次に、データ転送の説明を行う。ライトサ
イクルにおいては、データ転送の方向はCPUエバチッ
プ1から周辺エバチップ19への1方向のみであり、ア
ドレス・ステータス信号4とデータ信号5は時分割で出
力する必要があるため、最初にアドレス・ステータス信
号をラッチしてシリアル転送し、次にデータ信号をラッ
チしシリアル転送する。転送先の周辺エバチップ19の
内部においても、最初にアドレス・ステータス信号情報
を含むシリアル信号をパラレルデータに変換してアドレ
スバスを先に再構成し、各周辺回路35,36内のアド
レスデコーダに入力させる。次にデータ信号情報が含ま
れるシリアルデータを再構成し、第1〜第n周辺回路3
5,36の目的の資源に対しライトするという手順で行
う。
イクルにおいては、データ転送の方向はCPUエバチッ
プ1から周辺エバチップ19への1方向のみであり、ア
ドレス・ステータス信号4とデータ信号5は時分割で出
力する必要があるため、最初にアドレス・ステータス信
号をラッチしてシリアル転送し、次にデータ信号をラッ
チしシリアル転送する。転送先の周辺エバチップ19の
内部においても、最初にアドレス・ステータス信号情報
を含むシリアル信号をパラレルデータに変換してアドレ
スバスを先に再構成し、各周辺回路35,36内のアド
レスデコーダに入力させる。次にデータ信号情報が含ま
れるシリアルデータを再構成し、第1〜第n周辺回路3
5,36の目的の資源に対しライトするという手順で行
う。
【0014】前記ライトサイクルにおいて、通信バッフ
ァ方向制御信号37(図2の208)は図2のT2Wの
立ち上がりのタイミングでLowとなり双方向バッファ
38,40によりCPUエバチップ1から周辺エバチッ
プ19への送信モードとなる。また、ライトサイクルの
データ送信が終了したならばT4Wの後の立ち上がりで
Highとなり、双方向バッァ38,40を切り替え
る。アドレス・ステータス信号4(図2の201)は、
T2Wの立ち上がりで第1のパラレル/シリアル変換回
路12にラッチされる。ラッチされたパラレル信号は制
御信号9のシフトアウト信号によりシリアルデータ15
(図2の通信データ207)のT2Wのタイミングで変
換される。前記シリアルデータ15はセレクタ16、送
受信データ信号18、周辺エバチップ19側のセレクタ
20を経由して第1のシリアル/パラレル変換回路24
に対し順にラッチされ、T3Wのタイミングでアドレス
・ステータス信号31に再構成される。
ァ方向制御信号37(図2の208)は図2のT2Wの
立ち上がりのタイミングでLowとなり双方向バッファ
38,40によりCPUエバチップ1から周辺エバチッ
プ19への送信モードとなる。また、ライトサイクルの
データ送信が終了したならばT4Wの後の立ち上がりで
Highとなり、双方向バッァ38,40を切り替え
る。アドレス・ステータス信号4(図2の201)は、
T2Wの立ち上がりで第1のパラレル/シリアル変換回
路12にラッチされる。ラッチされたパラレル信号は制
御信号9のシフトアウト信号によりシリアルデータ15
(図2の通信データ207)のT2Wのタイミングで変
換される。前記シリアルデータ15はセレクタ16、送
受信データ信号18、周辺エバチップ19側のセレクタ
20を経由して第1のシリアル/パラレル変換回路24
に対し順にラッチされ、T3Wのタイミングでアドレス
・ステータス信号31に再構成される。
【0015】同様に、データ信号5(図2の202)
は、T3Wの立ち上がりで第2のパラレル/シリアル変
換回路13にラッチされる。ラッチされたパラレル信号
は制御信号10のシフトアウト信号によりシリアルデー
タ14(図2の通信データ207)のT3Wのタイミン
グで変換される。このときセレクタ16のデータパスは
B→Cの方向にきりかわっている。前記シリアルデータ
14はセレクタ16、送受信データ信号18、周辺エバ
チップ19側のセレクタ20を経由して第2シリアル/
パラレル変換回路25に対し順にラッチされ、T4Wの
立ち上がりのタイミングでデータ信号29に再構成さ
れ、周辺エバチップ19側の周辺回路接続バス32から
第1〜第n周辺回路35,36へ入力され、ライトスト
ローブ203の立ち上がりタイミングすなわちT4Wの
後の立ち上がりでライトされる。
は、T3Wの立ち上がりで第2のパラレル/シリアル変
換回路13にラッチされる。ラッチされたパラレル信号
は制御信号10のシフトアウト信号によりシリアルデー
タ14(図2の通信データ207)のT3Wのタイミン
グで変換される。このときセレクタ16のデータパスは
B→Cの方向にきりかわっている。前記シリアルデータ
14はセレクタ16、送受信データ信号18、周辺エバ
チップ19側のセレクタ20を経由して第2シリアル/
パラレル変換回路25に対し順にラッチされ、T4Wの
立ち上がりのタイミングでデータ信号29に再構成さ
れ、周辺エバチップ19側の周辺回路接続バス32から
第1〜第n周辺回路35,36へ入力され、ライトスト
ローブ203の立ち上がりタイミングすなわちT4Wの
後の立ち上がりでライトされる。
【0016】一方、リードサイクルにおいては、データ
転送の方向がアドレス・ステータス信号とデータ信号と
で異なる。最初にアドレス・ステータス情報をCPUエ
バチップ1から周辺エバチップ19に転送し、周辺エバ
チップ内部の資源からリードしたデータをシリアルデー
タに変換し、次に周辺エバチップからCPUエバチップ
へのデータ転送を行う。リードサイクルの場合には、最
終的にCPUエバチップ1側でリードデータをラッチす
るタイミングまでにすべてのシーケンスを完了する必要
がある。
転送の方向がアドレス・ステータス信号とデータ信号と
で異なる。最初にアドレス・ステータス情報をCPUエ
バチップ1から周辺エバチップ19に転送し、周辺エバ
チップ内部の資源からリードしたデータをシリアルデー
タに変換し、次に周辺エバチップからCPUエバチップ
へのデータ転送を行う。リードサイクルの場合には、最
終的にCPUエバチップ1側でリードデータをラッチす
るタイミングまでにすべてのシーケンスを完了する必要
がある。
【0017】リードサイクルにおいて、通信バッファ方
向制御信号37は図2のT2Rの期間中Lowとなり双
方向バッファ38,40によりCPUエバチップ1から
周辺エバチップ19への送信モードとなりそれ以外の期
間中はHighとなり切り替わる。アドレス・ステータ
ス信号4(図2の201)は、T2Rの立ち上がりで第
1パラレル/シリアル変換回路12にラッチされる。ラ
ッチされたパラレル信号は制御信号9のシフトアウト信
号によりシリアルデータ15(図2の通信データ20
7)のT2Rのタイミングで変換される。前記シリアル
データ15はセレクタ16、送受信データ信号18、周
辺エバチップ19側のセレクタ20を経由して第1シリ
アル/パラレル変換回路24に対し順にラッチされ、T
3Wのタイミングでアドレス・ステータス信号31に再
構成される。前記アドレス・ステータス信号31は第1
〜第n周辺回路35,36のアドレスデコーダに入力さ
れ該当のアドレスからデータ29が読み出される。
向制御信号37は図2のT2Rの期間中Lowとなり双
方向バッファ38,40によりCPUエバチップ1から
周辺エバチップ19への送信モードとなりそれ以外の期
間中はHighとなり切り替わる。アドレス・ステータ
ス信号4(図2の201)は、T2Rの立ち上がりで第
1パラレル/シリアル変換回路12にラッチされる。ラ
ッチされたパラレル信号は制御信号9のシフトアウト信
号によりシリアルデータ15(図2の通信データ20
7)のT2Rのタイミングで変換される。前記シリアル
データ15はセレクタ16、送受信データ信号18、周
辺エバチップ19側のセレクタ20を経由して第1シリ
アル/パラレル変換回路24に対し順にラッチされ、T
3Wのタイミングでアドレス・ステータス信号31に再
構成される。前記アドレス・ステータス信号31は第1
〜第n周辺回路35,36のアドレスデコーダに入力さ
れ該当のアドレスからデータ29が読み出される。
【0018】次に、方向制御信号37はHighとなり
データ転送の方向は周辺エバチップ19からCPUエバ
チップ1の方向に切り替わる。読み出されたデータ信号
29はT3Rのあるタイミングで第2パラレル/シリア
ル変換回路25にラッチされ、制御信号26のシリアル
データ出力タイミング信号により順次シリアル転送され
る。シリアルデータ22はセレクタ20と、送受信デー
タ18とCPUエバチップ側セレクタ16を経由して第
2パラレル/シリアル変換回路13に送受信クロック3
9のタイミングで順次ラッチされ、T4Rのあるタイミ
ングで再構成される。そしてT4Rの後の立ち上がりで
CPUエバチップ1にラッチされリードサイクルが終了
する。
データ転送の方向は周辺エバチップ19からCPUエバ
チップ1の方向に切り替わる。読み出されたデータ信号
29はT3Rのあるタイミングで第2パラレル/シリア
ル変換回路25にラッチされ、制御信号26のシリアル
データ出力タイミング信号により順次シリアル転送され
る。シリアルデータ22はセレクタ20と、送受信デー
タ18とCPUエバチップ側セレクタ16を経由して第
2パラレル/シリアル変換回路13に送受信クロック3
9のタイミングで順次ラッチされ、T4Rのあるタイミ
ングで再構成される。そしてT4Rの後の立ち上がりで
CPUエバチップ1にラッチされリードサイクルが終了
する。
【0019】以上のライト、リードの各サイクルによっ
て周辺エバチップ19のエミュレーションが実現でき
る。そして、この際にCPUエバチップ1と周辺エバチ
ップ19その間で信号を送受するインターフェースを実
現するためには、シリアルデータを送受信する1本の送
受点データ線18と、その他の送受信クロック39、方
向制御信号37をそれぞれ伝送するための信号線が必要
とされるのみであり、トータルの接続線を数本程度に削
減できる。これにより、ユーザが最終的に使用するマイ
コンとしての周辺エバチップにおいて、インサーキット
エミュレータ専用に用意しなければならない専用端子を
大幅に削減することが可能になり、周辺エバチップにお
けるユーザが自由に使える端子への圧迫を少なくでき、
少ないピン数のマイコンを実現することが可能となる。
また、前記実施形態で説明したように最高の速度を維持
したまま転送が可能であればリアルタイム性をも損なう
事無く実現することが可能となる。
て周辺エバチップ19のエミュレーションが実現でき
る。そして、この際にCPUエバチップ1と周辺エバチ
ップ19その間で信号を送受するインターフェースを実
現するためには、シリアルデータを送受信する1本の送
受点データ線18と、その他の送受信クロック39、方
向制御信号37をそれぞれ伝送するための信号線が必要
とされるのみであり、トータルの接続線を数本程度に削
減できる。これにより、ユーザが最終的に使用するマイ
コンとしての周辺エバチップにおいて、インサーキット
エミュレータ専用に用意しなければならない専用端子を
大幅に削減することが可能になり、周辺エバチップにお
けるユーザが自由に使える端子への圧迫を少なくでき、
少ないピン数のマイコンを実現することが可能となる。
また、前記実施形態で説明したように最高の速度を維持
したまま転送が可能であればリアルタイム性をも損なう
事無く実現することが可能となる。
【0020】図3は本発明の第2の実施形態のブロック
回路図である。図3において、前記第1の実施形態と同
一部分には同一符号を付してある。この第2の実施形態
では、周辺エバチップ19の周辺回路接続バス32から
CPUエバチップ1の周辺回路接続バス3に向けてウェ
イト信号41を出力可能な構成としている点が第1の実
施形態とは相違している。このウェイト信号41を備え
ることにより、第1の実施形態では、前記したパラレル
/シリアル変換した上でシリアル転送を行っているた
め、CPUコア2の動作周波数によっては非常に高速な
シリアル転送を余儀なくされ、実現が技術的に困難な場
合がある。そのため、この第2の実施形態では、周辺エ
バチップ19側での周辺回路接続バス32でのデータの
転送状況に応じて必要なウェイト信号41をCPUエバ
チップ1側に出力し、このウェイト信号41によりシリ
アル転送に割り当てることができる時間を引き伸ばすこ
とにより、CPUコア2の動作周波数が高い場合でもシ
リアル転送に必要とされる速度を抑制することが可能と
なる。
回路図である。図3において、前記第1の実施形態と同
一部分には同一符号を付してある。この第2の実施形態
では、周辺エバチップ19の周辺回路接続バス32から
CPUエバチップ1の周辺回路接続バス3に向けてウェ
イト信号41を出力可能な構成としている点が第1の実
施形態とは相違している。このウェイト信号41を備え
ることにより、第1の実施形態では、前記したパラレル
/シリアル変換した上でシリアル転送を行っているた
め、CPUコア2の動作周波数によっては非常に高速な
シリアル転送を余儀なくされ、実現が技術的に困難な場
合がある。そのため、この第2の実施形態では、周辺エ
バチップ19側での周辺回路接続バス32でのデータの
転送状況に応じて必要なウェイト信号41をCPUエバ
チップ1側に出力し、このウェイト信号41によりシリ
アル転送に割り当てることができる時間を引き伸ばすこ
とにより、CPUコア2の動作周波数が高い場合でもシ
リアル転送に必要とされる速度を抑制することが可能と
なる。
【0021】なお、本発明に近い技術として、例えば特
開平8−221293号公報に記載のエミュレータ技術
があるが、この技術はポッド部とエミュレータ部という
2つの物理的モジュール間でのインターフェースでの信
号線を低減することを目的とする技術であり、本発明の
ように、CPUエバチップと周辺エバチップという構成
で実現するインサーキットエミュレータにおける2つの
IC間のインターフェースでの信号線を低減するものと
は技術の前提及び分野において明らかに異なるものであ
り、前記公報に記載の技術から本発明が示唆されること
はない。
開平8−221293号公報に記載のエミュレータ技術
があるが、この技術はポッド部とエミュレータ部という
2つの物理的モジュール間でのインターフェースでの信
号線を低減することを目的とする技術であり、本発明の
ように、CPUエバチップと周辺エバチップという構成
で実現するインサーキットエミュレータにおける2つの
IC間のインターフェースでの信号線を低減するものと
は技術の前提及び分野において明らかに異なるものであ
り、前記公報に記載の技術から本発明が示唆されること
はない。
【0022】
【発明の効果】以上説明したように本発明は、CPUエ
バチップと本チップとしての周辺エバチップのインター
フェース信号端子をシリアル信号線で接続するととも
に、CPUエバチップと周辺エバチップには、それぞれ
シリアル信号線に対してシリアル信号を入出力するため
に異なる信号に対応した複数のパラレル/シリアル変換
回路が設けられ、複数のパラレル/シリアル変換回路に
対して入出力するシリアル信号をセレクタにより選択す
る構成としているので、両者のインタフェースを高速シ
リアルデータ通信にて行うことによりインタフェース信
号端子を削減することで、本チップ仕様におけるインサ
ーキットエミュレータ専用信号端子への圧迫を軽減し、
自由に使用する端子数を増加したマイクロコンピュータ
が得られる。
バチップと本チップとしての周辺エバチップのインター
フェース信号端子をシリアル信号線で接続するととも
に、CPUエバチップと周辺エバチップには、それぞれ
シリアル信号線に対してシリアル信号を入出力するため
に異なる信号に対応した複数のパラレル/シリアル変換
回路が設けられ、複数のパラレル/シリアル変換回路に
対して入出力するシリアル信号をセレクタにより選択す
る構成としているので、両者のインタフェースを高速シ
リアルデータ通信にて行うことによりインタフェース信
号端子を削減することで、本チップ仕様におけるインサ
ーキットエミュレータ専用信号端子への圧迫を軽減し、
自由に使用する端子数を増加したマイクロコンピュータ
が得られる。
【図1】本発明の第1の実施形態のブロック回路図であ
る。
る。
【図2】第1の実施形態の動作を説明するためのタイミ
ングチャートである。
ングチャートである。
【図3】本発明の第2の実施形態のブロック回路図であ
る。
る。
【図4】従来構成を説明するためのブロック回路図であ
る。
る。
1 CPUエバチップ 2 CPUコア 3 周辺回路接続バス 4 アドレス・ステータス信号 5 データ信号 6 制御信号 7 CPUクロック 8 タイミング制御回路 12 第1のパラレル/シリアル変換回路 13 第2のパラレル/シリアル変換回路 16 セレクタ 18 送受信データ 20 セレクタ 24 第1のシリアル/パラレル変換回路 25 第2のシリアル/パラレル変換回路 27 タイミング制御か回路 32 周辺回路接続バス 35 周辺回路1 36 周辺回路n 38 双方向バッファ 40 双方向バッファ 209 CPUエバチップ側アドレス・ステータス信号 210 CPUエバチップ側データ信号 211 CPUエバチップ側ライトストローブ 212 CPUエバチップ側リードストローブ 213 周辺エバチップ側アドレス・ステータス信号 214 周辺エバチップ側データ信号 215 通信データおよび通信クロック 216 通信バッファの方向制御信号
フロントページの続き (58)調査した分野(Int.Cl.7,DB名) G06F 11/22 - 11/277 G06F 15/78 G06F 1/12
Claims (4)
- 【請求項1】 インサーキットエミュレータを構成する
CPUエバチップと、本チップとしての周辺エバチップ
を備え、前記CPUエバチップと前記周辺エバチップの
各インターフェース信号端子をシリアル信号線で接続し
ており、前記CPUエバチップと前記周辺エバチップに
は、それぞれ前記シリアル信号線に対してシリアル信号
を入出力するためのパラレル/シリアル変換回路が設け
られ、前記パラレル/シリアル変換回路はそれぞれ異な
る複数の信号に対応して複数設けられ、かつ前記複数の
パラレル/シリアル変換回路に対して前記シリアル信号
線に対して入出力するシリアル信号を選択するためのセ
レクタが設けられていることを特徴とするマイクロコン
ピュータ。 - 【請求項2】 前記CPUエバチップと前記周辺エバチ
ップには、それぞれ前記パラレル/シリアル変換回路及
びセレクタをタイミング動作するための制御信号を生成
するタイミング制御回路が設けられ、前記各タイミング
制御回路は前記CPUエバチップ側で生成されるクロッ
クに基づいて同期動作される請求項1に記載のマイクロ
コンピュータ。 - 【請求項3】 前記CPUエバチップと前記周辺エバチ
ップには、それぞれ両者間での信号の送受方向を制御す
るための双方向バッファが設けられ、前記CPUエバチ
ップで生成される双方向制御信号に基づいて制御される
請求項2に記載のマイクロコンピュータ。 - 【請求項4】 前記CPUエバチップと前記周辺エバチ
ップとの間には、前記周辺エバチップから前記CPUエ
バチップに向けてシリアル信号の転送を抑止するための
ウェイト信号を送出可能に構成した請求項1ないし3の
いずれかに記載のマイクロコンピュータ。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP30364698A JP3206567B2 (ja) | 1998-10-26 | 1998-10-26 | マイクロコンピュータ |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP30364698A JP3206567B2 (ja) | 1998-10-26 | 1998-10-26 | マイクロコンピュータ |
Publications (2)
Publication Number | Publication Date |
---|---|
JP2000132419A JP2000132419A (ja) | 2000-05-12 |
JP3206567B2 true JP3206567B2 (ja) | 2001-09-10 |
Family
ID=17923517
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP30364698A Expired - Fee Related JP3206567B2 (ja) | 1998-10-26 | 1998-10-26 | マイクロコンピュータ |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP3206567B2 (ja) |
Families Citing this family (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2002214308A (ja) * | 2001-01-12 | 2002-07-31 | Sony Corp | マイクロコンピュータ及びこれを搭載する電子機器 |
JP4232621B2 (ja) | 2003-12-08 | 2009-03-04 | 株式会社デンソー | 半導体集積回路装置 |
JP2005284848A (ja) * | 2004-03-30 | 2005-10-13 | Denso Corp | エミュレーション装置 |
CN102024072B (zh) * | 2009-09-16 | 2013-08-21 | 鸿富锦精密工业(深圳)有限公司 | 高速串行信号撷取***及方法 |
-
1998
- 1998-10-26 JP JP30364698A patent/JP3206567B2/ja not_active Expired - Fee Related
Also Published As
Publication number | Publication date |
---|---|
JP2000132419A (ja) | 2000-05-12 |
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Legal Events
Date | Code | Title | Description |
---|---|---|---|
LAPS | Cancellation because of no payment of annual fees |