JPH10232789A - Ｅｃｃパーシャルライト制御ユニット - Google Patents
Ｅｃｃパーシャルライト制御ユニットInfo
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- JPH10232789A JPH10232789A JP9034640A JP3464097A JPH10232789A JP H10232789 A JPH10232789 A JP H10232789A JP 9034640 A JP9034640 A JP 9034640A JP 3464097 A JP3464097 A JP 3464097A JP H10232789 A JPH10232789 A JP H10232789A
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- Detection And Correction Of Errors (AREA)
- Techniques For Improving Reliability Of Storages (AREA)
Abstract
(57)【要約】
【課題】ＣＰＵからメモリへのデータのパーシャルライ
ト時の、メモリへのパーシャルライト実施頻度の削減を
はかり、ＣＰＵのメモリへのアクセス時間の短縮を図
る。 【解決手段】ＣＰＵ１３のメモリ１４にデータを書き込
み時に、ライトバッファ３にデータの書き出しを行い、
チェックビット生成の対象となるデータ幅よりも小さい
データ幅をもつデータをマルチプレクサ１により組合
せ、ライトバッファ３内の複数のデータを一つのデータ
にし、チェックビット生成を行い、又、パーシャルライ
トでリードモディファイライトが必要な場合でも書き換
えを一度に行う。
ト時の、メモリへのパーシャルライト実施頻度の削減を
はかり、ＣＰＵのメモリへのアクセス時間の短縮を図
る。 【解決手段】ＣＰＵ１３のメモリ１４にデータを書き込
み時に、ライトバッファ３にデータの書き出しを行い、
チェックビット生成の対象となるデータ幅よりも小さい
データ幅をもつデータをマルチプレクサ１により組合
せ、ライトバッファ３内の複数のデータを一つのデータ
にし、チェックビット生成を行い、又、パーシャルライ
トでリードモディファイライトが必要な場合でも書き換
えを一度に行う。
Description
【０００１】
【発明の属する技術分野】本発明はＥＣＣパーシャルラ
イト制御ユニットに関する。
イト制御ユニットに関する。
【０００２】
【従来の技術】半導体の分野では、微細化技術が著しく
進展している。各種メモリ素子では、この微細化技術の
進展によりメモリ素子１個あたりの記憶容量が増大する
反面、記憶セル１個の占める体積の縮小による蓄積電荷
量の減少や、微小欠陥の発生確率の高まり、動作の高速
化に伴う電気的なノイズの印加等の外部要因により、デ
ータ中のエラービットの発生率が高くなる。
進展している。各種メモリ素子では、この微細化技術の
進展によりメモリ素子１個あたりの記憶容量が増大する
反面、記憶セル１個の占める体積の縮小による蓄積電荷
量の減少や、微小欠陥の発生確率の高まり、動作の高速
化に伴う電気的なノイズの印加等の外部要因により、デ
ータ中のエラービットの発生率が高くなる。
【０００３】一般に、メモリ装置におけるデータの信頼
性向上の方法は、パリティチェック方式とＥＣＣ機構が
知られている。
性向上の方法は、パリティチェック方式とＥＣＣ機構が
知られている。
【０００４】パリティチェック方式では、データビット
に１ビットのパリティチェックビットを付加し、パリテ
ィチェックビットによりデータビットとパリティチェッ
クビット中のビットの値が“１”であるビットの数をチ
ェックすることにより誤りの検出を行う。
に１ビットのパリティチェックビットを付加し、パリテ
ィチェックビットによりデータビットとパリティチェッ
クビット中のビットの値が“１”であるビットの数をチ
ェックすることにより誤りの検出を行う。
【０００５】ＥＣＣ機構では、拡張ハミングコードを用
いてデータビットよりチェックビットを生成し、データ
ビットとチェックビットをメモリ装置に書き込む。
いてデータビットよりチェックビットを生成し、データ
ビットとチェックビットをメモリ装置に書き込む。
【０００６】従来のＥＣＣの生成方式には特開平2−166
57号公報がある。特開平2−16657号公報では、メモリよ
りデータを読み出し、その１部を書き換えるメモリコン
トローラを具備するパーシャルライト制御において、先
のライトデータと，次のライトデータのアドレスを比較
して、先のライトデータと，次のライトデータが連続的
に書き込み可能と判断できた時、同じライト動作でメモ
リからの読み出しデータの修正を行い、修正後のデータ
に対し、チェックビット生成を行いメモリにライトをす
るという手段である。
57号公報がある。特開平2−16657号公報では、メモリよ
りデータを読み出し、その１部を書き換えるメモリコン
トローラを具備するパーシャルライト制御において、先
のライトデータと，次のライトデータのアドレスを比較
して、先のライトデータと，次のライトデータが連続的
に書き込み可能と判断できた時、同じライト動作でメモ
リからの読み出しデータの修正を行い、修正後のデータ
に対し、チェックビット生成を行いメモリにライトをす
るという手段である。
【０００７】
【発明が解決しようとする課題】ＥＣＣ機構では、１ビ
ットの誤り訂正及び２ビットの誤り検出が可能である
が、誤り検出訂正の手法が複雑であるため、ＥＣＣ生成
実行によるメモリアクセスの時間オーバヘッドが大きく
なる欠点があった。特にチェックビット生成の対象とな
るデータ幅よりも小さいデータ幅のデータ書き込みであ
るパーシャルライトでは、メモリからのチェックビット
生成の対象となるデータ幅のデータを読み出し、書き込
みデータとマージした後にチェックビットを生成すると
いうリードモディファイライトの動作が必要となる。
ットの誤り訂正及び２ビットの誤り検出が可能である
が、誤り検出訂正の手法が複雑であるため、ＥＣＣ生成
実行によるメモリアクセスの時間オーバヘッドが大きく
なる欠点があった。特にチェックビット生成の対象とな
るデータ幅よりも小さいデータ幅のデータ書き込みであ
るパーシャルライトでは、メモリからのチェックビット
生成の対象となるデータ幅のデータを読み出し、書き込
みデータとマージした後にチェックビットを生成すると
いうリードモディファイライトの動作が必要となる。
【０００８】従来、メモリよりデータを読み出して、こ
れを保持し、その１部を書き換えるメモリコントローラ
を具備するパーシャルライト制御はあったが、二つのラ
イトデータに関して、先のライトデータと次のライトデ
ータのアドレスを比較して、先のライトデータと、次の
ライトデータが連続的に書き込み可能であると判断した
時のみ、同じライト動作でデータの書き換えが可能であ
った。書き換えで、アドレスが連続しないデータの場合
は、データ毎に１回ずつのリードモディファイライトの
動作が必要であり、また、連続書き込みのデータを合わ
せてもチェックビット生成の対象となるデータ幅に満た
ない時もリードモディファイライトを行わねばならず、
アクセス時間が改善されなかった。
れを保持し、その１部を書き換えるメモリコントローラ
を具備するパーシャルライト制御はあったが、二つのラ
イトデータに関して、先のライトデータと次のライトデ
ータのアドレスを比較して、先のライトデータと、次の
ライトデータが連続的に書き込み可能であると判断した
時のみ、同じライト動作でデータの書き換えが可能であ
った。書き換えで、アドレスが連続しないデータの場合
は、データ毎に１回ずつのリードモディファイライトの
動作が必要であり、また、連続書き込みのデータを合わ
せてもチェックビット生成の対象となるデータ幅に満た
ない時もリードモディファイライトを行わねばならず、
アクセス時間が改善されなかった。
【０００９】本発明は、同じライト動作の行えない複数
のデータの書き込みの場合のメモリのアクセス方法の欠
点を解消し、固定長のライトバッファを設けることによ
り、ＣＰＵのメモリアクセス時間及び、メモリアクセス
頻度を削減し、システムのスループット向上を図る。
のデータの書き込みの場合のメモリのアクセス方法の欠
点を解消し、固定長のライトバッファを設けることによ
り、ＣＰＵのメモリアクセス時間及び、メモリアクセス
頻度を削減し、システムのスループット向上を図る。
【００１０】
【課題を解決するための手段】本発明は、書き込みデー
タ組合せ用のマルチプレクサ，チェックビット生成用の
ＥＣＣ生成ユニットと、ＣＰＵからのメモリライトアク
セスデータを保存する少なくとも一つのライトバッフ
ァ，メモリからの読み出しデータを保存するリードバッ
ファ、及び、上記マルチプレクサ，ＥＣＣ生成ユニッ
ト，リードバッファ，ライトバッファ及びメモリを制御
する制御ユニットを有することを特徴とする。
タ組合せ用のマルチプレクサ，チェックビット生成用の
ＥＣＣ生成ユニットと、ＣＰＵからのメモリライトアク
セスデータを保存する少なくとも一つのライトバッフ
ァ，メモリからの読み出しデータを保存するリードバッ
ファ、及び、上記マルチプレクサ，ＥＣＣ生成ユニッ
ト，リードバッファ，ライトバッファ及びメモリを制御
する制御ユニットを有することを特徴とする。
【００１１】
【発明の実施の形態】以下、本発明の実施例を図面を用
いて説明する。ただし、図はライトバッファが複数ある
時のものを示す。
いて説明する。ただし、図はライトバッファが複数ある
時のものを示す。
【００１２】図１は本発明の実施例であり、１はマルチ
プレクサで、３ａ、又は３ｂのライトバッファのデータ
と、メモリ１４からの読み出しデータを保存するリード
バッファ４からのデータとの組合せを行う。ライトバッ
ファ３ａ、及び３ｂはメモリ１４より高速アクセス可能
である。２はチェックビット生成用のＥＣＣ生成ユニッ
トでマルチプレクサ１からのデータに対し、チェックビ
ットの生成を行う。６は制御ユニットでマルチプレクサ
１，ＥＣＣ生成ユニット２，ライトバッファ３ａ、又は
３ｂ，リードバッファ４、及びメモリ１４を制御する。
７はＣＰＵデータバス、８はＣＰＵ制御信号、９は制御
信号線、１０はＣＰＵアドレスバス、１１はメモリアド
レスバス、１２はメモリデータバス、１３はＣＰＵを示
す。ＣＰＵ１３はＣＰＵ制御信号８を制御ユニット６に
出力し、制御ユニット６がその情報から、制御信号９を
出力する。
プレクサで、３ａ、又は３ｂのライトバッファのデータ
と、メモリ１４からの読み出しデータを保存するリード
バッファ４からのデータとの組合せを行う。ライトバッ
ファ３ａ、及び３ｂはメモリ１４より高速アクセス可能
である。２はチェックビット生成用のＥＣＣ生成ユニッ
トでマルチプレクサ１からのデータに対し、チェックビ
ットの生成を行う。６は制御ユニットでマルチプレクサ
１，ＥＣＣ生成ユニット２，ライトバッファ３ａ、又は
３ｂ，リードバッファ４、及びメモリ１４を制御する。
７はＣＰＵデータバス、８はＣＰＵ制御信号、９は制御
信号線、１０はＣＰＵアドレスバス、１１はメモリアド
レスバス、１２はメモリデータバス、１３はＣＰＵを示
す。ＣＰＵ１３はＣＰＵ制御信号８を制御ユニット６に
出力し、制御ユニット６がその情報から、制御信号９を
出力する。
【００１３】図７は３ａ，３ｂのライトバッファの構造
を示している。本実施例ではＥＣＣチェックビット生成
の対象となるデータ幅を３２ビットとする。３ａ，３ｂ
はそれぞれ３２ビットのデータを保存できるバッファを
４個備えている。バッファを４個備えることにより、バ
イトデータの書き込みが４回続いた場合でも、ライトバ
ッファのデータをマージして３２ビットのチェックビッ
ト生成の対象となるデータを生成することが可能であ
る。ただし、ライトバッファ３ａ，３ｂは制御ユニット
６によって、ＣＰＵ１３からの新規書き込みアドレスと
制御ユニットに格納されたＣＰＵからの複数の書き込み
データのライト先アドレスを比較して、ライトバッファ
３ａ，３ｂがＥＣＣチェックビット生成の対象となるア
ドレスの範囲内のデータで、書き込まれるデータのデー
タ幅の合計が、ＥＣＣ生成ユニット２でチェックビット
を生成できるデータの最大ビット数以内のデータ数を格
納するよう、制御信号９を介して制御されている。これ
により、ライトバッファ３ａ，３ｂはＥＣＣ生成ユニッ
ト２でデータ幅の合計がチェックビット生成可能なデー
タ幅以下の複数のデータを格納することが可能となる。
を示している。本実施例ではＥＣＣチェックビット生成
の対象となるデータ幅を３２ビットとする。３ａ，３ｂ
はそれぞれ３２ビットのデータを保存できるバッファを
４個備えている。バッファを４個備えることにより、バ
イトデータの書き込みが４回続いた場合でも、ライトバ
ッファのデータをマージして３２ビットのチェックビッ
ト生成の対象となるデータを生成することが可能であ
る。ただし、ライトバッファ３ａ，３ｂは制御ユニット
６によって、ＣＰＵ１３からの新規書き込みアドレスと
制御ユニットに格納されたＣＰＵからの複数の書き込み
データのライト先アドレスを比較して、ライトバッファ
３ａ，３ｂがＥＣＣチェックビット生成の対象となるア
ドレスの範囲内のデータで、書き込まれるデータのデー
タ幅の合計が、ＥＣＣ生成ユニット２でチェックビット
を生成できるデータの最大ビット数以内のデータ数を格
納するよう、制御信号９を介して制御されている。これ
により、ライトバッファ３ａ，３ｂはＥＣＣ生成ユニッ
ト２でデータ幅の合計がチェックビット生成可能なデー
タ幅以下の複数のデータを格納することが可能となる。
【００１４】パーシャルライトで、ＣＰＵ１３からのメ
モリライトアクセス時に、ＣＰＵ13からチェックビット
生成の対象となるデータ幅よりも小さいデータ幅のデー
タ書き込み時に、ライトバッファに、ＣＰＵ１３からの
書き込みデータを書き込み、制御ユニット６に格納され
た複数のデータのＣＰＵ１３の書き込みアドレスとＣＰ
Ｕ１３からの新規書き込みデータのライト先アドレスを
比較して、制御ユニット６がＥＣＣチェックビット生成
の対象となるアドレスの範囲内のデータを格納してお
り、書き込まれたデータ幅の合計が、ＥＣＣ生成ユニッ
ト２でチェックビットを生成できるデータ幅となったら
マルチプレクサ１で、ライトバッファ３ａ、又は３ｂの
複数のデータをマージし、ＥＣＣ生成ユニット２でチェ
ックビットが生成される。
モリライトアクセス時に、ＣＰＵ13からチェックビット
生成の対象となるデータ幅よりも小さいデータ幅のデー
タ書き込み時に、ライトバッファに、ＣＰＵ１３からの
書き込みデータを書き込み、制御ユニット６に格納され
た複数のデータのＣＰＵ１３の書き込みアドレスとＣＰ
Ｕ１３からの新規書き込みデータのライト先アドレスを
比較して、制御ユニット６がＥＣＣチェックビット生成
の対象となるアドレスの範囲内のデータを格納してお
り、書き込まれたデータ幅の合計が、ＥＣＣ生成ユニッ
ト２でチェックビットを生成できるデータ幅となったら
マルチプレクサ１で、ライトバッファ３ａ、又は３ｂの
複数のデータをマージし、ＥＣＣ生成ユニット２でチェ
ックビットが生成される。
【００１５】ライトバッファ３ａに格納された各データ
の合計データ幅がＥＣＣ生成ユニット２でチェックビッ
ト生成可能なデータ幅となった時点で、データはマルチ
プレクサ１に送られ、マージされた後、ＥＣＣ生成ユニ
ット２に送られチェックビットが生成され、メモリ１４
に書き込まれる。
の合計データ幅がＥＣＣ生成ユニット２でチェックビッ
ト生成可能なデータ幅となった時点で、データはマルチ
プレクサ１に送られ、マージされた後、ＥＣＣ生成ユニ
ット２に送られチェックビットが生成され、メモリ１４
に書き込まれる。
【００１６】ライトバッファが２個ある場合、ライトバ
ッファ３ａが一杯で、ＣＰＵ１３からデータの書き込み
要求がきている時には、ＣＰＵ１３の書き込みデータを
ライトバッファ３ｂ内に格納する。これによりライトバ
ッファ３ａからメモリ１４へのデータ送信中に、ＣＰＵ
１３が未使用のライトバッファにアクセスができるた
め、メモリ１４へのデータ書き込みの待機時間がなくな
り、ライトアクセス時間の短縮が図れる。３ａ，３ｂの
ライトバッファの使用は、使用されていないライトバッ
ファを選択するように制御ユニット６で制御する。ただ
し、３ａ，３ｂ両方が使用されていない時には、優先順
位をつけて選択する。
ッファ３ａが一杯で、ＣＰＵ１３からデータの書き込み
要求がきている時には、ＣＰＵ１３の書き込みデータを
ライトバッファ３ｂ内に格納する。これによりライトバ
ッファ３ａからメモリ１４へのデータ送信中に、ＣＰＵ
１３が未使用のライトバッファにアクセスができるた
め、メモリ１４へのデータ書き込みの待機時間がなくな
り、ライトアクセス時間の短縮が図れる。３ａ，３ｂの
ライトバッファの使用は、使用されていないライトバッ
ファを選択するように制御ユニット６で制御する。ただ
し、３ａ，３ｂ両方が使用されていない時には、優先順
位をつけて選択する。
【００１７】パーシャルライトによってライトデータが
ＣＰＵ１３からライトバッファ３ａ、又は３ｂに書き込
まれ、任意の時間以上経過した後に、データが全ライト
バッファ内のデータをマージしてもチェックビット生成
の対象となるデータ幅にならない時、制御ユニット６
で、強制的にメモリからチェックビット生成の対象とな
るデータ幅で、書き換えるアドレスのデータをメモリ１
４よりリードバッファ４に読み出し、ライトバッファ３
ａ、又は３ｂの書き込みデータとリードバッファ４のメ
モリ１４からの読み出しデータとをマルチプレクサ１で
マージを行い、チェックビット生成の対象となるデータ
幅のデータとし、ＥＣＣ生成ユニット２でチェックビッ
トを生成し、メモリ１４に書き込みを行う。ライトバッ
ファ３ａ，３ｂに書き込まれたデータの書き込み後の経
過時間は制御ユニット６で管理する。
ＣＰＵ１３からライトバッファ３ａ、又は３ｂに書き込
まれ、任意の時間以上経過した後に、データが全ライト
バッファ内のデータをマージしてもチェックビット生成
の対象となるデータ幅にならない時、制御ユニット６
で、強制的にメモリからチェックビット生成の対象とな
るデータ幅で、書き換えるアドレスのデータをメモリ１
４よりリードバッファ４に読み出し、ライトバッファ３
ａ、又は３ｂの書き込みデータとリードバッファ４のメ
モリ１４からの読み出しデータとをマルチプレクサ１で
マージを行い、チェックビット生成の対象となるデータ
幅のデータとし、ＥＣＣ生成ユニット２でチェックビッ
トを生成し、メモリ１４に書き込みを行う。ライトバッ
ファ３ａ，３ｂに書き込まれたデータの書き込み後の経
過時間は制御ユニット６で管理する。
【００１８】図２，図３を用いて、ライトバッファ３
ａ、又は３ｂに制御ユニット６に決められた時間以内に
チェックビット生成対象となるデータがそろった時のメ
モリ１４のパーシャルライトのＥＣＣ生成ユニット２に
おける、チェックビット生成を示す。また更に、図４，
図５では、制御ユニット６に決められた時間内にチェッ
クビット生成対象となるデータがそろわなかった時のメ
モリからの読み出しデータの一部分書き換え、及びチェ
ックビット生成を示す。
ａ、又は３ｂに制御ユニット６に決められた時間以内に
チェックビット生成対象となるデータがそろった時のメ
モリ１４のパーシャルライトのＥＣＣ生成ユニット２に
おける、チェックビット生成を示す。また更に、図４，
図５では、制御ユニット６に決められた時間内にチェッ
クビット生成対象となるデータがそろわなかった時のメ
モリからの読み出しデータの一部分書き換え、及びチェ
ックビット生成を示す。
【００１９】図２，図４では構成図、図３，図５ではデ
ータの流れを示すものである。図３，図５で、１はＣＰ
Ｕ１３からの書き込みデータを示し、２はＣＰＵ１３か
らの書き込みデータのライトバッファ３ａ、又は３ｂへ
の書き込みを示す。
ータの流れを示すものである。図３，図５で、１はＣＰ
Ｕ１３からの書き込みデータを示し、２はＣＰＵ１３か
らの書き込みデータのライトバッファ３ａ、又は３ｂへ
の書き込みを示す。
【００２０】図３では、ライトバッファ３ａ、又は３ｂ
にデータがチェックビット生成の対象となる３２ビット
分が時間内にそろうので、リードバッファ４にメモリ１
４からデータを読み出す必要はないが、図５ではデータ
が３２ビット分が時間内にそろわないので、書き換える
アドレスのデータをメモリ１４から読み出しリードバッ
ファ４に格納する。
にデータがチェックビット生成の対象となる３２ビット
分が時間内にそろうので、リードバッファ４にメモリ１
４からデータを読み出す必要はないが、図５ではデータ
が３２ビット分が時間内にそろわないので、書き換える
アドレスのデータをメモリ１４から読み出しリードバッ
ファ４に格納する。
【００２１】図３の３では、２でライトバッファに書き
込まれたデータのマルチプレクサ１でのマージ、図５の
３では、ライトバッファ３ａ、又は３ｂ、及びリードバ
ッファ４のデータのマージをしており、マルチプレクサ
１でマージされるデータは、ＥＣＣ生成ユニットでチェ
ックビット可能なデータ幅となる。
込まれたデータのマルチプレクサ１でのマージ、図５の
３では、ライトバッファ３ａ、又は３ｂ、及びリードバ
ッファ４のデータのマージをしており、マルチプレクサ
１でマージされるデータは、ＥＣＣ生成ユニットでチェ
ックビット可能なデータ幅となる。
【００２２】図３，図５の４は、マルチプレクサ１での
マージによる、ＥＣＣ生成ユニット２へのチェックビッ
ト生成対象データの書き込みを示す。
マージによる、ＥＣＣ生成ユニット２へのチェックビッ
ト生成対象データの書き込みを示す。
【００２３】従来方式によれば、二つの書き込みデータ
のライト先アドレスを比較して、ライトバッファがＥＣ
Ｃチェックビット生成の対象となるアドレスの範囲内の
データを格納しており、かつライト先アドレスが連続し
ていない場合は１回ずつのリードモディファイライト
と、ＥＣＣチェックビット生成が必要であるが、本実施
例では、二つ以上の書き込みデータのライト先アドレス
を比較するため、図３及び図５のように同じＥＣＣチェ
ックビット生成の対象となるアドレスの範囲内のデータ
の書き込みが、２回以上に分けて行われる場合でも、マ
ルチプレクサ１によるデータのマージが可能となり、メ
モリアクセスの頻度を少なくすることができる。
のライト先アドレスを比較して、ライトバッファがＥＣ
Ｃチェックビット生成の対象となるアドレスの範囲内の
データを格納しており、かつライト先アドレスが連続し
ていない場合は１回ずつのリードモディファイライト
と、ＥＣＣチェックビット生成が必要であるが、本実施
例では、二つ以上の書き込みデータのライト先アドレス
を比較するため、図３及び図５のように同じＥＣＣチェ
ックビット生成の対象となるアドレスの範囲内のデータ
の書き込みが、２回以上に分けて行われる場合でも、マ
ルチプレクサ１によるデータのマージが可能となり、メ
モリアクセスの頻度を少なくすることができる。
【００２４】図６は制御ユニット詳細図である。２３は
アドレス比較回路で、ＣＰＵ１３からの書き込みデータ
のアドレスを記憶するものである。アドレス比較回路２
３はデータ位置通知バス２１に、メモリの書き込みアド
レスを出力する。更に、アドレス比較回路２３は、２２
のデータビット情報線に、ＣＰＵ１３からの書き込みデ
ータとライトバッファ３ａ、又は３ｂに格納された各デ
ータの合計データ幅がＥＣＣ生成ユニット２でチェック
ビット生成可能なデータ幅であるかどうかの情報を出力
する。
アドレス比較回路で、ＣＰＵ１３からの書き込みデータ
のアドレスを記憶するものである。アドレス比較回路２
３はデータ位置通知バス２１に、メモリの書き込みアド
レスを出力する。更に、アドレス比較回路２３は、２２
のデータビット情報線に、ＣＰＵ１３からの書き込みデ
ータとライトバッファ３ａ、又は３ｂに格納された各デ
ータの合計データ幅がＥＣＣ生成ユニット２でチェック
ビット生成可能なデータ幅であるかどうかの情報を出力
する。
【００２５】メモリ１４に書き込まれるデータがライト
バッファ３ａ、又は３ｂに格納された各データの合計デ
ータ幅がＥＣＣ生成ユニットでチェックビット生成可能
なデータ幅である場合は、制御信号発生回路２０は、デ
ータが格納されているライトバッファの選択を行い、ア
ドレス比較回路２３は２１のデータ位置通知バスに、メ
モリの書き込みアドレスを出力する。制御ユニット６は
ライトバッファ３ａ、又はライトバッファ３ｂのデータ
をマルチプレクサ１でマージし、ＥＣＣ生成ユニット２
によるチェックビットの生成、及びメモリのアクセスを
行うため、ライトバッファ３ａ、又は３ｂ、マルチプレ
クサ１，ＥＣＣ生成ユニット２、及びメモリ１４に制御
信号９を出力する。
バッファ３ａ、又は３ｂに格納された各データの合計デ
ータ幅がＥＣＣ生成ユニットでチェックビット生成可能
なデータ幅である場合は、制御信号発生回路２０は、デ
ータが格納されているライトバッファの選択を行い、ア
ドレス比較回路２３は２１のデータ位置通知バスに、メ
モリの書き込みアドレスを出力する。制御ユニット６は
ライトバッファ３ａ、又はライトバッファ３ｂのデータ
をマルチプレクサ１でマージし、ＥＣＣ生成ユニット２
によるチェックビットの生成、及びメモリのアクセスを
行うため、ライトバッファ３ａ、又は３ｂ、マルチプレ
クサ１，ＥＣＣ生成ユニット２、及びメモリ１４に制御
信号９を出力する。
【００２６】ライトバッファ３ａ、又は３ｂに格納され
た各データの合計データ幅がＥＣＣ生成ユニットでチェ
ックビット生成可能なデータ幅でない場合には、制御信
号発生回路２０はデータの格納されているライトバッフ
ァの選択を行い、アドレス比較回路２３は２１のデータ
位置通知バスに、メモリの書き込みアドレスを出力す
る。制御ユニット６はライトバッファ３ａ、又はライト
バッファ３ｂとリードバッファのデータをマルチプレク
サ１でマージし、ＥＣＣ生成ユニット２によるチェック
ビットの生成、及びメモリのアクセスを行うため、ライ
トバッファ３ａ、又は３ｂとリードバッファ４，マルチ
プレクサ１，ＥＣＣ生成ユニット２、及びメモリ１４に
制御信号９を出力する。
た各データの合計データ幅がＥＣＣ生成ユニットでチェ
ックビット生成可能なデータ幅でない場合には、制御信
号発生回路２０はデータの格納されているライトバッフ
ァの選択を行い、アドレス比較回路２３は２１のデータ
位置通知バスに、メモリの書き込みアドレスを出力す
る。制御ユニット６はライトバッファ３ａ、又はライト
バッファ３ｂとリードバッファのデータをマルチプレク
サ１でマージし、ＥＣＣ生成ユニット２によるチェック
ビットの生成、及びメモリのアクセスを行うため、ライ
トバッファ３ａ、又は３ｂとリードバッファ４，マルチ
プレクサ１，ＥＣＣ生成ユニット２、及びメモリ１４に
制御信号９を出力する。
【００２７】
【発明の効果】従来のデータのアドレスの連続しない場
合のライト動作を一度に行えない場合、及びアドレスが
連続した書き込みでも、チェックビット生成の対象とな
るデータ幅に満たない時にリードモディファイライトが
必要になる場合の欠点を解消し、データサイズ，アドレ
スの連続性に関わらず、ＥＣＣ生成ユニットでのチェッ
クビット生成の対象となるデータ幅のデータをライトバ
ッファ内の複数のデータをマージして生成し、マルチプ
レクサに書き込みを行うことによりメモリへのアクセス
の頻度を削減し、ＣＰＵのメモリアクセス時間の削減を
図る。
合のライト動作を一度に行えない場合、及びアドレスが
連続した書き込みでも、チェックビット生成の対象とな
るデータ幅に満たない時にリードモディファイライトが
必要になる場合の欠点を解消し、データサイズ，アドレ
スの連続性に関わらず、ＥＣＣ生成ユニットでのチェッ
クビット生成の対象となるデータ幅のデータをライトバ
ッファ内の複数のデータをマージして生成し、マルチプ
レクサに書き込みを行うことによりメモリへのアクセス
の頻度を削減し、ＣＰＵのメモリアクセス時間の削減を
図る。
【図１】本発明による誤り検出訂正コード生成のブロッ
ク図。
ク図。
【図２】ライトバッファにチェックビット生成の対象と
なるデータがそろった場合のパーシャルライトのブロッ
ク図。
なるデータがそろった場合のパーシャルライトのブロッ
ク図。
【図３】ライトバッファにチェックビット生成の対象と
なるデータがそろった場合の動作説明図。
なるデータがそろった場合の動作説明図。
【図４】ライトバッファにチェックビット生成の対象と
なるデータがそろわない場合のパーシャルライトのブロ
ック図。
なるデータがそろわない場合のパーシャルライトのブロ
ック図。
【図５】ライトバッファにチェックビット生成の対象と
なるデータがそろわない場合のパーシャルライトの動作
説明図。
なるデータがそろわない場合のパーシャルライトの動作
説明図。
【図６】制御ユニットの説明図。
【図７】ライトバッファの説明図。
１…マルチプレクサ、２…ＥＣＣ生成ユニット、３ａ，
３ｂ…ライトバッファ、４…リードバッファ、６…制御
ユニット、８…ＣＰＵ制御信号、９…制御信号、１０…
ＣＰＵアドレスバス、１１…メモリアドレスバス、１３
…ＣＰＵ、１４…メモリ。
３ｂ…ライトバッファ、４…リードバッファ、６…制御
ユニット、８…ＣＰＵ制御信号、９…制御信号、１０…
ＣＰＵアドレスバス、１１…メモリアドレスバス、１３
…ＣＰＵ、１４…メモリ。
Claims (4)
- 【請求項１】メモリよりデータを読み出してこれを保持
し、ＣＰＵからの書き込みデータでその一部を書き換え
るパーシャルライト制御方式において、 書き込みデータ組合せ用のマルチプレクサ，チェックビ
ット生成用のＥＣＣ生成ユニット，上記ＣＰＵからのラ
イトデータを格納するためのライトバッファ，上記ＣＰ
Ｕからのライトデータのアドレスを記憶し、上記マルチ
プレクサ，上記ＥＣＣ生成ユニット，上記ライトバッフ
ァ，上記メモリからの読み込みデータを格納するリード
バッファ、及びメモリ制御する制御ユニットを有し、上
記ＣＰＵからのチェックビット生成の対象となるデータ
幅よりも小さいデータ幅のデータ書き込み時に、上記ラ
イトバッファに上記ＣＰＵからの書き込みデータを書き
込み、上記ＣＰＵからの新規書き込みアドレスと制御ユ
ニットに格納された上記ＣＰＵからの複数の書き込みデ
ータのライト先アドレスを比較して、上記ライトバッフ
ァが上記チェックビット生成の対象となるアドレスの範
囲内のデータを格納しており、書き込まれたデータ幅の
合計が、上記ＥＣＣ生成ユニットで上記チェックビット
を生成できるデータ幅となったら上記マルチプレクサ
で、上記ライトバッファの複数のデータをマージし、上
記チェックビット生成の対象となるデータ幅とし、上記
ＥＣＣ生成ユニットで上記チェックビットを生成し、上
記メモリに書き込むことを特徴とするＥＣＣパーシャル
ライト制御ユニット。 - 【請求項２】メモリよりデータを読み出してこれを保持
し、ＣＰＵからの書き込みデータでその一部を書き換え
るパーシャルライト制御方式において、 書き込みデータ組合せ用のマルチプレクサ，チェックビ
ット生成用のＥＣＣ生成ユニット，上記ＣＰＵからのラ
イトデータを格納するためのライトバッファ，上記ＣＰ
Ｕからのライトデータのアドレスを記憶し、上記マルチ
プレクサ，上記ＥＣＣ生成ユニット，上記ライトバッフ
ァ，上記メモリからの読み込みデータを格納するリード
バッファ、及びメモリ制御する制御ユニットを有し、上
記ＣＰＵからのチェックビット生成の対象となるデータ
幅よりも小さいデータ幅のデータ書き込み時に、上記ラ
イトバッファに上記ＣＰＵからの書き込みデータを書き
込み、上記ＣＰＵからの新規書き込みアドレスと制御ユ
ニットに格納された上記ＣＰＵからの複数の書き込みデ
ータのライト先アドレスを比較して、上記ライトバッフ
ァが上記チェックビット生成の対象となるアドレスの範
囲内のデータを格納しており、書き込まれたデータ幅の
合計が、上記ＥＣＣ生成ユニットで上記チェックビット
を生成できるデータ幅となったら上記マルチプレクサ
で、上記ライトバッファの複数のデータをマージし、上
記チェックビット生成の対象となるデータ幅とし、上記
ＥＣＣ生成ユニットで上記チェックビットを生成し、上
記ライトバッファに存在する複数のデータが上記チェッ
クビット生成の対象となるデータ幅に足りないときは、
上記ライトバッファに書き込まれてからの時間が任意の
時間を越えたデータに対し、制御ユニットで、メモリか
らライト先のアドレスで、上記チェックビット生成の対
象となるデータ幅を持つデータをリードバッファに読み
出し、上記ライトバッファ内の上記チェックビット生成
の対象となるアドレスの範囲内のデータと上記リードバ
ッファのデータをマージし、上記ＥＣＣ生成ユニットで
データの上記チェックビットを生成し、上記メモリに書
き込みを行うことを特徴とするＥＣＣパーシャルイト制
御ユニット。 - 【請求項３】請求項１において、上記ＣＰＵからの上記
ライトデータを格納するための上記ライトバッファを複
数個設け、一つのライトバッファが一杯で、上記ＣＰＵ
からデータ書き込み要求がきた場合、上記ＣＰＵからの
書き込みデータをもう一つのライトバッファに転送する
ことで上記ＣＰＵのアクセス時間の短縮を図るＥＣＣパ
ーシャルライト制御ユニット。 - 【請求項４】請求項２において、上記ＣＰＵからの上記
ライトデータを格納するための上記ライトバッファを複
数個設け、一つのライトバッファが一杯で、上記ＣＰＵ
からデータ書き込み要求がきた場合、上記ＣＰＵからの
書き込みデータをもう一つのライトバッファに転送する
ことで上記ＣＰＵのアクセス時間の短縮を図るＥＣＣパ
ーシャルライト制御ユニット。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9034640A JPH10232789A (ja) | 1997-02-19 | 1997-02-19 | Ｅｃｃパーシャルライト制御ユニット |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9034640A JPH10232789A (ja) | 1997-02-19 | 1997-02-19 | Ｅｃｃパーシャルライト制御ユニット |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH10232789A true JPH10232789A (ja) | 1998-09-02 |
Family
ID=12420034
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP9034640A Pending JPH10232789A (ja) | 1997-02-19 | 1997-02-19 | Ｅｃｃパーシャルライト制御ユニット |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH10232789A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2007088597A1 (ja) | 2006-01-31 | 2007-08-09 | Fujitsu Limited | エラー訂正コード生成方法及びメモリ管理装置 |
| WO2008155850A1 (ja) | 2007-06-20 | 2008-12-24 | Fujitsu Limited | キャッシュ制御装置、キャッシュ制御方法およびキャッシュ制御プログラム |
| JP6090489B1 (ja) * | 2016-03-01 | 2017-03-08 | 日本電気株式会社 | エラー検知装置、記憶装置およびエラー訂正方法 |
| JP2020102087A (ja) * | 2018-12-25 | 2020-07-02 | ルネサスエレクトロニクス株式会社 | 半導体装置、メモリコントローラ、及びメモリアクセス方法 |
-
1997
- 1997-02-19 JP JP9034640A patent/JPH10232789A/ja active Pending
Cited By (12)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2007088597A1 (ja) | 2006-01-31 | 2007-08-09 | Fujitsu Limited | エラー訂正コード生成方法及びメモリ管理装置 |
| EP1980946A1 (en) * | 2006-01-31 | 2008-10-15 | Fujitsu Limited | Error correction code generation method and memory management device |
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| US8245110B2 (en) | 2006-01-31 | 2012-08-14 | Fujitsu Limited | Error correcting code generation method and memory control apparatus |
| WO2008155850A1 (ja) | 2007-06-20 | 2008-12-24 | Fujitsu Limited | キャッシュ制御装置、キャッシュ制御方法およびキャッシュ制御プログラム |
| US8533565B2 (en) | 2007-06-20 | 2013-09-10 | Fujitsu Limited | Cache controller and cache controlling method |
| JP6090489B1 (ja) * | 2016-03-01 | 2017-03-08 | 日本電気株式会社 | エラー検知装置、記憶装置およびエラー訂正方法 |
| US10423488B2 (en) | 2016-03-01 | 2019-09-24 | Nec Corporation | Error detection device, storage apparatus and error correction method |
| JP2020102087A (ja) * | 2018-12-25 | 2020-07-02 | ルネサスエレクトロニクス株式会社 | 半導体装置、メモリコントローラ、及びメモリアクセス方法 |
| CN111382000A (zh) * | 2018-12-25 | 2020-07-07 | 瑞萨电子株式会社 | 半导体装置、存储器控制器与存储器访问方法 |
| US11221789B2 (en) | 2018-12-25 | 2022-01-11 | Renesas Electronics Corporation | Semiconductor device, memory controller, and memory accessing method |
| CN111382000B (zh) * | 2018-12-25 | 2024-01-12 | 瑞萨电子株式会社 | 半导体装置、存储器控制器与存储器访问方法 |
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