JP2000259496A - 記憶装置 - Google Patents
記憶装置Info
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- JP2000259496A JP2000259496A JP11060849A JP6084999A JP2000259496A JP 2000259496 A JP2000259496 A JP 2000259496A JP 11060849 A JP11060849 A JP 11060849A JP 6084999 A JP6084999 A JP 6084999A JP 2000259496 A JP2000259496 A JP 2000259496A
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Abstract
(57)【要約】
【課題】 部分書き込み時のためのライトデータ保持手
段を有する記憶装置においてそれらの保持手段を効率的
に使用することにより部分書き込みによる記憶装置の転
送性能の改善を計ることのできる記憶装置を提供する。 【解決手段】 データを記憶する記憶部６と、全リクエ
スト中の部分書き込みリクエストを判別して、その旨を
通知するリクエスト監視部１と、リクエスト監視部１か
ら部分書き込みリクエストが判別された旨が通知された
場合に記憶部６へのデータの部分書き込みを制御する部
分書込制御部７と備える。
段を有する記憶装置においてそれらの保持手段を効率的
に使用することにより部分書き込みによる記憶装置の転
送性能の改善を計ることのできる記憶装置を提供する。 【解決手段】 データを記憶する記憶部６と、全リクエ
スト中の部分書き込みリクエストを判別して、その旨を
通知するリクエスト監視部１と、リクエスト監視部１か
ら部分書き込みリクエストが判別された旨が通知された
場合に記憶部６へのデータの部分書き込みを制御する部
分書込制御部７と備える。
Description
【０００１】
【発明の属する技術分野】本発明は、記憶装置に係り、
特にエラー検出及びエラー訂正機能を有する記憶装置に
関する。
特にエラー検出及びエラー訂正機能を有する記憶装置に
関する。
【０００２】
【従来の技術】近年、ＲＡＭ（Random Access Memory）
等の記憶装置は大容量化、高速化が要求されており、特
にサーバ用途向けの記憶装置は信頼性向上のためのエラ
ー検出又はエラー訂正機能を有する。、記憶装置のなか
で、下位機種、例えば一般的なコンピュータ端末等にお
ける記憶部に対するエラー検出機能は一般的にパリティ
が付加されておりエラー訂正はできない。しかし、高い
信頼性を要求する上位機種、例えばサーバなどの分野で
は一般的に記憶素子のエラー検出及び訂正のためにＥＣ
Ｃ（Error Correcting Code）が採用されている。
等の記憶装置は大容量化、高速化が要求されており、特
にサーバ用途向けの記憶装置は信頼性向上のためのエラ
ー検出又はエラー訂正機能を有する。、記憶装置のなか
で、下位機種、例えば一般的なコンピュータ端末等にお
ける記憶部に対するエラー検出機能は一般的にパリティ
が付加されておりエラー訂正はできない。しかし、高い
信頼性を要求する上位機種、例えばサーバなどの分野で
は一般的に記憶素子のエラー検出及び訂正のためにＥＣ
Ｃ（Error Correcting Code）が採用されている。
【０００３】
【発明が解決しようとする課題】ところで、パリティの
みを有する記憶装置では、記憶装置の有する１語長（デ
ータ幅）未満の部分的な書き込みに対しての動作は該当
するデータとそのパリティのみを書き換えるだけで部分
書き込みを実行することができたが、ＥＣＣを採用した
記憶装置では部分書き込みを実行するために一旦リード
動作を実行し、リードデータと部分書き込みデータとを
マージした後、ＥＣＣ用のチェックビットを生成し直さ
ないと記憶部への書き込みができない。このため部分書
き込みリクエストが多発した場合その都度リードとライ
ト動作を１度ずつ行う必要があるため記憶装置の転送性
能が著しく低下するという問題があった。また、オープ
ン系の機種においては多種多様の周辺装置をサポートす
ることが求められており、部分書き込みを多発させるも
のが接続された場合にはシステム性能が著しく低下して
しまうという問題があった。更に、部分書き込みの性能
改善のための専用バッファを有する場合でもバッファが
一旦一杯になると専用バッファを記憶部に書き戻すため
に一時的にアクセス受付ができなくなってしまうという
問題があった。
みを有する記憶装置では、記憶装置の有する１語長（デ
ータ幅）未満の部分的な書き込みに対しての動作は該当
するデータとそのパリティのみを書き換えるだけで部分
書き込みを実行することができたが、ＥＣＣを採用した
記憶装置では部分書き込みを実行するために一旦リード
動作を実行し、リードデータと部分書き込みデータとを
マージした後、ＥＣＣ用のチェックビットを生成し直さ
ないと記憶部への書き込みができない。このため部分書
き込みリクエストが多発した場合その都度リードとライ
ト動作を１度ずつ行う必要があるため記憶装置の転送性
能が著しく低下するという問題があった。また、オープ
ン系の機種においては多種多様の周辺装置をサポートす
ることが求められており、部分書き込みを多発させるも
のが接続された場合にはシステム性能が著しく低下して
しまうという問題があった。更に、部分書き込みの性能
改善のための専用バッファを有する場合でもバッファが
一旦一杯になると専用バッファを記憶部に書き戻すため
に一時的にアクセス受付ができなくなってしまうという
問題があった。
【０００４】本発明は、上記事情に鑑みてなされたもの
であり、部分書き込み時のためのライトデータ保持手段
を有する記憶装置においてそれらの保持手段を効率的に
使用することにより部分書き込みによる記憶装置の転送
性能の改善を計ることのできる記憶装置を提供すること
を目的とする。
であり、部分書き込み時のためのライトデータ保持手段
を有する記憶装置においてそれらの保持手段を効率的に
使用することにより部分書き込みによる記憶装置の転送
性能の改善を計ることのできる記憶装置を提供すること
を目的とする。
【０００５】
【課題を解決するための手段】上記課題を解決するため
に、本発明は、データを記憶する記憶部と、全リクエス
ト中の部分書き込みリクエストを判別して、その旨を通
知するリクエスト監視部と、前記リクエスト監視部から
前記部分書き込みリクエストが判別された旨が通知され
た場合に前記記憶部へのデータの部分書き込みを制御す
る部分書込制御部とを具備することを特徴とする。ま
た、本発明は、前記リクエスト監視部が、リクエスト頻
度を監視し、リクエスト頻度が少ない状況を検出した場
合に、前記部分書込制御部を制御して前記記憶部へのデ
ータの部分書き込みを行うことを特徴とする。また、本
発明は、部分書き込みを行うデータ及びアドレスを記憶
するバッファ手段を具備し、前記部分書込制御部は、部
分書き込みを行うデータ及びアドレスを一時的に前記バ
ッファ手段に書き込むことを特徴とする。また、本発明
は、前記バッファ手段の残容量を監視し、当該残容量が
無い場合に、前記バッファ手段への書き込みを抑止する
バッファ監視部を具備することを特徴とする。また、本
発明は、前記リクエストに含まれるアドレスと前記バッ
ファ手段に記憶されたアドレスとの一致不一致を検出す
るアドレス一致検出部と、前記アドレス一致検出部で一
致が検出された場合に、前記バッファ手段に記憶された
当該アドレスに対応するデータと前記リクエストに含ま
れるデータとをマージするデータ制御手段とを具備する
ことを特徴とする。また、本発明は、前記リクエストが
リードリクエストであって、前記アドレス一致検出部で
一致が検出された場合に、前記バッファ手段に記憶され
たデータリプライデータ出力端に出力する出力データ選
択部を具備することを特徴とする。
に、本発明は、データを記憶する記憶部と、全リクエス
ト中の部分書き込みリクエストを判別して、その旨を通
知するリクエスト監視部と、前記リクエスト監視部から
前記部分書き込みリクエストが判別された旨が通知され
た場合に前記記憶部へのデータの部分書き込みを制御す
る部分書込制御部とを具備することを特徴とする。ま
た、本発明は、前記リクエスト監視部が、リクエスト頻
度を監視し、リクエスト頻度が少ない状況を検出した場
合に、前記部分書込制御部を制御して前記記憶部へのデ
ータの部分書き込みを行うことを特徴とする。また、本
発明は、部分書き込みを行うデータ及びアドレスを記憶
するバッファ手段を具備し、前記部分書込制御部は、部
分書き込みを行うデータ及びアドレスを一時的に前記バ
ッファ手段に書き込むことを特徴とする。また、本発明
は、前記バッファ手段の残容量を監視し、当該残容量が
無い場合に、前記バッファ手段への書き込みを抑止する
バッファ監視部を具備することを特徴とする。また、本
発明は、前記リクエストに含まれるアドレスと前記バッ
ファ手段に記憶されたアドレスとの一致不一致を検出す
るアドレス一致検出部と、前記アドレス一致検出部で一
致が検出された場合に、前記バッファ手段に記憶された
当該アドレスに対応するデータと前記リクエストに含ま
れるデータとをマージするデータ制御手段とを具備する
ことを特徴とする。また、本発明は、前記リクエストが
リードリクエストであって、前記アドレス一致検出部で
一致が検出された場合に、前記バッファ手段に記憶され
たデータリプライデータ出力端に出力する出力データ選
択部を具備することを特徴とする。
【０００６】より具体的には、図１に示すように、リク
エスト入力端１０１，リクエスト受付部２、記憶制御部
５及び記憶部６、リプライデータ出力端１０２、記憶デ
ータ制御部３を基本構成とする記憶装置１００に対し
て、アドレステーブル９、データバッファ１０、部分書
込制御部７、アドレス一致検出部１１、第１データ制御
部８、書込データ選択部４を持ち、本発明に従ってリク
エスト監視部１、バッファ監視部１３、第２データ制御
部１４、出力データ選択部１２を設けている。このリク
エスト監視部１は記憶装置１００のリクエスト受付状況
及び全リクエスト中の部分書き込みリクエストを判別
し、アドレステーブル９、データバッファ１０、部分書
込制御部７を使用する条件を与えている。リクエストが
部分書き込みの場合、リクエスト監視部１は部分書き込
み情報を部分書込制御部７に通知し、部分書込制御部７
は記憶制御部５を起動して記憶部６に対するリード制御
を実施させ該当アドレスのデータを読み出すと共に第１
データ制御部８を制御してライトデータとマージしアド
レステーブル９及びデータバッファ１０に格納する制御
を行う。また、リクエスト監視部１がリクエスト頻度の
少ない状況を検出すると部分書込制御部７を制御してデ
ータバッファ１０内のデータを読み出し書込データ選択
部４経由で記憶部６に書き戻す制御を行う。バッファ監
視部１３はアドレステーブル９又はデータバッファ１０
がフルの状態を検出すると部分書込制御部７に対して制
御信号を出力し、アドレステーブル９、データバッファ
１０に対する部分書き込み制御を抑止し、記憶制御部５
はリクエスト受付部２からの通知のみにより制御を行
い、記憶部６から該当アドレスのデータを読み出し記憶
データ制御部３でライトデータとマージして記憶部６へ
書き込み動作を実行する。第２データ制御部１４は、ア
ドレス一致検出部１１がリクエスト受付部２から受け取
った部分書き込みリクエストのアドレスがアドレステー
ブル９に登録されたアドレスと一致を検出した場合、デ
ータバッファ１０から読み出された該当データとライト
データをマージしデータバッファに再書き込みを行う。
出力データ選択部１２はリードリクエストがアドレス一
致検出部１１で一致を検出した場合データバッファ１０
からの該当する読み出しデータをリプライデータ出力端
１０２に出力する手段を与えている。従って、記憶部６
からのリード動作と一時保持用のデータバッファ１０へ
の書き込みにより部分書き込み処理を高速化した記憶装
置において、本発明によりデータバッファに登録された
データに対する高速の全書き込み及び部分書き込みを実
現し、データバッファがフルの状態でも部分書き込みを
含めたリクエストを受付可能とし、リクエスト受付状況
の監視により記憶部６の空き時間を利用したデータバッ
ファ１０から記憶部６へのデータの効率的な書き戻しを
実現し、データバッファ１０にのみ登録されたデータに
対するリードリクエストに対してデータバッファ１０か
ら読み出しデータを出力する手段を与えることにより高
速のリード動作を実現することにより記憶装置の性能向
上という効果が得られる。
エスト入力端１０１，リクエスト受付部２、記憶制御部
５及び記憶部６、リプライデータ出力端１０２、記憶デ
ータ制御部３を基本構成とする記憶装置１００に対し
て、アドレステーブル９、データバッファ１０、部分書
込制御部７、アドレス一致検出部１１、第１データ制御
部８、書込データ選択部４を持ち、本発明に従ってリク
エスト監視部１、バッファ監視部１３、第２データ制御
部１４、出力データ選択部１２を設けている。このリク
エスト監視部１は記憶装置１００のリクエスト受付状況
及び全リクエスト中の部分書き込みリクエストを判別
し、アドレステーブル９、データバッファ１０、部分書
込制御部７を使用する条件を与えている。リクエストが
部分書き込みの場合、リクエスト監視部１は部分書き込
み情報を部分書込制御部７に通知し、部分書込制御部７
は記憶制御部５を起動して記憶部６に対するリード制御
を実施させ該当アドレスのデータを読み出すと共に第１
データ制御部８を制御してライトデータとマージしアド
レステーブル９及びデータバッファ１０に格納する制御
を行う。また、リクエスト監視部１がリクエスト頻度の
少ない状況を検出すると部分書込制御部７を制御してデ
ータバッファ１０内のデータを読み出し書込データ選択
部４経由で記憶部６に書き戻す制御を行う。バッファ監
視部１３はアドレステーブル９又はデータバッファ１０
がフルの状態を検出すると部分書込制御部７に対して制
御信号を出力し、アドレステーブル９、データバッファ
１０に対する部分書き込み制御を抑止し、記憶制御部５
はリクエスト受付部２からの通知のみにより制御を行
い、記憶部６から該当アドレスのデータを読み出し記憶
データ制御部３でライトデータとマージして記憶部６へ
書き込み動作を実行する。第２データ制御部１４は、ア
ドレス一致検出部１１がリクエスト受付部２から受け取
った部分書き込みリクエストのアドレスがアドレステー
ブル９に登録されたアドレスと一致を検出した場合、デ
ータバッファ１０から読み出された該当データとライト
データをマージしデータバッファに再書き込みを行う。
出力データ選択部１２はリードリクエストがアドレス一
致検出部１１で一致を検出した場合データバッファ１０
からの該当する読み出しデータをリプライデータ出力端
１０２に出力する手段を与えている。従って、記憶部６
からのリード動作と一時保持用のデータバッファ１０へ
の書き込みにより部分書き込み処理を高速化した記憶装
置において、本発明によりデータバッファに登録された
データに対する高速の全書き込み及び部分書き込みを実
現し、データバッファがフルの状態でも部分書き込みを
含めたリクエストを受付可能とし、リクエスト受付状況
の監視により記憶部６の空き時間を利用したデータバッ
ファ１０から記憶部６へのデータの効率的な書き戻しを
実現し、データバッファ１０にのみ登録されたデータに
対するリードリクエストに対してデータバッファ１０か
ら読み出しデータを出力する手段を与えることにより高
速のリード動作を実現することにより記憶装置の性能向
上という効果が得られる。
【０００７】
【発明の実施の形態】以下、図面を参照して本発明の一
実施形態による記憶装置について詳細に説明する。図１
は、本発明の一実施形態による記憶装置の構成を示すブ
ロック図である。本発明の一実施形態による記憶装置
は、リクエスト入力端１０１、リクエスト受付部２、記
憶制御部５、記憶部６、記憶データ制御部３、アドレス
テーブル９、データバッファ１０、アドレス一致検出部
１１、部分書込制御部７、第１データ制御部８、リプラ
イデータ出力端１０２を有する記憶装置１００におい
て、リクエスト監視部１、バッファ監視部１３、第２デ
ータ制御部１４、及び出力データ選択部１２を有する。
実施形態による記憶装置について詳細に説明する。図１
は、本発明の一実施形態による記憶装置の構成を示すブ
ロック図である。本発明の一実施形態による記憶装置
は、リクエスト入力端１０１、リクエスト受付部２、記
憶制御部５、記憶部６、記憶データ制御部３、アドレス
テーブル９、データバッファ１０、アドレス一致検出部
１１、部分書込制御部７、第１データ制御部８、リプラ
イデータ出力端１０２を有する記憶装置１００におい
て、リクエスト監視部１、バッファ監視部１３、第２デ
ータ制御部１４、及び出力データ選択部１２を有する。
【０００８】つまり、本実施形態による記憶装置は、リ
クエスト入力端１０１、リクエスト受付部２、記憶制御
部５、記憶部６、リプライデータ出力端１０２を基本構
成とし、部分書き込みのための記憶データ制御部３、部
分書き込みの高速化のための第１データ制御部８、アド
レステーブル９、データバッファ１０、部分書込制御部
７、アドレス一致検出部１１、データバッファ１０から
のデータの書き戻しのための書込データ選択部４とを有
する記憶装置１００に対して、リクエスト監視部１、バ
ッファ監視部１３、第２データ制御部１４、出力データ
選択部１２を設けている点が特徴である。
クエスト入力端１０１、リクエスト受付部２、記憶制御
部５、記憶部６、リプライデータ出力端１０２を基本構
成とし、部分書き込みのための記憶データ制御部３、部
分書き込みの高速化のための第１データ制御部８、アド
レステーブル９、データバッファ１０、部分書込制御部
７、アドレス一致検出部１１、データバッファ１０から
のデータの書き戻しのための書込データ選択部４とを有
する記憶装置１００に対して、リクエスト監視部１、バ
ッファ監視部１３、第２データ制御部１４、出力データ
選択部１２を設けている点が特徴である。
【０００９】次に、上記構成における本発明の一実施形
態による記憶装置の動作について説明する。リクエスト
監視部１は、リクエスト受付部２から通知を受けたリク
エストの中から部分書き込みの有無を判別し受け取った
リクエストが部分書き込みの場合、部分書込制御部７に
対して部分書き込みの実行を指示する。部分書込制御部
７は記憶制御部５にリード動作の実行を指示すると共に
アドレステーブル９に該当アドレスの登録及び第１デー
タ制御部８においてリクエスト受付部２からのライトデ
ータと記憶部６からのリードデータをバイトイネーブル
の値に従ってマージしデータバッファ１０への書き込み
を行う。
態による記憶装置の動作について説明する。リクエスト
監視部１は、リクエスト受付部２から通知を受けたリク
エストの中から部分書き込みの有無を判別し受け取った
リクエストが部分書き込みの場合、部分書込制御部７に
対して部分書き込みの実行を指示する。部分書込制御部
７は記憶制御部５にリード動作の実行を指示すると共に
アドレステーブル９に該当アドレスの登録及び第１デー
タ制御部８においてリクエスト受付部２からのライトデ
ータと記憶部６からのリードデータをバイトイネーブル
の値に従ってマージしデータバッファ１０への書き込み
を行う。
【００１０】また、リクエスト監視部１は、リクエスト
の頻度、間隔を監視し、記憶装置に対するアクセス頻度
が低い場合、部分書込制御部７に対して指示を出し、ア
ドレステーブル９及びデータバッファ１０に登録された
データを取り出して書込データ選択部４経由で順次記憶
部６に書き戻す。リクエスト受付部２は、リクエスト入
力端１０１から入力されたリード又はライトリクエスト
のアドレス、コマンド、ライトデータ、バイトイネーブ
ルなどを受け取り、リクエスト監視部１及び記憶制御部
５に対して受け取ったリクエスト情報を通知し、アドレ
ステーブル９及びアドレス一致検出部１１に対してアド
レスを通知し、記憶データ制御部３及び第１データ制御
部８に対してライトデータを転送する。
の頻度、間隔を監視し、記憶装置に対するアクセス頻度
が低い場合、部分書込制御部７に対して指示を出し、ア
ドレステーブル９及びデータバッファ１０に登録された
データを取り出して書込データ選択部４経由で順次記憶
部６に書き戻す。リクエスト受付部２は、リクエスト入
力端１０１から入力されたリード又はライトリクエスト
のアドレス、コマンド、ライトデータ、バイトイネーブ
ルなどを受け取り、リクエスト監視部１及び記憶制御部
５に対して受け取ったリクエスト情報を通知し、アドレ
ステーブル９及びアドレス一致検出部１１に対してアド
レスを通知し、記憶データ制御部３及び第１データ制御
部８に対してライトデータを転送する。
【００１１】記憶データ制御部３は、部分書込制御部７
の制御に従い、リクエスト受付部２から受け取ったライ
トデータと記憶部６からのリードデータをマージし部分
書き込み用ライトデータを生成する。書込データ選択部
４は、データバッファ１０からの書き戻し時に部分書込
制御部７の制御に従い、記憶データ制御部３からのライ
トデータとデータバッファ１０からのリードデータを切
り替える。
の制御に従い、リクエスト受付部２から受け取ったライ
トデータと記憶部６からのリードデータをマージし部分
書き込み用ライトデータを生成する。書込データ選択部
４は、データバッファ１０からの書き戻し時に部分書込
制御部７の制御に従い、記憶データ制御部３からのライ
トデータとデータバッファ１０からのリードデータを切
り替える。
【００１２】記憶制御部５は、リクエスト受付部２から
受け取ったリクエスト内容、部分書込制御部７からの制
御信号、及びアドレス一致検出部１１から受け取った比
較結果により、記憶部６上の該当アドレスに対してリー
ド及びライト制御を行う。記憶部６は、記憶制御部５の
制御により書込データ選択部４からのライトデータの書
き込み、データの保持、読み出しデータの出力を行う。
受け取ったリクエスト内容、部分書込制御部７からの制
御信号、及びアドレス一致検出部１１から受け取った比
較結果により、記憶部６上の該当アドレスに対してリー
ド及びライト制御を行う。記憶部６は、記憶制御部５の
制御により書込データ選択部４からのライトデータの書
き込み、データの保持、読み出しデータの出力を行う。
【００１３】部分書込制御部７は、リクエスト監視部１
からの制御、及びアドレス一致検出部１１、バッファ監
視部１３からの入力により部分書き込み動作及びデータ
バッファ１０からの書き戻し制御を実行する。また、デ
ータ書き戻し時にはアドレステーブルに登録されたアド
レスを読み出し記憶制御部５に出力する。第１データ制
御部８は、部分書込制御部７からの制御に従ってリクエ
スト受け付け部２からのライトデータと記憶部６からの
リードデータをマージし、第２データ制御部１４にライ
トデータを出力する。
からの制御、及びアドレス一致検出部１１、バッファ監
視部１３からの入力により部分書き込み動作及びデータ
バッファ１０からの書き戻し制御を実行する。また、デ
ータ書き戻し時にはアドレステーブルに登録されたアド
レスを読み出し記憶制御部５に出力する。第１データ制
御部８は、部分書込制御部７からの制御に従ってリクエ
スト受け付け部２からのライトデータと記憶部６からの
リードデータをマージし、第２データ制御部１４にライ
トデータを出力する。
【００１４】アドレスデーブル９は、データバッファ１
０と同じエントリ数を持ち、部分書込制御部７からの制
御に従いリクエスト受付部２から受け取ったアドレスを
登録し、登録された全エントリのアドレスをアドレス一
致検出部１１に出力する。また書き戻し時には、部分書
込制御部７からの制御に従い登録された各エントリのア
ドレスを順次部分書込制御部７に対して出力する。デー
タバッファ１０は、アドレステーブル９と同じエントリ
数を持ち、部分書込制御部７からの制御に従い第２デー
タ制御部１４から受け取ったライトデータを登録する。
０と同じエントリ数を持ち、部分書込制御部７からの制
御に従いリクエスト受付部２から受け取ったアドレスを
登録し、登録された全エントリのアドレスをアドレス一
致検出部１１に出力する。また書き戻し時には、部分書
込制御部７からの制御に従い登録された各エントリのア
ドレスを順次部分書込制御部７に対して出力する。デー
タバッファ１０は、アドレステーブル９と同じエントリ
数を持ち、部分書込制御部７からの制御に従い第２デー
タ制御部１４から受け取ったライトデータを登録する。
【００１５】アドレス一致検出部１１は、リクエスト受
付部２から受け取ったアドレスとアドレステーブルに登
録されたアドレスを比較し一致した場合結果を記憶制御
部５及び部分書込制御部７に出力する。出力データ選択
部１２は、記憶部６からのリードデータとデータバッフ
ァ１０からのリードデータを入力しアドレス一致検出部
１１の制御によりデータを選択してリプライデータ出力
端１０２に出力する。バッファ監視部１３は、アドレス
テーブル９及びデータバッファ１０の登録状況を監視し
フル状態の場合部分書込制御部７に制御信号を出力しア
ドレステーブル９及びデータバッファ１０への登録を抑
止しする。
付部２から受け取ったアドレスとアドレステーブルに登
録されたアドレスを比較し一致した場合結果を記憶制御
部５及び部分書込制御部７に出力する。出力データ選択
部１２は、記憶部６からのリードデータとデータバッフ
ァ１０からのリードデータを入力しアドレス一致検出部
１１の制御によりデータを選択してリプライデータ出力
端１０２に出力する。バッファ監視部１３は、アドレス
テーブル９及びデータバッファ１０の登録状況を監視し
フル状態の場合部分書込制御部７に制御信号を出力しア
ドレステーブル９及びデータバッファ１０への登録を抑
止しする。
【００１６】また、アドレステーブル９及びデータバッ
ファ１０の有効な登録エントリの有無を通知する。制御
信号を受け取った部分書込制御部７はデータバッファ１
０への書き込みを抑止すると共に記憶データ制御部３及
び記憶制御部５を制御して記憶部６に対するリード及び
記憶データ制御部３でのライトデータとのマージと記憶
部６へのライト動作を実施する。これによりアドレステ
ーブル９及びデータバッファ１０がフルでも記憶装置１
００に対する部分書き込みを含めたリクエストの受付動
作を停止せず使用することが出来る。第２データ制御部
１４は、部分書込制御部７からの制御に従って第１デー
タ制御部８からのライトデータとデータバッファ１０か
らのリードデータをマージしデータバッファ１０にライ
トデータを出力する。
ファ１０の有効な登録エントリの有無を通知する。制御
信号を受け取った部分書込制御部７はデータバッファ１
０への書き込みを抑止すると共に記憶データ制御部３及
び記憶制御部５を制御して記憶部６に対するリード及び
記憶データ制御部３でのライトデータとのマージと記憶
部６へのライト動作を実施する。これによりアドレステ
ーブル９及びデータバッファ１０がフルでも記憶装置１
００に対する部分書き込みを含めたリクエストの受付動
作を停止せず使用することが出来る。第２データ制御部
１４は、部分書込制御部７からの制御に従って第１デー
タ制御部８からのライトデータとデータバッファ１０か
らのリードデータをマージしデータバッファ１０にライ
トデータを出力する。
【００１７】リード動作時、アドレス一致検出部１１に
おいてアドレステーブル９内に登録されたアドレスとリ
クエスト受付部２から受け取ったリードアドレスの比較
を行いアドレス一致を検出した場合、該当するアドレス
に対応したデータバッファ１０上のライトデータを出力
データ選択部１２を制御してリプライデータ出力端１０
２に出力する。アドレス一致を検出しなかった場合は、
記憶部６からのリードデータをリプライデータ出力端１
０２に出力する。
おいてアドレステーブル９内に登録されたアドレスとリ
クエスト受付部２から受け取ったリードアドレスの比較
を行いアドレス一致を検出した場合、該当するアドレス
に対応したデータバッファ１０上のライトデータを出力
データ選択部１２を制御してリプライデータ出力端１０
２に出力する。アドレス一致を検出しなかった場合は、
記憶部６からのリードデータをリプライデータ出力端１
０２に出力する。
【００１８】全書き込み動作時、アドレス一致検出部１
１においてアドレステーブル９内に登録されたアドレス
とリクエスト受付部２から受け取ったリードアドレスの
比較を行いアドレス一致を検出した場合該当するアドレ
スに対応したデータバッファ１０に対してリクエスト受
付部２からのライトデータを書き込む。アドレス一致を
検出しなかった場合は、記憶部６に対して書き込みを実
行する。
１においてアドレステーブル９内に登録されたアドレス
とリクエスト受付部２から受け取ったリードアドレスの
比較を行いアドレス一致を検出した場合該当するアドレ
スに対応したデータバッファ１０に対してリクエスト受
付部２からのライトデータを書き込む。アドレス一致を
検出しなかった場合は、記憶部６に対して書き込みを実
行する。
【００１９】部分書き込み動作時、アドレス一致検出部
１１においてアドレステーブル９内に登録されたアドレ
スとリクエスト受付部２から受け取ったリードアドレス
の比較を行いアドレス一致を検出した場合該当するアド
レスに対応したデータバッファ１０上のデータを読み出
し第２データ制御部１４でリクエスト受付部２からのラ
イトデータと部分書込制御部７の制御に従ってマージし
データバッファ１０に書き込む。アドレス一致を検出し
なかった場合かつデータバッファがフルでない場合は、
第１データ制御部８でリクエスト受付部２からのライト
データと記憶部６からのリードデータを部分書込制御部
７の制御に従ってマージしデータバッファ１０に書き込
む。アドレス一致を検出しなかった場合かつデータバッ
ファ１０がフルの場合記憶データ制御部３においてリク
エスト受付部２からのライトデータと記憶部６からのリ
ードデータを部分書込制御部７からの制御に従ってマー
ジし記憶部６に書き込む。
１１においてアドレステーブル９内に登録されたアドレ
スとリクエスト受付部２から受け取ったリードアドレス
の比較を行いアドレス一致を検出した場合該当するアド
レスに対応したデータバッファ１０上のデータを読み出
し第２データ制御部１４でリクエスト受付部２からのラ
イトデータと部分書込制御部７の制御に従ってマージし
データバッファ１０に書き込む。アドレス一致を検出し
なかった場合かつデータバッファがフルでない場合は、
第１データ制御部８でリクエスト受付部２からのライト
データと記憶部６からのリードデータを部分書込制御部
７の制御に従ってマージしデータバッファ１０に書き込
む。アドレス一致を検出しなかった場合かつデータバッ
ファ１０がフルの場合記憶データ制御部３においてリク
エスト受付部２からのライトデータと記憶部６からのリ
ードデータを部分書込制御部７からの制御に従ってマー
ジし記憶部６に書き込む。
【００２０】書き戻し動作時、リクエスト監視部１から
リクエスト頻度がある一定以下の値となり空きがあるこ
とが通知されると部分書込制御部７はバッファ監視部１
３からの有効登録エントリの有無情報を見て有効な登録
エントリが存在する場合にはアドレステーブル９からア
ドレスを、データバッファ１０からデータをそれぞれ読
み出し、書込データ選択部４及び記憶制御部５を制御し
て記憶部６にデータバッファから読み出したデータを書
き戻す。
リクエスト頻度がある一定以下の値となり空きがあるこ
とが通知されると部分書込制御部７はバッファ監視部１
３からの有効登録エントリの有無情報を見て有効な登録
エントリが存在する場合にはアドレステーブル９からア
ドレスを、データバッファ１０からデータをそれぞれ読
み出し、書込データ選択部４及び記憶制御部５を制御し
て記憶部６にデータバッファから読み出したデータを書
き戻す。
【００２１】次に、本発明の他の実施形態による記憶装
置について説明する図２は、本発明の他の実施形態によ
る記憶装置の構成を示すブロック図である。図２に示し
た本発明の他の実施形態による記憶装置が図１に示した
本発明の一実施形態による記憶装置と異なる点は、アド
レス判別部１５、モードレジスタ１６，及びモード信号
入力端１０３が設けられた点である。本実施形態におい
ては、アドレス判別部１５において、アドレステーブル
９内に登録された各アドレス同士を比較し、同一行アド
レス内のものが複数存在する場合は、それらを一定個数
毎のバースト転送単位とし、アクセスが少ない状況でリ
クエスト監視部１から書き戻し動作指示が出された場合
に、バーストライト動作を記憶部６に対して実行する。
置について説明する図２は、本発明の他の実施形態によ
る記憶装置の構成を示すブロック図である。図２に示し
た本発明の他の実施形態による記憶装置が図１に示した
本発明の一実施形態による記憶装置と異なる点は、アド
レス判別部１５、モードレジスタ１６，及びモード信号
入力端１０３が設けられた点である。本実施形態におい
ては、アドレス判別部１５において、アドレステーブル
９内に登録された各アドレス同士を比較し、同一行アド
レス内のものが複数存在する場合は、それらを一定個数
毎のバースト転送単位とし、アクセスが少ない状況でリ
クエスト監視部１から書き戻し動作指示が出された場合
に、バーストライト動作を記憶部６に対して実行する。
【００２２】これにより効率的な書き戻し動作を実現し
部分書き込み動作による記憶装置の転送性能低下を極力
小さくすることができる。また、サービスプロセッサな
どにより設定可能なモードレジスタ１６を備え、リクエ
スト頻度が低い場合にデータバッファ１０から記憶部６
に書き戻しを行った場合データバッファの登録を削除し
ないモードに切り替えることにより、部分書き込み後に
該当アドレスに対するリード実行の確立が高い場合には
データバッファ１０に対するヒット率が向上しアクセス
タイムを改善することができる。
部分書き込み動作による記憶装置の転送性能低下を極力
小さくすることができる。また、サービスプロセッサな
どにより設定可能なモードレジスタ１６を備え、リクエ
スト頻度が低い場合にデータバッファ１０から記憶部６
に書き戻しを行った場合データバッファの登録を削除し
ないモードに切り替えることにより、部分書き込み後に
該当アドレスに対するリード実行の確立が高い場合には
データバッファ１０に対するヒット率が向上しアクセス
タイムを改善することができる。
【００２３】
【発明の効果】以上、説明したように、本発明によれ
ば、記憶装置の部分書き込みによる性能低下に対する改
善効果を発揮することができるという効果がある。ま
た、本発明によれば、リクエスト頻度が低い場合を判別
してバッファ手段に登録されたデータを記憶部に書き戻
すことにより部分書き込み動作の中のマージデータのラ
イト動作を転送性能上表面的に見えないようにすると共
にバッファ手段の使用効率を上げることができるという
効果がある。また、本発明によれば、バッファ手段が一
杯になった場合でもリクエストを受け付け可能とするこ
とにより、記憶装置に対する転送の停滞を防ぐことがで
きるという効果がある。また、本発明によれば、バッフ
ァ手段に保持されたデータに対してリードリクエストを
受け取った場合にデータバッファからリプライデータを
返すことによりアクセス性能を改善する効果を発揮する
ことができるという効果がある。
ば、記憶装置の部分書き込みによる性能低下に対する改
善効果を発揮することができるという効果がある。ま
た、本発明によれば、リクエスト頻度が低い場合を判別
してバッファ手段に登録されたデータを記憶部に書き戻
すことにより部分書き込み動作の中のマージデータのラ
イト動作を転送性能上表面的に見えないようにすると共
にバッファ手段の使用効率を上げることができるという
効果がある。また、本発明によれば、バッファ手段が一
杯になった場合でもリクエストを受け付け可能とするこ
とにより、記憶装置に対する転送の停滞を防ぐことがで
きるという効果がある。また、本発明によれば、バッフ
ァ手段に保持されたデータに対してリードリクエストを
受け取った場合にデータバッファからリプライデータを
返すことによりアクセス性能を改善する効果を発揮する
ことができるという効果がある。
【図１】 本発明の一実施形態による記憶装置の構成を
示すブロック図である。
示すブロック図である。
【図２】 本発明の他の実施形態による記憶装置の構成
を示すブロック図である。
を示すブロック図である。
６ 記憶部 １ リクエスト監視部 ７ 部分書込制御部 ９ アドレステーブル（バッファ手段） １０ データバッファ（バッファ手段） １３ バッファ監視部 １４ 第２データ制御部（データ制御手段） １２ 出力データ選択部
Claims (6)
- 【請求項１】 データを記憶する記憶部と、 全リクエスト中の部分書き込みリクエストを判別して、
その旨を通知するリクエスト監視部と、 前記リクエスト監視部から前記部分書き込みリクエスト
が判別された旨が通知された場合に前記記憶部へのデー
タの部分書き込みを制御する部分書込制御部とを具備す
ることを特徴とする記憶装置。 - 【請求項２】 前記リクエスト監視部は、リクエスト頻
度を監視し、リクエスト頻度が少ない状況を検出した場
合に、前記部分書込制御部を制御して前記記憶部へのデ
ータの部分書き込みを行うことを特徴とする請求項１記
載の記憶装置。 - 【請求項３】 部分書き込みを行うデータ及びアドレス
を記憶するバッファ手段を具備し、 前記部分書込制御部は、部分書き込みを行うデータ及び
アドレスを一時的に前記バッファ手段に書き込むことを
特徴とする請求項１又は請求項２記載の記憶装置。 - 【請求項４】 前記バッファ手段の残容量を監視し、当
該残容量が無い場合に、前記バッファ手段への書き込み
を抑止するバッファ監視部を具備することを特徴とする
請求項３記載の記憶装置。 - 【請求項５】 前記リクエストに含まれるアドレスと前
記バッファ手段に記憶されたアドレスとの一致不一致を
検出するアドレス一致検出部と、 前記アドレス一致検出部で一致が検出された場合に、前
記バッファ手段に記憶された当該アドレスに対応するデ
ータと前記リクエストに含まれるデータとをマージする
データ制御手段とを具備することを特徴とする請求項３
又は請求項４記載の記憶装置。 - 【請求項６】 前記リクエストがリードリクエストであ
って、前記アドレス一致検出部で一致が検出された場合
に、前記バッファ手段に記憶されたデータリプライデー
タ出力端に出力する出力データ選択部を具備することを
特徴とする請求項５記載の記憶装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11060849A JP2000259496A (ja) | 1999-03-08 | 1999-03-08 | 記憶装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11060849A JP2000259496A (ja) | 1999-03-08 | 1999-03-08 | 記憶装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2000259496A true JP2000259496A (ja) | 2000-09-22 |
Family
ID=13154249
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP11060849A Pending JP2000259496A (ja) | 1999-03-08 | 1999-03-08 | 記憶装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2000259496A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US9311181B2 (en) | 2012-11-15 | 2016-04-12 | Samsung Electronics Co., Ltd. | Memory controller changing partial data in memory device and method for changing partial data thereof |
-
1999
- 1999-03-08 JP JP11060849A patent/JP2000259496A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US9311181B2 (en) | 2012-11-15 | 2016-04-12 | Samsung Electronics Co., Ltd. | Memory controller changing partial data in memory device and method for changing partial data thereof |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20001003 |