JP2000259496A - 記憶装置 - Google Patents
記憶装置Info
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- JP2000259496A JP2000259496A JP11060849A JP6084999A JP2000259496A JP 2000259496 A JP2000259496 A JP 2000259496A JP 11060849 A JP11060849 A JP 11060849A JP 6084999 A JP6084999 A JP 6084999A JP 2000259496 A JP2000259496 A JP 2000259496A
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- Memory System Of A Hierarchy Structure (AREA)
- Detection And Correction Of Errors (AREA)
Abstract
(57)【要約】
【課題】 部分書き込み時のためのライトデータ保持手
段を有する記憶装置においてそれらの保持手段を効率的
に使用することにより部分書き込みによる記憶装置の転
送性能の改善を計ることのできる記憶装置を提供する。 【解決手段】 データを記憶する記憶部6と、全リクエ
スト中の部分書き込みリクエストを判別して、その旨を
通知するリクエスト監視部1と、リクエスト監視部1か
ら部分書き込みリクエストが判別された旨が通知された
場合に記憶部6へのデータの部分書き込みを制御する部
分書込制御部7と備える。
段を有する記憶装置においてそれらの保持手段を効率的
に使用することにより部分書き込みによる記憶装置の転
送性能の改善を計ることのできる記憶装置を提供する。 【解決手段】 データを記憶する記憶部6と、全リクエ
スト中の部分書き込みリクエストを判別して、その旨を
通知するリクエスト監視部1と、リクエスト監視部1か
ら部分書き込みリクエストが判別された旨が通知された
場合に記憶部6へのデータの部分書き込みを制御する部
分書込制御部7と備える。
Description
【0001】
【発明の属する技術分野】本発明は、記憶装置に係り、
特にエラー検出及びエラー訂正機能を有する記憶装置に
関する。
特にエラー検出及びエラー訂正機能を有する記憶装置に
関する。
【0002】
【従来の技術】近年、RAM(Random Access Memory)
等の記憶装置は大容量化、高速化が要求されており、特
にサーバ用途向けの記憶装置は信頼性向上のためのエラ
ー検出又はエラー訂正機能を有する。、記憶装置のなか
で、下位機種、例えば一般的なコンピュータ端末等にお
ける記憶部に対するエラー検出機能は一般的にパリティ
が付加されておりエラー訂正はできない。しかし、高い
信頼性を要求する上位機種、例えばサーバなどの分野で
は一般的に記憶素子のエラー検出及び訂正のためにEC
C(Error Correcting Code)が採用されている。
等の記憶装置は大容量化、高速化が要求されており、特
にサーバ用途向けの記憶装置は信頼性向上のためのエラ
ー検出又はエラー訂正機能を有する。、記憶装置のなか
で、下位機種、例えば一般的なコンピュータ端末等にお
ける記憶部に対するエラー検出機能は一般的にパリティ
が付加されておりエラー訂正はできない。しかし、高い
信頼性を要求する上位機種、例えばサーバなどの分野で
は一般的に記憶素子のエラー検出及び訂正のためにEC
C(Error Correcting Code)が採用されている。
【0003】
【発明が解決しようとする課題】ところで、パリティの
みを有する記憶装置では、記憶装置の有する1語長(デ
ータ幅)未満の部分的な書き込みに対しての動作は該当
するデータとそのパリティのみを書き換えるだけで部分
書き込みを実行することができたが、ECCを採用した
記憶装置では部分書き込みを実行するために一旦リード
動作を実行し、リードデータと部分書き込みデータとを
マージした後、ECC用のチェックビットを生成し直さ
ないと記憶部への書き込みができない。このため部分書
き込みリクエストが多発した場合その都度リードとライ
ト動作を1度ずつ行う必要があるため記憶装置の転送性
能が著しく低下するという問題があった。また、オープ
ン系の機種においては多種多様の周辺装置をサポートす
ることが求められており、部分書き込みを多発させるも
のが接続された場合にはシステム性能が著しく低下して
しまうという問題があった。更に、部分書き込みの性能
改善のための専用バッファを有する場合でもバッファが
一旦一杯になると専用バッファを記憶部に書き戻すため
に一時的にアクセス受付ができなくなってしまうという
問題があった。
みを有する記憶装置では、記憶装置の有する1語長(デ
ータ幅)未満の部分的な書き込みに対しての動作は該当
するデータとそのパリティのみを書き換えるだけで部分
書き込みを実行することができたが、ECCを採用した
記憶装置では部分書き込みを実行するために一旦リード
動作を実行し、リードデータと部分書き込みデータとを
マージした後、ECC用のチェックビットを生成し直さ
ないと記憶部への書き込みができない。このため部分書
き込みリクエストが多発した場合その都度リードとライ
ト動作を1度ずつ行う必要があるため記憶装置の転送性
能が著しく低下するという問題があった。また、オープ
ン系の機種においては多種多様の周辺装置をサポートす
ることが求められており、部分書き込みを多発させるも
のが接続された場合にはシステム性能が著しく低下して
しまうという問題があった。更に、部分書き込みの性能
改善のための専用バッファを有する場合でもバッファが
一旦一杯になると専用バッファを記憶部に書き戻すため
に一時的にアクセス受付ができなくなってしまうという
問題があった。
【0004】本発明は、上記事情に鑑みてなされたもの
であり、部分書き込み時のためのライトデータ保持手段
を有する記憶装置においてそれらの保持手段を効率的に
使用することにより部分書き込みによる記憶装置の転送
性能の改善を計ることのできる記憶装置を提供すること
を目的とする。
であり、部分書き込み時のためのライトデータ保持手段
を有する記憶装置においてそれらの保持手段を効率的に
使用することにより部分書き込みによる記憶装置の転送
性能の改善を計ることのできる記憶装置を提供すること
を目的とする。
【0005】
【課題を解決するための手段】上記課題を解決するため
に、本発明は、データを記憶する記憶部と、全リクエス
ト中の部分書き込みリクエストを判別して、その旨を通
知するリクエスト監視部と、前記リクエスト監視部から
前記部分書き込みリクエストが判別された旨が通知され
た場合に前記記憶部へのデータの部分書き込みを制御す
る部分書込制御部とを具備することを特徴とする。ま
た、本発明は、前記リクエスト監視部が、リクエスト頻
度を監視し、リクエスト頻度が少ない状況を検出した場
合に、前記部分書込制御部を制御して前記記憶部へのデ
ータの部分書き込みを行うことを特徴とする。また、本
発明は、部分書き込みを行うデータ及びアドレスを記憶
するバッファ手段を具備し、前記部分書込制御部は、部
分書き込みを行うデータ及びアドレスを一時的に前記バ
ッファ手段に書き込むことを特徴とする。また、本発明
は、前記バッファ手段の残容量を監視し、当該残容量が
無い場合に、前記バッファ手段への書き込みを抑止する
バッファ監視部を具備することを特徴とする。また、本
発明は、前記リクエストに含まれるアドレスと前記バッ
ファ手段に記憶されたアドレスとの一致不一致を検出す
るアドレス一致検出部と、前記アドレス一致検出部で一
致が検出された場合に、前記バッファ手段に記憶された
当該アドレスに対応するデータと前記リクエストに含ま
れるデータとをマージするデータ制御手段とを具備する
ことを特徴とする。また、本発明は、前記リクエストが
リードリクエストであって、前記アドレス一致検出部で
一致が検出された場合に、前記バッファ手段に記憶され
たデータリプライデータ出力端に出力する出力データ選
択部を具備することを特徴とする。
に、本発明は、データを記憶する記憶部と、全リクエス
ト中の部分書き込みリクエストを判別して、その旨を通
知するリクエスト監視部と、前記リクエスト監視部から
前記部分書き込みリクエストが判別された旨が通知され
た場合に前記記憶部へのデータの部分書き込みを制御す
る部分書込制御部とを具備することを特徴とする。ま
た、本発明は、前記リクエスト監視部が、リクエスト頻
度を監視し、リクエスト頻度が少ない状況を検出した場
合に、前記部分書込制御部を制御して前記記憶部へのデ
ータの部分書き込みを行うことを特徴とする。また、本
発明は、部分書き込みを行うデータ及びアドレスを記憶
するバッファ手段を具備し、前記部分書込制御部は、部
分書き込みを行うデータ及びアドレスを一時的に前記バ
ッファ手段に書き込むことを特徴とする。また、本発明
は、前記バッファ手段の残容量を監視し、当該残容量が
無い場合に、前記バッファ手段への書き込みを抑止する
バッファ監視部を具備することを特徴とする。また、本
発明は、前記リクエストに含まれるアドレスと前記バッ
ファ手段に記憶されたアドレスとの一致不一致を検出す
るアドレス一致検出部と、前記アドレス一致検出部で一
致が検出された場合に、前記バッファ手段に記憶された
当該アドレスに対応するデータと前記リクエストに含ま
れるデータとをマージするデータ制御手段とを具備する
ことを特徴とする。また、本発明は、前記リクエストが
リードリクエストであって、前記アドレス一致検出部で
一致が検出された場合に、前記バッファ手段に記憶され
たデータリプライデータ出力端に出力する出力データ選
択部を具備することを特徴とする。
【0006】より具体的には、図1に示すように、リク
エスト入力端101,リクエスト受付部2、記憶制御部
5及び記憶部6、リプライデータ出力端102、記憶デ
ータ制御部3を基本構成とする記憶装置100に対し
て、アドレステーブル9、データバッファ10、部分書
込制御部7、アドレス一致検出部11、第1データ制御
部8、書込データ選択部4を持ち、本発明に従ってリク
エスト監視部1、バッファ監視部13、第2データ制御
部14、出力データ選択部12を設けている。このリク
エスト監視部1は記憶装置100のリクエスト受付状況
及び全リクエスト中の部分書き込みリクエストを判別
し、アドレステーブル9、データバッファ10、部分書
込制御部7を使用する条件を与えている。リクエストが
部分書き込みの場合、リクエスト監視部1は部分書き込
み情報を部分書込制御部7に通知し、部分書込制御部7
は記憶制御部5を起動して記憶部6に対するリード制御
を実施させ該当アドレスのデータを読み出すと共に第1
データ制御部8を制御してライトデータとマージしアド
レステーブル9及びデータバッファ10に格納する制御
を行う。また、リクエスト監視部1がリクエスト頻度の
少ない状況を検出すると部分書込制御部7を制御してデ
ータバッファ10内のデータを読み出し書込データ選択
部4経由で記憶部6に書き戻す制御を行う。バッファ監
視部13はアドレステーブル9又はデータバッファ10
がフルの状態を検出すると部分書込制御部7に対して制
御信号を出力し、アドレステーブル9、データバッファ
10に対する部分書き込み制御を抑止し、記憶制御部5
はリクエスト受付部2からの通知のみにより制御を行
い、記憶部6から該当アドレスのデータを読み出し記憶
データ制御部3でライトデータとマージして記憶部6へ
書き込み動作を実行する。第2データ制御部14は、ア
ドレス一致検出部11がリクエスト受付部2から受け取
った部分書き込みリクエストのアドレスがアドレステー
ブル9に登録されたアドレスと一致を検出した場合、デ
ータバッファ10から読み出された該当データとライト
データをマージしデータバッファに再書き込みを行う。
出力データ選択部12はリードリクエストがアドレス一
致検出部11で一致を検出した場合データバッファ10
からの該当する読み出しデータをリプライデータ出力端
102に出力する手段を与えている。従って、記憶部6
からのリード動作と一時保持用のデータバッファ10へ
の書き込みにより部分書き込み処理を高速化した記憶装
置において、本発明によりデータバッファに登録された
データに対する高速の全書き込み及び部分書き込みを実
現し、データバッファがフルの状態でも部分書き込みを
含めたリクエストを受付可能とし、リクエスト受付状況
の監視により記憶部6の空き時間を利用したデータバッ
ファ10から記憶部6へのデータの効率的な書き戻しを
実現し、データバッファ10にのみ登録されたデータに
対するリードリクエストに対してデータバッファ10か
ら読み出しデータを出力する手段を与えることにより高
速のリード動作を実現することにより記憶装置の性能向
上という効果が得られる。
エスト入力端101,リクエスト受付部2、記憶制御部
5及び記憶部6、リプライデータ出力端102、記憶デ
ータ制御部3を基本構成とする記憶装置100に対し
て、アドレステーブル9、データバッファ10、部分書
込制御部7、アドレス一致検出部11、第1データ制御
部8、書込データ選択部4を持ち、本発明に従ってリク
エスト監視部1、バッファ監視部13、第2データ制御
部14、出力データ選択部12を設けている。このリク
エスト監視部1は記憶装置100のリクエスト受付状況
及び全リクエスト中の部分書き込みリクエストを判別
し、アドレステーブル9、データバッファ10、部分書
込制御部7を使用する条件を与えている。リクエストが
部分書き込みの場合、リクエスト監視部1は部分書き込
み情報を部分書込制御部7に通知し、部分書込制御部7
は記憶制御部5を起動して記憶部6に対するリード制御
を実施させ該当アドレスのデータを読み出すと共に第1
データ制御部8を制御してライトデータとマージしアド
レステーブル9及びデータバッファ10に格納する制御
を行う。また、リクエスト監視部1がリクエスト頻度の
少ない状況を検出すると部分書込制御部7を制御してデ
ータバッファ10内のデータを読み出し書込データ選択
部4経由で記憶部6に書き戻す制御を行う。バッファ監
視部13はアドレステーブル9又はデータバッファ10
がフルの状態を検出すると部分書込制御部7に対して制
御信号を出力し、アドレステーブル9、データバッファ
10に対する部分書き込み制御を抑止し、記憶制御部5
はリクエスト受付部2からの通知のみにより制御を行
い、記憶部6から該当アドレスのデータを読み出し記憶
データ制御部3でライトデータとマージして記憶部6へ
書き込み動作を実行する。第2データ制御部14は、ア
ドレス一致検出部11がリクエスト受付部2から受け取
った部分書き込みリクエストのアドレスがアドレステー
ブル9に登録されたアドレスと一致を検出した場合、デ
ータバッファ10から読み出された該当データとライト
データをマージしデータバッファに再書き込みを行う。
出力データ選択部12はリードリクエストがアドレス一
致検出部11で一致を検出した場合データバッファ10
からの該当する読み出しデータをリプライデータ出力端
102に出力する手段を与えている。従って、記憶部6
からのリード動作と一時保持用のデータバッファ10へ
の書き込みにより部分書き込み処理を高速化した記憶装
置において、本発明によりデータバッファに登録された
データに対する高速の全書き込み及び部分書き込みを実
現し、データバッファがフルの状態でも部分書き込みを
含めたリクエストを受付可能とし、リクエスト受付状況
の監視により記憶部6の空き時間を利用したデータバッ
ファ10から記憶部6へのデータの効率的な書き戻しを
実現し、データバッファ10にのみ登録されたデータに
対するリードリクエストに対してデータバッファ10か
ら読み出しデータを出力する手段を与えることにより高
速のリード動作を実現することにより記憶装置の性能向
上という効果が得られる。
【0007】
【発明の実施の形態】以下、図面を参照して本発明の一
実施形態による記憶装置について詳細に説明する。図1
は、本発明の一実施形態による記憶装置の構成を示すブ
ロック図である。本発明の一実施形態による記憶装置
は、リクエスト入力端101、リクエスト受付部2、記
憶制御部5、記憶部6、記憶データ制御部3、アドレス
テーブル9、データバッファ10、アドレス一致検出部
11、部分書込制御部7、第1データ制御部8、リプラ
イデータ出力端102を有する記憶装置100におい
て、リクエスト監視部1、バッファ監視部13、第2デ
ータ制御部14、及び出力データ選択部12を有する。
実施形態による記憶装置について詳細に説明する。図1
は、本発明の一実施形態による記憶装置の構成を示すブ
ロック図である。本発明の一実施形態による記憶装置
は、リクエスト入力端101、リクエスト受付部2、記
憶制御部5、記憶部6、記憶データ制御部3、アドレス
テーブル9、データバッファ10、アドレス一致検出部
11、部分書込制御部7、第1データ制御部8、リプラ
イデータ出力端102を有する記憶装置100におい
て、リクエスト監視部1、バッファ監視部13、第2デ
ータ制御部14、及び出力データ選択部12を有する。
【0008】つまり、本実施形態による記憶装置は、リ
クエスト入力端101、リクエスト受付部2、記憶制御
部5、記憶部6、リプライデータ出力端102を基本構
成とし、部分書き込みのための記憶データ制御部3、部
分書き込みの高速化のための第1データ制御部8、アド
レステーブル9、データバッファ10、部分書込制御部
7、アドレス一致検出部11、データバッファ10から
のデータの書き戻しのための書込データ選択部4とを有
する記憶装置100に対して、リクエスト監視部1、バ
ッファ監視部13、第2データ制御部14、出力データ
選択部12を設けている点が特徴である。
クエスト入力端101、リクエスト受付部2、記憶制御
部5、記憶部6、リプライデータ出力端102を基本構
成とし、部分書き込みのための記憶データ制御部3、部
分書き込みの高速化のための第1データ制御部8、アド
レステーブル9、データバッファ10、部分書込制御部
7、アドレス一致検出部11、データバッファ10から
のデータの書き戻しのための書込データ選択部4とを有
する記憶装置100に対して、リクエスト監視部1、バ
ッファ監視部13、第2データ制御部14、出力データ
選択部12を設けている点が特徴である。
【0009】次に、上記構成における本発明の一実施形
態による記憶装置の動作について説明する。リクエスト
監視部1は、リクエスト受付部2から通知を受けたリク
エストの中から部分書き込みの有無を判別し受け取った
リクエストが部分書き込みの場合、部分書込制御部7に
対して部分書き込みの実行を指示する。部分書込制御部
7は記憶制御部5にリード動作の実行を指示すると共に
アドレステーブル9に該当アドレスの登録及び第1デー
タ制御部8においてリクエスト受付部2からのライトデ
ータと記憶部6からのリードデータをバイトイネーブル
の値に従ってマージしデータバッファ10への書き込み
を行う。
態による記憶装置の動作について説明する。リクエスト
監視部1は、リクエスト受付部2から通知を受けたリク
エストの中から部分書き込みの有無を判別し受け取った
リクエストが部分書き込みの場合、部分書込制御部7に
対して部分書き込みの実行を指示する。部分書込制御部
7は記憶制御部5にリード動作の実行を指示すると共に
アドレステーブル9に該当アドレスの登録及び第1デー
タ制御部8においてリクエスト受付部2からのライトデ
ータと記憶部6からのリードデータをバイトイネーブル
の値に従ってマージしデータバッファ10への書き込み
を行う。
【0010】また、リクエスト監視部1は、リクエスト
の頻度、間隔を監視し、記憶装置に対するアクセス頻度
が低い場合、部分書込制御部7に対して指示を出し、ア
ドレステーブル9及びデータバッファ10に登録された
データを取り出して書込データ選択部4経由で順次記憶
部6に書き戻す。リクエスト受付部2は、リクエスト入
力端101から入力されたリード又はライトリクエスト
のアドレス、コマンド、ライトデータ、バイトイネーブ
ルなどを受け取り、リクエスト監視部1及び記憶制御部
5に対して受け取ったリクエスト情報を通知し、アドレ
ステーブル9及びアドレス一致検出部11に対してアド
レスを通知し、記憶データ制御部3及び第1データ制御
部8に対してライトデータを転送する。
の頻度、間隔を監視し、記憶装置に対するアクセス頻度
が低い場合、部分書込制御部7に対して指示を出し、ア
ドレステーブル9及びデータバッファ10に登録された
データを取り出して書込データ選択部4経由で順次記憶
部6に書き戻す。リクエスト受付部2は、リクエスト入
力端101から入力されたリード又はライトリクエスト
のアドレス、コマンド、ライトデータ、バイトイネーブ
ルなどを受け取り、リクエスト監視部1及び記憶制御部
5に対して受け取ったリクエスト情報を通知し、アドレ
ステーブル9及びアドレス一致検出部11に対してアド
レスを通知し、記憶データ制御部3及び第1データ制御
部8に対してライトデータを転送する。
【0011】記憶データ制御部3は、部分書込制御部7
の制御に従い、リクエスト受付部2から受け取ったライ
トデータと記憶部6からのリードデータをマージし部分
書き込み用ライトデータを生成する。書込データ選択部
4は、データバッファ10からの書き戻し時に部分書込
制御部7の制御に従い、記憶データ制御部3からのライ
トデータとデータバッファ10からのリードデータを切
り替える。
の制御に従い、リクエスト受付部2から受け取ったライ
トデータと記憶部6からのリードデータをマージし部分
書き込み用ライトデータを生成する。書込データ選択部
4は、データバッファ10からの書き戻し時に部分書込
制御部7の制御に従い、記憶データ制御部3からのライ
トデータとデータバッファ10からのリードデータを切
り替える。
【0012】記憶制御部5は、リクエスト受付部2から
受け取ったリクエスト内容、部分書込制御部7からの制
御信号、及びアドレス一致検出部11から受け取った比
較結果により、記憶部6上の該当アドレスに対してリー
ド及びライト制御を行う。記憶部6は、記憶制御部5の
制御により書込データ選択部4からのライトデータの書
き込み、データの保持、読み出しデータの出力を行う。
受け取ったリクエスト内容、部分書込制御部7からの制
御信号、及びアドレス一致検出部11から受け取った比
較結果により、記憶部6上の該当アドレスに対してリー
ド及びライト制御を行う。記憶部6は、記憶制御部5の
制御により書込データ選択部4からのライトデータの書
き込み、データの保持、読み出しデータの出力を行う。
【0013】部分書込制御部7は、リクエスト監視部1
からの制御、及びアドレス一致検出部11、バッファ監
視部13からの入力により部分書き込み動作及びデータ
バッファ10からの書き戻し制御を実行する。また、デ
ータ書き戻し時にはアドレステーブルに登録されたアド
レスを読み出し記憶制御部5に出力する。第1データ制
御部8は、部分書込制御部7からの制御に従ってリクエ
スト受け付け部2からのライトデータと記憶部6からの
リードデータをマージし、第2データ制御部14にライ
トデータを出力する。
からの制御、及びアドレス一致検出部11、バッファ監
視部13からの入力により部分書き込み動作及びデータ
バッファ10からの書き戻し制御を実行する。また、デ
ータ書き戻し時にはアドレステーブルに登録されたアド
レスを読み出し記憶制御部5に出力する。第1データ制
御部8は、部分書込制御部7からの制御に従ってリクエ
スト受け付け部2からのライトデータと記憶部6からの
リードデータをマージし、第2データ制御部14にライ
トデータを出力する。
【0014】アドレスデーブル9は、データバッファ1
0と同じエントリ数を持ち、部分書込制御部7からの制
御に従いリクエスト受付部2から受け取ったアドレスを
登録し、登録された全エントリのアドレスをアドレス一
致検出部11に出力する。また書き戻し時には、部分書
込制御部7からの制御に従い登録された各エントリのア
ドレスを順次部分書込制御部7に対して出力する。デー
タバッファ10は、アドレステーブル9と同じエントリ
数を持ち、部分書込制御部7からの制御に従い第2デー
タ制御部14から受け取ったライトデータを登録する。
0と同じエントリ数を持ち、部分書込制御部7からの制
御に従いリクエスト受付部2から受け取ったアドレスを
登録し、登録された全エントリのアドレスをアドレス一
致検出部11に出力する。また書き戻し時には、部分書
込制御部7からの制御に従い登録された各エントリのア
ドレスを順次部分書込制御部7に対して出力する。デー
タバッファ10は、アドレステーブル9と同じエントリ
数を持ち、部分書込制御部7からの制御に従い第2デー
タ制御部14から受け取ったライトデータを登録する。
【0015】アドレス一致検出部11は、リクエスト受
付部2から受け取ったアドレスとアドレステーブルに登
録されたアドレスを比較し一致した場合結果を記憶制御
部5及び部分書込制御部7に出力する。出力データ選択
部12は、記憶部6からのリードデータとデータバッフ
ァ10からのリードデータを入力しアドレス一致検出部
11の制御によりデータを選択してリプライデータ出力
端102に出力する。バッファ監視部13は、アドレス
テーブル9及びデータバッファ10の登録状況を監視し
フル状態の場合部分書込制御部7に制御信号を出力しア
ドレステーブル9及びデータバッファ10への登録を抑
止しする。
付部2から受け取ったアドレスとアドレステーブルに登
録されたアドレスを比較し一致した場合結果を記憶制御
部5及び部分書込制御部7に出力する。出力データ選択
部12は、記憶部6からのリードデータとデータバッフ
ァ10からのリードデータを入力しアドレス一致検出部
11の制御によりデータを選択してリプライデータ出力
端102に出力する。バッファ監視部13は、アドレス
テーブル9及びデータバッファ10の登録状況を監視し
フル状態の場合部分書込制御部7に制御信号を出力しア
ドレステーブル9及びデータバッファ10への登録を抑
止しする。
【0016】また、アドレステーブル9及びデータバッ
ファ10の有効な登録エントリの有無を通知する。制御
信号を受け取った部分書込制御部7はデータバッファ1
0への書き込みを抑止すると共に記憶データ制御部3及
び記憶制御部5を制御して記憶部6に対するリード及び
記憶データ制御部3でのライトデータとのマージと記憶
部6へのライト動作を実施する。これによりアドレステ
ーブル9及びデータバッファ10がフルでも記憶装置1
00に対する部分書き込みを含めたリクエストの受付動
作を停止せず使用することが出来る。第2データ制御部
14は、部分書込制御部7からの制御に従って第1デー
タ制御部8からのライトデータとデータバッファ10か
らのリードデータをマージしデータバッファ10にライ
トデータを出力する。
ファ10の有効な登録エントリの有無を通知する。制御
信号を受け取った部分書込制御部7はデータバッファ1
0への書き込みを抑止すると共に記憶データ制御部3及
び記憶制御部5を制御して記憶部6に対するリード及び
記憶データ制御部3でのライトデータとのマージと記憶
部6へのライト動作を実施する。これによりアドレステ
ーブル9及びデータバッファ10がフルでも記憶装置1
00に対する部分書き込みを含めたリクエストの受付動
作を停止せず使用することが出来る。第2データ制御部
14は、部分書込制御部7からの制御に従って第1デー
タ制御部8からのライトデータとデータバッファ10か
らのリードデータをマージしデータバッファ10にライ
トデータを出力する。
【0017】リード動作時、アドレス一致検出部11に
おいてアドレステーブル9内に登録されたアドレスとリ
クエスト受付部2から受け取ったリードアドレスの比較
を行いアドレス一致を検出した場合、該当するアドレス
に対応したデータバッファ10上のライトデータを出力
データ選択部12を制御してリプライデータ出力端10
2に出力する。アドレス一致を検出しなかった場合は、
記憶部6からのリードデータをリプライデータ出力端1
02に出力する。
おいてアドレステーブル9内に登録されたアドレスとリ
クエスト受付部2から受け取ったリードアドレスの比較
を行いアドレス一致を検出した場合、該当するアドレス
に対応したデータバッファ10上のライトデータを出力
データ選択部12を制御してリプライデータ出力端10
2に出力する。アドレス一致を検出しなかった場合は、
記憶部6からのリードデータをリプライデータ出力端1
02に出力する。
【0018】全書き込み動作時、アドレス一致検出部1
1においてアドレステーブル9内に登録されたアドレス
とリクエスト受付部2から受け取ったリードアドレスの
比較を行いアドレス一致を検出した場合該当するアドレ
スに対応したデータバッファ10に対してリクエスト受
付部2からのライトデータを書き込む。アドレス一致を
検出しなかった場合は、記憶部6に対して書き込みを実
行する。
1においてアドレステーブル9内に登録されたアドレス
とリクエスト受付部2から受け取ったリードアドレスの
比較を行いアドレス一致を検出した場合該当するアドレ
スに対応したデータバッファ10に対してリクエスト受
付部2からのライトデータを書き込む。アドレス一致を
検出しなかった場合は、記憶部6に対して書き込みを実
行する。
【0019】部分書き込み動作時、アドレス一致検出部
11においてアドレステーブル9内に登録されたアドレ
スとリクエスト受付部2から受け取ったリードアドレス
の比較を行いアドレス一致を検出した場合該当するアド
レスに対応したデータバッファ10上のデータを読み出
し第2データ制御部14でリクエスト受付部2からのラ
イトデータと部分書込制御部7の制御に従ってマージし
データバッファ10に書き込む。アドレス一致を検出し
なかった場合かつデータバッファがフルでない場合は、
第1データ制御部8でリクエスト受付部2からのライト
データと記憶部6からのリードデータを部分書込制御部
7の制御に従ってマージしデータバッファ10に書き込
む。アドレス一致を検出しなかった場合かつデータバッ
ファ10がフルの場合記憶データ制御部3においてリク
エスト受付部2からのライトデータと記憶部6からのリ
ードデータを部分書込制御部7からの制御に従ってマー
ジし記憶部6に書き込む。
11においてアドレステーブル9内に登録されたアドレ
スとリクエスト受付部2から受け取ったリードアドレス
の比較を行いアドレス一致を検出した場合該当するアド
レスに対応したデータバッファ10上のデータを読み出
し第2データ制御部14でリクエスト受付部2からのラ
イトデータと部分書込制御部7の制御に従ってマージし
データバッファ10に書き込む。アドレス一致を検出し
なかった場合かつデータバッファがフルでない場合は、
第1データ制御部8でリクエスト受付部2からのライト
データと記憶部6からのリードデータを部分書込制御部
7の制御に従ってマージしデータバッファ10に書き込
む。アドレス一致を検出しなかった場合かつデータバッ
ファ10がフルの場合記憶データ制御部3においてリク
エスト受付部2からのライトデータと記憶部6からのリ
ードデータを部分書込制御部7からの制御に従ってマー
ジし記憶部6に書き込む。
【0020】書き戻し動作時、リクエスト監視部1から
リクエスト頻度がある一定以下の値となり空きがあるこ
とが通知されると部分書込制御部7はバッファ監視部1
3からの有効登録エントリの有無情報を見て有効な登録
エントリが存在する場合にはアドレステーブル9からア
ドレスを、データバッファ10からデータをそれぞれ読
み出し、書込データ選択部4及び記憶制御部5を制御し
て記憶部6にデータバッファから読み出したデータを書
き戻す。
リクエスト頻度がある一定以下の値となり空きがあるこ
とが通知されると部分書込制御部7はバッファ監視部1
3からの有効登録エントリの有無情報を見て有効な登録
エントリが存在する場合にはアドレステーブル9からア
ドレスを、データバッファ10からデータをそれぞれ読
み出し、書込データ選択部4及び記憶制御部5を制御し
て記憶部6にデータバッファから読み出したデータを書
き戻す。
【0021】次に、本発明の他の実施形態による記憶装
置について説明する図2は、本発明の他の実施形態によ
る記憶装置の構成を示すブロック図である。図2に示し
た本発明の他の実施形態による記憶装置が図1に示した
本発明の一実施形態による記憶装置と異なる点は、アド
レス判別部15、モードレジスタ16,及びモード信号
入力端103が設けられた点である。本実施形態におい
ては、アドレス判別部15において、アドレステーブル
9内に登録された各アドレス同士を比較し、同一行アド
レス内のものが複数存在する場合は、それらを一定個数
毎のバースト転送単位とし、アクセスが少ない状況でリ
クエスト監視部1から書き戻し動作指示が出された場合
に、バーストライト動作を記憶部6に対して実行する。
置について説明する図2は、本発明の他の実施形態によ
る記憶装置の構成を示すブロック図である。図2に示し
た本発明の他の実施形態による記憶装置が図1に示した
本発明の一実施形態による記憶装置と異なる点は、アド
レス判別部15、モードレジスタ16,及びモード信号
入力端103が設けられた点である。本実施形態におい
ては、アドレス判別部15において、アドレステーブル
9内に登録された各アドレス同士を比較し、同一行アド
レス内のものが複数存在する場合は、それらを一定個数
毎のバースト転送単位とし、アクセスが少ない状況でリ
クエスト監視部1から書き戻し動作指示が出された場合
に、バーストライト動作を記憶部6に対して実行する。
【0022】これにより効率的な書き戻し動作を実現し
部分書き込み動作による記憶装置の転送性能低下を極力
小さくすることができる。また、サービスプロセッサな
どにより設定可能なモードレジスタ16を備え、リクエ
スト頻度が低い場合にデータバッファ10から記憶部6
に書き戻しを行った場合データバッファの登録を削除し
ないモードに切り替えることにより、部分書き込み後に
該当アドレスに対するリード実行の確立が高い場合には
データバッファ10に対するヒット率が向上しアクセス
タイムを改善することができる。
部分書き込み動作による記憶装置の転送性能低下を極力
小さくすることができる。また、サービスプロセッサな
どにより設定可能なモードレジスタ16を備え、リクエ
スト頻度が低い場合にデータバッファ10から記憶部6
に書き戻しを行った場合データバッファの登録を削除し
ないモードに切り替えることにより、部分書き込み後に
該当アドレスに対するリード実行の確立が高い場合には
データバッファ10に対するヒット率が向上しアクセス
タイムを改善することができる。
【0023】
【発明の効果】以上、説明したように、本発明によれ
ば、記憶装置の部分書き込みによる性能低下に対する改
善効果を発揮することができるという効果がある。ま
た、本発明によれば、リクエスト頻度が低い場合を判別
してバッファ手段に登録されたデータを記憶部に書き戻
すことにより部分書き込み動作の中のマージデータのラ
イト動作を転送性能上表面的に見えないようにすると共
にバッファ手段の使用効率を上げることができるという
効果がある。また、本発明によれば、バッファ手段が一
杯になった場合でもリクエストを受け付け可能とするこ
とにより、記憶装置に対する転送の停滞を防ぐことがで
きるという効果がある。また、本発明によれば、バッフ
ァ手段に保持されたデータに対してリードリクエストを
受け取った場合にデータバッファからリプライデータを
返すことによりアクセス性能を改善する効果を発揮する
ことができるという効果がある。
ば、記憶装置の部分書き込みによる性能低下に対する改
善効果を発揮することができるという効果がある。ま
た、本発明によれば、リクエスト頻度が低い場合を判別
してバッファ手段に登録されたデータを記憶部に書き戻
すことにより部分書き込み動作の中のマージデータのラ
イト動作を転送性能上表面的に見えないようにすると共
にバッファ手段の使用効率を上げることができるという
効果がある。また、本発明によれば、バッファ手段が一
杯になった場合でもリクエストを受け付け可能とするこ
とにより、記憶装置に対する転送の停滞を防ぐことがで
きるという効果がある。また、本発明によれば、バッフ
ァ手段に保持されたデータに対してリードリクエストを
受け取った場合にデータバッファからリプライデータを
返すことによりアクセス性能を改善する効果を発揮する
ことができるという効果がある。
【図1】 本発明の一実施形態による記憶装置の構成を
示すブロック図である。
示すブロック図である。
【図2】 本発明の他の実施形態による記憶装置の構成
を示すブロック図である。
を示すブロック図である。
6 記憶部 1 リクエスト監視部 7 部分書込制御部 9 アドレステーブル(バッファ手段) 10 データバッファ(バッファ手段) 13 バッファ監視部 14 第2データ制御部(データ制御手段) 12 出力データ選択部
Claims (6)
- 【請求項1】 データを記憶する記憶部と、 全リクエスト中の部分書き込みリクエストを判別して、
その旨を通知するリクエスト監視部と、 前記リクエスト監視部から前記部分書き込みリクエスト
が判別された旨が通知された場合に前記記憶部へのデー
タの部分書き込みを制御する部分書込制御部とを具備す
ることを特徴とする記憶装置。 - 【請求項2】 前記リクエスト監視部は、リクエスト頻
度を監視し、リクエスト頻度が少ない状況を検出した場
合に、前記部分書込制御部を制御して前記記憶部へのデ
ータの部分書き込みを行うことを特徴とする請求項1記
載の記憶装置。 - 【請求項3】 部分書き込みを行うデータ及びアドレス
を記憶するバッファ手段を具備し、 前記部分書込制御部は、部分書き込みを行うデータ及び
アドレスを一時的に前記バッファ手段に書き込むことを
特徴とする請求項1又は請求項2記載の記憶装置。 - 【請求項4】 前記バッファ手段の残容量を監視し、当
該残容量が無い場合に、前記バッファ手段への書き込み
を抑止するバッファ監視部を具備することを特徴とする
請求項3記載の記憶装置。 - 【請求項5】 前記リクエストに含まれるアドレスと前
記バッファ手段に記憶されたアドレスとの一致不一致を
検出するアドレス一致検出部と、 前記アドレス一致検出部で一致が検出された場合に、前
記バッファ手段に記憶された当該アドレスに対応するデ
ータと前記リクエストに含まれるデータとをマージする
データ制御手段とを具備することを特徴とする請求項3
又は請求項4記載の記憶装置。 - 【請求項6】 前記リクエストがリードリクエストであ
って、前記アドレス一致検出部で一致が検出された場合
に、前記バッファ手段に記憶されたデータリプライデー
タ出力端に出力する出力データ選択部を具備することを
特徴とする請求項5記載の記憶装置。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP11060849A JP2000259496A (ja) | 1999-03-08 | 1999-03-08 | 記憶装置 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP11060849A JP2000259496A (ja) | 1999-03-08 | 1999-03-08 | 記憶装置 |
Publications (1)
Publication Number | Publication Date |
---|---|
JP2000259496A true JP2000259496A (ja) | 2000-09-22 |
Family
ID=13154249
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP11060849A Pending JP2000259496A (ja) | 1999-03-08 | 1999-03-08 | 記憶装置 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP2000259496A (ja) |
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US9311181B2 (en) | 2012-11-15 | 2016-04-12 | Samsung Electronics Co., Ltd. | Memory controller changing partial data in memory device and method for changing partial data thereof |
-
1999
- 1999-03-08 JP JP11060849A patent/JP2000259496A/ja active Pending
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US9311181B2 (en) | 2012-11-15 | 2016-04-12 | Samsung Electronics Co., Ltd. | Memory controller changing partial data in memory device and method for changing partial data thereof |
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Legal Events
Date | Code | Title | Description |
---|---|---|---|
A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20001003 |