JPH06274462A - 共有メモリの非同期書込み方式 - Google Patents
共有メモリの非同期書込み方式Info
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- JPH06274462A JPH06274462A JP5059129A JP5912993A JPH06274462A JP H06274462 A JPH06274462 A JP H06274462A JP 5059129 A JP5059129 A JP 5059129A JP 5912993 A JP5912993 A JP 5912993A JP H06274462 A JPH06274462 A JP H06274462A
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- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F15/00—Digital computers in general; Data processing equipment in general
- G06F15/16—Combinations of two or more digital computers each having at least an arithmetic unit, a program unit and a register, e.g. for a simultaneous processing of several programs
- G06F15/163—Interprocessor communication
- G06F15/167—Interprocessor communication using a common memory, e.g. mailbox
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- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
- G06F13/14—Handling requests for interconnection or transfer
- G06F13/16—Handling requests for interconnection or transfer for access to memory bus
- G06F13/1668—Details of memory controller
- G06F13/1673—Details of memory controller using buffers
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- Theoretical Computer Science (AREA)
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- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Software Systems (AREA)
- Multi Processors (AREA)
- Memory System (AREA)
Abstract
(57)【要約】
【目的】 本発明は共有メモリの非同期アクセス方式に
関し、中央処理ユニットからのキックオフ命令なしにブ
ロック書込みを行なって、中央処理ユニットのオーバー
ヘッドを軽減でき、共有メモリの内容が複数のプロセッ
サ間で不一致となるおそれを防止することを目的とす
る。 【構成】 連続性判定手段（３５，３６，３９）は、中
央処理ユニット（１５）から共有メモリ（２０）に対す
る書込みアドレスの連続性を判定し、上記書込みアドレ
スの連続性がないと判定されたとき、上記内部バッファ
（３３）に格納された書込みデータを共有メモリ（２
０）にブロック書込みする。
関し、中央処理ユニットからのキックオフ命令なしにブ
ロック書込みを行なって、中央処理ユニットのオーバー
ヘッドを軽減でき、共有メモリの内容が複数のプロセッ
サ間で不一致となるおそれを防止することを目的とす
る。 【構成】 連続性判定手段（３５，３６，３９）は、中
央処理ユニット（１５）から共有メモリ（２０）に対す
る書込みアドレスの連続性を判定し、上記書込みアドレ
スの連続性がないと判定されたとき、上記内部バッファ
（３３）に格納された書込みデータを共有メモリ（２
０）にブロック書込みする。
Description
【０００１】
【産業上の利用分野】本発明は複数のプロセッサモジュ
ールと共有メモリがシステムバスを介して接続されたマ
ルチプロセッサシステムの共有メモリの非同期アクセス
方式に関する。
ールと共有メモリがシステムバスを介して接続されたマ
ルチプロセッサシステムの共有メモリの非同期アクセス
方式に関する。
【０００２】
【従来の技術】従来のマルチプロセッサシステムにおい
て各プロセッサモジュールの処理ユニットは、自己の物
理アドレス空間に存在する共有メモリモジュールの空間
をシステムバスを介して物理アドレスにより直接アクセ
スする同期アクセス方式を採用している。しかし、同期
アクセス方式によるプロセッサモジュールのシステムバ
スを使用した共有メモリへのアクセスには、プロセッサ
モジュール内のメインメモリへのアクセスに比べ非常に
大きな時間を必要とする問題があった。
て各プロセッサモジュールの処理ユニットは、自己の物
理アドレス空間に存在する共有メモリモジュールの空間
をシステムバスを介して物理アドレスにより直接アクセ
スする同期アクセス方式を採用している。しかし、同期
アクセス方式によるプロセッサモジュールのシステムバ
スを使用した共有メモリへのアクセスには、プロセッサ
モジュール内のメインメモリへのアクセスに比べ非常に
大きな時間を必要とする問題があった。
【０００３】そこで共有メモリのアクセスの高速化とシ
ステムバスのオーバーヘッド低減を目的として各プロセ
ッサモジュール内のシステムバスとの接続ユニット内に
内部バッファを設け、接続ユニットが中央処理ユニット
（以下処理ユニットという）による共有メモリモジュー
ルへの書込み命令を認識した際に、書込みデータを内部
バッファに格納して処理ユニットに高速な応答を行な
い、次の書込みデータも続いて内部バッファに格納し、
処理ユニットの書込み領域を含む所定ワード数でなる１
ブロック分のデータをブロック書込みにより共有メモリ
ユニットに書き込むことにより、システムバスのオーバ
ーヘッドの低速と処理ユニットの共有メモリの高速書込
みを実現していた。
ステムバスのオーバーヘッド低減を目的として各プロセ
ッサモジュール内のシステムバスとの接続ユニット内に
内部バッファを設け、接続ユニットが中央処理ユニット
（以下処理ユニットという）による共有メモリモジュー
ルへの書込み命令を認識した際に、書込みデータを内部
バッファに格納して処理ユニットに高速な応答を行な
い、次の書込みデータも続いて内部バッファに格納し、
処理ユニットの書込み領域を含む所定ワード数でなる１
ブロック分のデータをブロック書込みにより共有メモリ
ユニットに書き込むことにより、システムバスのオーバ
ーヘッドの低速と処理ユニットの共有メモリの高速書込
みを実現していた。
【０００４】
【発明が解決しようとする課題】従来は、接続ユニット
の内部バッファから共有メモリへのブロック書込みは処
理ユニットから接続ユニットに内部バッファから共有メ
モリへのデータ転送開始を指示するキックオフ命令を発
行することにより行なわれている。このため、プロセッ
サモジュール内のソフトウェアは適切な処理単位でキッ
クオフ命令を発行しなければならず、そのためのオーバ
ーヘッドが必要であった。
の内部バッファから共有メモリへのブロック書込みは処
理ユニットから接続ユニットに内部バッファから共有メ
モリへのデータ転送開始を指示するキックオフ命令を発
行することにより行なわれている。このため、プロセッ
サモジュール内のソフトウェアは適切な処理単位でキッ
クオフ命令を発行しなければならず、そのためのオーバ
ーヘッドが必要であった。
【０００５】また、上記ソフトウェアがキックオフ命令
を長時間発行しなかった場合は、内部バッファに長時
間、最新の共有メモリの内容が保留され、同一の共有メ
モリ空間から他のプロセッサモジュールがデータを読出
した場合、共有メモリの内容がプロセッサ間で不一致と
なる可能性がある。このような不一致が発生したデータ
を使用するとコンピュータシステム全体のデータ破壊の
危険性があるという問題があった。
を長時間発行しなかった場合は、内部バッファに長時
間、最新の共有メモリの内容が保留され、同一の共有メ
モリ空間から他のプロセッサモジュールがデータを読出
した場合、共有メモリの内容がプロセッサ間で不一致と
なる可能性がある。このような不一致が発生したデータ
を使用するとコンピュータシステム全体のデータ破壊の
危険性があるという問題があった。
【０００６】本発明は上記の点に鑑みなされたもので、
中央処理ユニットからのキックオフ命令なしにブロック
書込みを行なって、中央処理ユニットのオーバーヘッド
を軽減でき、共有メモリの内容が複数のプロセッサ間で
不一致となるおそれを防止する共有メモリの非同期アク
セス方式を提供することを目的とする。
中央処理ユニットからのキックオフ命令なしにブロック
書込みを行なって、中央処理ユニットのオーバーヘッド
を軽減でき、共有メモリの内容が複数のプロセッサ間で
不一致となるおそれを防止する共有メモリの非同期アク
セス方式を提供することを目的とする。
【０００７】
【課題を解決するための手段】本発明の共有メモリの非
同期アクセス方式は、メインメモリと中央処理ユニット
とシステムバスとの接続ユニットとを有する複数のプロ
セッサモジュールと、共有メモリを有する共有メモリモ
ジュールとをシステムバス（１１）で接続したマルチプ
ロセッサシステムで、上記プロセッサモジュールの中央
処理ユニットから共有メモリに書込みを行なうとき、プ
ロセッサモジュール内の接続ユニットの内部バッファに
書込みデータを格納し、上記内部バッファの所定ワード
数からなる１ブロックのデータを上記共有メモリにブロ
ック書込みする共有メモリの非同期アクセス方式におい
て、上記中央処理ユニットから共有メモリに対する書込
みアドレスの連続性を判定する連続性判定手段を有し、
上記書込みアドレスの連続性がないと判定されたとき、
上記内部バッファに格納された書込みデータを共有メモ
リにブロック書込みする。
同期アクセス方式は、メインメモリと中央処理ユニット
とシステムバスとの接続ユニットとを有する複数のプロ
セッサモジュールと、共有メモリを有する共有メモリモ
ジュールとをシステムバス（１１）で接続したマルチプ
ロセッサシステムで、上記プロセッサモジュールの中央
処理ユニットから共有メモリに書込みを行なうとき、プ
ロセッサモジュール内の接続ユニットの内部バッファに
書込みデータを格納し、上記内部バッファの所定ワード
数からなる１ブロックのデータを上記共有メモリにブロ
ック書込みする共有メモリの非同期アクセス方式におい
て、上記中央処理ユニットから共有メモリに対する書込
みアドレスの連続性を判定する連続性判定手段を有し、
上記書込みアドレスの連続性がないと判定されたとき、
上記内部バッファに格納された書込みデータを共有メモ
リにブロック書込みする。
【０００８】また、上記中央処理ユニットから上記接続
ユニットを用いた共有メモリの書込み以外の指示を検出
する検出手段を有し、上記指示の検出時に、上記内部バ
ッファに格納された書込みデータを共有メモリにブロッ
ク書込みする。
ユニットを用いた共有メモリの書込み以外の指示を検出
する検出手段を有し、上記指示の検出時に、上記内部バ
ッファに格納された書込みデータを共有メモリにブロッ
ク書込みする。
【０００９】上記中央処理ユニットから共有メモリに対
する最終書込み時点から次の書込みまでが所定時間を越
えたことを判定するタイマ手段を有し、上記所定時間を
越えたことを判定したとき上記内部バッファに格納され
た書込みデータを共有メモリにブロック書込みする。
する最終書込み時点から次の書込みまでが所定時間を越
えたことを判定するタイマ手段を有し、上記所定時間を
越えたことを判定したとき上記内部バッファに格納され
た書込みデータを共有メモリにブロック書込みする。
【００１０】
【作用】本発明においては、中央処理ユニットから共有
メモリに対する書込みアドレスの連続性がなくなると接
続ユニットでブロック書込みが行なわれ、中央処理ユニ
ットのソフトウェアはキックオフ命令を発行する必要が
なくなる。
メモリに対する書込みアドレスの連続性がなくなると接
続ユニットでブロック書込みが行なわれ、中央処理ユニ
ットのソフトウェアはキックオフ命令を発行する必要が
なくなる。
【００１１】また中央処理ユニットから共有メモリの書
込みを行なった後、中央処理ユニットから接続ユニット
を用いた書込み以外の指示があると、接続ユニットでブ
ロック書込みが行なわれ、中央処理ユニットのソフトウ
ェアはキックオフ命令を発行する必要がなくなる。
込みを行なった後、中央処理ユニットから接続ユニット
を用いた書込み以外の指示があると、接続ユニットでブ
ロック書込みが行なわれ、中央処理ユニットのソフトウ
ェアはキックオフ命令を発行する必要がなくなる。
【００１２】また、中央処理ユニットから共有メモリの
書込み間隔が所定時間を越えたとき、接続ユニットでブ
ロック書込みが行なわれ、中央処理ユニットのソフトウ
ェアはキックオフ命令を発行する必要がなく、共有メモ
リの内容が複数のプロセッサモジュール間で不一致とな
るおそれが防止される。
書込み間隔が所定時間を越えたとき、接続ユニットでブ
ロック書込みが行なわれ、中央処理ユニットのソフトウ
ェアはキックオフ命令を発行する必要がなく、共有メモ
リの内容が複数のプロセッサモジュール間で不一致とな
るおそれが防止される。
【００１３】
【実施例】図２は本発明方式が適用されるマルチプロセ
ッサシステムの構成図を示す。同図中、システムバス１
０にはプロセッサモジュール１１1 〜１１ｎ及び共有メ
モリモジュール１２1 〜１２ｍが接続されている。各プ
ロセッサモジュールは図３（Ａ）に示す如く、処理ユニ
ット１５とメインメモリ１６とシステムバス１０に接続
される。接続ユニット１７とが内部バス１８で接続され
ている。共有メモリモジュールは図３（Ｂ）に示す如く
共有メモリ２０とシステムバス１０に接続される接続ユ
ニット２１とが内部バス２２で接続されている。
ッサシステムの構成図を示す。同図中、システムバス１
０にはプロセッサモジュール１１1 〜１１ｎ及び共有メ
モリモジュール１２1 〜１２ｍが接続されている。各プ
ロセッサモジュールは図３（Ａ）に示す如く、処理ユニ
ット１５とメインメモリ１６とシステムバス１０に接続
される。接続ユニット１７とが内部バス１８で接続され
ている。共有メモリモジュールは図３（Ｂ）に示す如く
共有メモリ２０とシステムバス１０に接続される接続ユ
ニット２１とが内部バス２２で接続されている。
【００１４】図１は本発明方式の接続ユニット１７のブ
ロック図を示す。同図中、端子３０，３１，３２夫々は
内部バス１８に接続されており、端子３０より入来する
例えば処理ユニット１５からのデータは内部バッファと
してのデュアルポートＲＡＭ３３に供給される。端子３
１より入来する処理ユニット１５からの制御信号は内部
バス制御回路３４に供給され、端子３２より入来する処
理ユニット１５からのアドレスは内部バス制御回路３
４、アドレスホールド回路３５、アドレスの連続性判定
回路３６夫々に供給される。
ロック図を示す。同図中、端子３０，３１，３２夫々は
内部バス１８に接続されており、端子３０より入来する
例えば処理ユニット１５からのデータは内部バッファと
してのデュアルポートＲＡＭ３３に供給される。端子３
１より入来する処理ユニット１５からの制御信号は内部
バス制御回路３４に供給され、端子３２より入来する処
理ユニット１５からのアドレスは内部バス制御回路３
４、アドレスホールド回路３５、アドレスの連続性判定
回路３６夫々に供給される。
【００１５】ＲＡＭ３３及びシステムバス制御回路４５
はシステムバス１０に接続されており、ＲＡＭ３３には
例えば１ブロック１６バイトのデータが格納される。
はシステムバス１０に接続されており、ＲＡＭ３３には
例えば１ブロック１６バイトのデータが格納される。
【００１６】内部バス制御回路３４は端子３１を介して
処理ユニット１５から供給される制御信号をバイトカウ
ンタ３９、内部バッファ制御回路４１等に供給する。
処理ユニット１５から供給される制御信号をバイトカウ
ンタ３９、内部バッファ制御回路４１等に供給する。
【００１７】アドレスホールド回路３５は内部バッファ
制御回路４１内の後述する内部バッファ制御部４２より
ホールド指示信号が供給されたとき端子３２より入来す
る共有メモリモジュールのアクセスアドレスをホールド
し、このアクセスアドレスを連続性判定回路３６内の加
算器３７に供給する。
制御回路４１内の後述する内部バッファ制御部４２より
ホールド指示信号が供給されたとき端子３２より入来す
る共有メモリモジュールのアクセスアドレスをホールド
し、このアクセスアドレスを連続性判定回路３６内の加
算器３７に供給する。
【００１８】また、バイトカウンタ３９は内部バッファ
制御部４２よりリセット信号が供給されたときゼロリセ
ットされ、処理ユニット１５からＲＡＭ３３へのデータ
の書込み毎に内部バス制御回路３４から書込みバイト数
を供給され、かつ内部バッファ制御部４２からＲＡＭ３
３のライトイネーブル信号を供給されると、上記バイト
数だけインクリメントしてそのカウント値を加算器３７
に供給する。
制御部４２よりリセット信号が供給されたときゼロリセ
ットされ、処理ユニット１５からＲＡＭ３３へのデータ
の書込み毎に内部バス制御回路３４から書込みバイト数
を供給され、かつ内部バッファ制御部４２からＲＡＭ３
３のライトイネーブル信号を供給されると、上記バイト
数だけインクリメントしてそのカウント値を加算器３７
に供給する。
【００１９】連続性判定回路３６の加算器３７はアドレ
スホールド回路３５からのアドレスとバイトカウンタ３
９のカウント値とを加算して比較器３８に供給する。比
較器３８は加算器３７の加算結果と端子３２を介して処
理ユニット１５から供給される共有メモリモジュールの
アクセスアドレスとを比較して不一致のとき“１”とな
るアドレス非連続信号を生成して内部バッファ制御部４
２に供給する。内部バッファ制御回路４１は内部バッフ
ァ制御部４２と、内部バッファ状態部４３と、内部バッ
ファタイマ４４とより構成されている。
スホールド回路３５からのアドレスとバイトカウンタ３
９のカウント値とを加算して比較器３８に供給する。比
較器３８は加算器３７の加算結果と端子３２を介して処
理ユニット１５から供給される共有メモリモジュールの
アクセスアドレスとを比較して不一致のとき“１”とな
るアドレス非連続信号を生成して内部バッファ制御部４
２に供給する。内部バッファ制御回路４１は内部バッフ
ァ制御部４２と、内部バッファ状態部４３と、内部バッ
ファタイマ４４とより構成されている。
【００２０】まず、内部バッファ状態部４３が示す内部
バッファ状態について説明する。状態Ａは新たなアクセ
スの受付けが可能な状態を示す。状態Ｂは共有メモリへ
のアクセスを開始してからアクセスが終了するまでの状
態を示し、このうち状態ＢＳは共有メモリへの書込みを
開始して内部バッファにデータを格納中の状態を示し、
状態ＳＳは内部バッファの内容を共有メモリに書込み中
の状態を示す。状態ＥＰは共有メモリアクセスへの書込
みが異常終了し、例外発生の保留状態を示す。状態ＲＰ
は直前に失敗した共有メモリ書込みの再試行保留状態を
示す。
バッファ状態について説明する。状態Ａは新たなアクセ
スの受付けが可能な状態を示す。状態Ｂは共有メモリへ
のアクセスを開始してからアクセスが終了するまでの状
態を示し、このうち状態ＢＳは共有メモリへの書込みを
開始して内部バッファにデータを格納中の状態を示し、
状態ＳＳは内部バッファの内容を共有メモリに書込み中
の状態を示す。状態ＥＰは共有メモリアクセスへの書込
みが異常終了し、例外発生の保留状態を示す。状態ＲＰ
は直前に失敗した共有メモリ書込みの再試行保留状態を
示す。
【００２１】これらの内部バッファ状態は図４に示す如
く、〜で示す条件で遷移を行なう。
く、〜で示す条件で遷移を行なう。
【００２２】 共有メモリへの書込みの受付により遷移する。 内部バッファの内容を共有メモリへ書込む複数の転送
契機により遷移する。 共有メモリへの書込みの正常終了で遷移する。
契機により遷移する。 共有メモリへの書込みの正常終了で遷移する。
【００２３】 共有メモリへの書込みの異常終了で遷移する。
【００２４】ＥＰ状態で共有メモリ空間のアクセスに
より、処理ユニットに同期割込みを発生させ、ＲＰ状態
に遷移する。
より、処理ユニットに同期割込みを発生させ、ＲＰ状態
に遷移する。
【００２５】ＲＰ状態で新たな共有メモリ空間のアク
セスによりＳＳ状態に遷移し、共有メモリの書込みの再
試行を行なう。
セスによりＳＳ状態に遷移し、共有メモリの書込みの再
試行を行なう。
【００２６】 保留中の再試行の取消指示により遷移する。
【００２７】図５は内部バッファ状態部４３の回路図を
示す。ここでは各状態を３ビットで表わしており、状態
Ａは“０００”、状態ＢＳは“００１”、状態ＳＳは
“１００”、状態ＥＰは“１１１”、状態ＲＰは“１１
０”で表わす。図５において、アンド回路５０は状態Ｂ
Ｓのとき“１”となるデコード信号Ｗ ＢＳと、内部バ
ッファ制御部４２よりの状態ＡからＳＳへの遷移を
“１”で指示する信号Ｗ ＢＳ ＴＯ ＳＳとを供給さ
れ、アンド回路５１は状態ＢＳのとき“１”のデコード
信号Ｗ ＳＳと、状態ＳＳからＡへの遷移を“１”で指
示する信号の反転信号−Ｗ ＳＳ ＴＯと、状態ＳＳか
らＥＰへの遷移を“１”で指示する信号の反転信号−Ｗ
ＳＳ ＴＯ ＥＰとを供給されており、アンド回路５
０又は５１の出力が“１”のときノア回路５２，５３を
通してラッチ回路５４に“１”がラッチされる。またア
ンド回路５６は状態ＲＰのとき“１”のデコード信号Ｗ
ＲＰと、共有メモリ書込みキャンセルを“１”で示す
信号の反転信号−ＲＥＴＲＹ ＣＡＮを供給されてお
り、アンド回路５６の出力が“１”のとき、又は状態Ｅ
Ｐのとき“１”のデコード信号が“１”のときノア回路
５７，５３を通してラッチ回路５４に“１”がラッチさ
れる。またナンド回路５８は状態ＳＳで“１”のデコー
ド信号Ｗ ＳＳと、状態ＳＳからＥＰへの遷移を“１”
で指示する信号Ｗ ＳＳ ＴＯ ＥＰが供給されてお
り、ナンド回路５８の出力が“０”のときノア回路５３
を通してラッチ回路５４に“１”がラッチされる。この
ラッチ回路５４は状態を表わす３ビットのうち第１ビッ
ト（ＭＳＢ）Ｗ ＳＴ（０）をラッチしている。
示す。ここでは各状態を３ビットで表わしており、状態
Ａは“０００”、状態ＢＳは“００１”、状態ＳＳは
“１００”、状態ＥＰは“１１１”、状態ＲＰは“１１
０”で表わす。図５において、アンド回路５０は状態Ｂ
Ｓのとき“１”となるデコード信号Ｗ ＢＳと、内部バ
ッファ制御部４２よりの状態ＡからＳＳへの遷移を
“１”で指示する信号Ｗ ＢＳ ＴＯ ＳＳとを供給さ
れ、アンド回路５１は状態ＢＳのとき“１”のデコード
信号Ｗ ＳＳと、状態ＳＳからＡへの遷移を“１”で指
示する信号の反転信号−Ｗ ＳＳ ＴＯと、状態ＳＳか
らＥＰへの遷移を“１”で指示する信号の反転信号−Ｗ
ＳＳ ＴＯ ＥＰとを供給されており、アンド回路５
０又は５１の出力が“１”のときノア回路５２，５３を
通してラッチ回路５４に“１”がラッチされる。またア
ンド回路５６は状態ＲＰのとき“１”のデコード信号Ｗ
ＲＰと、共有メモリ書込みキャンセルを“１”で示す
信号の反転信号−ＲＥＴＲＹ ＣＡＮを供給されてお
り、アンド回路５６の出力が“１”のとき、又は状態Ｅ
Ｐのとき“１”のデコード信号が“１”のときノア回路
５７，５３を通してラッチ回路５４に“１”がラッチさ
れる。またナンド回路５８は状態ＳＳで“１”のデコー
ド信号Ｗ ＳＳと、状態ＳＳからＥＰへの遷移を“１”
で指示する信号Ｗ ＳＳ ＴＯ ＥＰが供給されてお
り、ナンド回路５８の出力が“０”のときノア回路５３
を通してラッチ回路５４に“１”がラッチされる。この
ラッチ回路５４は状態を表わす３ビットのうち第１ビッ
ト（ＭＳＢ）Ｗ ＳＴ（０）をラッチしている。
【００２８】ナンド回路６０はデコード信号Ｗ ＲＰと
共有メモリ書込み再試行を“１”で示す信号の反転信号
−ＲＥＴＲＹと、反転信号−ＲＥＴＲＹ ＣＡＮとを供
給されており、ナンド回路５８又は６０の出力が“０”
のとき、又は状態ＥＰのとき“１”のデコード信号の反
転信号−Ｗ ＥＰが“０”のときノア回路６１を通して
ラッチ回路６２に“１”がラッチされる。このラッチ回
路５４は状態を表わす３ビットのうち第２ビットＷ Ｓ
Ｔ（１）をラッチしている。
共有メモリ書込み再試行を“１”で示す信号の反転信号
−ＲＥＴＲＹと、反転信号−ＲＥＴＲＹ ＣＡＮとを供
給されており、ナンド回路５８又は６０の出力が“０”
のとき、又は状態ＥＰのとき“１”のデコード信号の反
転信号−Ｗ ＥＰが“０”のときノア回路６１を通して
ラッチ回路６２に“１”がラッチされる。このラッチ回
路５４は状態を表わす３ビットのうち第２ビットＷ Ｓ
Ｔ（１）をラッチしている。
【００２９】アンド回路７０は状態Ａのとき“１”とな
るデコード信号Ａ ＢＳと、内部状態ＡからＢＳへの遷
移を“１”で指示する信号Ｗ ＢＳ ＴＯ ＳＳとを供
給され、アンド回路７１は状態ＥＰのとき“１”のデコ
ード信号Ｗ ＥＰと、状態ＥＰからＲＰへの遷移を
“１”で指示する信号Ｗ ＥＰ ＲＰとを供給されてお
り、アンド回路７０又は７１の出力が“１”のときノア
回路７２，７３を通してラッチ回路７４に“１”がラッ
チされる。またナンド回路７６は状態ＢＳのとき“１”
のデコード信号Ｗ ＲＰと、状態ＢＳからＳＳへの遷移
を“１”で指示する信号の反転信号−Ｗ Ａ ＴＯ Ｂ
Ｓを供給されており、アンド回路５８，７６の出力が
“０”のとき、ノア回路７３を通してラッチ回路７４に
“１”がラッチされる。このラッチ回路７４は状態を表
わす３ビットのうち第３ビット（ＬＳＢ）Ｗ ＳＴ
（２）をラッチしている。
るデコード信号Ａ ＢＳと、内部状態ＡからＢＳへの遷
移を“１”で指示する信号Ｗ ＢＳ ＴＯ ＳＳとを供
給され、アンド回路７１は状態ＥＰのとき“１”のデコ
ード信号Ｗ ＥＰと、状態ＥＰからＲＰへの遷移を
“１”で指示する信号Ｗ ＥＰ ＲＰとを供給されてお
り、アンド回路７０又は７１の出力が“１”のときノア
回路７２，７３を通してラッチ回路７４に“１”がラッ
チされる。またナンド回路７６は状態ＢＳのとき“１”
のデコード信号Ｗ ＲＰと、状態ＢＳからＳＳへの遷移
を“１”で指示する信号の反転信号−Ｗ Ａ ＴＯ Ｂ
Ｓを供給されており、アンド回路５８，７６の出力が
“０”のとき、ノア回路７３を通してラッチ回路７４に
“１”がラッチされる。このラッチ回路７４は状態を表
わす３ビットのうち第３ビット（ＬＳＢ）Ｗ ＳＴ
（２）をラッチしている。
【００３０】デコーダ７７は上記のラッチ回路５４，６
２，７４の出力するビットＷ ＳＴ（０），Ｗ ＳＴ
（１），Ｗ ＳＴ（２）をデコードしてデコード信号Ｗ
Ａ，Ｗ ＢＳ，Ｗ ＳＳ，Ｗ ＥＰ，Ｗ ＲＰを生成
する。
２，７４の出力するビットＷ ＳＴ（０），Ｗ ＳＴ
（１），Ｗ ＳＴ（２）をデコードしてデコード信号Ｗ
Ａ，Ｗ ＢＳ，Ｗ ＳＳ，Ｗ ＥＰ，Ｗ ＲＰを生成
する。
【００３１】図６は内部バッファ制御部４２の回路図を
示す。同図中、アンド回路８０は内部バッファ状態部４
３よりの信号Ｗ Ａと内部バス制御回路３４よりの共通
メモリ書込みを“１”で指示する信号から信号Ｗ Ａ
ＴＯ ＢＳを生成する。この信号Ｗ Ａ ＴＯ ＢＳは
その立上りでバイトカウンタ３９のリセット及びアドレ
スホールド回路３５のホールドを指示する。
示す。同図中、アンド回路８０は内部バッファ状態部４
３よりの信号Ｗ Ａと内部バス制御回路３４よりの共通
メモリ書込みを“１”で指示する信号から信号Ｗ Ａ
ＴＯ ＢＳを生成する。この信号Ｗ Ａ ＴＯ ＢＳは
その立上りでバイトカウンタ３９のリセット及びアドレ
スホールド回路３５のホールドを指示する。
【００３２】オア回路８１は内部バス制御回路３４より
内部バッファから共有メモリへの強制書込み（キックオ
フ）を“１”で指示する信号と、比較器３８よりの共有
メモリのアクセスアドレスが不連続であることを“１”
で示す信号と、バイトカウンタ３９からの内部バッファ
がフルであることを“１”で指示する信号と、内部バッ
ファタイマ４４よりの内部バッファがタイムアウトした
ことを“１”で指示する信号を供給されており、その出
力はアンド回路８２に供給される。アンド回路８２には
信号Ｗ ＢＳと内部バス制御回路３４より共有メモリ書
込みを“１”で指示する信号が供給されており、これら
が全て“１”のとき“１”を出力する。このアンド回路
８２出力と、内部バス制御回路３４からの例えば共有メ
モリの読出し等の他動作アクセスを“１”で指示する信
号とがオア回路８３より信号Ｗ ＢＳ ＴＯ ＳＳとして
出力される。この信号Ｗ ＢＳ ＴＯ ＳＳは“１”で
ブロック書込みを指示する信号としてシステムバス制御
回路４５に供給される。アンド回路８４は信号Ｗ ＳＳ
と、システムバス制御回路４５よりの共有メモリ書込み
異常終了を“１”で指示する信号を供給されて信号Ｗ
ＳＳ ＴＯ ＥＰを生成し、アンド回路８５は信号Ｗ
ＳＳと、システムバス制御回路４５よりの共有メモリ書
込み正常終了を“１”で指示する信号を供給されて信号
Ｗ ＳＳ ＴＯ Ａを生成する。１入力アンド回路８６は
内部バス制御回路３４よりの共有メモリ書込み再試行を
“１”で指示する信号を信号ＲＥＴＲＹとして出力し、
１入力アンド回路８７は内部バス制御回路３４よりの共
有メモリ書込みキャンセルを“１”で指示する信号を信
号ＲＥＴＲＹ ＣＡＮとして出力する。アンド回路８９
は信号Ｗ ＢＳと、内部バス制御回路３４よりの共有メ
モリ書込みを“１”で指示する信号からＲＡＭ３３のラ
イトイネーブル信号を生成する。
内部バッファから共有メモリへの強制書込み（キックオ
フ）を“１”で指示する信号と、比較器３８よりの共有
メモリのアクセスアドレスが不連続であることを“１”
で示す信号と、バイトカウンタ３９からの内部バッファ
がフルであることを“１”で指示する信号と、内部バッ
ファタイマ４４よりの内部バッファがタイムアウトした
ことを“１”で指示する信号を供給されており、その出
力はアンド回路８２に供給される。アンド回路８２には
信号Ｗ ＢＳと内部バス制御回路３４より共有メモリ書
込みを“１”で指示する信号が供給されており、これら
が全て“１”のとき“１”を出力する。このアンド回路
８２出力と、内部バス制御回路３４からの例えば共有メ
モリの読出し等の他動作アクセスを“１”で指示する信
号とがオア回路８３より信号Ｗ ＢＳ ＴＯ ＳＳとして
出力される。この信号Ｗ ＢＳ ＴＯ ＳＳは“１”で
ブロック書込みを指示する信号としてシステムバス制御
回路４５に供給される。アンド回路８４は信号Ｗ ＳＳ
と、システムバス制御回路４５よりの共有メモリ書込み
異常終了を“１”で指示する信号を供給されて信号Ｗ
ＳＳ ＴＯ ＥＰを生成し、アンド回路８５は信号Ｗ
ＳＳと、システムバス制御回路４５よりの共有メモリ書
込み正常終了を“１”で指示する信号を供給されて信号
Ｗ ＳＳ ＴＯ Ａを生成する。１入力アンド回路８６は
内部バス制御回路３４よりの共有メモリ書込み再試行を
“１”で指示する信号を信号ＲＥＴＲＹとして出力し、
１入力アンド回路８７は内部バス制御回路３４よりの共
有メモリ書込みキャンセルを“１”で指示する信号を信
号ＲＥＴＲＹ ＣＡＮとして出力する。アンド回路８９
は信号Ｗ ＢＳと、内部バス制御回路３４よりの共有メ
モリ書込みを“１”で指示する信号からＲＡＭ３３のラ
イトイネーブル信号を生成する。
【００３３】ところで、上記他動作アクセスの検出は内
部バス制御回路３４内の図７に示す回路で行なわれる。
図７において、デコーダ９５は端子３２よりのアクセス
アドレスをデコードして共有メモリ空間をアクセスする
アドレスのとき“１”の信号を生成しアンド回路９６に
供給する。
部バス制御回路３４内の図７に示す回路で行なわれる。
図７において、デコーダ９５は端子３２よりのアクセス
アドレスをデコードして共有メモリ空間をアクセスする
アドレスのとき“１”の信号を生成しアンド回路９６に
供給する。
【００３４】アンド回路９６は端子３１よりの制御信号
で接続ユニット１７の起動を“１”で指示する信号が供
給され、かつ読出し書込み指示信号が“０”で読出しを
指示するとき、“１”の他動作アクセス信号を出力す
る。
で接続ユニット１７の起動を“１”で指示する信号が供
給され、かつ読出し書込み指示信号が“０”で読出しを
指示するとき、“１”の他動作アクセス信号を出力す
る。
【００３５】内部バッファタイマ４４は図７に示す如く
内部バッファ制御部４２よりの信号Ｗ ＢＳが“１”と
なるとタイマ９１がカウントを開始し、処理ユニット１
５からＲＡＭ３３への書込み毎につまりライトイネーブ
ル信号が“１”となる毎にリセットされる。タイマ９１
のカウント値は比較器９２において設定レジスタ９３の
設定値（例えば数μｓｅｃから数十μｓｅｃ相当）と比
較され、タイマ９１のカウント値が設定値を越えると比
較器９２は“１”の内部バッファタイムアウト信号を生
成して内部バッファ制御部４２に供給する。
内部バッファ制御部４２よりの信号Ｗ ＢＳが“１”と
なるとタイマ９１がカウントを開始し、処理ユニット１
５からＲＡＭ３３への書込み毎につまりライトイネーブ
ル信号が“１”となる毎にリセットされる。タイマ９１
のカウント値は比較器９２において設定レジスタ９３の
設定値（例えば数μｓｅｃから数十μｓｅｃ相当）と比
較され、タイマ９１のカウント値が設定値を越えると比
較器９２は“１”の内部バッファタイムアウト信号を生
成して内部バッファ制御部４２に供給する。
【００３６】ここで、図９に示す如く、内部バッファが
状態Ａのとき処理ユニット１５から共有メモリ２０のア
ドレスｎに対する所定バイト数のデータの書込みがある
と接続ユニット１７の内部バッファ（ＲＡＭ３３）にこ
のデータが書込まれ、次に処理ユニット１５からアドレ
スｎ＋１に対する所定バイト数の書込みデータはＲＡＭ
３３に書込まれる。次に処理ユニット１５からアドレス
ｎ＋３に対する所定バイト数のデータの書込みがある
と、連続性判定回路３６はアクセスアドレス非連続信号
を“１”とし、これによって、ＲＡＭ３３からアドレス
ｎ及びｎ＋１に対するデータが読出されてシステムバス
１０に送出され共有メモリ２０にブロック書込みが行な
われる。
状態Ａのとき処理ユニット１５から共有メモリ２０のア
ドレスｎに対する所定バイト数のデータの書込みがある
と接続ユニット１７の内部バッファ（ＲＡＭ３３）にこ
のデータが書込まれ、次に処理ユニット１５からアドレ
スｎ＋１に対する所定バイト数の書込みデータはＲＡＭ
３３に書込まれる。次に処理ユニット１５からアドレス
ｎ＋３に対する所定バイト数のデータの書込みがある
と、連続性判定回路３６はアクセスアドレス非連続信号
を“１”とし、これによって、ＲＡＭ３３からアドレス
ｎ及びｎ＋１に対するデータが読出されてシステムバス
１０に送出され共有メモリ２０にブロック書込みが行な
われる。
【００３７】この後、処理ユニット１５のリトライによ
り先のアドレスｎ＋３に対するデータが接続ユニット１
７のＲＡＭ３３に書込まれる。
り先のアドレスｎ＋３に対するデータが接続ユニット１
７のＲＡＭ３３に書込まれる。
【００３８】ところで、処理ユニット１５からの書込み
データの共有メモリに対するアドレスが連続している場
合には内部バッファ（ＲＡＭ３３）がフル（例えば１６
バイト）となるまで書込みデータはＲＡＭ３３に書込ま
れ、フルとなった時点でＲＡＭ３３から共有メモリ２０
にブロック書込みが行なわれる。
データの共有メモリに対するアドレスが連続している場
合には内部バッファ（ＲＡＭ３３）がフル（例えば１６
バイト）となるまで書込みデータはＲＡＭ３３に書込ま
れ、フルとなった時点でＲＡＭ３３から共有メモリ２０
にブロック書込みが行なわれる。
【００３９】このように、処理ユニット１５から共有メ
モリ２０に対する書込みアドレスの連続性がなくなると
接続ユニット１７でブロック書込みが行なわれ、処理ユ
ニット１５のソフトウェアはキックオフ命令を発行する
必要がなくなる。
モリ２０に対する書込みアドレスの連続性がなくなると
接続ユニット１７でブロック書込みが行なわれ、処理ユ
ニット１５のソフトウェアはキックオフ命令を発行する
必要がなくなる。
【００４０】また処理ユニット１５から共有メモリ２０
の書込みを行なって内部バッファ（ＲＡＭ３３）がフル
となると接続ユニット１５でブロック書込みが行なわ
れ、処理ユニット１５のソフトウェアはキックオフ命令
を発行する必要がなくなり、処理ユニットのオーバーヘ
ッドが軽減される。
の書込みを行なって内部バッファ（ＲＡＭ３３）がフル
となると接続ユニット１５でブロック書込みが行なわ
れ、処理ユニット１５のソフトウェアはキックオフ命令
を発行する必要がなくなり、処理ユニットのオーバーヘ
ッドが軽減される。
【００４１】なお、図１０に示す如く処理ユニット１５
から共有メモリのアドレスｎ，ｎ＋１，ｎ＋２に対する
データの書込みがあり、これらのデータが接続ユニット
１７の内部バッファ（ＲＡＭ３３）に書込まれている時
点で処理ユニット１５からキックオフ命令が供給される
と、ＲＡＭ３３から上記アドレスｎ，ｎ＋１，ｎ＋２に
対するデータが読出され、共有メモリにブロック書込み
が行なわれる。
から共有メモリのアドレスｎ，ｎ＋１，ｎ＋２に対する
データの書込みがあり、これらのデータが接続ユニット
１７の内部バッファ（ＲＡＭ３３）に書込まれている時
点で処理ユニット１５からキックオフ命令が供給される
と、ＲＡＭ３３から上記アドレスｎ，ｎ＋１，ｎ＋２に
対するデータが読出され、共有メモリにブロック書込み
が行なわれる。
【００４２】また、図１０に示す共有メモリのアドレス
ｎ，ｎ＋１，ｎ＋２に対するデータがＲＡＭ３３に書込
まれている状態で、処理ユニット１５から共有メモリ２
０の読出し等の他動作アクセスが指示されると、上記ア
ドレスｎ，ｎ＋１，ｎ＋２に対するデータを共有メモリ
２０にブロック書込みする。同様に共有メモリ２０のア
ドレスｎ，ｎ＋１，ｎ＋２に対するデータがＲＡＭ３３
に書込まれている状態で内部バッファタイマ４４が
“１”のタイムアウト信号を出力すると、上記アドレス
ｎ，ｎ＋１，ｎ＋２に対するデータを共有メモリ２０に
ブロック書込みする。
ｎ，ｎ＋１，ｎ＋２に対するデータがＲＡＭ３３に書込
まれている状態で、処理ユニット１５から共有メモリ２
０の読出し等の他動作アクセスが指示されると、上記ア
ドレスｎ，ｎ＋１，ｎ＋２に対するデータを共有メモリ
２０にブロック書込みする。同様に共有メモリ２０のア
ドレスｎ，ｎ＋１，ｎ＋２に対するデータがＲＡＭ３３
に書込まれている状態で内部バッファタイマ４４が
“１”のタイムアウト信号を出力すると、上記アドレス
ｎ，ｎ＋１，ｎ＋２に対するデータを共有メモリ２０に
ブロック書込みする。
【００４３】このように、また処理ユニット１５から共
有メモリ２０の書込みを行なった後、処理ユニット１５
から接続ユニット１７を用いた書込み以外の指示例えば
共有メモリ２０の読出しがあると、接続ユニット１７で
ブロック書込みが行なわれ、処理ユニット１５のソフト
ウェアはキックオフ命令を発行する必要がなくなり、ま
た処理ユニット１５から共有メモリ２０の書込み間隔が
所定時間を越えたとき、接続ユニット１７でブロック書
込みが行なわれ、処理ユニット１５のソフトウェアはキ
ックオフ命令を発行する必要がなく、共有メモリの内容
が複数のプロセッサモジュール間で不一致となるおそれ
が防止される。
有メモリ２０の書込みを行なった後、処理ユニット１５
から接続ユニット１７を用いた書込み以外の指示例えば
共有メモリ２０の読出しがあると、接続ユニット１７で
ブロック書込みが行なわれ、処理ユニット１５のソフト
ウェアはキックオフ命令を発行する必要がなくなり、ま
た処理ユニット１５から共有メモリ２０の書込み間隔が
所定時間を越えたとき、接続ユニット１７でブロック書
込みが行なわれ、処理ユニット１５のソフトウェアはキ
ックオフ命令を発行する必要がなく、共有メモリの内容
が複数のプロセッサモジュール間で不一致となるおそれ
が防止される。
【００４４】
【発明の効果】上述の如く、本発明の共有メモリの非同
期アクセス方式によれば、中央処理ユニットからのキッ
クオフ命令なしにブロック書込みを行なって、中央処理
ユニットのオーバーヘッドを軽減でき、共有メモリの内
容が複数のプロセッサ間で不一致となるおそれを防止す
ることができ、実用上きわめて有用である。
期アクセス方式によれば、中央処理ユニットからのキッ
クオフ命令なしにブロック書込みを行なって、中央処理
ユニットのオーバーヘッドを軽減でき、共有メモリの内
容が複数のプロセッサ間で不一致となるおそれを防止す
ることができ、実用上きわめて有用である。
【図１】本発明方式の接続ユニットのブロック図であ
る。
る。
【図２】マルチプロセッサシステムの構成図である。
【図３】プロセッサモジュール及び共有メモリモジュー
ルのブロック図である。
ルのブロック図である。
【図４】内部バッファ状態の遷移を示す図である。
【図５】内部バッファ状態部の回路図である。
【図６】内部バッファ制御部の回路図である。
【図７】内部バッファ制御回路の一部の回路図である。
【図８】内部バッファタイマの回路図である。
【図９】本発明を説明するための図である。
【図１０】本発明を説明するための図である。
１０ システムバス １１1 〜１１ｎ プロセッサモジュール １２1 〜１２ｎ 共有メモリモジュール １５ 処理ユニット １７ 接続ユニット ２０ 共有メモリ ３３ デュアルポートＲＡＭ ３４ 内部バス制御回路 ３５ アドレスホールド回路 ３６ 連続性判定回路 ３９ バイトカウンタ ４１ 内部バッファ制御回路 ４２ 内部バッファ制御部 ４３ 内部バッファ状態部 ４４ 内部バッファタイマ ４５ システムバス制御回路
Claims (4)
- 【請求項１】 メインメモリ（１６）と中央処理ユニッ
ト（１５）とシステムバス（１１）との接続ユニットと
を有する複数のプロセッサモジュール（１１ 1 〜１１
ｎ）と、共有メモリ（２０）を有する共有メモリモジュ
ール（１２1 〜１２ｍ）とをシステムバス（１１）で接
続したマルチプロセッサシステムで、 上記プロセッサモジュール（１２1 〜１２ｍ）の中央処
理ユニット（１５）から共有メモリ（２０）に書込みを
行なうとき、プロセッサモジュール（１２1 〜１２ｎ）
内の接続ユニットの内部バッファ（３３）に書込みデー
タを格納し、上記内部バッファ（３３）の所定ワード数
からなる１ブロックのデータを上記共有メモリ（２０）
にブロック書込みする共有メモリの非同期アクセス方式
において、 上記中央処理ユニット（１５）から共有メモリ（２０）
に対する書込みアドレスの連続性を判定する連続性判定
手段（３５，３６，３９）を有し、 上記書込みアドレスの連続性がないと判定されたとき、
上記内部バッファ（３３）に格納された書込みデータを
共有メモリ（２０）にブロック書込みすることを特徴と
する共有メモリの非同期アクセス方式。 - 【請求項２】 メインメモリ（１６）と中央処理ユニッ
ト（１５）とシステムバス（１１）との接続ユニットと
を有する複数のプロセッサモジュール（１１ 1 〜１１
ｎ）と、共有メモリ（２０）を有する共有メモリモジュ
ール（１２1 〜１２ｍ）とをシステムバス（１１）で接
続したマルチプロセッサシステムで、 上記プロセッサモジュール（１２1 〜１２ｍ）の中央処
理ユニット（１５）から共有メモリ（２０）に書込みを
行なうとき、プロセッサモジュール（１２1 〜１２ｎ）
内の接続ユニットの内部バッファ（３３）に書込みデー
タを格納し、上記内部バッファ（３３）の所定ワード数
からなる１ブロックのデータを上記共有メモリ（２０）
にブロック書込みする共有メモリの非同期アクセス方式
において、 上記中央処理ユニットから上記接続ユニットを用いた共
有メモリの書込み以外の指示を検出する検出手段（９
５，９６）を有し、 上記指示の検出時に、上記内部バッファ（２３）に格納
された書込みデータを共有メモリ（２０）にブロック書
込みすることを特徴とする共有メモリの非同期アクセス
方式。 - 【請求項３】 メインメモリ（１６）と中央処理ユニッ
ト（１５）とシステムバス（１１）との接続ユニットと
を有する複数のプロセッサモジュール（１１ 1 〜１１
ｎ）と、共有メモリ（２０）を有する共有メモリモジュ
ール（１２1 〜１２ｍ）とをシステムバス（１１）で接
続したマルチプロセッサシステムで、 上記プロセッサモジュール（１２1 〜１２ｍ）の中央処
理ユニット（１５）から共有メモリ（２０）に書込みを
行なうとき、プロセッサモジュール（１２1 〜１２ｎ）
内の接続ユニットの内部バッファ（３３）に書込みデー
タを格納し、上記内部バッファ（３３）の所定ワード数
からなる１ブロックのデータを上記共有メモリ（２０）
にブロック書込みする共有メモリの非同期アクセス方式
において、 上記中央処理ユニットから共有メモリ（２０）に対する
最終書込み時点から次の書込みまでが所定時間を越えた
ことを判定するタイマ手段（４４）を有し、 上記所定時間を越えたことを判定したとき上記内部バッ
ファ（２３）に格納された書込みデータを共有メモリ
（２０）にブロック書込みすることを特徴とする共有メ
モリの非同期アクセス方式。 - 【請求項４】 請求項３記載の共有メモリアクセス方式
において、 上記タイマ手段（４４）の所定時間可変設定することを
特徴とする共有メモリのアクセス方式。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5059129A JPH06274462A (ja) | 1993-03-18 | 1993-03-18 | 共有メモリの非同期書込み方式 |
| US08/188,774 US5708795A (en) | 1993-03-18 | 1994-01-31 | Asynchronous access system for multiprocessor system and processor module used in the asynchronous access system |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5059129A JPH06274462A (ja) | 1993-03-18 | 1993-03-18 | 共有メモリの非同期書込み方式 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH06274462A true JPH06274462A (ja) | 1994-09-30 |
Family
ID=13104395
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5059129A Pending JPH06274462A (ja) | 1993-03-18 | 1993-03-18 | 共有メモリの非同期書込み方式 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US5708795A (ja) |
| JP (1) | JPH06274462A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR20120004087A (ko) * | 2010-07-06 | 2012-01-12 | 한국전자통신연구원 | 다중 프로세서를 위한 잠금이 없는 메모리 제어기 및 상기 메모리 제어기를 이용한 다중 프로세서 시스템 |
Families Citing this family (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6185662B1 (en) * | 1997-12-22 | 2001-02-06 | Nortel Networks Corporation | High availability asynchronous computer system |
| GB2375408A (en) * | 2001-05-12 | 2002-11-13 | At & T Lab Cambridge Ltd | Data transmission via a network, using shared memory |
| US7647254B2 (en) * | 2002-11-20 | 2010-01-12 | Acer Incorporated | Method and system for providing customized computer solutions |
| US9361172B2 (en) * | 2014-07-02 | 2016-06-07 | Harris Corporation | Systems and methods for synchronizing microprocessors while ensuring cross-processor state and data integrity |
Family Cites Families (9)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5297260A (en) * | 1986-03-12 | 1994-03-22 | Hitachi, Ltd. | Processor having a plurality of CPUS with one CPU being normally connected to common bus |
| US4885680A (en) * | 1986-07-25 | 1989-12-05 | International Business Machines Corporation | Method and apparatus for efficiently handling temporarily cacheable data |
| US5010477A (en) * | 1986-10-17 | 1991-04-23 | Hitachi, Ltd. | Method and apparatus for transferring vector data between parallel processing system with registers & logic for inter-processor data communication independents of processing operations |
| JP2644780B2 (ja) * | 1987-11-18 | 1997-08-25 | 株式会社日立製作所 | 処理依頼機能を持つ並列計算機 |
| JPH031260A (ja) * | 1989-05-30 | 1991-01-07 | Hitachi Ltd | 計算機方式 |
| US5353416A (en) * | 1989-10-25 | 1994-10-04 | Zenith Data Systems Corporation | CPU lock logic for corrected operation with a posted write array |
| US5212777A (en) * | 1989-11-17 | 1993-05-18 | Texas Instruments Incorporated | Multi-processor reconfigurable in single instruction multiple data (SIMD) and multiple instruction multiple data (MIMD) modes and method of operation |
| US5218680A (en) * | 1990-03-15 | 1993-06-08 | International Business Machines Corporation | Data link controller with autonomous in tandem pipeline circuit elements relative to network channels for transferring multitasking data in cyclically recurrent time slots |
| US5287473A (en) * | 1990-12-14 | 1994-02-15 | International Business Machines Corporation | Non-blocking serialization for removing data from a shared cache |
-
1993
- 1993-03-18 JP JP5059129A patent/JPH06274462A/ja active Pending
-
1994
- 1994-01-31 US US08/188,774 patent/US5708795A/en not_active Expired - Fee Related
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR20120004087A (ko) * | 2010-07-06 | 2012-01-12 | 한국전자통신연구원 | 다중 프로세서를 위한 잠금이 없는 메모리 제어기 및 상기 메모리 제어기를 이용한 다중 프로세서 시스템 |
Also Published As
| Publication number | Publication date |
|---|---|
| US5708795A (en) | 1998-01-13 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20011023 |