JPS5881337A - 周波数シンセサイザ - Google Patents

周波数シンセサイザ

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Publication number
JPS5881337A
JPS5881337A JP56178972A JP17897281A JPS5881337A JP S5881337 A JPS5881337 A JP S5881337A JP 56178972 A JP56178972 A JP 56178972A JP 17897281 A JP17897281 A JP 17897281A JP S5881337 A JPS5881337 A JP S5881337A
Authority
JP
Japan
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output
frequency
switch
phase
variable
Prior art date
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Pending
Application number
JP56178972A
Other languages
English (en)
Inventor
Yukinari Fujiwara
藤原　行成
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Hitachi Denshi KK
Original Assignee
Hitachi Denshi KK
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Filing date
Publication date
Application filed by Hitachi Denshi KK filed Critical Hitachi Denshi KK
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Publication of JPS5881337A publication Critical patent/JPS5881337A/ja
Pending legal-status Critical Current

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    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
    • H03L7/00—Automatic control of frequency or phase; Synchronisation
    • H03L7/06—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
    • H03L7/08—Details of the phase-locked loop
    • H03L7/14—Details of the phase-locked loop for assuring constant frequency when supply or correction voltages fail or are interrupted
    • H03L7/141—Details of the phase-locked loop for assuring constant frequency when supply or correction voltages fail or are interrupted the phase-locked loop controlling several oscillators in turn
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
    • H03L7/00—Automatic control of frequency or phase; Synchronisation
    • H03L7/06—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
    • H03L7/16—Indirect frequency synthesis, i.e. generating a desired one of a number of predetermined frequencies using a frequency- or phase-locked loop
    • H03L7/18—Indirect frequency synthesis, i.e. generating a desired one of a number of predetermined frequencies using a frequency- or phase-locked loop using a frequency divider or counter in the loop
    • H03L7/197—Indirect frequency synthesis, i.e. generating a desired one of a number of predetermined frequencies using a frequency- or phase-locked loop using a frequency divider or counter in the loop a time difference being used for locking the loop, the counter counting between numbers which are variable in time or the frequency divider dividing by a factor variable in time, e.g. for obtaining fractional frequency division
    • H03L7/199—Indirect frequency synthesis, i.e. generating a desired one of a number of predetermined frequencies using a frequency- or phase-locked loop using a frequency divider or counter in the loop a time difference being used for locking the loop, the counter counting between numbers which are variable in time or the frequency divider dividing by a factor variable in time, e.g. for obtaining fractional frequency division with reset of the frequency divider or the counter, e.g. for assuring initial synchronisation

Landscapes

  • Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 本発明は、共通の基準発振器を用いたうえ、複数の周波
数を同時に発生する周波数シンセサイザに関するもので
ある。
か＼る周波数シンセサイザは、無線送受信機の送信周波
源および受信側局部発振周波数源を同時に得る場合等に
使用されておシ、従来は、第１図のブロック図に示す構
成が一般に採用されていもすな、わち、水晶発振器等の
安定な発振周波数を有する基準発振器ＦＯの出力を、分
周器ＤＶｌ、　ＤＶｘにより各個に分周し、位相比較器
を用いた比較器ｃｐ、　、　ｃｐ、へ与える一方、電圧
制御発振器（以下、ＶＣＯ）ＶＯ＋　、Ｖｏｗ＋７）出
力を、プログラマブル分局器等の可変分局器ＶＤＩ　、
　ｖＤ、　によυ分周し、これらの出力を比較器ＣＰＩ
、ＣＰｚへ与えておシ、各両出力間の位相差に応じた比
較器ＣＰＩ　。
Ｃｐｓの各出力を、低域ｒ波器等のループフィルタＬＦ
Ｉ　−ＬＦｌを介してから制御電圧としてＶＣＯ・ｖＯ
ｌ、ｖＯ茸へ与え、比較器Ｃ２０乃至ｖＣＯ・ＶＯｓ　
による位相同期回路と、比較器Ｃｈ乃至ｖＣＯ＠ｖＯ黛
による位相同期回路とを、共通の基準発振器ＦＯから得
られる周波数を分局器ＤＶ、　。
Ｄｖ茸　　により分周した周波数と、可変分周器ＶＤＩ
、ｖＤｘの各分周出力とにより制御し、基準発振器ＦＯ
の出力と同期した安定な出力周波数ｆｌ　＊　ｆｌを得
てレジめ なお、可変分周器ＶＤＩ　、　ｖｐ、は、制御信号Ｃ８
ｔ　、　Ｃ８，に応じて分周比が定まるため、これらの
分周比にしたがって、出力周波数ｆｌ　＋　ｆ寓が各個
別に定まるものとなっている。
しかし、出力周波数ｆｌ＋ｆ！　が高周波となれば、可
変分局器ＶＤｔ　、ＶＤ、　　の分周比が増大すると共
に、必要とする応答速度が市くなシ、１段の分局器を適
用することができず、高応答速度の分周器と低応答速度
の分周器との併用とせねばならないため、構成が複雑化
すると共に、全体として高価かつ大形となる欠点を生ず
る。
機関は、従来のか＼る欠点を根本的に解決する目的を有
し、比較器および可変分周器を各位相同期回路の共用と
したうえ、ＶＣＯ用の制御電圧をホールド回路によりホ
ールドさせるものとし、共用部を各位相同期回路に対し
順次に切替えて使用することにより、構成の簡略化と同
時に小形かつ安価なものとすることのできる極めて効果
的な、周波数シンセサイザを提供するものである。
以下、実施例を示す第２図のブロック図により本発明の
詳細な説明する。
同図において社、各位相同期回路が、ホールド回路）Ｉ
Ｄ、　、　ＨＤ、　、ループフィルタＬＦｔ、　ＬＦ冨
および、ＶｃＯ・ＶＯｔ、　　ＶＯｌ　　により各個別
に構成されているのに対し、基準発振器Ｆｏ、可変分局
器ＶＤ、　、　ＶＤ、　　および比較器ＣＰが共通とな
っており、これらをセレクタＳＥＬ　　および高周波ス
イッチ等の切替器ＳＷによシ、順次に切替えて各位相同
期回路へ接続するものとなっている。
また、基準発振器ＦＯの出力を分周するクロック発生器
ＣＬＧからのクロックパルスに基づき、マイクロプロセ
ッサ等の制御部ＣＴが制御動作を行なっており、これの
制御に応じ、セレクタＳＥＬと切替器ｙとが同期のうえ
動作すると共に、これらの動作にしたがって、可変分局
器ＶＤ、　、ＶＤ。
の分周比も制御されるものとなっている。
このため、切替器ＳＷがｖＣＯ・ＶＯｌ　の出力を選択
し、かつ、セレクタＳＥＬが比較器ＣＰの出力をホール
ド回路ＭＤＩ　へ分配するときには、出力周波数ｆｓに
応じて可変分周器ＶＤ１．ＶＤ、の分周比が定まり、可
変分局器ＭＤＩの出力と可変分局器ＶＤｓ　　の出力と
の位相が比較器ＣＰにより比較され、周波数および位相
の誤差に応する出力がホールド回路ＨＤ、　　へ与えら
れるため、この出力がホールド回路ＨＤｔ　により保持
されたうえ、ループフィルタＬＦｓ　　を介し、制御電
圧としてＶＣＯ・ＶＯＩ　　へ与えられる。
また、切替器ＳＷがｖＣＯ−ｖＯｌ　の出力を選択する
と共に、セレクタＳＥＬが比較器ＣＰの出力をホールド
回路ＨＤＩ　へ分配するときには、出力周波数ｆｍ　に
応じて可変分局器ＶＤ、、ＶＤＩの分局比が定まり、可
変分局器ＭＤＩ　　の出力と可変分局器ｖＤ１　の出力
との位相が比較器ＣＰ　Ｋよシ比較され、周波数および
位相の誤差に応する出力がホールド回路ＨＤ！へ与えら
れるため、この出力がホールド回路ＨＤ寓　　により保
持されたうえ、ループフィルタＬＦＩ　　を介し、制御
電圧として■ｃ。
・ＶＤ、へ与えられる。
したがって、所定の周期によシ以上の動作を順次に反復
することにより、ｖｃｏ−ｖＯｌ　、ｖｏｌは次第に同
期状態となり、安定な出力周波数ｆ、　、　ｆ。
を送出すると共に、若し、非同期状態となれば、動作を
反復するのに伴ない、非同期状態が修正される。
たソし、条件に応じて可変分周器ＶＤｌ　を固定分局器
とし、あるいは省略してもよく、可変分局器ｖＤｌ　を
複数段のものとしても同様であり、制御部ＣＴとしては
、各種論理回路にょ多構成された専用の制御回路を用い
てもよい。
また、ホールド回路ＨＤ！、ＨＤｔとしては、コンデン
サ等によるサンプルホールド回路等を用いればよいが、
ループフィルタＬＦ、　、ＬＦ、を組み込んだものを用
いてもよく１本発明は種々の変形が自在である。

Claims (1)

    【特許請求の範囲】
  1. 各々が電圧制御発振器を有しかつ共通の基準発振器を用
    いる複数の位相同期回路と、前記各電圧制御発振器の出
    力を順次に選択する切替器と、該切替器の選択出力を分
    周する可変分局器と、該可変分局器の出力と前記基準発
    振器の出力との位相比較を行なう比較器と、該比較器の
    出力を前記切替器の動作と同期して分配するセレクタと
    、該セレクタの出力をホールドのうえループフィルタを
    介して前記電圧制御発振器へ制御電圧として与える前記
    各位相同期回路毎に設けたホールド回路と、前記基準発
    振器の出力に基づいて動作し前記切替器および可変分局
    器ならびにセレクタを制御する制御部とからなることを
    ４徴とする周波数シンセサイザ。
JP56178972A 1981-11-10 1981-11-10 周波数シンセサイザ Pending JPS5881337A (ja)

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JP56178972A JPS5881337A (ja) 1981-11-10 1981-11-10 周波数シンセサイザ

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ID=16057873

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