JPS5881337A - 周波数シンセサイザ - Google Patents
周波数シンセサイザInfo
- Publication number
- JPS5881337A JPS5881337A JP56178972A JP17897281A JPS5881337A JP S5881337 A JPS5881337 A JP S5881337A JP 56178972 A JP56178972 A JP 56178972A JP 17897281 A JP17897281 A JP 17897281A JP S5881337 A JPS5881337 A JP S5881337A
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- JP
- Japan
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- output
- frequency
- switch
- phase
- variable
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- Pending
Links
- 230000001360 synchronised effect Effects 0.000 claims description 4
- 239000013256 coordination polymer Substances 0.000 abstract description 5
- 230000010355 oscillation Effects 0.000 abstract description 3
- 235000001674 Agaricus brunnescens Nutrition 0.000 description 2
- 238000010586 diagram Methods 0.000 description 2
- BNPSSFBOAGDEEL-UHFFFAOYSA-N albuterol sulfate Chemical compound OS(O)(=O)=O.CC(C)(C)NCC(O)C1=CC=C(O)C(CO)=C1.CC(C)(C)NCC(O)C1=CC=C(O)C(CO)=C1 BNPSSFBOAGDEEL-UHFFFAOYSA-N 0.000 description 1
- 239000003990 capacitor Substances 0.000 description 1
- 239000013078 crystal Substances 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
- H03L7/00—Automatic control of frequency or phase; Synchronisation
- H03L7/06—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
- H03L7/08—Details of the phase-locked loop
- H03L7/14—Details of the phase-locked loop for assuring constant frequency when supply or correction voltages fail or are interrupted
- H03L7/141—Details of the phase-locked loop for assuring constant frequency when supply or correction voltages fail or are interrupted the phase-locked loop controlling several oscillators in turn
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
- H03L7/00—Automatic control of frequency or phase; Synchronisation
- H03L7/06—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
- H03L7/16—Indirect frequency synthesis, i.e. generating a desired one of a number of predetermined frequencies using a frequency- or phase-locked loop
- H03L7/18—Indirect frequency synthesis, i.e. generating a desired one of a number of predetermined frequencies using a frequency- or phase-locked loop using a frequency divider or counter in the loop
- H03L7/197—Indirect frequency synthesis, i.e. generating a desired one of a number of predetermined frequencies using a frequency- or phase-locked loop using a frequency divider or counter in the loop a time difference being used for locking the loop, the counter counting between numbers which are variable in time or the frequency divider dividing by a factor variable in time, e.g. for obtaining fractional frequency division
- H03L7/199—Indirect frequency synthesis, i.e. generating a desired one of a number of predetermined frequencies using a frequency- or phase-locked loop using a frequency divider or counter in the loop a time difference being used for locking the loop, the counter counting between numbers which are variable in time or the frequency divider dividing by a factor variable in time, e.g. for obtaining fractional frequency division with reset of the frequency divider or the counter, e.g. for assuring initial synchronisation
Landscapes
- Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発明は、共通の基準発振器を用いたうえ、複数の周波
数を同時に発生する周波数シンセサイザに関するもので
ある。
数を同時に発生する周波数シンセサイザに関するもので
ある。
か\る周波数シンセサイザは、無線送受信機の送信周波
源および受信側局部発振周波数源を同時に得る場合等に
使用されておシ、従来は、第1図のブロック図に示す構
成が一般に採用されていもすな、わち、水晶発振器等の
安定な発振周波数を有する基準発振器FOの出力を、分
周器DVl、 DVxにより各個に分周し、位相比較器
を用いた比較器cp、 、 cp、へ与える一方、電圧
制御発振器(以下、VCO)VO+ 、Vow+7)出
力を、プログラマブル分局器等の可変分局器VDI 、
vD、 によυ分周し、これらの出力を比較器CPI
、CPzへ与えておシ、各両出力間の位相差に応じた比
較器CPI 。
源および受信側局部発振周波数源を同時に得る場合等に
使用されておシ、従来は、第1図のブロック図に示す構
成が一般に採用されていもすな、わち、水晶発振器等の
安定な発振周波数を有する基準発振器FOの出力を、分
周器DVl、 DVxにより各個に分周し、位相比較器
を用いた比較器cp、 、 cp、へ与える一方、電圧
制御発振器(以下、VCO)VO+ 、Vow+7)出
力を、プログラマブル分局器等の可変分局器VDI 、
vD、 によυ分周し、これらの出力を比較器CPI
、CPzへ与えておシ、各両出力間の位相差に応じた比
較器CPI 。
Cpsの各出力を、低域r波器等のループフィルタLF
I −LFlを介してから制御電圧としてVCO・vO
l、vO茸へ与え、比較器C20乃至vCO・VOs
による位相同期回路と、比較器Ch乃至vCO@vO黛
による位相同期回路とを、共通の基準発振器FOから得
られる周波数を分局器DV、 。
I −LFlを介してから制御電圧としてVCO・vO
l、vO茸へ与え、比較器C20乃至vCO・VOs
による位相同期回路と、比較器Ch乃至vCO@vO黛
による位相同期回路とを、共通の基準発振器FOから得
られる周波数を分局器DV、 。
Dv茸 により分周した周波数と、可変分周器VDI
、vDxの各分周出力とにより制御し、基準発振器FO
の出力と同期した安定な出力周波数fl * flを得
てレジめ なお、可変分周器VDI 、 vp、は、制御信号C8
t 、 C8,に応じて分周比が定まるため、これらの
分周比にしたがって、出力周波数fl + f寓が各個
別に定まるものとなっている。
、vDxの各分周出力とにより制御し、基準発振器FO
の出力と同期した安定な出力周波数fl * flを得
てレジめ なお、可変分周器VDI 、 vp、は、制御信号C8
t 、 C8,に応じて分周比が定まるため、これらの
分周比にしたがって、出力周波数fl + f寓が各個
別に定まるものとなっている。
しかし、出力周波数fl+f! が高周波となれば、可
変分局器VDt 、VD、 の分周比が増大すると共
に、必要とする応答速度が市くなシ、1段の分局器を適
用することができず、高応答速度の分周器と低応答速度
の分周器との併用とせねばならないため、構成が複雑化
すると共に、全体として高価かつ大形となる欠点を生ず
る。
変分局器VDt 、VD、 の分周比が増大すると共
に、必要とする応答速度が市くなシ、1段の分局器を適
用することができず、高応答速度の分周器と低応答速度
の分周器との併用とせねばならないため、構成が複雑化
すると共に、全体として高価かつ大形となる欠点を生ず
る。
機関は、従来のか\る欠点を根本的に解決する目的を有
し、比較器および可変分周器を各位相同期回路の共用と
したうえ、VCO用の制御電圧をホールド回路によりホ
ールドさせるものとし、共用部を各位相同期回路に対し
順次に切替えて使用することにより、構成の簡略化と同
時に小形かつ安価なものとすることのできる極めて効果
的な、周波数シンセサイザを提供するものである。
し、比較器および可変分周器を各位相同期回路の共用と
したうえ、VCO用の制御電圧をホールド回路によりホ
ールドさせるものとし、共用部を各位相同期回路に対し
順次に切替えて使用することにより、構成の簡略化と同
時に小形かつ安価なものとすることのできる極めて効果
的な、周波数シンセサイザを提供するものである。
以下、実施例を示す第2図のブロック図により本発明の
詳細な説明する。
詳細な説明する。
同図において社、各位相同期回路が、ホールド回路)I
D、 、 HD、 、ループフィルタLFt、 LF冨
および、VcO・VOt、 VOl により各個別
に構成されているのに対し、基準発振器Fo、可変分局
器VD、 、 VD、 および比較器CPが共通とな
っており、これらをセレクタSEL および高周波ス
イッチ等の切替器SWによシ、順次に切替えて各位相同
期回路へ接続するものとなっている。
D、 、 HD、 、ループフィルタLFt、 LF冨
および、VcO・VOt、 VOl により各個別
に構成されているのに対し、基準発振器Fo、可変分局
器VD、 、 VD、 および比較器CPが共通とな
っており、これらをセレクタSEL および高周波ス
イッチ等の切替器SWによシ、順次に切替えて各位相同
期回路へ接続するものとなっている。
また、基準発振器FOの出力を分周するクロック発生器
CLGからのクロックパルスに基づき、マイクロプロセ
ッサ等の制御部CTが制御動作を行なっており、これの
制御に応じ、セレクタSELと切替器yとが同期のうえ
動作すると共に、これらの動作にしたがって、可変分局
器VD、 、VD。
CLGからのクロックパルスに基づき、マイクロプロセ
ッサ等の制御部CTが制御動作を行なっており、これの
制御に応じ、セレクタSELと切替器yとが同期のうえ
動作すると共に、これらの動作にしたがって、可変分局
器VD、 、VD。
の分周比も制御されるものとなっている。
このため、切替器SWがvCO・VOl の出力を選択
し、かつ、セレクタSELが比較器CPの出力をホール
ド回路MDI へ分配するときには、出力周波数fsに
応じて可変分周器VD1.VD、の分周比が定まり、可
変分局器MDIの出力と可変分局器VDs の出力と
の位相が比較器CPにより比較され、周波数および位相
の誤差に応する出力がホールド回路HD、 へ与えら
れるため、この出力がホールド回路HDt により保持
されたうえ、ループフィルタLFs を介し、制御電
圧としてVCO・VOI へ与えられる。
し、かつ、セレクタSELが比較器CPの出力をホール
ド回路MDI へ分配するときには、出力周波数fsに
応じて可変分周器VD1.VD、の分周比が定まり、可
変分局器MDIの出力と可変分局器VDs の出力と
の位相が比較器CPにより比較され、周波数および位相
の誤差に応する出力がホールド回路HD、 へ与えら
れるため、この出力がホールド回路HDt により保持
されたうえ、ループフィルタLFs を介し、制御電
圧としてVCO・VOI へ与えられる。
また、切替器SWがvCO−vOl の出力を選択する
と共に、セレクタSELが比較器CPの出力をホールド
回路HDI へ分配するときには、出力周波数fm に
応じて可変分局器VD、、VDIの分局比が定まり、可
変分局器MDI の出力と可変分局器vD1 の出力
との位相が比較器CP Kよシ比較され、周波数および
位相の誤差に応する出力がホールド回路HD!へ与えら
れるため、この出力がホールド回路HD寓 により保
持されたうえ、ループフィルタLFI を介し、制御
電圧として■c。
と共に、セレクタSELが比較器CPの出力をホールド
回路HDI へ分配するときには、出力周波数fm に
応じて可変分局器VD、、VDIの分局比が定まり、可
変分局器MDI の出力と可変分局器vD1 の出力
との位相が比較器CP Kよシ比較され、周波数および
位相の誤差に応する出力がホールド回路HD!へ与えら
れるため、この出力がホールド回路HD寓 により保
持されたうえ、ループフィルタLFI を介し、制御
電圧として■c。
・VD、へ与えられる。
したがって、所定の周期によシ以上の動作を順次に反復
することにより、vco−vOl 、volは次第に同
期状態となり、安定な出力周波数f、 、 f。
することにより、vco−vOl 、volは次第に同
期状態となり、安定な出力周波数f、 、 f。
を送出すると共に、若し、非同期状態となれば、動作を
反復するのに伴ない、非同期状態が修正される。
反復するのに伴ない、非同期状態が修正される。
たソし、条件に応じて可変分周器VDl を固定分局器
とし、あるいは省略してもよく、可変分局器vDl を
複数段のものとしても同様であり、制御部CTとしては
、各種論理回路にょ多構成された専用の制御回路を用い
てもよい。
とし、あるいは省略してもよく、可変分局器vDl を
複数段のものとしても同様であり、制御部CTとしては
、各種論理回路にょ多構成された専用の制御回路を用い
てもよい。
また、ホールド回路HD!、HDtとしては、コンデン
サ等によるサンプルホールド回路等を用いればよいが、
ループフィルタLF、 、LF、を組み込んだものを用
いてもよく1本発明は種々の変形が自在である。
サ等によるサンプルホールド回路等を用いればよいが、
ループフィルタLF、 、LF、を組み込んだものを用
いてもよく1本発明は種々の変形が自在である。
Claims (1)
- 各々が電圧制御発振器を有しかつ共通の基準発振器を用
いる複数の位相同期回路と、前記各電圧制御発振器の出
力を順次に選択する切替器と、該切替器の選択出力を分
周する可変分局器と、該可変分局器の出力と前記基準発
振器の出力との位相比較を行なう比較器と、該比較器の
出力を前記切替器の動作と同期して分配するセレクタと
、該セレクタの出力をホールドのうえループフィルタを
介して前記電圧制御発振器へ制御電圧として与える前記
各位相同期回路毎に設けたホールド回路と、前記基準発
振器の出力に基づいて動作し前記切替器および可変分局
器ならびにセレクタを制御する制御部とからなることを
4徴とする周波数シンセサイザ。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP56178972A JPS5881337A (ja) | 1981-11-10 | 1981-11-10 | 周波数シンセサイザ |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP56178972A JPS5881337A (ja) | 1981-11-10 | 1981-11-10 | 周波数シンセサイザ |
Publications (1)
Publication Number | Publication Date |
---|---|
JPS5881337A true JPS5881337A (ja) | 1983-05-16 |
Family
ID=16057873
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP56178972A Pending JPS5881337A (ja) | 1981-11-10 | 1981-11-10 | 周波数シンセサイザ |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPS5881337A (ja) |
Cited By (6)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS61294936A (ja) * | 1985-06-21 | 1986-12-25 | Nec Corp | シンセサイザ− |
JPS63232524A (ja) * | 1987-03-19 | 1988-09-28 | Toshiba Corp | 周波数シンセサイザ |
JPS63281520A (ja) * | 1987-05-14 | 1988-11-18 | Nippon Telegr & Teleph Corp <Ntt> | マルチ出力周波数シンセサイザ |
JPH02213230A (ja) * | 1988-11-03 | 1990-08-24 | General Instr Corp | 単一周波数同期ループを使用した多重発振器の周波数制御方式とその装置 |
JPH0399519A (ja) * | 1989-09-05 | 1991-04-24 | Motorola Inc | ディジタル・タイム・ベース発性回路および2つの出力信号間の遅延時間調整方法 |
US6040738A (en) * | 1997-12-10 | 2000-03-21 | Nec Corporation | Direct conversion receiver using single reference clock signal |
Citations (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS5227342A (en) * | 1975-08-27 | 1977-03-01 | Sony Corp | Signal generator |
-
1981
- 1981-11-10 JP JP56178972A patent/JPS5881337A/ja active Pending
Patent Citations (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS5227342A (en) * | 1975-08-27 | 1977-03-01 | Sony Corp | Signal generator |
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EP0206247A2 (en) * | 1985-06-21 | 1986-12-30 | Nec Corporation | PLL frequency synthesizer |
EP0206247A3 (en) * | 1985-06-21 | 1988-12-14 | Nec Corporation | Pll frequency synthesizer |
JPS63232524A (ja) * | 1987-03-19 | 1988-09-28 | Toshiba Corp | 周波数シンセサイザ |
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