JPH1022810A - 低電圧技術による高い電圧の振れを出力するバッファ - Google Patents
低電圧技術による高い電圧の振れを出力するバッファInfo
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- JPH1022810A JPH1022810A JP9045004A JP4500497A JPH1022810A JP H1022810 A JPH1022810 A JP H1022810A JP 9045004 A JP9045004 A JP 9045004A JP 4500497 A JP4500497 A JP 4500497A JP H1022810 A JPH1022810 A JP H1022810A
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- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
- H03K19/0175—Coupling arrangements; Interface arrangements
- H03K19/0185—Coupling arrangements; Interface arrangements using field effect transistors only
- H03K19/018507—Interface arrangements
- H03K19/018521—Interface arrangements of complementary type, e.g. CMOS
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- Logic Circuits (AREA)
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Abstract
(57)【要約】
【課題】 本発明は集積回路の出力バッファに関し、よ
り詳しくは、出力バッファの中のトランジスタが動作す
るよう設計された電圧よりも大きな値の出力電圧の振れ
をもたらすことのできる集積回路出力バッファに関す
る。 【解決手段】 順次高い電圧レベルで動作する一つまた
はそれより多い中間インバ−タ（１３７）を用いて、出
力電圧の振れをより低い電圧レベル（ＶDD＝３．３ｖ）
からより高い電圧レベル（ＶDD5 ＝５ｖ）に増大する。
改良された実施例では、抵抗分圧回路（２１９−２２
５）に流れる電流を制限する電力節約回路（図２）を用
いて、これらの電圧レベルがもたらされる。
り詳しくは、出力バッファの中のトランジスタが動作す
るよう設計された電圧よりも大きな値の出力電圧の振れ
をもたらすことのできる集積回路出力バッファに関す
る。 【解決手段】 順次高い電圧レベルで動作する一つまた
はそれより多い中間インバ−タ（１３７）を用いて、出
力電圧の振れをより低い電圧レベル（ＶDD＝３．３ｖ）
からより高い電圧レベル（ＶDD5 ＝５ｖ）に増大する。
改良された実施例では、抵抗分圧回路（２１９−２２
５）に流れる電流を制限する電力節約回路（図２）を用
いて、これらの電圧レベルがもたらされる。
Description
【０００１】
【発明の属する技術分野】本発明は集積回路の出力バッ
ファに関し、より詳しくは、出力バッファの中のトラン
ジスタが動作するよう設計された電圧よりも大きな値の
出力電圧の振れをもたらすことのできる集積回路出力バ
ッファに関する。
ファに関し、より詳しくは、出力バッファの中のトラン
ジスタが動作するよう設計された電圧よりも大きな値の
出力電圧の振れをもたらすことのできる集積回路出力バ
ッファに関する。
【０００２】
【従来の技術】ＣＭＯＳ技術で作られる集積回路の出力
バッファは通常、ｐ−チャンネルプルアップトランジス
タとｎ−チャンネルプルダウントランジスタを有する。
これらのトランジスタは、それぞれプラス側の電力供給
電圧ＶDDとマイナス側の電力供給電圧ＶSSの間に接続さ
れる。この配置はこれらの電圧に近い出力電圧の振れ、
換言すると、ＶSS＝０ｖ，ＶDD＝５ｖである場合、０か
ら５ｖの電圧の振れをもたらす。これはこれらの電力供
給電圧と同じ電圧の振れで動作する他の集積回路と信号
をやりとりする場合、満足できるものである。しかしな
がら、集積回路技術の応用分野の増加につれて、異なる
電力供給電圧で動作する集積回路の間で信号をやりとり
し、従って、異なる出力（または入力）電圧の振れに適
合させることが必要になってきている。
バッファは通常、ｐ−チャンネルプルアップトランジス
タとｎ−チャンネルプルダウントランジスタを有する。
これらのトランジスタは、それぞれプラス側の電力供給
電圧ＶDDとマイナス側の電力供給電圧ＶSSの間に接続さ
れる。この配置はこれらの電圧に近い出力電圧の振れ、
換言すると、ＶSS＝０ｖ，ＶDD＝５ｖである場合、０か
ら５ｖの電圧の振れをもたらす。これはこれらの電力供
給電圧と同じ電圧の振れで動作する他の集積回路と信号
をやりとりする場合、満足できるものである。しかしな
がら、集積回路技術の応用分野の増加につれて、異なる
電力供給電圧で動作する集積回路の間で信号をやりとり
し、従って、異なる出力（または入力）電圧の振れに適
合させることが必要になってきている。
【０００３】例えば、電力供給電圧の低下傾向は、低い
電圧（例えば、３ｖまたはそれ以下）用技術で製造され
た集積回路が、それより高い電圧（例えば、５ｖ）用技
術で製造された集積回路と信号をやりとりする必要が起
こることを暗に示している。双方向バスに、より高い電
圧レベルが存在するかもしれないので、より低い電圧デ
バイスの信頼性を確保するという問題が起こる。例え
ば、５ｖの出力信号が５ｖで動作するデバイスからバス
に出されることがあり、この電圧がやはりそのバスに接
続されている３ｖの出力バッファのｎ−チャンネルプル
ダウントランジスタのゲート酸化物間（例えば、ゲート
−ソース電極間またはゲート−ドレイン電極間）に現れ
る。（ここで、「３ｖ」というのは標準３．３ｖ±１０
％の電力供給電圧を含む）。この３ｖ用デバイスのゲー
ト酸化物は概して５ｖ用デバイスのゲート酸化物より薄
いので、そのゲート酸化物の劣化がそれに掛かる高い電
界によって起こり得る。３ｖ用デバイスの中のソース−
ドレイン間電圧も、通常は熱電子効果により、一般に約
３．３ｖ＋１０％より低い値に制限されている。従来技
術では、この劣化は一般に、出力（または入力）バッフ
ァのゲート酸化物が５ｖの信号に耐えられるように５ｖ
用技術で出力デバイスを製造することにより避けられて
いる。そして、入／出力バスと直接信号をやりとりしな
いデバイスの「コア」論理（内部だけで通用する論理信
号のレベル）が、例えば消費電力を減らすために、３．
３ｖレベルで動作されている。しかしながら、この方法
は、デバイスが３．３ｖの動作に最適化されていないの
で、コア論理の性能を著しく制限する。また、出力バッ
ファの中のプルアップデバイスおよびプルダウンデバイ
スを保護するために電圧降下トランジスタを用いること
も知られており、その詳細は例えば、本願と同じ者に譲
渡されている米国特許第５，３８１，０６２号を参照さ
れたい。
電圧（例えば、３ｖまたはそれ以下）用技術で製造され
た集積回路が、それより高い電圧（例えば、５ｖ）用技
術で製造された集積回路と信号をやりとりする必要が起
こることを暗に示している。双方向バスに、より高い電
圧レベルが存在するかもしれないので、より低い電圧デ
バイスの信頼性を確保するという問題が起こる。例え
ば、５ｖの出力信号が５ｖで動作するデバイスからバス
に出されることがあり、この電圧がやはりそのバスに接
続されている３ｖの出力バッファのｎ−チャンネルプル
ダウントランジスタのゲート酸化物間（例えば、ゲート
−ソース電極間またはゲート−ドレイン電極間）に現れ
る。（ここで、「３ｖ」というのは標準３．３ｖ±１０
％の電力供給電圧を含む）。この３ｖ用デバイスのゲー
ト酸化物は概して５ｖ用デバイスのゲート酸化物より薄
いので、そのゲート酸化物の劣化がそれに掛かる高い電
界によって起こり得る。３ｖ用デバイスの中のソース−
ドレイン間電圧も、通常は熱電子効果により、一般に約
３．３ｖ＋１０％より低い値に制限されている。従来技
術では、この劣化は一般に、出力（または入力）バッフ
ァのゲート酸化物が５ｖの信号に耐えられるように５ｖ
用技術で出力デバイスを製造することにより避けられて
いる。そして、入／出力バスと直接信号をやりとりしな
いデバイスの「コア」論理（内部だけで通用する論理信
号のレベル）が、例えば消費電力を減らすために、３．
３ｖレベルで動作されている。しかしながら、この方法
は、デバイスが３．３ｖの動作に最適化されていないの
で、コア論理の性能を著しく制限する。また、出力バッ
ファの中のプルアップデバイスおよびプルダウンデバイ
スを保護するために電圧降下トランジスタを用いること
も知られており、その詳細は例えば、本願と同じ者に譲
渡されている米国特許第５，３８１，０６２号を参照さ
れたい。
【０００４】
【発明が解決しようとする課題】比較的低い電圧用技術
を用いて製造され、出力導体を比較的高い電圧の振れで
駆動することのできる集積回路出力バッファを提供す
る。例えば、３．３ｖＣＭＯＳ技術で作られた本発明の
バッファは５ｖの出力の振れを出すことができる。
を用いて製造され、出力導体を比較的高い電圧の振れで
駆動することのできる集積回路出力バッファを提供す
る。例えば、３．３ｖＣＭＯＳ技術で作られた本発明の
バッファは５ｖの出力の振れを出すことができる。
【０００５】
【課題を解決するための手段】比較的低い電圧用技術を
用いて製造され、出力導体を比較的高い電圧の振れで駆
動することのできる集積回路出力バッファは、順次高い
電圧レベルで動作する一つまたは二つ以上の中間インバ
−タを用いて、出力電圧の振れを低い電圧レベルからよ
り高い電圧レベルに増大させていくことにより達成され
る。望ましい実施例においては、分圧回路を流れる電流
を制限する電力節約回路を用いてそれらの電圧レベルが
もたらされる。
用いて製造され、出力導体を比較的高い電圧の振れで駆
動することのできる集積回路出力バッファは、順次高い
電圧レベルで動作する一つまたは二つ以上の中間インバ
−タを用いて、出力電圧の振れを低い電圧レベルからよ
り高い電圧レベルに増大させていくことにより達成され
る。望ましい実施例においては、分圧回路を流れる電流
を制限する電力節約回路を用いてそれらの電圧レベルが
もたらされる。
【０００６】
【発明の実施の形態】本発明は、出力バッファの中のト
ランジスタが動作するよう設計された電圧よりも大きな
値の出力電圧の振れをもたらすことのできる集積回路出
力バッファに関する。５ｖの出力の振れを出す３．３ｖ
ＣＭＯＳ技術で作られた集積回路の場合がここで例示さ
れるが、他の電圧レベルに適用することが可能である。
例えば、もっと低い電圧が意図される場合には、２．５
ｖＣＭＯＳ技術も現在用いられている。本発明の技術を
具現化する例示的回路が図１に示されている。プルダウ
ン側は直列な２つのｎ−チャンネルデバイスから成る。
ボンディングパッド（出力端）１０４に接続された出力
接続点１０３の近くのトランジスタ１０１はそのゲート
を３．３ｖの公称値を持つ電圧源ＶDDに永続的に接続さ
れている。第２のプルダウントランジスタ１０２はその
ゲートをインバ−タトランジスタ１３５−１３６により
電圧源ＶDDと電圧源ＶSS（アース）の間を切り替えられ
る。トランジスタ１０１は５ｖの電圧がボンディングパ
ッド１０４に印加されても接続点１０５がＶDD−Ｖthn
（ｎ−チャンネルトランジスタの閾値）以上に上がらな
いようにするので、トランジスタ１０１はトランジスタ
１０２のゲート酸化物がＶDDを決して超えないように保
護する作用をする。このｎ−チャンネルプルダウンデバ
イスの保護は、例えば本願と同じ者に譲渡されている米
国特許第４，７０４，５４７号に示されているように、
従来から知られている。
ランジスタが動作するよう設計された電圧よりも大きな
値の出力電圧の振れをもたらすことのできる集積回路出
力バッファに関する。５ｖの出力の振れを出す３．３ｖ
ＣＭＯＳ技術で作られた集積回路の場合がここで例示さ
れるが、他の電圧レベルに適用することが可能である。
例えば、もっと低い電圧が意図される場合には、２．５
ｖＣＭＯＳ技術も現在用いられている。本発明の技術を
具現化する例示的回路が図１に示されている。プルダウ
ン側は直列な２つのｎ−チャンネルデバイスから成る。
ボンディングパッド（出力端）１０４に接続された出力
接続点１０３の近くのトランジスタ１０１はそのゲート
を３．３ｖの公称値を持つ電圧源ＶDDに永続的に接続さ
れている。第２のプルダウントランジスタ１０２はその
ゲートをインバ−タトランジスタ１３５−１３６により
電圧源ＶDDと電圧源ＶSS（アース）の間を切り替えられ
る。トランジスタ１０１は５ｖの電圧がボンディングパ
ッド１０４に印加されても接続点１０５がＶDD−Ｖthn
（ｎ−チャンネルトランジスタの閾値）以上に上がらな
いようにするので、トランジスタ１０１はトランジスタ
１０２のゲート酸化物がＶDDを決して超えないように保
護する作用をする。このｎ−チャンネルプルダウンデバ
イスの保護は、例えば本願と同じ者に譲渡されている米
国特許第４，７０４，５４７号に示されているように、
従来から知られている。
【０００７】例示的実施例の本発明の回路は更にプルア
ップデバイス１１８を保護する手段を含んでいる。この
目的のため、図１に示されている抵抗分圧回路網は直列
に接続された抵抗１０５−１１１を有する。この抵抗列
は接続点１１２−１１７にそれぞれ基準電圧ＶＬ１−Ｖ
Ｌ３およびＶＨ１−ＶＨ３をもたらす。これらの基準電
圧は公称５ｖの電圧源ＶDD5 に比例する。これらの電圧
の値が下の表に示されている。抵抗１０５−１１１は例
えばｎ−タブあるいは高濃度にドープされたソース／ド
レイン領域のような半導体拡散領域に形成することがで
きる。これらの材料は一般に５ｖを超える破壊電圧を持
っているので、電圧源ＶDD5 に接続されても損傷を受け
ない。他の抵抗材料、例えば、ドープされた多結晶シリ
コンなども代わりに用いられ得る。 表：抵抗分圧器からの基準電圧 接続点 ＶX ／ＶDD5 公称ＶX ( ＶDD5 ＝５ｖのときの電圧） ＶＬ１ ０．１２ ０．６０ ＶＬ２ ０．２３ １．１５ ＶＬ３ ０．３４ １．７０ ＶＨ１ ０．６６ ３．３０ ＶＨ２ ０．７８ ３．９０ ＶＨ３ ０．８９ ４．４５
ップデバイス１１８を保護する手段を含んでいる。この
目的のため、図１に示されている抵抗分圧回路網は直列
に接続された抵抗１０５−１１１を有する。この抵抗列
は接続点１１２−１１７にそれぞれ基準電圧ＶＬ１−Ｖ
Ｌ３およびＶＨ１−ＶＨ３をもたらす。これらの基準電
圧は公称５ｖの電圧源ＶDD5 に比例する。これらの電圧
の値が下の表に示されている。抵抗１０５−１１１は例
えばｎ−タブあるいは高濃度にドープされたソース／ド
レイン領域のような半導体拡散領域に形成することがで
きる。これらの材料は一般に５ｖを超える破壊電圧を持
っているので、電圧源ＶDD5 に接続されても損傷を受け
ない。他の抵抗材料、例えば、ドープされた多結晶シリ
コンなども代わりに用いられ得る。 表：抵抗分圧器からの基準電圧 接続点 ＶX ／ＶDD5 公称ＶX ( ＶDD5 ＝５ｖのときの電圧） ＶＬ１ ０．１２ ０．６０ ＶＬ２ ０．２３ １．１５ ＶＬ３ ０．３４ １．７０ ＶＨ１ ０．６６ ３．３０ ＶＨ２ ０．７８ ３．９０ ＶＨ３ ０．８９ ４．４５
【０００８】ｐ−チャンネルプルアップトランジスタ１
１８は、そのソースを５ｖの電圧源ＶDD5 に接続されて
いる。このトランジスタには本実施例の場合、バックゲ
ートが形成されていて、寄生ダイオードが導通するのを
防ぐためにそのバックゲートも電圧源ＶDD5 に接続され
ている。トランジスタ１１８のゲートは接続点１１９に
接続されている。接続点１１９がＶDD5 のとき、トラン
ジスタ１１８はオフにされる。ゲート酸化物の３．３ｖ
の限界を超えない間はオンにするために、接続点１１９
はトランジスタ１２０を介して基準電圧ＶＬ３（接続点
１１４）に接続されている。ＶＬ３とＶDD5 の差は ２
／３×ＶDD5 、すなわち３．３ｖに等しい。従って、ト
ランジスタ１１８のゲート酸化物に掛かるゲート−基板
間電圧はこのトランジスタ１１８がオンのとき３．３ｖ
を超えない。基準電圧ＶＨ３はＶDD5 より約０．５ｖ低
くなるように選ばれている。このことが、この電圧がト
ランジスタ１２１の閾電圧よりも常に低いので、接続点
１２２が高いときトランジスタ１２１がオフとされるの
を確実にする。
１８は、そのソースを５ｖの電圧源ＶDD5 に接続されて
いる。このトランジスタには本実施例の場合、バックゲ
ートが形成されていて、寄生ダイオードが導通するのを
防ぐためにそのバックゲートも電圧源ＶDD5 に接続され
ている。トランジスタ１１８のゲートは接続点１１９に
接続されている。接続点１１９がＶDD5 のとき、トラン
ジスタ１１８はオフにされる。ゲート酸化物の３．３ｖ
の限界を超えない間はオンにするために、接続点１１９
はトランジスタ１２０を介して基準電圧ＶＬ３（接続点
１１４）に接続されている。ＶＬ３とＶDD5 の差は ２
／３×ＶDD5 、すなわち３．３ｖに等しい。従って、ト
ランジスタ１１８のゲート酸化物に掛かるゲート−基板
間電圧はこのトランジスタ１１８がオンのとき３．３ｖ
を超えない。基準電圧ＶＨ３はＶDD5 より約０．５ｖ低
くなるように選ばれている。このことが、この電圧がト
ランジスタ１２１の閾電圧よりも常に低いので、接続点
１２２が高いときトランジスタ１２１がオフとされるの
を確実にする。
【０００９】同様に、基準電圧ＶＨ２はＶＨ３より０．
５５ｖ低く、また、ＶＨ１はＶＨ２より０．６ｖ低く、
それにより、トランジスタ１２４および１２７の入力接
続点（１２５、１２８）が高いとき、これらのトランジ
スタがそれぞれオフとされるのを確実にする。ＶＨ１＝
２／３×ＶDD5 なので、それは３．３ｖに等しく、接続
点１３１がアース電位（０ｖ）に引き下げられることが
でき、それにより、トランジスタ１３０のゲート電圧の
限界を超えることなくトランジスタ１２９をオフにす
る。同じように基準電圧ＶＬ２はＶＬ３より０．５５ｖ
低く、また、ＶＬ１はＶＬ２より０．６ｖ低く選ばれ、
それにより、トランジスタ１２３、１２６および１２９
のそれぞれのゲート酸化物に掛かる電圧が３．３ｖを超
えることなく、それらトランジスタの入力接続点（１２
５、１２８、１３１）が高くなれるようにする。これ
は、ブロック１３７として纏めて示されている中間イン
バ−タ群に、ＶDD側（ＶSS側）からＶDD5 側に順次高く
なる階段状の電力供給電圧ＶＨ１（ＶＬ１）をもたらし
ている。このように電力供給電圧を階段状にすること
が、インバ−タ１３２−１３３の入力接続点１３４でア
ース電位からＶDD（３．３ｖ）になる入力信号Ａが、ゲ
ート酸化物にＶDDを超える電圧を決して掛けることなし
に、接続点１０３の出力をアース電位からＶDD5 （５
ｖ）にさせることのできる方法である。インバ−タトラ
ンジスタ１３５−１３６は、プルダウントランジスタ１
０２を正しい位相で駆動するために、接続点１３４のバ
ッファ入力信号を反転させる役目をしていることに注意
されたい。
５５ｖ低く、また、ＶＨ１はＶＨ２より０．６ｖ低く、
それにより、トランジスタ１２４および１２７の入力接
続点（１２５、１２８）が高いとき、これらのトランジ
スタがそれぞれオフとされるのを確実にする。ＶＨ１＝
２／３×ＶDD5 なので、それは３．３ｖに等しく、接続
点１３１がアース電位（０ｖ）に引き下げられることが
でき、それにより、トランジスタ１３０のゲート電圧の
限界を超えることなくトランジスタ１２９をオフにす
る。同じように基準電圧ＶＬ２はＶＬ３より０．５５ｖ
低く、また、ＶＬ１はＶＬ２より０．６ｖ低く選ばれ、
それにより、トランジスタ１２３、１２６および１２９
のそれぞれのゲート酸化物に掛かる電圧が３．３ｖを超
えることなく、それらトランジスタの入力接続点（１２
５、１２８、１３１）が高くなれるようにする。これ
は、ブロック１３７として纏めて示されている中間イン
バ−タ群に、ＶDD側（ＶSS側）からＶDD5 側に順次高く
なる階段状の電力供給電圧ＶＨ１（ＶＬ１）をもたらし
ている。このように電力供給電圧を階段状にすること
が、インバ−タ１３２−１３３の入力接続点１３４でア
ース電位からＶDD（３．３ｖ）になる入力信号Ａが、ゲ
ート酸化物にＶDDを超える電圧を決して掛けることなし
に、接続点１０３の出力をアース電位からＶDD5 （５
ｖ）にさせることのできる方法である。インバ−タトラ
ンジスタ１３５−１３６は、プルダウントランジスタ１
０２を正しい位相で駆動するために、接続点１３４のバ
ッファ入力信号を反転させる役目をしていることに注意
されたい。
【００１０】図１の基本的な回路は３．３ｖ用の技術で
５ｖの出力をもたらす仕事をするが、それはいくつかの
方法で随意に改良され得る。分圧器の抵抗列１０５−１
１１には常に直流電流が流れている。これらの抵抗の値
は、基準電圧ＶＬ１−３およびＶＨ１−３の値をあまり
変えることなく中間インバ−タ群１３７のトランジスタ
群により発生されるスイッチング変位電流が供給／吸収
されるようにするために、あまり大きくすべきではな
い。勿論、これらの抵抗の値が小さければ小さいほど基
準電圧をより良く一定に保つが、それではより多くの直
流電力を消費してしまう。そこで、この抵抗列の電流
（一般に０．５ｍＡ程度）を２０〜３０μＡ以下に減ら
す低電力モードを有することが望ましい。これは図２に
示されている回路で達成される。通常の動作において、
モード選択信号ＬＰ＝０、即ち接続点２０１は低くされ
る。したがって、インバ−タトランジスタ２０２−２０
３により接続点２０４（ここは接続点２０４´に接続さ
れている）は高くなり、トランジスタ２０５−２０６に
より接続点２０７は低くなり、トランジスタ２０８−２
０９により接続点２１０は高くなり、トランジスタ２１
１−２１２により接続点２１３（ここは接続点２１３´
に接続されている）は低くなり、そして、トランジスタ
２１４−２１５により接続点２１６（ここは接続点２１
６´に接続されている）は高くなる。そこで、トランジ
スタ２１７および２１８はオンとされ、トランジスタ２
２６はオフとされる。トランジスタ２１７および２１８
のオン状態抵抗は抵抗２１９−２２５のいずれの値より
も遥かに小さい。この場合（図２での通常電力モードの
場合）、基準電圧ＶＬ１−３およびＶＨ１−３は前掲の
表に示されている値を有しており、直流電力は消費され
る。接続点２３４および２３５にそれぞれ静電容量２３
８および２３９が付加されていることに注意されたい。
これらの静電容量はスイッチング中のこれらの接続点の
電圧（ＶＬ３とＶＨ１、それぞれ）を安定化する助けと
なる。
５ｖの出力をもたらす仕事をするが、それはいくつかの
方法で随意に改良され得る。分圧器の抵抗列１０５−１
１１には常に直流電流が流れている。これらの抵抗の値
は、基準電圧ＶＬ１−３およびＶＨ１−３の値をあまり
変えることなく中間インバ−タ群１３７のトランジスタ
群により発生されるスイッチング変位電流が供給／吸収
されるようにするために、あまり大きくすべきではな
い。勿論、これらの抵抗の値が小さければ小さいほど基
準電圧をより良く一定に保つが、それではより多くの直
流電力を消費してしまう。そこで、この抵抗列の電流
（一般に０．５ｍＡ程度）を２０〜３０μＡ以下に減ら
す低電力モードを有することが望ましい。これは図２に
示されている回路で達成される。通常の動作において、
モード選択信号ＬＰ＝０、即ち接続点２０１は低くされ
る。したがって、インバ−タトランジスタ２０２−２０
３により接続点２０４（ここは接続点２０４´に接続さ
れている）は高くなり、トランジスタ２０５−２０６に
より接続点２０７は低くなり、トランジスタ２０８−２
０９により接続点２１０は高くなり、トランジスタ２１
１−２１２により接続点２１３（ここは接続点２１３´
に接続されている）は低くなり、そして、トランジスタ
２１４−２１５により接続点２１６（ここは接続点２１
６´に接続されている）は高くなる。そこで、トランジ
スタ２１７および２１８はオンとされ、トランジスタ２
２６はオフとされる。トランジスタ２１７および２１８
のオン状態抵抗は抵抗２１９−２２５のいずれの値より
も遥かに小さい。この場合（図２での通常電力モードの
場合）、基準電圧ＶＬ１−３およびＶＨ１−３は前掲の
表に示されている値を有しており、直流電力は消費され
る。接続点２３４および２３５にそれぞれ静電容量２３
８および２３９が付加されていることに注意されたい。
これらの静電容量はスイッチング中のこれらの接続点の
電圧（ＶＬ３とＶＨ１、それぞれ）を安定化する助けと
なる。
【００１１】ゲート酸化物への３．３ｖ限界を犯すこと
なくトランジスタ２１７をオン、オフさせるために付加
回路が備えられている。これはダイオードとして働くよ
うに構成された小型のトランジスタ２２７−２２９を含
む。これらのトランジスタは接続点２３０および２３１
にトランジスタ２０２−２０３、２０５−２０６、２０
８−２０９、２１１−２１２および２１４−２１５から
成るインバ−タ列への基準電圧Ｖ33X およびＶ66X （こ
れらはＶDD5 のそれぞれ１／３および２／３である）を
もたらす。他の分圧抵抗列ではなくトランジスタ２２７
−２２９を使用することは、非常に高いインピーダンス
では抵抗のために相当大きな面積を必要とするので、小
さな集積回路面積で済むという利点を有する。トランジ
スタ２０８−２０９、２１１−２１２および２１４−２
１５で形成されたインバ−タ列は図１に示されている中
間インバ−タ列１３７と同様に動作する中間インバ−タ
列としての役目を果たす。このような設計はどのゲート
酸化物も３．３ｖ限界を超えないことを確実にする。低
電力モードでは、モード選択信号ＬＰ＝１、すなわち、
接続点２０１が高くされ、その結果、トランジスタ２１
７および２１８がオフとされる。このとき、トランジス
タ２２６はオンとされて、接続点２３２−２３４（ＶＬ
１−３）および接続点２３５−２３７（ＶＨ１−３）を
公称３．３ｖのＶDDに値に引き上げる。このときの直流
消費電力はトランジスタ２２７−２２９においてだけで
ある。小さなトランジスタ寸法（例えば、ゲート長２．
０μｍ、ゲート幅４．０μｍ）とすることで、直流電流
は公称１９μＡである。
なくトランジスタ２１７をオン、オフさせるために付加
回路が備えられている。これはダイオードとして働くよ
うに構成された小型のトランジスタ２２７−２２９を含
む。これらのトランジスタは接続点２３０および２３１
にトランジスタ２０２−２０３、２０５−２０６、２０
８−２０９、２１１−２１２および２１４−２１５から
成るインバ−タ列への基準電圧Ｖ33X およびＶ66X （こ
れらはＶDD5 のそれぞれ１／３および２／３である）を
もたらす。他の分圧抵抗列ではなくトランジスタ２２７
−２２９を使用することは、非常に高いインピーダンス
では抵抗のために相当大きな面積を必要とするので、小
さな集積回路面積で済むという利点を有する。トランジ
スタ２０８−２０９、２１１−２１２および２１４−２
１５で形成されたインバ−タ列は図１に示されている中
間インバ−タ列１３７と同様に動作する中間インバ−タ
列としての役目を果たす。このような設計はどのゲート
酸化物も３．３ｖ限界を超えないことを確実にする。低
電力モードでは、モード選択信号ＬＰ＝１、すなわち、
接続点２０１が高くされ、その結果、トランジスタ２１
７および２１８がオフとされる。このとき、トランジス
タ２２６はオンとされて、接続点２３２−２３４（ＶＬ
１−３）および接続点２３５−２３７（ＶＨ１−３）を
公称３．３ｖのＶDDに値に引き上げる。このときの直流
消費電力はトランジスタ２２７−２２９においてだけで
ある。小さなトランジスタ寸法（例えば、ゲート長２．
０μｍ、ゲート幅４．０μｍ）とすることで、直流電流
は公称１９μＡである。
【００１２】更に２、３の随意の改良が図３に示されて
おり、それは出力バッファが５ｖに耐える入力段（図示
されていない）を含む双方向バッファとして使えるよう
にしている。図２に示されている分圧回路がブロック３
０１として図３に示されており、それは接続点３０２−
３０７にそれぞれ基準電圧ＶＬ１−３およびＶＨ１−３
を生成する。中間インバ−タ列はブロック３０８に示さ
れている。図３の実施例ではトライステートモードが追
加されている。ライン３０９上のトライステートイネー
ブル信号ＥＮはライン３１０上の低電力モード信号ＬＰ
とＡＮＤ（論理積）をとられる。高インピーダンス状態
（いわゆる「トライステート」）では出力トランジスタ
３１１および３１２はオフとされる。このとき接続点３
１３はＶDD5 であるので、もしボンディングパッド３１
４に０ｖの入力電圧が印加されると、トランジスタ３１
１のゲートに５ｖが掛かるという電位問題が起こる。こ
の問題を避けるために、トランジスタ３１５が追加され
ており、そのゲートは１／３ＶDD5 の電圧を有する接続
点３０４（ＶＬ３）に接続されている。したがって、ト
ランジスタ３１５は接続点３１６が接続点３０４（ＶＬ
３）より上に（すなわちプラス側に）ゲート−ソース閾
値（ＶGS）以上には行かないようにすることでトランジ
スタ３１１を保護する働きをする。この動作はこの出力
バッファがトライステート状態にある場合、５ｖの信号
が外部の信号源からボンディングパッド３１４に印加さ
れたとき、トランジスタ３１７がトランジスタ３１２を
保護する仕方と同様である。したがって、この出力バッ
ファはトライステート状態にある場合、ボンディングパ
ッド３１４が適当な入力バッファ（図示されていない）
への入力ボンディングパッドとして使われることを可能
にする。
おり、それは出力バッファが５ｖに耐える入力段（図示
されていない）を含む双方向バッファとして使えるよう
にしている。図２に示されている分圧回路がブロック３
０１として図３に示されており、それは接続点３０２−
３０７にそれぞれ基準電圧ＶＬ１−３およびＶＨ１−３
を生成する。中間インバ−タ列はブロック３０８に示さ
れている。図３の実施例ではトライステートモードが追
加されている。ライン３０９上のトライステートイネー
ブル信号ＥＮはライン３１０上の低電力モード信号ＬＰ
とＡＮＤ（論理積）をとられる。高インピーダンス状態
（いわゆる「トライステート」）では出力トランジスタ
３１１および３１２はオフとされる。このとき接続点３
１３はＶDD5 であるので、もしボンディングパッド３１
４に０ｖの入力電圧が印加されると、トランジスタ３１
１のゲートに５ｖが掛かるという電位問題が起こる。こ
の問題を避けるために、トランジスタ３１５が追加され
ており、そのゲートは１／３ＶDD5 の電圧を有する接続
点３０４（ＶＬ３）に接続されている。したがって、ト
ランジスタ３１５は接続点３１６が接続点３０４（ＶＬ
３）より上に（すなわちプラス側に）ゲート−ソース閾
値（ＶGS）以上には行かないようにすることでトランジ
スタ３１１を保護する働きをする。この動作はこの出力
バッファがトライステート状態にある場合、５ｖの信号
が外部の信号源からボンディングパッド３１４に印加さ
れたとき、トランジスタ３１７がトランジスタ３１２を
保護する仕方と同様である。したがって、この出力バッ
ファはトライステート状態にある場合、ボンディングパ
ッド３１４が適当な入力バッファ（図示されていない）
への入力ボンディングパッドとして使われることを可能
にする。
【００１３】再び図２に戻って、抵抗分圧器の接続点２
３４に接続された静電容量２３８は基準電圧ＶＬ３を安
定化しないが、トランジスタ１２０（図１）がオンにさ
れる度にこの接続点に排出される比較的大きな変位電流
がこの接続点２３４をその直流値よりかなり高い値に平
衡させることが分かった。これはトランジスタ１２０お
よび１２３（図１）から利用できる駆動力を減ずること
になり、この出力バッファの動作を遅くする。図３に示
されているように、トランジスタ３１８と単純な単安定
マルチバイブレータ３１９の追加がこの問題を解決す
る。接続点３２０の入力信号Ａが高くなるときはいつ
も、この単安定マルチバイブレータがトランジスタ３１
８を約１ｎｓの間オンにして、接続点３０４の電荷の一
部をアースに放電する。このことは、直流電力を追加す
ることなしに、抵抗分圧器３０１が基準電圧ＶＬ３をそ
の直流値の近くに維持するのを助ける。
３４に接続された静電容量２３８は基準電圧ＶＬ３を安
定化しないが、トランジスタ１２０（図１）がオンにさ
れる度にこの接続点に排出される比較的大きな変位電流
がこの接続点２３４をその直流値よりかなり高い値に平
衡させることが分かった。これはトランジスタ１２０お
よび１２３（図１）から利用できる駆動力を減ずること
になり、この出力バッファの動作を遅くする。図３に示
されているように、トランジスタ３１８と単純な単安定
マルチバイブレータ３１９の追加がこの問題を解決す
る。接続点３２０の入力信号Ａが高くなるときはいつ
も、この単安定マルチバイブレータがトランジスタ３１
８を約１ｎｓの間オンにして、接続点３０４の電荷の一
部をアースに放電する。このことは、直流電力を追加す
ることなしに、抵抗分圧器３０１が基準電圧ＶＬ３をそ
の直流値の近くに維持するのを助ける。
【００１４】最後の随意の改良は接続点３２１と３２２
の間への遅延段の追加である。これは４つの中間インバ
−タ列（３０８）が接続点３２３と３１３の間で遅延を
引き起こすので望ましい。トランジスタ３２３−３２７
で形成されている遅延段での遅延は中間インバ−タ列
（３０８）での遅延と合致して、トランジスタ３１１と
３１２の両方が同時にオンにされることによって引き起
こされるオーバーラップ電流を防ぐ。
の間への遅延段の追加である。これは４つの中間インバ
−タ列（３０８）が接続点３２３と３１３の間で遅延を
引き起こすので望ましい。トランジスタ３２３−３２７
で形成されている遅延段での遅延は中間インバ−タ列
（３０８）での遅延と合致して、トランジスタ３１１と
３１２の両方が同時にオンにされることによって引き起
こされるオーバーラップ電流を防ぐ。
【００１５】例示した実施例では４つの中間昇圧インバ
−タ（ブロック３０８中の）がバッファ入力インバ−タ
（３２８、３２９）とバッファ出力インバ−タ（３１
１、３１２）の間に用いられている。しかしながら、い
くつの（すなわち、一つまたはそれより多くの）中間昇
圧インバ−タでも用いられ得ることに注意されたい。ま
た、抵抗分圧器が用いられる場合、直流電流消費を減ら
すのに、実施例に示されているやり方以外にもこの技術
分野で知られている技法に従っていろいろな電流制限技
法が用いられ得る。更に、中間インバ−タ群に掛ける電
圧を発生するための他の技法も用いられ得る。例えば、
静電容量で形成された分圧器も用いられ得る。望まれる
なら、中間電圧は低電圧電源から電力を取り出す昇圧回
路からでも得られる。上述の実施例では中間インバ−タ
群の使用によりプルアップトランジスタが保護されてい
るが、プルダウントランジスタが同様に保護されてもよ
い。この場合、中間インバ−タ群は、バッファ入力信号
がバッファ群の入力側から出力側に向かって進むにつれ
て高い（最もプラス側の）レベルから低い（最もマイナ
ス側の）レベルへと低下していく電力供給電圧で動作す
る。所与の集積回路がより高い電圧、例えば、ＥＥＰ
（電子的に消去・プログラミング可能な）ＲＯＭのプロ
グラミングまたは液晶表示のための、例えば１５ｖで駆
動できるようにするのに本発明の技法は勿論適用でき
る。
−タ（ブロック３０８中の）がバッファ入力インバ−タ
（３２８、３２９）とバッファ出力インバ−タ（３１
１、３１２）の間に用いられている。しかしながら、い
くつの（すなわち、一つまたはそれより多くの）中間昇
圧インバ−タでも用いられ得ることに注意されたい。ま
た、抵抗分圧器が用いられる場合、直流電流消費を減ら
すのに、実施例に示されているやり方以外にもこの技術
分野で知られている技法に従っていろいろな電流制限技
法が用いられ得る。更に、中間インバ−タ群に掛ける電
圧を発生するための他の技法も用いられ得る。例えば、
静電容量で形成された分圧器も用いられ得る。望まれる
なら、中間電圧は低電圧電源から電力を取り出す昇圧回
路からでも得られる。上述の実施例では中間インバ−タ
群の使用によりプルアップトランジスタが保護されてい
るが、プルダウントランジスタが同様に保護されてもよ
い。この場合、中間インバ−タ群は、バッファ入力信号
がバッファ群の入力側から出力側に向かって進むにつれ
て高い（最もプラス側の）レベルから低い（最もマイナ
ス側の）レベルへと低下していく電力供給電圧で動作す
る。所与の集積回路がより高い電圧、例えば、ＥＥＰ
（電子的に消去・プログラミング可能な）ＲＯＭのプロ
グラミングまたは液晶表示のための、例えば１５ｖで駆
動できるようにするのに本発明の技法は勿論適用でき
る。
【００１６】出力バッファはＣＭＯＳ技術で実施された
ものが示されているが、他の型も可能である。例えば、
プルアップデバイスとプルダウンデバイスの両方にｎ−
チャンネルトランジスタを用いることがこの技術分野で
知られている。バイポーラデバイスで本発明の技法を使
用することも容易に可能である。本発明の教示を実施す
る更に他の変形も可能である。
ものが示されているが、他の型も可能である。例えば、
プルアップデバイスとプルダウンデバイスの両方にｎ−
チャンネルトランジスタを用いることがこの技術分野で
知られている。バイポーラデバイスで本発明の技法を使
用することも容易に可能である。本発明の教示を実施す
る更に他の変形も可能である。
【図１】抵抗分圧器を用いた本発明の第１の実施例を示
す図である。
す図である。
【図２】本発明の第２の実施例で用いられる、電流の低
減された分圧回路を示す図である。
減された分圧回路を示す図である。
【図３】更に望ましい電流の低減された分圧器を用いた
本発明の第３の実施例を示す図である。
本発明の第３の実施例を示す図である。
１０１ トランジスタ １０２ プルダウントランジスタ １０５〜１１０ 抵抗 １１２〜１１７ 接続点 １１８ プルアップトランジスタ
Claims (7)
- 【請求項１】 低い電力供給電圧（ＶDD）で動作するバ
ッファ入力インバ−タ（１３２、１３３）と、高い電力
供給電圧（ＶDD5 ）で動作するバッファ出力インバ−タ
（１０１、１１８）と、前記の低い電力供給電圧よりは
大きく、前記の高い電力供給電圧よりは小さい中間の電
力供給電圧で動作する少なくとも一つの中間インバ−タ
（１３７）を備えることを特徴とする、比較的低い電圧
技術で作られ、比較的高い電圧出力の振れを出力するの
に適した集積回路。 - 【請求項２】 前記の中間の電力供給電圧が前記の高い
電力供給電圧に接続された分圧回路網から得られること
を特徴とする請求項１に記載の集積回路。 - 【請求項３】 前記分圧回路網が一連の分圧抵抗（１０
５…１１１）を有することを特徴とする請求項２に記載
の集積回路。 - 【請求項４】 前記分圧回路網が更に、低電力モードの
間、前記の一連の分圧抵抗を通って流れる電流を減らす
ための少なくとも一つのスイッチングデバイス（２１
７、２１８）を有することを特徴とする請求項３に記載
の集積回路。 - 【請求項５】 前記バッファ入力インバ−タ、前記バッ
ファ出力インバ−タ、および前記の少なくとも一つの中
間インバ−タのおのおのがｐ−チャンネルプルアップト
ランジスタとｎ−チャンネルプルダウントランジスタを
有することを特徴とする請求項１に記載の集積回路。 - 【請求項６】 前記の比較的低い電圧技術が、ゲート−
ソース間破壊電圧、ゲート−ドレイン間破壊電圧、およ
びソース−ドレイン間電圧限界からなるグループから選
ばれる少なくとも一つの要件によって前記の低い電力供
給電圧に制限されていることを特徴とする請求項１に記
載の集積回路。 - 【請求項７】 前記の比較的低い電圧技術が公称３．３
ｖまたはこれより低いものであることを特徴とする請求
項１に記載の集積回路。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US08/607,954 US5808480A (en) | 1996-02-29 | 1996-02-29 | High voltage swing output buffer in low voltage technology |
| US08/607954 | 1996-02-29 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH1022810A true JPH1022810A (ja) | 1998-01-23 |
| JP3435007B2 JP3435007B2 (ja) | 2003-08-11 |
Family
ID=24434410
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP04500497A Expired - Fee Related JP3435007B2 (ja) | 1996-02-29 | 1997-02-28 | 低電圧技術による高い電圧の振れを出力するバッファ |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US5808480A (ja) |
| JP (1) | JP3435007B2 (ja) |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2004077674A1 (ja) * | 2003-02-27 | 2004-09-10 | Fujitsu Limited | 半導体装置 |
| JP2005033530A (ja) * | 2003-07-14 | 2005-02-03 | Ricoh Co Ltd | 出力バッファ回路及び出力バッファ回路を使用したインタフェース回路 |
| JP2008067410A (ja) * | 2007-11-12 | 2008-03-21 | Ricoh Co Ltd | 出力バッファ回路及び出力バッファ回路を使用したインタフェース回路 |
| JP2011103557A (ja) * | 2009-11-10 | 2011-05-26 | Advantest Corp | ドライバ回路および試験装置 |
| JP2021073827A (ja) * | 2021-02-12 | 2021-05-13 | 株式会社ソシオネクスト | レベルシフト回路及び集積回路 |
Families Citing this family (36)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100197998B1 (ko) * | 1996-10-22 | 1999-06-15 | 김영환 | 반도체 장치의 저소비 전력 입력 버퍼 |
| US6066962A (en) * | 1997-06-30 | 2000-05-23 | Vlsi Technology, Inc. | Digital integrated circuit buffer digital device and method for buffering data |
| KR100237898B1 (ko) * | 1997-07-10 | 2000-01-15 | 김영환 | 고출력 전압 생성용 반도체 회로 |
| US6137339A (en) * | 1997-08-28 | 2000-10-24 | Lucent Technologies Inc. | High voltage integrated CMOS driver circuit |
| JP3036481B2 (ja) * | 1997-09-16 | 2000-04-24 | 日本電気株式会社 | レベルシフト回路 |
| US6064229A (en) * | 1998-03-26 | 2000-05-16 | Lucent Technologies Inc. | Voltage translating buffer based on low voltage technology |
| US6014039A (en) * | 1998-04-28 | 2000-01-11 | Lucent Technologies Inc. | CMOS high voltage drive output buffer |
| DE19934297C1 (de) * | 1999-07-21 | 2000-10-05 | Siemens Ag | Integrierte Halbleiterschaltung mit erhöhter Betriebsspannung für programmierbare Elemente (z.B. zur Konfigurierung) |
| JP2001094050A (ja) * | 1999-09-21 | 2001-04-06 | Mitsubishi Electric Corp | 半導体装置 |
| US6590433B2 (en) | 2000-12-08 | 2003-07-08 | Agere Systems, Inc. | Reduced power consumption bi-directional buffer |
| US6693469B2 (en) | 2001-05-01 | 2004-02-17 | Lucent Technologies Inc. | Buffer interface architecture |
| US6683485B1 (en) * | 2001-12-04 | 2004-01-27 | National Semiconductor Corporation | Double translation voltage level shifter and method |
| US7327168B2 (en) | 2002-11-20 | 2008-02-05 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device and driving method thereof |
| CN101242177B (zh) | 2002-12-13 | 2012-10-10 | 株式会社半导体能源研究所 | 半导体器件和使用该半导体器件的显示器件 |
| KR101114892B1 (ko) | 2002-12-25 | 2012-03-07 | 가부시키가이샤 한도오따이 에네루기 켄큐쇼 | 보정 회로를 구비한 디지털 회로 및 그것을 갖는 전자기기 |
| DE10329206B3 (de) * | 2003-06-28 | 2004-11-04 | Infineon Technologies Ag | Integrierte Schaltung mit mehreren Ausgangstreibern |
| US7190206B2 (en) * | 2003-07-22 | 2007-03-13 | Samsung Electronics Co., Ltd. | Interface circuit and signal clamping circuit using level-down shifter |
| US7583484B2 (en) * | 2003-08-20 | 2009-09-01 | Taiwan Semiconductor Manufacturing Company, Ltd. | Circuit and method for ESD protection |
| US20060158224A1 (en) * | 2005-01-14 | 2006-07-20 | Elite Semiconductor Memory Technology, Inc. | Output driver with feedback slew rate control |
| US7268588B2 (en) * | 2005-06-29 | 2007-09-11 | Freescale Semiconductor, Inc. | Cascadable level shifter cell |
| US7183817B2 (en) * | 2005-06-29 | 2007-02-27 | Freescale Semiconductor, Inc. | High speed output buffer with AC-coupled level shift and DC level detection and correction |
| US7605618B2 (en) * | 2006-01-12 | 2009-10-20 | Qualcomm, Incorporated | Digital output driver and input buffer using thin-oxide field effect transistors |
| KR101174846B1 (ko) * | 2007-08-17 | 2012-08-20 | 삼성전자주식회사 | 레벨 시프터 및 이를 이용한 오프 칩 드라이버를 구비하는반도체 장치 |
| US8731410B2 (en) | 2007-10-02 | 2014-05-20 | Luxtera, Inc. | Method and system for split voltage domain receiver circuits |
| US8030964B1 (en) * | 2008-05-15 | 2011-10-04 | Altera Corporation | Techniques for level shifting signals |
| US10425165B1 (en) * | 2008-09-11 | 2019-09-24 | Luxtera, Inc. | Method and system for a distributed optical transmitter with local domain splitting |
| US8159270B2 (en) | 2008-10-28 | 2012-04-17 | Micron Technology, Inc. | Circuitry and methods minimizing output switching noise through split-level signaling and bus division enabled by a third power supply |
| US8284186B2 (en) * | 2009-01-21 | 2012-10-09 | Himax Technologies Limited | Output buffering circuit, amplifier device, and display device with reduced power consumption |
| US7893715B2 (en) * | 2009-04-07 | 2011-02-22 | Infineon Technologies Austria Ag | Arrangement and method for signal transmission between different voltage domains |
| US8179160B1 (en) | 2010-12-17 | 2012-05-15 | Texas Instruments Incorporated | Input-output (I/O) circuit supporting multiple I/O logic-level swings |
| US9344088B1 (en) * | 2015-04-30 | 2016-05-17 | Freescale Semiconductor, Inc. | Driver circuit receiving a regulated pre-driver supply voltage |
| JP6874837B2 (ja) * | 2017-05-22 | 2021-05-19 | 株式会社ソシオネクスト | レベルシフト回路及び集積回路 |
| US10326450B2 (en) * | 2017-06-08 | 2019-06-18 | International Business Machines Corporation | Implementing cascade level shifter for analog voltage |
| US10684669B1 (en) * | 2017-07-28 | 2020-06-16 | Maxim Integrated Products, Inc. | Logic level shifter interface between power domains |
| US10848155B2 (en) | 2019-02-15 | 2020-11-24 | Intel Corporation | Flexible transmitter circuitry for integrated circuits |
| US11171634B2 (en) * | 2019-07-08 | 2021-11-09 | Taiwan Semiconductor Manufacturing Co. Ltd. | Buffer circuit between different voltage domains |
Family Cites Families (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4704547A (en) * | 1984-12-10 | 1987-11-03 | American Telephone And Telegraph Company, At&T Bell Laboratories | IGFET gating circuit having reduced electric field degradation |
| JPH0334719A (ja) * | 1989-06-30 | 1991-02-14 | Toshiba Micro Electron Kk | 半導体集積回路 |
| US5029284A (en) * | 1990-04-30 | 1991-07-02 | Motorola, Inc. | Precision switchable bus terminator circuit |
| US5483176A (en) * | 1991-07-10 | 1996-01-09 | Dallas Semiconductor Corporation | Low power module |
| KR940010674B1 (ko) * | 1992-10-29 | 1994-10-24 | 삼성전자 주식회사 | 입력 버퍼 |
| US5300832A (en) * | 1992-11-10 | 1994-04-05 | Sun Microsystems, Inc. | Voltage interfacing buffer with isolation transistors used for overvoltage protection |
| US5381062A (en) * | 1993-10-28 | 1995-01-10 | At&T Corp. | Multi-voltage compatible bidirectional buffer |
-
1996
- 1996-02-29 US US08/607,954 patent/US5808480A/en not_active Expired - Lifetime
-
1997
- 1997-02-28 JP JP04500497A patent/JP3435007B2/ja not_active Expired - Fee Related
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2004077674A1 (ja) * | 2003-02-27 | 2004-09-10 | Fujitsu Limited | 半導体装置 |
| JP2005033530A (ja) * | 2003-07-14 | 2005-02-03 | Ricoh Co Ltd | 出力バッファ回路及び出力バッファ回路を使用したインタフェース回路 |
| JP2008067410A (ja) * | 2007-11-12 | 2008-03-21 | Ricoh Co Ltd | 出力バッファ回路及び出力バッファ回路を使用したインタフェース回路 |
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