JP3414656B2 - 半導体装置及びその製造方法 - Google Patents
半導体装置及びその製造方法Info
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- H01L21/762—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers
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Description
【０００１】
【発明の属する技術分野】本発明は、半導体装置及びそ
の製造方法に関し、特に集積回路素子の素子分離領域の
形成方法に関する。
の製造方法に関し、特に集積回路素子の素子分離領域の
形成方法に関する。
【０００２】
【従来の技術及び発明が解決しようとする課題】集積回
路素子の高集積化に伴い、素子の微細化と共に素子分離
領域の微細化も進んでおり、従来から使用されているＬ
ＯＣＯＳ法に代わってトレンチ素子分離技術が開発され
ている。
路素子の高集積化に伴い、素子の微細化と共に素子分離
領域の微細化も進んでおり、従来から使用されているＬ
ＯＣＯＳ法に代わってトレンチ素子分離技術が開発され
ている。
【０００３】このトレンチ素子分離技術は、シリコン基
板表面に溝を形成し、溝を含むシリコン基板上に絶縁膜
を形成し、この絶縁膜をＣＭＰ法等によって研磨するこ
とにより、溝内に絶縁膜を埋め込んで平坦化する方法で
ある。
板表面に溝を形成し、溝を含むシリコン基板上に絶縁膜
を形成し、この絶縁膜をＣＭＰ法等によって研磨するこ
とにより、溝内に絶縁膜を埋め込んで平坦化する方法で
ある。
【０００４】しかし、この方法では、幅の広い溝内に埋
め込まれた絶縁膜を研磨する場合には、溝中央部の絶縁
膜の研磨が特に進行して絶縁膜厚が薄くなるいわゆるデ
ィッシングの課題がある。
め込まれた絶縁膜を研磨する場合には、溝中央部の絶縁
膜の研磨が特に進行して絶縁膜厚が薄くなるいわゆるデ
ィッシングの課題がある。
【０００５】また、幅の広い溝で囲まれた微小（例えば
数μｍ幅）な活性領域では、活性領域の研磨が過剰に進
行するため、シリコン基板表面まで研磨してしまうとい
ういわゆるエロージョンの課題がある。
数μｍ幅）な活性領域では、活性領域の研磨が過剰に進
行するため、シリコン基板表面まで研磨してしまうとい
ういわゆるエロージョンの課題がある。
【０００６】これに対して、規則性を有する繰り返しの
溝を形成することによりダミーパターンを形成し、溝内
のディッシングやエロージョンの課題を解決する方法
が、例えば、特開平９−１８１１５９号公報に提案され
ている。
溝を形成することによりダミーパターンを形成し、溝内
のディッシングやエロージョンの課題を解決する方法
が、例えば、特開平９−１８１１５９号公報に提案され
ている。
【０００７】この方法を図５に基づいて説明する。
【０００８】まず、図５（ａ）に示したように、シリコ
ン基板表面２０１に熱酸化法でパッド酸化膜２０２を、
減圧ＣＶＤ法でシリコン窒化膜２０３を形成する。次
に、活性領域を規定するマスクを用いてレジストパター
ン２０４ａ〜ｉをフォトリソグラフィ工程により形成す
る。
ン基板表面２０１に熱酸化法でパッド酸化膜２０２を、
減圧ＣＶＤ法でシリコン窒化膜２０３を形成する。次
に、活性領域を規定するマスクを用いてレジストパター
ン２０４ａ〜ｉをフォトリソグラフィ工程により形成す
る。
【０００９】続いて、図５（ｂ）に示したように、レジ
ストパターン２０４ａ〜ｉをエッチングマスクとして用
いてシリコン窒化膜２０３、パッド酸化膜２０２を順次
選択的にエッチング除去し、さらに、シリコン基板２０
１を異方性エッチングして、深さ０．３〜０．６μｍ程
度の溝２０５ａ〜ｈを形成する。その後、レジストパタ
ーン２０４ａ〜ｉをアッシング除去する。ここで、２０
５ａ、２０５ｂのような狭い素子分離領域は単独の狭い
溝のみで素子分離領域が構成されるが、２０６ａ、２０
６ｂのような広い素子分離領域では、それぞれ溝２０５
ｃ、２０５ｄ、２０５ｅと擬似活性領域２０４ｄ、２０
４ｅ、溝２０５ｆ、２０５ｇ、２０５ｈと擬似活性領域
２０４ｇ、２０４ｈにより素子分離領域が構成される。
ストパターン２０４ａ〜ｉをエッチングマスクとして用
いてシリコン窒化膜２０３、パッド酸化膜２０２を順次
選択的にエッチング除去し、さらに、シリコン基板２０
１を異方性エッチングして、深さ０．３〜０．６μｍ程
度の溝２０５ａ〜ｈを形成する。その後、レジストパタ
ーン２０４ａ〜ｉをアッシング除去する。ここで、２０
５ａ、２０５ｂのような狭い素子分離領域は単独の狭い
溝のみで素子分離領域が構成されるが、２０６ａ、２０
６ｂのような広い素子分離領域では、それぞれ溝２０５
ｃ、２０５ｄ、２０５ｅと擬似活性領域２０４ｄ、２０
４ｅ、溝２０５ｆ、２０５ｇ、２０５ｈと擬似活性領域
２０４ｇ、２０４ｈにより素子分離領域が構成される。
【００１０】次に、得られたシリコン基板２０１上に、
ＣＶＤ法によってシリコン酸化膜２０７を形成し、ＣＭ
Ｐ法によりシリコン窒化膜２０３の表面が露出するまで
研磨し、続いてシリンコ窒化膜２０３、パッド酸化膜２
０２をそれぞれ加熱したリン酸溶液、希フッ酸溶液で除
去する。その後、ウェル形成のための不純物注入（図示
せず）を行い、図５（ｃ）に示したように、さらに得ら
れたシリコン基板２０１の表面を酸化してゲート酸化膜
２０８を形成する。
ＣＶＤ法によってシリコン酸化膜２０７を形成し、ＣＭ
Ｐ法によりシリコン窒化膜２０３の表面が露出するまで
研磨し、続いてシリンコ窒化膜２０３、パッド酸化膜２
０２をそれぞれ加熱したリン酸溶液、希フッ酸溶液で除
去する。その後、ウェル形成のための不純物注入（図示
せず）を行い、図５（ｃ）に示したように、さらに得ら
れたシリコン基板２０１の表面を酸化してゲート酸化膜
２０８を形成する。
【００１１】その後、図５（ｄ）に示したように、周知
の技術によりゲート電極２０９、ソース／ドレイン領域
２１１、配線２１０を形成する。なお、この配線２１０
は疑似活性領域２０４ｄ、２０４ｅに挟まれた溝２０５
ｄ上に形成され、配線の幅は溝の幅より狭い。
の技術によりゲート電極２０９、ソース／ドレイン領域
２１１、配線２１０を形成する。なお、この配線２１０
は疑似活性領域２０４ｄ、２０４ｅに挟まれた溝２０５
ｄ上に形成され、配線の幅は溝の幅より狭い。
【００１２】次に、図５（ｅ）に示したように、通常の
工程にしたがって、不純物の注入にマスクとして利用し
たレジスト（図示せず）を除去する。その後、注入した
不純物を活性化する熱処理を施し、また必要に応じて活
性領域表面にＴｉＳｉ2 等のサリサイドを形成し、シリ
コン基板２０１上全面に層間絶縁膜２１２を形成する。
工程にしたがって、不純物の注入にマスクとして利用し
たレジスト（図示せず）を除去する。その後、注入した
不純物を活性化する熱処理を施し、また必要に応じて活
性領域表面にＴｉＳｉ2 等のサリサイドを形成し、シリ
コン基板２０１上全面に層間絶縁膜２１２を形成する。
【００１３】続いて、図５（ｆ）に示したように、層間
絶縁膜２１２の表面をＣＭＰ法により研磨して平坦化を
行う。
絶縁膜２１２の表面をＣＭＰ法により研磨して平坦化を
行う。
【００１４】上記方法によれば、溝内のディッシングや
エロージョンは防止できるが、層間絶縁膜２１２の堆積
後、ＣＭＰ研磨によって層間絶縁膜の平坦化を行う際、
配線パターンのない疎な部分では密な部分より過度に研
磨が進行する層間絶縁膜のディッシングの問題が依然と
して残る。よって、このような配線疎密による層間絶縁
膜の高低差により、以降の工程であるコンタクトホール
や配線層の形成のためのリソグラフィー工程における焦
点深度が減少し、また、コンタクトホールの深さにばら
つきが生じるため、コンタクトホール形成のエッチング
工程も困難となり、素子の微細化の妨げとなるという課
題がある。
エロージョンは防止できるが、層間絶縁膜２１２の堆積
後、ＣＭＰ研磨によって層間絶縁膜の平坦化を行う際、
配線パターンのない疎な部分では密な部分より過度に研
磨が進行する層間絶縁膜のディッシングの問題が依然と
して残る。よって、このような配線疎密による層間絶縁
膜の高低差により、以降の工程であるコンタクトホール
や配線層の形成のためのリソグラフィー工程における焦
点深度が減少し、また、コンタクトホールの深さにばら
つきが生じるため、コンタクトホール形成のエッチング
工程も困難となり、素子の微細化の妨げとなるという課
題がある。
【００１５】
【課題を解決するための手段】本発明によれば、半導体
基板、該半導体基板表面に形成される複数の半導体素子
形成用の活性領域、該複数の活性領域をそれぞれ分離
し、絶縁膜が埋め込まれた溝領域と該溝領域に隣接して
形成される擬似活性領域とからなる素子分離領域、前記
半導体基板上方に層間絶縁膜を介して形成される配線層
及び前記素子分離領域上に形成される擬似導電膜を備え
てなり、前記配線層の下方にその一部又は全部が配置す
る前記擬似導電膜が、溝領域上にのみ形成されてなる半
導体装置が提供される。
基板、該半導体基板表面に形成される複数の半導体素子
形成用の活性領域、該複数の活性領域をそれぞれ分離
し、絶縁膜が埋め込まれた溝領域と該溝領域に隣接して
形成される擬似活性領域とからなる素子分離領域、前記
半導体基板上方に層間絶縁膜を介して形成される配線層
及び前記素子分離領域上に形成される擬似導電膜を備え
てなり、前記配線層の下方にその一部又は全部が配置す
る前記擬似導電膜が、溝領域上にのみ形成されてなる半
導体装置が提供される。
【００１６】また、本発明によれば、半導体素子形成用
の活性領域にゲート絶縁膜、ゲート電極及びソース／ド
レイン領域からなるＭＯＳトランジスタを形成する際、
ソース／ドレイン領域の形成と同時に擬似活性領域の表
面に第２導電型拡散層を形成することからなる、半導体
基板が第１導電型であり、擬似活性領域がその表面に第
２導電型拡散層を有してなる上記半導体装置の製造方法
が提供される。
の活性領域にゲート絶縁膜、ゲート電極及びソース／ド
レイン領域からなるＭＯＳトランジスタを形成する際、
ソース／ドレイン領域の形成と同時に擬似活性領域の表
面に第２導電型拡散層を形成することからなる、半導体
基板が第１導電型であり、擬似活性領域がその表面に第
２導電型拡散層を有してなる上記半導体装置の製造方法
が提供される。
【００１７】さらに、本発明によれば、半導体基板上の
半導体素子形成用の活性領域にゲート絶縁膜、ゲート電
極及びソース／ドレイン領域からなるＭＯＳトランジス
タを形成する際、ゲート電極の形成と同時に素子分離領
域上に擬似導電膜を形成することからなる、活性領域上
にゲート絶縁膜を介してゲート電極を備えており、擬似
導電膜が、前記ゲート電極からの電気的な影響を受けな
い位置に配置されてなる上記半導体装置の製造方法が提
供される。
半導体素子形成用の活性領域にゲート絶縁膜、ゲート電
極及びソース／ドレイン領域からなるＭＯＳトランジス
タを形成する際、ゲート電極の形成と同時に素子分離領
域上に擬似導電膜を形成することからなる、活性領域上
にゲート絶縁膜を介してゲート電極を備えており、擬似
導電膜が、前記ゲート電極からの電気的な影響を受けな
い位置に配置されてなる上記半導体装置の製造方法が提
供される。
【００１８】
【発明の実施の形態】本発明の半導体装置は、主とし
て、半導体基板、半導体基板表面に形成される素子分離
領域及び素子形成用活性領域、半導体基板上に形成され
る半導体素子、配線層から構成される。
て、半導体基板、半導体基板表面に形成される素子分離
領域及び素子形成用活性領域、半導体基板上に形成され
る半導体素子、配線層から構成される。
【００１９】本発明の半導体装置における半導体基板の
材料は、特に限定されるものではなく、例えば、シリコ
ン、ゲルマニウム等の半導体、ＧａＡｓ、ＩｎＧａＡｓ
等の化合物半導体等を使用することができる。なかで
も、シリコン基板が好ましい。また、半導体基板は、第
１導電型領域を有していることが好ましい。第1導電型
領域は、Ｐ型又はＮ型のいずれかの不純物がドーピング
されることにより形成され、半導体基板全体が第１導電
型を有していてもよく、半導体基板表面に不純物拡散領
域（ウェル）として少なくとも１つの第１導電型領域が
形成されていてもよい。この際の不純物の濃度は、通常
半導体基板又は不純物拡散領域にドーピングされる濃度
であれば特に限定されるものではなく、例えば、１×１
０16〜５×１０18ｉｏｎｓ／ｃｍ3 程度が挙げられる。
材料は、特に限定されるものではなく、例えば、シリコ
ン、ゲルマニウム等の半導体、ＧａＡｓ、ＩｎＧａＡｓ
等の化合物半導体等を使用することができる。なかで
も、シリコン基板が好ましい。また、半導体基板は、第
１導電型領域を有していることが好ましい。第1導電型
領域は、Ｐ型又はＮ型のいずれかの不純物がドーピング
されることにより形成され、半導体基板全体が第１導電
型を有していてもよく、半導体基板表面に不純物拡散領
域（ウェル）として少なくとも１つの第１導電型領域が
形成されていてもよい。この際の不純物の濃度は、通常
半導体基板又は不純物拡散領域にドーピングされる濃度
であれば特に限定されるものではなく、例えば、１×１
０16〜５×１０18ｉｏｎｓ／ｃｍ3 程度が挙げられる。
【００２０】本発明の半導体基板表面には、複数の半導
体素子形成用の活性領域が形成されている。活性領域の
形状、大きさ、位置等は特に限定されるものではなく、
得ようとする半導体装置の機能、用途等に応じて適宜調
整することができる。活性領域に形成される半導体素子
としては、例えば、トランジスタ、キャパシタ、抵抗等
の種々の素子が挙げられる。これらは単独又は組み合わ
せて形成されていてもよく、例えば、ＣＭＯＳデバイス
等の他、ＤＲＡＭ、ＳＲＡＭ、ＦＬＡＳＨメモリ等のメ
モリデバイス等を構成するものでもよい。
体素子形成用の活性領域が形成されている。活性領域の
形状、大きさ、位置等は特に限定されるものではなく、
得ようとする半導体装置の機能、用途等に応じて適宜調
整することができる。活性領域に形成される半導体素子
としては、例えば、トランジスタ、キャパシタ、抵抗等
の種々の素子が挙げられる。これらは単独又は組み合わ
せて形成されていてもよく、例えば、ＣＭＯＳデバイス
等の他、ＤＲＡＭ、ＳＲＡＭ、ＦＬＡＳＨメモリ等のメ
モリデバイス等を構成するものでもよい。
【００２１】また、上記半導体基板には、素子分離領域
が形成されている。素子分離領域は、複数の活性領域を
それぞれ分離し、絶縁膜が埋め込まれた溝領域と、溝領
域に隣接して形成される擬似活性領域とからなる。
が形成されている。素子分離領域は、複数の活性領域を
それぞれ分離し、絶縁膜が埋め込まれた溝領域と、溝領
域に隣接して形成される擬似活性領域とからなる。
【００２２】溝領域は、半導体基板表面にトレンチが形
成され、そのトレンチ内に絶縁膜が埋設され、通常その
表面が平坦化されて形成される領域を意味する。ただ
し、溝領域等が素子分離機能を発揮する限り、トレンチ
内には、絶縁膜の他、金属、ポリシリコン、シリサイド
等の導電膜が存在してもよい。トレンチの深さは、半導
体基板上に形成される半導体素子の性能等により十分な
素子分離が確保されるように調整することができ、例え
ば、０．２〜１．０μｍ程度の深さが挙げられる。溝領
域は、公知のトレンチ素子分離法により形成することが
できる。例えば、半導体基板上に酸化膜及び窒化膜等の
絶縁膜を形成した後、フォトリソグラフィ及びエッチン
グ工程によりトレンチ形成領域上の絶縁膜に開口を形成
し、開口部の半導体基板に所望の深さ及び大きさを有す
るトレンチを形成し、次いで、トレンチを含む半導体基
板上に酸化膜等の絶縁膜を、好ましくはトレンチ深さよ
り厚膜で堆積し、ＣＭＰ法等によりエッチバックするこ
とによりトレンチ内に絶縁膜を埋設する方法が挙げられ
る。なお、溝領域に埋設される絶縁膜は、その表面に若
干の凹凸が存在してもよいが、上記素子形成用の活性領
域及び／又は擬似活性領域の表面とほぼ平坦、つまりそ
れら表面が同一平面上に存在するように埋設されること
が好ましい。
成され、そのトレンチ内に絶縁膜が埋設され、通常その
表面が平坦化されて形成される領域を意味する。ただ
し、溝領域等が素子分離機能を発揮する限り、トレンチ
内には、絶縁膜の他、金属、ポリシリコン、シリサイド
等の導電膜が存在してもよい。トレンチの深さは、半導
体基板上に形成される半導体素子の性能等により十分な
素子分離が確保されるように調整することができ、例え
ば、０．２〜１．０μｍ程度の深さが挙げられる。溝領
域は、公知のトレンチ素子分離法により形成することが
できる。例えば、半導体基板上に酸化膜及び窒化膜等の
絶縁膜を形成した後、フォトリソグラフィ及びエッチン
グ工程によりトレンチ形成領域上の絶縁膜に開口を形成
し、開口部の半導体基板に所望の深さ及び大きさを有す
るトレンチを形成し、次いで、トレンチを含む半導体基
板上に酸化膜等の絶縁膜を、好ましくはトレンチ深さよ
り厚膜で堆積し、ＣＭＰ法等によりエッチバックするこ
とによりトレンチ内に絶縁膜を埋設する方法が挙げられ
る。なお、溝領域に埋設される絶縁膜は、その表面に若
干の凹凸が存在してもよいが、上記素子形成用の活性領
域及び／又は擬似活性領域の表面とほぼ平坦、つまりそ
れら表面が同一平面上に存在するように埋設されること
が好ましい。
【００２３】さらに、本発明の半導体装置における半導
体基板は擬似活性領域を有する。擬似活性領域は、半導
体素子形成用の活性領域のように半導体素子を形成する
ため、あるいは配線拡散層、半導体基板又は不純物拡散
領域等との接続のため等に形成されるものではなく、溝
領域の素子分離機能を保持できる領域を意味する。具体
的には、その表面に素子が形成されていない状態の通常
の活性領域とほぼ同様である。擬似活性領域は、１つの
素子分離領域内に１つのみ形成されていてもよいし、複
数個形成されていてもよい。また、その形状、大きさ、
位置は、溝領域の素子分離機能を保持するために適宜調
整することができる。なお、擬似活性領域の表面は、第
2導電型の領域を有していることが好ましい。第1導電型
の基板に第2導電型の領域が形成されている場合には、
ＰＮ接合により空乏層が広がり、寄生容量を低減するこ
とができるからである。ここで、第２導電型とは、第１
導電型がＰ型の場合はＮ型を意味し、第１導電型がＮ型
の場合はＰ型を意味する。擬似活性領域に形成される第
２導電型拡散層は、擬似活性領域の一部の領域に形成さ
れていてもよいが、擬似活性領域内全面にわたって形成
されていることが好ましく、不純物濃度は、５×１０19
〜１×１０21ｉｏｎｓ／ｃｍ3 程度が挙げられる。ま
た、第２導電型拡散層は、溝領域におけるトレンチ底面
よりも浅く形成されていることが好ましく、溝領域の深
さが０．３〜１．０μｍ程度の場合には、第２導電型拡
散層の厚みは０．１〜０．２μｍ程度が挙げられる。
体基板は擬似活性領域を有する。擬似活性領域は、半導
体素子形成用の活性領域のように半導体素子を形成する
ため、あるいは配線拡散層、半導体基板又は不純物拡散
領域等との接続のため等に形成されるものではなく、溝
領域の素子分離機能を保持できる領域を意味する。具体
的には、その表面に素子が形成されていない状態の通常
の活性領域とほぼ同様である。擬似活性領域は、１つの
素子分離領域内に１つのみ形成されていてもよいし、複
数個形成されていてもよい。また、その形状、大きさ、
位置は、溝領域の素子分離機能を保持するために適宜調
整することができる。なお、擬似活性領域の表面は、第
2導電型の領域を有していることが好ましい。第1導電型
の基板に第2導電型の領域が形成されている場合には、
ＰＮ接合により空乏層が広がり、寄生容量を低減するこ
とができるからである。ここで、第２導電型とは、第１
導電型がＰ型の場合はＮ型を意味し、第１導電型がＮ型
の場合はＰ型を意味する。擬似活性領域に形成される第
２導電型拡散層は、擬似活性領域の一部の領域に形成さ
れていてもよいが、擬似活性領域内全面にわたって形成
されていることが好ましく、不純物濃度は、５×１０19
〜１×１０21ｉｏｎｓ／ｃｍ3 程度が挙げられる。ま
た、第２導電型拡散層は、溝領域におけるトレンチ底面
よりも浅く形成されていることが好ましく、溝領域の深
さが０．３〜１．０μｍ程度の場合には、第２導電型拡
散層の厚みは０．１〜０．２μｍ程度が挙げられる。
【００２４】また、本発明の半導体装置においては半導
体基板上方に配線層を有している。この配線層は、通常
素子同士、素子と半導体基板又は配線拡散層、半導体基
板又は配線拡散層同士等の接続のために形成されるもの
である。その材料は、通常電極や配線に使用される導電
材であれば特に限定されるものではなく、例えば、Al、
Cu、Pt、Ti、Ta、W等の金属、又はこれらのシリサイ
ド、ポリシリコン等が挙げられる。配線層の膜厚は、半
導体装置の印加電圧、配線層材料等により適宜調整する
ことができる。
体基板上方に配線層を有している。この配線層は、通常
素子同士、素子と半導体基板又は配線拡散層、半導体基
板又は配線拡散層同士等の接続のために形成されるもの
である。その材料は、通常電極や配線に使用される導電
材であれば特に限定されるものではなく、例えば、Al、
Cu、Pt、Ti、Ta、W等の金属、又はこれらのシリサイ
ド、ポリシリコン等が挙げられる。配線層の膜厚は、半
導体装置の印加電圧、配線層材料等により適宜調整する
ことができる。
【００２５】さらに、本発明の半導体装置においては、
素子分離領域上に擬似導電膜が形成されている。ここ
で、擬似導電膜とは、電極や配線とは異なり、回路的に
電気的役割を果たさない導電膜を意味する。擬似導電膜
の材料は、通常電極や配線を構成する導電膜と同様の材
料で形成することができる。例えば、Al、Cu、Pt、Ti、
Ta、W等の金属、又はこれらのシリサイド、ポリサイ
ド、ポリシリコン等が挙げられる。配線層の膜厚は、特
に限定されるものではなく、活性領域上に形成される素
子、例えばトランジスタやキャパシタ等と同様に膜厚が
挙げられる。なお、素子形成用の活性領域にトランジス
タが形成される場合には、擬似導電膜は、トランジスタ
のゲート電極と同一の材料、同一の膜厚で形成されるこ
とが好ましい。
素子分離領域上に擬似導電膜が形成されている。ここ
で、擬似導電膜とは、電極や配線とは異なり、回路的に
電気的役割を果たさない導電膜を意味する。擬似導電膜
の材料は、通常電極や配線を構成する導電膜と同様の材
料で形成することができる。例えば、Al、Cu、Pt、Ti、
Ta、W等の金属、又はこれらのシリサイド、ポリサイ
ド、ポリシリコン等が挙げられる。配線層の膜厚は、特
に限定されるものではなく、活性領域上に形成される素
子、例えばトランジスタやキャパシタ等と同様に膜厚が
挙げられる。なお、素子形成用の活性領域にトランジス
タが形成される場合には、擬似導電膜は、トランジスタ
のゲート電極と同一の材料、同一の膜厚で形成されるこ
とが好ましい。
【００２６】擬似導電膜は、素子分離領域上であれば、
溝領域及び擬似活性領域のいずれの上に形成されていて
もよく、またどのような形状、位置、大きさ等で形成さ
れていてもよいが、その一部又は全部が前記配線層の下
方に配置する場合には、その擬似導電膜の全部が、溝領
域上にのみ形成されていることを要する。つまり、配線
層と擬似導電膜とのオーバーラップによる寄生容量を増
加させないように、擬似導電膜を配置させることを要す
る。なお、擬似導電膜は、１つの素子分離領域内に１つ
のみ形成されていてもよいし、複数個形成されていても
よい。その形状は、特に限定されるものではなく、矩
形、折れ曲がりを有する矩形、穴を有する矩形、楕円、
円等いずれの形状でもよいが、少なくともその一部が配
線層とオーバーラップする擬似導電膜の形状は、溝領域
の形状と同等か、それよりも小さいことが好ましく、さ
らに、アライメントずれが生じた場合にも、擬似導電膜
が擬似活性領域及び素子形成用活性領域とオーバーラッ
プしないように十分に小さい形状であることが好まし
い。また、擬似導電膜が複数個形成されている場合に
は、擬似導電膜のレイアウトを容易にするため、その全
てが同一形状であることが好ましい。
溝領域及び擬似活性領域のいずれの上に形成されていて
もよく、またどのような形状、位置、大きさ等で形成さ
れていてもよいが、その一部又は全部が前記配線層の下
方に配置する場合には、その擬似導電膜の全部が、溝領
域上にのみ形成されていることを要する。つまり、配線
層と擬似導電膜とのオーバーラップによる寄生容量を増
加させないように、擬似導電膜を配置させることを要す
る。なお、擬似導電膜は、１つの素子分離領域内に１つ
のみ形成されていてもよいし、複数個形成されていても
よい。その形状は、特に限定されるものではなく、矩
形、折れ曲がりを有する矩形、穴を有する矩形、楕円、
円等いずれの形状でもよいが、少なくともその一部が配
線層とオーバーラップする擬似導電膜の形状は、溝領域
の形状と同等か、それよりも小さいことが好ましく、さ
らに、アライメントずれが生じた場合にも、擬似導電膜
が擬似活性領域及び素子形成用活性領域とオーバーラッ
プしないように十分に小さい形状であることが好まし
い。また、擬似導電膜が複数個形成されている場合に
は、擬似導電膜のレイアウトを容易にするため、その全
てが同一形状であることが好ましい。
【００２７】擬似導電膜は、フローティング状態又は所
定の電位で固定されていることが好ましい。フローティ
ング状態の場合には、擬似導電膜を素子分離領域上に配
置するのみで容易に形成することができる。また、所定
の電位で固定する場合には、いわゆるシールドプレート
素子分離のように、寄生トランジスタの作動を抑制する
ことができ、素子分離特性を向上させることができる。
所定電位とは、特に限定されるものではなく、種々の電
位を挙げることができる。例えば、ＮＭＯＳが形成され
た素子形成用活性領域間に挟まれる素子分離領域に擬似
導電膜が配置されている場合にはグランド電位等が挙げ
られ、ＰＭＯＳ間に配置される場合には電源電圧等が挙
げられる。
定の電位で固定されていることが好ましい。フローティ
ング状態の場合には、擬似導電膜を素子分離領域上に配
置するのみで容易に形成することができる。また、所定
の電位で固定する場合には、いわゆるシールドプレート
素子分離のように、寄生トランジスタの作動を抑制する
ことができ、素子分離特性を向上させることができる。
所定電位とは、特に限定されるものではなく、種々の電
位を挙げることができる。例えば、ＮＭＯＳが形成され
た素子形成用活性領域間に挟まれる素子分離領域に擬似
導電膜が配置されている場合にはグランド電位等が挙げ
られ、ＰＭＯＳ間に配置される場合には電源電圧等が挙
げられる。
【００２８】また、素子形成用の活性領域上に素子が形
成されている場合には、擬似導電膜は、素子を構成する
電極からの電気的な影響を受けない位置に配置されるこ
とが好ましい。例えば、素子がトランジスタの場合に
は、活性領域上及び素子分離領域（溝領域）上にまで延
設されたゲート電極からの電気的な影響を受けない位置
に配置されることが好ましい。具体的には、半導体装置
の大きさ、ゲート電極の幅、ゲート電極に印加される電
圧の大きさ等により適宜調整することができるが、擬似
導電膜が、トランジスタ（活性領域、ゲート電極及びゲ
ート電極の素子分離領域上への延長部を含む）から、少
なくとも１．０〜５．０μｍ程度の距離を離して配置さ
れることが挙げられる。
成されている場合には、擬似導電膜は、素子を構成する
電極からの電気的な影響を受けない位置に配置されるこ
とが好ましい。例えば、素子がトランジスタの場合に
は、活性領域上及び素子分離領域（溝領域）上にまで延
設されたゲート電極からの電気的な影響を受けない位置
に配置されることが好ましい。具体的には、半導体装置
の大きさ、ゲート電極の幅、ゲート電極に印加される電
圧の大きさ等により適宜調整することができるが、擬似
導電膜が、トランジスタ（活性領域、ゲート電極及びゲ
ート電極の素子分離領域上への延長部を含む）から、少
なくとも１．０〜５．０μｍ程度の距離を離して配置さ
れることが挙げられる。
【００２９】本発明の半導体装置は、通常、半導体基
板に溝領域を形成し、半導体基板に第１導電型領域を
形成し、活性領域に素子を形成し、具体的には、ゲー
ト絶縁膜及びゲート電極を形成した後ソース／ドレイン
領域を形成することによりトランジスタを形成し、素
子上に層間絶縁膜、コンタクトホール、メタル配線等を
形成することにより完成することができる。これらの工
程は、通常半導体装置の製造方法において用いられる方
法により行うことができる。なお、このような工程にお
いては、の溝領域を形成する工程と、の第１導電型
領域を形成する工程とのいずれを先に行ってもよい。さ
らに、活性領域に、例えばトランジスタを形成する場
合、Ｎ型又はＰ型のいずれのトランジスタを形成しても
よいし、Ｎ型及びＰ型の双方のトランジスタを形成して
もよい。この場合、Ｎ型及びＰ型の両トランジスタのい
ずれを先に形成してもよい。また、上記〜の工程の
前、間及び後において、キャパシタ等の異なる素子の形
成、トランジスタの閾値電圧制御のためのイオン注入、
ゲート電極の側壁へのサイドウォールスペーサの形成、
ＬＤＤ領域の形成、拡散層の形成、配線の形成等、目的
とする半導体装置の用途、機能、性能等に応じて適当な
工程を追加してもよい。
板に溝領域を形成し、半導体基板に第１導電型領域を
形成し、活性領域に素子を形成し、具体的には、ゲー
ト絶縁膜及びゲート電極を形成した後ソース／ドレイン
領域を形成することによりトランジスタを形成し、素
子上に層間絶縁膜、コンタクトホール、メタル配線等を
形成することにより完成することができる。これらの工
程は、通常半導体装置の製造方法において用いられる方
法により行うことができる。なお、このような工程にお
いては、の溝領域を形成する工程と、の第１導電型
領域を形成する工程とのいずれを先に行ってもよい。さ
らに、活性領域に、例えばトランジスタを形成する場
合、Ｎ型又はＰ型のいずれのトランジスタを形成しても
よいし、Ｎ型及びＰ型の双方のトランジスタを形成して
もよい。この場合、Ｎ型及びＰ型の両トランジスタのい
ずれを先に形成してもよい。また、上記〜の工程の
前、間及び後において、キャパシタ等の異なる素子の形
成、トランジスタの閾値電圧制御のためのイオン注入、
ゲート電極の側壁へのサイドウォールスペーサの形成、
ＬＤＤ領域の形成、拡散層の形成、配線の形成等、目的
とする半導体装置の用途、機能、性能等に応じて適当な
工程を追加してもよい。
【００３０】本発明においては、擬似導電膜を形成する
場合には、上記工程において、擬似導電膜を、ゲート
電極を形成する工程と同時に形成することが好ましい。
また、擬似活性領域の表面に第2導電型拡散層を形成す
る場合には、半導体基板上の半導体素子形成用の活性領
域に第２導電型の不純物拡散層を形成すると同時に、擬
似活性領域の表面に第２導電型拡散層を形成することが
好ましく、具体的には、上記工程において、半導体基
板の活性領域にソース／ドレイン領域を形成する際に適
当なマスクを使用して、擬似活性領域の表面に第２導電
型拡散層を形成することが好ましい。また、上記工程
〜の工程以外で、活性領域の一部に拡散層による配線
が形成される場合において、この拡散層配線を形成する
際に適当なマスクを使用して、擬似活性領域の表面に第
２導電型拡散層を形成することが好ましい。
場合には、上記工程において、擬似導電膜を、ゲート
電極を形成する工程と同時に形成することが好ましい。
また、擬似活性領域の表面に第2導電型拡散層を形成す
る場合には、半導体基板上の半導体素子形成用の活性領
域に第２導電型の不純物拡散層を形成すると同時に、擬
似活性領域の表面に第２導電型拡散層を形成することが
好ましく、具体的には、上記工程において、半導体基
板の活性領域にソース／ドレイン領域を形成する際に適
当なマスクを使用して、擬似活性領域の表面に第２導電
型拡散層を形成することが好ましい。また、上記工程
〜の工程以外で、活性領域の一部に拡散層による配線
が形成される場合において、この拡散層配線を形成する
際に適当なマスクを使用して、擬似活性領域の表面に第
２導電型拡散層を形成することが好ましい。
【００３１】以下、本発明の半導体装置及びその製造方
法の実施例を図面に基づいて説明する。
法の実施例を図面に基づいて説明する。
【００３２】本発明の半導体装置の一実施例であるＣＭ
ＯＳインバータは、図１及び図２に示したように、シリ
コン基板１０１内に形成されたＰ型ウェル１１０内にお
いて、溝領域１２４に囲まれた活性領域β上にＮＭＯＳ
が、Ｎ型ウェル１０８内において、溝領域に囲まれた活
性領域（図示せず）上にＰＭＯＳがそれぞれ形成されて
構成されている。
ＯＳインバータは、図１及び図２に示したように、シリ
コン基板１０１内に形成されたＰ型ウェル１１０内にお
いて、溝領域１２４に囲まれた活性領域β上にＮＭＯＳ
が、Ｎ型ウェル１０８内において、溝領域に囲まれた活
性領域（図示せず）上にＰＭＯＳがそれぞれ形成されて
構成されている。
【００３３】ＮＭＯＳは、活性領域β上にゲート絶縁膜
１１１を介して形成されたゲート電極１１２aと、ゲー
ト電極１１２aに対して自己整合的にシリコン基板１０
１内に形成されたソース／ドレイン領域１２０、１１９
とにより形成されている。ＰＭＯＳも、同様に、活性領
域上にゲート絶縁膜を介して形成されたゲート電極と、
ソース／ドレイン領域とにより形成されている。なお、
ゲート電極１１２aは、連続パターンによって形成され
ている。
１１１を介して形成されたゲート電極１１２aと、ゲー
ト電極１１２aに対して自己整合的にシリコン基板１０
１内に形成されたソース／ドレイン領域１２０、１１９
とにより形成されている。ＰＭＯＳも、同様に、活性領
域上にゲート絶縁膜を介して形成されたゲート電極と、
ソース／ドレイン領域とにより形成されている。なお、
ゲート電極１１２aは、連続パターンによって形成され
ている。
【００３４】また、ＮＭＯＳのソース領域１２０は、Ｎ
ＭＯＳ上に層間絶縁膜１２１を介して配設された配線１
２３ａに接続されており、第１の基準電位が与えられ
る。また、この配線１２３ａは、Ｐ型ウェル１１０内の
活性領域α表面に形成されたＰ型拡散層１１６を通して
Ｐ型ウェル１１０にも第１の基準電位を与えるために利
用される。同様の構造が、ＰＭＯＳ側にも形成されてい
る。
ＭＯＳ上に層間絶縁膜１２１を介して配設された配線１
２３ａに接続されており、第１の基準電位が与えられ
る。また、この配線１２３ａは、Ｐ型ウェル１１０内の
活性領域α表面に形成されたＰ型拡散層１１６を通して
Ｐ型ウェル１１０にも第１の基準電位を与えるために利
用される。同様の構造が、ＰＭＯＳ側にも形成されてい
る。
【００３５】さらに、ＮＭＯＳのゲート電極１１２aに
は、ＣＭＯＳインバータへの入力線として機能する配線
１２３ｃが接続されており、ＮＭＯＳのドレイン領域１
１９には、ＣＭＯＳインバータへの出力線として機能す
る配線１２３ｂが接続されている。
は、ＣＭＯＳインバータへの入力線として機能する配線
１２３ｃが接続されており、ＮＭＯＳのドレイン領域１
１９には、ＣＭＯＳインバータへの出力線として機能す
る配線１２３ｂが接続されている。
【００３６】また、このＣＭＯＳインバータにおけるＰ
型ウェル１１０内であって、ゲート電極１１２ａが配設
された活性領域β及び活性領域α以外の素子分離領域内
に、一定の間隔で、長方形形状の擬似活性領域ａ〜ｆが
形成されている。これら擬似活性領域のうち、Ｐ型ウェ
ル１１０内の擬似活性領域ａ〜ｅの表面には、Ｎ型拡散
層１１８が形成されており、Ｎ型ウェル１０８内の擬似
活性領域ｆの表面には、Ｐ型拡散層１１６が形成されて
いる。これにより、擬似活性領域ａ〜ｊの表面にはＰＮ
接合が形成されることとなる。
型ウェル１１０内であって、ゲート電極１１２ａが配設
された活性領域β及び活性領域α以外の素子分離領域内
に、一定の間隔で、長方形形状の擬似活性領域ａ〜ｆが
形成されている。これら擬似活性領域のうち、Ｐ型ウェ
ル１１０内の擬似活性領域ａ〜ｅの表面には、Ｎ型拡散
層１１８が形成されており、Ｎ型ウェル１０８内の擬似
活性領域ｆの表面には、Ｐ型拡散層１１６が形成されて
いる。これにより、擬似活性領域ａ〜ｊの表面にはＰＮ
接合が形成されることとなる。
【００３７】さらに、溝領域１２４上に規則正しく擬似
導電膜１１２ｂ〜１１２ｆが形成されている。
導電膜１１２ｂ〜１１２ｆが形成されている。
【００３８】このような構成を有することにより、従来
問題となっていた層間絶縁膜のＣＭＰ研磨の平坦性を向
上させ、層間絶縁膜のディッシングを防止することがで
きる。具体的には、疑似導電薄膜を用いない配線パター
ンが疎な領域では、表面高低差がおよそ２００ｎｍであ
るのに対して、疑似導電薄膜を有する配線パターンが密
な領域では、表面高低差が数十ｎｍ程度に低減され、こ
の結果コンタクトホール、配線のフォトリソグラフィー
工程でのＤＯＦのマージンを０．２μｍ程度向上させる
ことができる。
問題となっていた層間絶縁膜のＣＭＰ研磨の平坦性を向
上させ、層間絶縁膜のディッシングを防止することがで
きる。具体的には、疑似導電薄膜を用いない配線パター
ンが疎な領域では、表面高低差がおよそ２００ｎｍであ
るのに対して、疑似導電薄膜を有する配線パターンが密
な領域では、表面高低差が数十ｎｍ程度に低減され、こ
の結果コンタクトホール、配線のフォトリソグラフィー
工程でのＤＯＦのマージンを０．２μｍ程度向上させる
ことができる。
【００３９】また、特に、配線層の下方において、溝上
に疑似導電薄膜を配置することによって、配線−疑似導
電膜間の層間絶縁膜による層間容量Ｃ１に直列に、疑似
導電膜−シリコン基板間の層間絶縁膜による層間容量Ｃ
２が接続される。つまり、溝領域での配線−基板間のト
ータル寄生容量Ｃto1は、 Ｃto1＝（Ｃ１・Ｃ２）／（Ｃ１＋Ｃ２） ＝Ｃ１／｛１＋（Ｃ１／Ｃ２）｝ であるから、疑似導電薄膜上の層間絶縁膜１２１による
膜厚Ｔ１が６００ｎｍの場合には、配線−疑似導電膜間
の単位面積当たりの層間容量Ｃ１は、 Ｃ１＝ε・εｏ／Ｔ１＝５．７５ｎＦ／ｃｍ2 （ここで、εはシリコン酸化膜の比誘電率、εｏは真空
の誘電率を示す）で与えられる。
に疑似導電薄膜を配置することによって、配線−疑似導
電膜間の層間絶縁膜による層間容量Ｃ１に直列に、疑似
導電膜−シリコン基板間の層間絶縁膜による層間容量Ｃ
２が接続される。つまり、溝領域での配線−基板間のト
ータル寄生容量Ｃto1は、 Ｃto1＝（Ｃ１・Ｃ２）／（Ｃ１＋Ｃ２） ＝Ｃ１／｛１＋（Ｃ１／Ｃ２）｝ であるから、疑似導電薄膜上の層間絶縁膜１２１による
膜厚Ｔ１が６００ｎｍの場合には、配線−疑似導電膜間
の単位面積当たりの層間容量Ｃ１は、 Ｃ１＝ε・εｏ／Ｔ１＝５．７５ｎＦ／ｃｍ2 （ここで、εはシリコン酸化膜の比誘電率、εｏは真空
の誘電率を示す）で与えられる。
【００４０】また、溝領域１２４の深さＴ２が３００ｎ
ｍである場合には、疑似導電膜−シリコン基板間の単位
面積当たりの層間容量Ｃ２は、Ｃ２＝ε・ε0 ／Ｔ２＝
１１．５ｎＦ／ｃｍ2 である。
ｍである場合には、疑似導電膜−シリコン基板間の単位
面積当たりの層間容量Ｃ２は、Ｃ２＝ε・ε0 ／Ｔ２＝
１１．５ｎＦ／ｃｍ2 である。
【００４１】よって、トータル寄生容量Ｃto1は、３．
８３ｎＦ／ｃｍ2と計算される。
８３ｎＦ／ｃｍ2と計算される。
【００４２】一方、疑似活性領域上に疑似導電膜が配置
された場合には、ゲート絶縁膜１１１の膜厚Ｔ３が３ｎ
ｍであるとすると、擬似導電膜−シリコン基板間の単位
面積当たりの酸化膜容量Ｃ３は、Ｃ３＝ε・εｏ／Ｔ３
＝１１５１．８ｎＦ／ｃｍ2である。
された場合には、ゲート絶縁膜１１１の膜厚Ｔ３が３ｎ
ｍであるとすると、擬似導電膜−シリコン基板間の単位
面積当たりの酸化膜容量Ｃ３は、Ｃ３＝ε・εｏ／Ｔ３
＝１１５１．８ｎＦ／ｃｍ2である。
【００４３】よって、トータル寄生容量Ｃto2は、Ｃto2
＝（Ｃ１・Ｃ３）／（Ｃ１＋Ｃ３）＝Ｃ１／｛１＋（Ｃ
１／Ｃ３）｝＝５．７２ｎＦ／ｃｍ2と計算される。
＝（Ｃ１・Ｃ３）／（Ｃ１＋Ｃ３）＝Ｃ１／｛１＋（Ｃ
１／Ｃ３）｝＝５．７２ｎＦ／ｃｍ2と計算される。
【００４４】したがって、本発明のように、溝領域上に
疑似導電膜を配置することによって、疑似活性領域上に
疑似導電膜を配置する場合に比べて、トータル寄生容量
をおよそ３３％低減することができ、これにより、回路
動作の高速化及び低消費電力化を図ることができるな
ど、デバイス特性の向上を実現することができる。
疑似導電膜を配置することによって、疑似活性領域上に
疑似導電膜を配置する場合に比べて、トータル寄生容量
をおよそ３３％低減することができ、これにより、回路
動作の高速化及び低消費電力化を図ることができるな
ど、デバイス特性の向上を実現することができる。
【００４５】以下に、上記の半導体装置の製造方法を図
３（ａ）〜図４（ｌ）を用いて説明する。なお、図３
（ａ）〜図４（ｌ）は、図1におけるＡ−Ａ’線の断面
を示す。
３（ａ）〜図４（ｌ）を用いて説明する。なお、図３
（ａ）〜図４（ｌ）は、図1におけるＡ−Ａ’線の断面
を示す。
【００４６】まず、図３（ａ）に示したように、Ｐ型の
シリコン基板１０１表面に熱酸化方法によりパッドシリ
コン酸化膜１０２を１０〜３０ｎｍ、ＬＰＣＶＤ法によ
りシリコン窒化膜１０３を１００〜２５０ｎｍ順次堆積
する。
シリコン基板１０１表面に熱酸化方法によりパッドシリ
コン酸化膜１０２を１０〜３０ｎｍ、ＬＰＣＶＤ法によ
りシリコン窒化膜１０３を１００〜２５０ｎｍ順次堆積
する。
【００４７】次に、図３（ｂ）に示したように、フォト
リソグラフィ工程により所望の形状のレジストパターン
１０４を形成する。この際のレジストパターン１０４
は、素子形成用の活性領域α、β及び擬似活性領域ａ、
ｂ、ｃ、ｄ、ｅを規定するものである。このレジストパ
ターン１０４をマスクとして開口部のシリコン窒化膜１
０３及びシリコン酸化膜１０２を、ＲＩＥ法によりエッ
チング除去し、続いてシリコン基板１０１を２００〜４
００ｎｍ掘り下げて溝１０５を形成する。
リソグラフィ工程により所望の形状のレジストパターン
１０４を形成する。この際のレジストパターン１０４
は、素子形成用の活性領域α、β及び擬似活性領域ａ、
ｂ、ｃ、ｄ、ｅを規定するものである。このレジストパ
ターン１０４をマスクとして開口部のシリコン窒化膜１
０３及びシリコン酸化膜１０２を、ＲＩＥ法によりエッ
チング除去し、続いてシリコン基板１０１を２００〜４
００ｎｍ掘り下げて溝１０５を形成する。
【００４８】続いて、図３（ｃ）に示したように、レジ
ストパターン１０４をアッシング除去する。その後、溝
１０５内に１０〜５０ｎｍ程度のシリコン酸化薄膜（図
示せず）を形成する。なお、この際、活性領域α、β及
び擬似活性領域ａ、ｂ、ｃ、ｄ、ｅの表面には耐酸化膜
であるシリコン窒化膜１０３が存在するためシリコン酸
化薄膜は形成されない。次いで、溝１０５を完全に埋め
込むようにシリコン酸化膜１０６をＣＶＤ法もしくは回
転塗布法により４００〜８００ｎｍ堆積する。なお、シ
リコン酸化膜１０６の膜厚は少なくとも溝１０５の深さ
以上であることが好ましい。
ストパターン１０４をアッシング除去する。その後、溝
１０５内に１０〜５０ｎｍ程度のシリコン酸化薄膜（図
示せず）を形成する。なお、この際、活性領域α、β及
び擬似活性領域ａ、ｂ、ｃ、ｄ、ｅの表面には耐酸化膜
であるシリコン窒化膜１０３が存在するためシリコン酸
化薄膜は形成されない。次いで、溝１０５を完全に埋め
込むようにシリコン酸化膜１０６をＣＶＤ法もしくは回
転塗布法により４００〜８００ｎｍ堆積する。なお、シ
リコン酸化膜１０６の膜厚は少なくとも溝１０５の深さ
以上であることが好ましい。
【００４９】その後、図３（ｄ）に示したように、シリ
コン酸化膜１０６をＣＭＰ(Chemical Mechanical Polis
hing）法により、シリコン窒化膜１０３の表面が露出す
るまで研磨して、溝１０５の内部にのみシリコン酸化膜
１０６を残し、溝領域１２４を形成する。この際、シリ
コン窒化膜１０３は研磨ストッパーとして働き、かつ疑
似活性領域ａ〜ｆが素子分離領域に配置されているた
め、ＣＭＰ特有の問題であるデッシングやエロージョン
の問題を生じさせることなく、非常に平坦な表面を得る
ことができる。
コン酸化膜１０６をＣＭＰ(Chemical Mechanical Polis
hing）法により、シリコン窒化膜１０３の表面が露出す
るまで研磨して、溝１０５の内部にのみシリコン酸化膜
１０６を残し、溝領域１２４を形成する。この際、シリ
コン窒化膜１０３は研磨ストッパーとして働き、かつ疑
似活性領域ａ〜ｆが素子分離領域に配置されているた
め、ＣＭＰ特有の問題であるデッシングやエロージョン
の問題を生じさせることなく、非常に平坦な表面を得る
ことができる。
【００５０】次に、図３（ｅ）に示したように、シリコ
ン窒化膜１０３を、加熱したリン酸溶液でエッチング除
去する。その後、フォトリソグラフィ工程によりレジス
トパターン１０７を形成した後、これをマスクとして、
シリコン基板１０１に注入エネルギーを変更して２〜４
回のリンのイオン注入を行い、Ｎウェル１０８を形成す
る。ここで、Ｎウェル１０８の深さは、溝１０５より深
い必要があり、少なくとも１回のイオン注入は３００〜
６００ｋｅＶ以上であることが好ましい。また、各回の
イオン注入量は所望のＰＭＯＳ特性及びＮウェル抵抗に
応じて、１×１０12〜５×１０13ｃｍ-2で行った。
ン窒化膜１０３を、加熱したリン酸溶液でエッチング除
去する。その後、フォトリソグラフィ工程によりレジス
トパターン１０７を形成した後、これをマスクとして、
シリコン基板１０１に注入エネルギーを変更して２〜４
回のリンのイオン注入を行い、Ｎウェル１０８を形成す
る。ここで、Ｎウェル１０８の深さは、溝１０５より深
い必要があり、少なくとも１回のイオン注入は３００〜
６００ｋｅＶ以上であることが好ましい。また、各回の
イオン注入量は所望のＰＭＯＳ特性及びＮウェル抵抗に
応じて、１×１０12〜５×１０13ｃｍ-2で行った。
【００５１】次いで、図３（ｆ）に示したように、レジ
ストパターン１０７をアッシング除去する。その後、フ
ォトリソグラフィ工程によりレジストパターン１０９を
形成し、これをマスクとして、シリコン基板１０１に注
入エネルギーを変更して２〜４回のボロンのイオン注入
を行い、Ｐウェル１１０を形成する。ここで、Ｐウェル
１１０の深さは、溝１０５より深い必要があり、少なく
とも１回のイオン注入は２００〜４００ｋｅＶ以上であ
ることが好ましい。また、各回のイオン注入量は所望の
ＮＭＯＳ特性及びＰウェル抵抗に応じて、１×１０12〜
５×１０13ｃｍ -2で行った。
ストパターン１０７をアッシング除去する。その後、フ
ォトリソグラフィ工程によりレジストパターン１０９を
形成し、これをマスクとして、シリコン基板１０１に注
入エネルギーを変更して２〜４回のボロンのイオン注入
を行い、Ｐウェル１１０を形成する。ここで、Ｐウェル
１１０の深さは、溝１０５より深い必要があり、少なく
とも１回のイオン注入は２００〜４００ｋｅＶ以上であ
ることが好ましい。また、各回のイオン注入量は所望の
ＮＭＯＳ特性及びＰウェル抵抗に応じて、１×１０12〜
５×１０13ｃｍ -2で行った。
【００５２】なお、図３（ａ）〜（ｆ）の工程では、溝
領域１２４を形成した後、Ｎウェル１０８及びＰウェル
１１０の形成を行ったが、ウェル形成を行った後に溝領
域１２４を形成してもよい。また、Ｎウェル１０８及び
Ｐウェル１１０はいずれを先に形成してもよい。
領域１２４を形成した後、Ｎウェル１０８及びＰウェル
１１０の形成を行ったが、ウェル形成を行った後に溝領
域１２４を形成してもよい。また、Ｎウェル１０８及び
Ｐウェル１１０はいずれを先に形成してもよい。
【００５３】次に、図４（ｇ）に示したように、レジス
トパターン１０９をアッシング除去する。その後、シリ
コン酸化膜１０２を希フッ酸溶液でエッチング除去し、
改めて、活性領域α、β及び疑似活性領域ａ〜ｆ上にゲ
ート絶縁膜１１１を、３〜１０ｎｍの膜厚で形成する。
続いて、ポリシリコンをＣＶＤ法により１５０〜３００
ｎｍの膜厚で堆積し、フォトリソグラフィ及びエッチン
グ工程によりゲート電極１１２ａ及び疑似導電薄膜１１
２ｂ〜１１２ｆを形成する。
トパターン１０９をアッシング除去する。その後、シリ
コン酸化膜１０２を希フッ酸溶液でエッチング除去し、
改めて、活性領域α、β及び疑似活性領域ａ〜ｆ上にゲ
ート絶縁膜１１１を、３〜１０ｎｍの膜厚で形成する。
続いて、ポリシリコンをＣＶＤ法により１５０〜３００
ｎｍの膜厚で堆積し、フォトリソグラフィ及びエッチン
グ工程によりゲート電極１１２ａ及び疑似導電薄膜１１
２ｂ〜１１２ｆを形成する。
【００５４】次いで、図４（ｈ）に示したように、レジ
ストパターン１１３をアッシング除去する。ゲート電極
１１２ａ及び疑似導電薄膜１１２ｂ〜１１２ｆをマスク
として用いて、シリコン基板１０１表面にＬＤＤ（Ligh
tly Doped Drain ）形成のためのイオン注入（図示せ
ず）を行う。続いて、シリコン窒化膜又はシリコン酸化
膜を、ＣＶＤ法により５０〜１５０ｎｍ堆積した後、Ｒ
ＩＥ法によりこれをエッチバックして、ゲート電極１１
２ａ及び疑似導電薄膜１１２ｂ〜１１２ｊの側壁にスペ
ーサ絶縁膜１１４を形成する。
ストパターン１１３をアッシング除去する。ゲート電極
１１２ａ及び疑似導電薄膜１１２ｂ〜１１２ｆをマスク
として用いて、シリコン基板１０１表面にＬＤＤ（Ligh
tly Doped Drain ）形成のためのイオン注入（図示せ
ず）を行う。続いて、シリコン窒化膜又はシリコン酸化
膜を、ＣＶＤ法により５０〜１５０ｎｍ堆積した後、Ｒ
ＩＥ法によりこれをエッチバックして、ゲート電極１１
２ａ及び疑似導電薄膜１１２ｂ〜１１２ｊの側壁にスペ
ーサ絶縁膜１１４を形成する。
【００５５】次に、図４（ｉ）に示したように、活性領
域αを除くＰウェル１１０領域すべてを覆うレジストパ
ターン１１５をフォトリソグラフィ工程で形成する。こ
れをマスクとして用いて、ＢＦ2イオンを２０〜６０ｋ
ｅＶの注入エネルギーで２〜５×１０15／ｃｍ2 注入
し、活性領域αの表面にＰ型拡散層１１６を形成する。
また、Ｎウェル１０８内の活性領域においては、ゲート
電極、疑似導電薄膜１１２ｆ及びスペーサ絶縁膜をマス
クとして自己整合的にシリコン基板１０１表面にイオン
注入してＰＭＯＳのソース/ドレイン領域（図示せず）
を形成する。
域αを除くＰウェル１１０領域すべてを覆うレジストパ
ターン１１５をフォトリソグラフィ工程で形成する。こ
れをマスクとして用いて、ＢＦ2イオンを２０〜６０ｋ
ｅＶの注入エネルギーで２〜５×１０15／ｃｍ2 注入
し、活性領域αの表面にＰ型拡散層１１６を形成する。
また、Ｎウェル１０８内の活性領域においては、ゲート
電極、疑似導電薄膜１１２ｆ及びスペーサ絶縁膜をマス
クとして自己整合的にシリコン基板１０１表面にイオン
注入してＰＭＯＳのソース/ドレイン領域（図示せず）
を形成する。
【００５６】続いて、図４（ｊ）に示したように、Ｐウ
ェル１１０内の活性領域αを覆い、かつ一部を除く（図
示せず）Ｎウェル１０８領域すべてを覆うレジストパタ
ーン１１７をフォトリソグラフィ工程で形成する。これ
をマスクとしてＡｓイオンを２０〜６０ＫｅＶの注入エ
ネルギーで２〜５×１０15／ｃｍ2 注入し、擬似活性領
域ａ、ｂ、ｃ、ｄ、ｅの表面にＮ型拡散層１１８を形成
するとともに、活性領域βにおいては、ゲート電極１１
２ａ及びスペーサ絶縁膜１１４に対して自己整合的にＮ
ＭＯＳのソース／ドレイン領域１２０、１１９を形成す
る。なお、この際、ゲート電極１１２ａ及び疑似導電薄
膜１１２ｂ〜１１２ｅにも同時にイオン注入して、Ｎ型
の不純物をドーピングしている。
ェル１１０内の活性領域αを覆い、かつ一部を除く（図
示せず）Ｎウェル１０８領域すべてを覆うレジストパタ
ーン１１７をフォトリソグラフィ工程で形成する。これ
をマスクとしてＡｓイオンを２０〜６０ＫｅＶの注入エ
ネルギーで２〜５×１０15／ｃｍ2 注入し、擬似活性領
域ａ、ｂ、ｃ、ｄ、ｅの表面にＮ型拡散層１１８を形成
するとともに、活性領域βにおいては、ゲート電極１１
２ａ及びスペーサ絶縁膜１１４に対して自己整合的にＮ
ＭＯＳのソース／ドレイン領域１２０、１１９を形成す
る。なお、この際、ゲート電極１１２ａ及び疑似導電薄
膜１１２ｂ〜１１２ｅにも同時にイオン注入して、Ｎ型
の不純物をドーピングしている。
【００５７】さらに、図４（ｋ）に示したように、レジ
ストパターン１１７をアッシング除去する。その後、７
００〜９００℃、数１０分間の炉熱処理及び／又は１０
００〜１１００℃、数秒間の急速熱処理を施して、活性
領域α、β、疑似活性領域ａ、ｂ、ｃ、ｄ、ｅ、ｆ及び
ゲート電極１１２ａ、疑似導電薄膜１１２ｂ〜１１２ｆ
にドーピングされたボロン、砒素の不純物を活性化す
る。
ストパターン１１７をアッシング除去する。その後、７
００〜９００℃、数１０分間の炉熱処理及び／又は１０
００〜１１００℃、数秒間の急速熱処理を施して、活性
領域α、β、疑似活性領域ａ、ｂ、ｃ、ｄ、ｅ、ｆ及び
ゲート電極１１２ａ、疑似導電薄膜１１２ｂ〜１１２ｆ
にドーピングされたボロン、砒素の不純物を活性化す
る。
【００５８】次に、図４（ｌ）に示したように、通常の
工程に従って、膜厚６００〜９００ｎｍの層間絶縁膜１
２１を形成し、ＣＭＰ法により研磨して平坦化を行い、
さらにコンタクトホールの開口及びタングステン等の埋
め込みによるコンタクトプラグ１２２の形成及びＡｌＣ
ｕ等による配線１２３ａ〜１２３ｃを形成して半導体装
置は完成する。
工程に従って、膜厚６００〜９００ｎｍの層間絶縁膜１
２１を形成し、ＣＭＰ法により研磨して平坦化を行い、
さらにコンタクトホールの開口及びタングステン等の埋
め込みによるコンタクトプラグ１２２の形成及びＡｌＣ
ｕ等による配線１２３ａ〜１２３ｃを形成して半導体装
置は完成する。
【００５９】このように、本発明の半導体装置の製造方
法においては、従来の半導体装置の製造工程に対し、工
程の追加又は変更なしに対応することができ、製造コス
トの上昇を抑制することができる。
法においては、従来の半導体装置の製造工程に対し、工
程の追加又は変更なしに対応することができ、製造コス
トの上昇を抑制することができる。
【００６０】
【発明の効果】本発明によれば、素子分離領域が絶縁膜
が埋め込まれた溝領域と擬似活性領域とからなり、配線
層の下方にその一部又は全部が配置する擬似導電膜が溝
領域上にのみ形成されてなるため、従来問題となってい
た溝領域及び層間絶縁膜のディッシング及びエロージョ
ンを防止することができるとともに、配線層と擬似導電
膜とのオーバーラップによって生じる寄生容量を抑制す
ることができ、回路動作の高速化及び低消費電力化を図
ることにより、デバイス特性を向上させることが可能と
なる。
が埋め込まれた溝領域と擬似活性領域とからなり、配線
層の下方にその一部又は全部が配置する擬似導電膜が溝
領域上にのみ形成されてなるため、従来問題となってい
た溝領域及び層間絶縁膜のディッシング及びエロージョ
ンを防止することができるとともに、配線層と擬似導電
膜とのオーバーラップによって生じる寄生容量を抑制す
ることができ、回路動作の高速化及び低消費電力化を図
ることにより、デバイス特性を向上させることが可能と
なる。
【００６１】また、溝領域表面と擬似活性領域の表面と
が同一平面上にくるように設定される場合には、後工程
におけるフォトリソグラフィ工程やエッチング工程等が
容易かつ精度よく行うことができる。
が同一平面上にくるように設定される場合には、後工程
におけるフォトリソグラフィ工程やエッチング工程等が
容易かつ精度よく行うことができる。
【００６２】さらに、擬似導電膜がフローティング状態
である場合には、擬似導電膜を他の配線や電極等に接続
することなく形成することができるため、擬似導電膜に
関する設計上の困難性を軽減して、容易に形成すること
ができる。
である場合には、擬似導電膜を他の配線や電極等に接続
することなく形成することができるため、擬似導電膜に
関する設計上の困難性を軽減して、容易に形成すること
ができる。
【００６３】また、擬似導電膜が所定の電位で固定され
た状態である場合には、いわゆるシールドプレート素子
分離のように機能させることによって、寄生トランジス
タの作動を抑制することができ、素子分離特性をより向
上させることができる。
た状態である場合には、いわゆるシールドプレート素子
分離のように機能させることによって、寄生トランジス
タの作動を抑制することができ、素子分離特性をより向
上させることができる。
【００６４】さらに、活性領域上にゲート絶縁膜を介し
てゲート電極を備えており、擬似導電膜が、前記活性領
域上のゲート電極からの電気的な影響を受けない位置に
配置されてなる場合には、擬似導電膜とその上に配置す
る配線層との間の寄生容量の発生を抑制することができ
る。
てゲート電極を備えており、擬似導電膜が、前記活性領
域上のゲート電極からの電気的な影響を受けない位置に
配置されてなる場合には、擬似導電膜とその上に配置す
る配線層との間の寄生容量の発生を抑制することができ
る。
【００６５】さらに、活性領域上にゲート絶縁膜を介し
てゲート電極を備えており、擬似導電膜が、前記ゲート
電極と同一の材料により形成されてなる場合には、擬似
導電膜を形成するためのみに導電膜を堆積し、パターニ
ングする必要がなくなるために、擬似導電膜の形成が容
易となり、製造コストの上昇を防止することができる。
てゲート電極を備えており、擬似導電膜が、前記ゲート
電極と同一の材料により形成されてなる場合には、擬似
導電膜を形成するためのみに導電膜を堆積し、パターニ
ングする必要がなくなるために、擬似導電膜の形成が容
易となり、製造コストの上昇を防止することができる。
【００６６】擬似導電膜が１つの素子分離領域内で複数
に分割されてなる場合には、設計上のレイアウトが容易
となり、さらに、擬似導電膜が同一形状である場合に
は、よりレイアウトが容易となる。
に分割されてなる場合には、設計上のレイアウトが容易
となり、さらに、擬似導電膜が同一形状である場合に
は、よりレイアウトが容易となる。
【００６７】また、半導体基板が第１導電型であり、擬
似活性領域がその表面に第２導電型拡散層を有してなる
場合には、擬似活性領域にＰＮ接合が形成され、空乏層
を形成することができるため、寄生容量のさらなる低減
が可能となる。
似活性領域がその表面に第２導電型拡散層を有してなる
場合には、擬似活性領域にＰＮ接合が形成され、空乏層
を形成することができるため、寄生容量のさらなる低減
が可能となる。
【００６８】さらに、本発明の半導体装置の製造方法に
よれば、従来の製造工程に対し、工程の追加又は変更な
しに、上記のような半導体装置を製造することができる
こととなり、製造コストの上昇を招くことなく半導体装
置の性能向上を図ることが可能となる。
よれば、従来の製造工程に対し、工程の追加又は変更な
しに、上記のような半導体装置を製造することができる
こととなり、製造コストの上昇を招くことなく半導体装
置の性能向上を図ることが可能となる。
【図１】本発明の半導体装置の実施の形態を示す要部の
概略平面図である。
概略平面図である。
【図２】図１のＡ−Ａ’線概略断面図である。
【図３】本発明の半導体装置の製造方法を説明するため
の要部の概略断面図である。
の要部の概略断面図である。
【図４】本発明の半導体装置の製造方法を説明するため
の要部の概略断面図である。
の要部の概略断面図である。
【図５】従来例の半導体装置の製造方法を説明するため
の要部の概略断面図である。
の要部の概略断面図である。
ａ〜ｆ 疑似活性領域
α、β 活性領域
１０１ シリコン基板
１０２ シリコン酸化膜
１０３ シリコン窒化膜
１０４、１０７、１０９、１１３、１１５、１１７ レ
ジストパターン １０５ 溝 １０６ シリコン酸化膜 １０８ Ｎウェル １１０ Ｐウェル １１１ ゲート絶縁膜 １１２ａ ＮＭＯＳのゲート電極 １１２ｂ〜１１２ｆ 疑似導電薄膜 １１４ スペーサ絶縁膜 １１６ Ｐ型拡散層 １１８ Ｎ型拡散層 １１９ ＮＭＯＳのドレイン領域 １２０ ＮＭＯＳのソース領域 １２１ 層間絶縁膜 １２２ コンタクトプラグ １２３ａ〜１２３ｃ 配線 １２４ 溝領域
ジストパターン １０５ 溝 １０６ シリコン酸化膜 １０８ Ｎウェル １１０ Ｐウェル １１１ ゲート絶縁膜 １１２ａ ＮＭＯＳのゲート電極 １１２ｂ〜１１２ｆ 疑似導電薄膜 １１４ スペーサ絶縁膜 １１６ Ｐ型拡散層 １１８ Ｎ型拡散層 １１９ ＮＭＯＳのドレイン領域 １２０ ＮＭＯＳのソース領域 １２１ 層間絶縁膜 １２２ コンタクトプラグ １２３ａ〜１２３ｃ 配線 １２４ 溝領域
─────────────────────────────────────────────────────
フロントページの続き
(51)Int.Cl.7 識別記号 ＦＩ
Ｈ０１Ｌ 29/78
(58)調査した分野(Int.Cl.7，ＤＢ名)
H01L 27/088
H01L 21/8234
H01L 21/76
H01L 29/78
H01L 21/336
H01L 21/3205
H01L 21/768
Claims (12)
- 【請求項１】 半導体基板、該半導体基板表面に形成さ
れる複数の半導体素子形成用の活性領域、該複数の活性
領域をそれぞれ分離し、絶縁膜が埋め込まれた溝領域と
該溝領域に隣接して形成される擬似活性領域とからなる
素子分離領域、前記半導体基板上方に層間絶縁膜を介し
て形成される配線層及び前記素子分離領域上に形成され
る擬似導電膜を備えてなり、前記配線層の下方にその一
部又は全部が配置する前記擬似導電膜が、溝領域上にの
み形成されてなることを特徴とする半導体装置。 - 【請求項２】 溝領域表面と擬似活性領域表面とが、同
一平面上にある請求項１に記載の半導体装置。 - 【請求項３】 擬似導電膜が、フローティング状態であ
る請求項１又は２に記載の半導体装置。 - 【請求項４】 擬似導電膜が、所定の電位で固定された
状態である請求項１又は２に記載の半導体装置。 - 【請求項５】 活性領域上にゲート絶縁膜を介してゲー
ト電極を備えており、擬似導電膜が、前記ゲート電極か
らの電気的な影響を受けない位置に配置されてなる請求
項１〜４のいずれか１つに記載の半導体装置。 - 【請求項６】 活性領域上にゲート絶縁膜を介してゲー
ト電極を備えており、擬似導電膜が、前記ゲート電極と
同一の材料により形成されてなる請求項１〜５のいずれ
か１つに記載の半導体装置。 - 【請求項７】 擬似導電膜が複数に分割されてなる請求
項１〜６のいずれか１つに記載の半導体装置。 - 【請求項８】 擬似導電膜が、同一形状である請求項７
に記載の半導体装置。 - 【請求項９】 半導体基板が第１導電型であり、擬似活
性領域がその表面に第２導電型拡散層を有してなる請求
項１〜８のいずれか１つに記載の半導体装置。 - 【請求項１０】 層間絶縁膜の表面が平坦化されてなる
請求項１〜９のいず れか１つに記載の半導体装置。 - 【請求項１１】 半導体素子形成用の活性領域にゲート
絶縁膜、ゲート電極及びソース／ドレイン領域からなる
ＭＯＳトランジスタを形成する際、ソース／ドレイン領
域の形成と同時に擬似活性領域の表面に第２導電型拡散
層を形成する請求項９に記載の半導体装置の製造方法。 - 【請求項１２】 半導体基板上の半導体素子形成用の活
性領域にゲート絶縁膜、ゲート電極及びソース／ドレイ
ン領域からなるＭＯＳトランジスタを形成する際、ゲー
ト電極の形成と同時に素子分離領域上に擬似導電膜を形
成する請求項６に記載の半導体装置の製造方法。
Priority Applications (4)
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|---|---|---|---|
| JP32525298A JP3414656B2 (ja) | 1998-11-16 | 1998-11-16 | 半導体装置及びその製造方法 |
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| KR1019990050639A KR100346063B1 (ko) | 1998-11-16 | 1999-11-15 | 반도체장치 및 그 제조방법 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP32525298A JP3414656B2 (ja) | 1998-11-16 | 1998-11-16 | 半導体装置及びその製造方法 |
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|---|---|
| JP2000150806A JP2000150806A (ja) | 2000-05-30 |
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Family
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Family Applications (1)
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|---|---|---|---|
| JP32525298A Expired - Fee Related JP3414656B2 (ja) | 1998-11-16 | 1998-11-16 | 半導体装置及びその製造方法 |
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| US8237227B2 (en) * | 2008-08-29 | 2012-08-07 | Taiwan Semiconductor Manufacturing Company, Ltd. | Dummy gate structure for gate last process |
| JP5489528B2 (ja) | 2009-05-12 | 2014-05-14 | キヤノン株式会社 | 光電変換装置の製造方法 |
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| JPH08130295A (ja) * | 1994-09-08 | 1996-05-21 | Mitsubishi Electric Corp | 半導体記憶装置および半導体装置 |
| JP3323051B2 (ja) * | 1995-04-26 | 2002-09-09 | シャープ株式会社 | 半導体装置の製造方法 |
| JPH09260376A (ja) * | 1996-03-18 | 1997-10-03 | Toshiba Corp | 半導体装置およびその製造方法 |
| US6130139A (en) * | 1996-11-26 | 2000-10-10 | Matsushita Electric Industrial Co., Ltd. | Method of manufacturing trench-isolated semiconductor device |
| JP3001045B2 (ja) * | 1997-03-28 | 2000-01-17 | 日本電気株式会社 | 半導体装置及びその製造方法 |
-
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- 1998-11-16 JP JP32525298A patent/JP3414656B2/ja not_active Expired - Fee Related
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1999
- 1999-10-29 US US09/429,485 patent/US6441456B1/en not_active Expired - Lifetime
- 1999-10-30 TW TW088118903A patent/TW445536B/zh not_active IP Right Cessation
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