JPH10185999A - テスト回路及びテスト方法 - Google Patents
テスト回路及びテスト方法Info
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- JPH10185999A JPH10185999A JP8344803A JP34480396A JPH10185999A JP H10185999 A JPH10185999 A JP H10185999A JP 8344803 A JP8344803 A JP 8344803A JP 34480396 A JP34480396 A JP 34480396A JP H10185999 A JPH10185999 A JP H10185999A
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- 238000012360 testing method Methods 0.000 title claims abstract description 133
- 238000010998 test method Methods 0.000 title claims description 10
- 238000000034 method Methods 0.000 claims abstract description 31
- 239000004065 semiconductor Substances 0.000 claims description 33
- 101100309620 Schizosaccharomyces pombe (strain 972 / ATCC 24843) sck2 gene Proteins 0.000 abstract description 17
- 101100420795 Schizosaccharomyces pombe (strain 972 / ATCC 24843) sck1 gene Proteins 0.000 abstract description 16
- 210000004027 cell Anatomy 0.000 description 13
- 101150088706 BSC5 gene Proteins 0.000 description 5
- 238000010586 diagram Methods 0.000 description 4
- 101100437897 Saccharomyces cerevisiae (strain ATCC 204508 / S288c) BSC4 gene Proteins 0.000 description 2
- 230000002457 bidirectional effect Effects 0.000 description 2
- 210000003888 boundary cell Anatomy 0.000 description 2
- 102000047724 Member 2 Solute Carrier Family 12 Human genes 0.000 description 1
- 108091006621 SLC12A1 Proteins 0.000 description 1
- 108091006620 SLC12A2 Proteins 0.000 description 1
- 230000007257 malfunction Effects 0.000 description 1
- 238000004904 shortening Methods 0.000 description 1
- 230000007704 transition Effects 0.000 description 1
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- G—PHYSICS
- G01—MEASURING; TESTING
- G01R—MEASURING ELECTRIC VARIABLES; MEASURING MAGNETIC VARIABLES
- G01R31/00—Arrangements for testing electric properties; Arrangements for locating electric faults; Arrangements for electrical testing characterised by what is being tested not provided for elsewhere
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- G01R31/318533—Reconfiguring for testing, e.g. LSSD, partitioning using scanning techniques, e.g. LSSD, Boundary Scan, JTAG
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Abstract
の外部端子を用いて行うことができるテスト回路及びテ
スト方法を提供することである。 【解決手段】 テスト回路中のスキャンタップ制御回路
に、内部スキャン命令をデコードするデコーダと、バウ
ンダリスキャン用クロックから内部スキャン用クロック
を発生する回路とを設け、これにより、バウンダリスキ
ャン用に定められた手順にしたがって、内部スキャンを
も行えるようにしている。
Description
れ、且つ、互いに電気的に接続された半導体チップをテ
ストするテスト回路及びテスト方法に関する。
路の動作が正常であるか否かをテストするために、半導
体チップ内部に内部スキャンパスを形成する方法(以
下、内部スキャンと呼ぶ)が提案されており、この内部
スキャンは、主に、半導体チップを個々にテストする際
に使用されている。他方、ボード上に配列された半導体
チップ間の接続関係の正常か否かをテストする方法とし
て、バウンダリスキャンによるテスト方法(以下、バウ
ンダリスキャンと呼ぶ)があり、このバウンダリスキャ
ンは、IEEE1149.1で標準化されており、この
バウンダリスキャンのためには、TDI、TDO、TC
K、TMS、及びTRST端子を設ける必要がある。
気的に接続された半導体チップにおいても、単に、半導
体チップ間の接続関係だけでなく、個々の半導体チップ
の正常性を確認することが要求されている。この要求に
応えるためには、ボード上に搭載された状態で、半導体
チップ間のバウンダリスキャンを行うだけでなく、個々
の半導体チップの内部スキャンをも行う必要がある。
キャンと内部スキャンとを併用できる半導体集積回路と
して、特開平5−142307号公報(以下、引用例1
と呼ぶ)、特開平7−63821号公報(以下、引用例
2と呼ぶ)、及び、特開平5−72273号(以下、引
用例3と呼ぶ)に開示されたものがある。このうち、引
用例1に開示された半導体集積回路は、論理回路、バウ
ンダリスキャンテストを行うテスト回路、及び、バウン
ダリスキャンの際にも使用される特定のセルとを備え、
この特定セルを命令によって論理回路への制御信号供給
経路として使用している。
ムクロック端子が設けられており、内部スキャンの際
に、特定セルのシステムクロック端子を介して、論理回
路に対してクロックパルスが供給されており、これによ
って、内部スキャンを行うことができる。しかしなが
ら、この構成では、バウンダリスキャンと内部スキャン
とを個々独立に行うことができるが、内部スキャンの際
にのみ使用されるシステムクロック端子が個別に必要で
ある。したがって、上記したIEEE1149.1で標
準化された端子、即ち、TDI、TDO、TCK、TM
S、及びTRSTの端子だけでは、内部スキャンを行う
ことができず、端子の数が増加してしまう。また、引用
例1では、内部スキャンに使用される内部スキャンレジ
スタと、バオウダリスキャンに使用されるバウンダリス
キャンレジスタとを同時に動作させることができないと
言う欠点をも有している。このことは、内部スキャンレ
ジスタをシフトする命令をセットした後、内部スキャン
を行い、更に、もう一度、バウンダリスキャンレジスタ
をシフトする命令をセットして、バウンダリスキャンを
行う必要があることを意味している。このため、内部ス
キャン及びバウンダリスキャンに、時間がかかると言う
欠点もある。
ジスタの少なくとも一部を内部スキャンの際、パラレル
/シリアル変換器、或いは、シリアル/パラレル変換器
として使用し、スキャンデータをこれら変換器を介して
入出力するテスト回路を開示している。しかしながら、
この構成においても、内部スキャン専用の端子が必要で
あることは、引用例1と同様であるため、端子数の増加
は避けられない。
ボード上で内部スキャンを行う場合には、内部スキャン
用の回路が必要であるという欠点がある。
IEEE1149.1に規定された手順で行うと共に、
内部スキャンをも行うことができる集積回路装置を開示
している。引用例3で開示された集積回路装置は、スキ
ャンパス及びスキャンパス選択回路によって構成された
バイパススキャンパスを上記IEEE1149.1によ
って規定されたバウンダリスキャンの手順にしたがって
動作させることによって、内部スキャンを実現してい
る。
キャンパスのように、特殊な回路を集積回路装置内に設
ける必要があるため、構成上、複雑になると共に、一般
的な回路に適用するには、難点が多い。
せることなく、バウンダリスキャン、及び、内部スキャ
ンの双方を並行して実行でき、したがって、テスト時間
を短縮できるテスト回路を提供することである。
ップがボード上に搭載された状態においても、特別な回
路を必要とすることなく、内部スキャンを行うことがで
きるテスト回路を提供することである。
9.1に規定された手順にしたがって、バウンダリスキ
ャン及び内部スキャンの双方を行うことができるテスト
方法を提供することである。
は、ボード上に搭載された半導体チップ間の接続関係を
テストするバウンダリスキャンと、半導体チップ内部の
論理回路をテストする内部スキャンとをボード上で行う
ことができるテスト方法において、前記バウンダリスキ
ャンと内部スキャンとを共通の手順で行えるテスト方法
が得られる。
ダリスキャンに定められた手順、例えば、IEEE11
49.1にしたがって行われる。
論理動作を行う論理回路と、バウンダリスキャン用端子
と、前記バウンダリスキャン端子に接続され、バウンダ
リスキャンにより、テスト動作を行うことができるテス
ト制御回路を含む半導体チップにおいて、前記テスト制
御回路は、前記バウンダリスキャン用クロックを発生す
る手段と、前記バウンダリスキャン用クロックとは異な
る内部スキャン用クロックを発生する手段とを備えてい
る半導体チップが得られる。
の一実施の形態に係るテスト回路は、IEEE114
9.2のバウンダリスキャンに必要なTDI、TRS、
TDO、TMS、及び、TCK端子を備えたテスト制御
回路、即ち、スキャンタップ制御回路10を有してい
る。ここで、TDI、TRS、TDO、TMS、TCK
端子には、それぞれIEEE1149.2において規定
されたバウンダリスキャン手順にしたがって、信号が与
えられる。即ち、TDI端子は、テスト専用入力端子で
あり、この端子には各種のテスト命令及びテストデータ
が与えられ、他方、TDOはテスト専用出力端子であ
り、この端子からテストデータが出力される。また、T
MS端子は、テストモード選択端子であり、この端子に
は、テストモード信号が与えられ、TCK端子にはテス
ト専用クロックが与えられる。更に、TRS端子には、
テストリセット信号が供給される。
ウンダリスキャン手順で定められた内部信号bs−i
n、bs−out、clkdr、sfdr、upddr
を内部的に発生する。これら内部信号のうち、bs−i
nはバウンダリスキャン入力信号であり、bs−out
はバウンダリスキャン出力信号、clkdrはデータレ
ジスタクロック信号、sfdrはデータレジスタシフト
信号、及びupddrはデータレジスタ更新信号を出力
する。
10は、上記したバウンダリスキャン端子TDI、TR
S、TDO、TMS、及びTCK端子を増加させること
なく、例えば、特開平6−160477号公報に記載さ
れた手順にしたがう内部スキャンテスト信号SI、S
O、SMC、TS、SCK1、及び、SCK2をも出力
することができる。このうち、SIは内部スキャン入力
信号、SOは内部スキャン出力信号、SMCは内部スキ
ャンモード信号、及び、TSは内部テストモード信号で
ある。また、SCK1及びSCK2は、互いに異なる位
相を有する第1及び第2の内部テスト用クロック信号で
あり、これら第1及び第2の内部テスト用クロック信号
SCK1及びSCK2は、内部スキャンにおけるシフト
時のクロックスキューによる誤動作を防止できると共
に、更に、多相クロックを扱う論理集積回路のテストを
も、可能にしている。
0は、実装基板、即ち、ボード上に配置された各半導体
チップ内に個々に設けられても良いし、ボード上に配列
された半導体チップの特定のチップ、或いは、これら半
導体チップとは別に設けられても良い。いずれにして
も、図示されたスキャンタップ制御回路10は端子数を
増加させることなく、ボード上に搭載された半導体チッ
プに対して、バウンダリスキャンだけでなく、内部スキ
ャンをも行うことができる。
ンダリスキャンの際に、直列に接続されるバウンダリス
キャンセルBSC1〜BSC5が設けられており、各バ
ウンダリセルBSC1〜BSC5はそれぞれフリップフ
ロップ回路(F/F)と、バッファとにより構成されて
おり、これらは、バウンダリスキャンレジスタと呼んで
も良い。図示されたバウンダリセルのうち、バウンダリ
スキャンセルBSC1及びBSC2は、入力ポートIN
1及びIN2に接続されており、この関係で、入力バッ
ファを備えている。また、バウンダリスキャンセルBS
C3、BSC4は出力ポートOUT1、OUT2に接続
されており、この結果として、バッファとして出力バッ
ファが設けられている。この例では、バウンダリスキャ
ンセルBSC4は3ステートバッファであるものとす
る。更に、バウンダリスキャンセルBSC5は双方向ポ
ートBWに接続されており、この関係で、このポートB
Wには、双方向バッファが接続されている。このよう
に、この例では、5つのバウンダリスキャンセル、即
ち、バウンダリスキャンレジスタが設けられている。
C5を構成するフリップフロップF/Fは、バウンダリ
スキャンの際に直列に接続されて、前述したスキャンタ
ップ制御回路10から、バウンダリスキャン入力信号b
s−inが与えられ、且つ、スキャンタップ制御回路1
0に、バウンダリスキャン出力信号bs−outとし
て、供給される。また、各フリップフロップ回路F/F
には、バウンダリスキャンの際に送出されるデータレジ
スタクロック信号clkdr、データレジスタシフト信
号sfdr、及び、データレジスタ更新信号upddr
が与えられ、IEEE1149.1で規定された手順
(後述)にしたがって、バウンダリスキャンテストを行
うことができる。尚、上記したデータレジスタとは、こ
の例では、バウンダリスキャンセルBSC1〜BSC5
及び後述する内部スキャンフリップフロップSFF1〜
SFF3を指しているが、実際には、IDレジスタ等を
も含んでいる。
ャンを行うために、上記した内部スキャンフリップフロ
ップSFF1〜3、即ち、3つの内部スキャンレジスタ
が備えられており、これら内部スキャンフリップフロッ
プSFF1〜3は、スキャンタップ制御回路10のSI
端子及びSO端子とに接続されている。
SFF1には、内部スキャンモード信号SMCが与えら
れており、第2の内部テスト用クロック信号SCK2に
したがって、内部スキャン入力信号SIを保持する。
尚、スキャンされていない状態では、当該内部スキャン
フリップフロップSFF1はデータ入力信号dを受け、
出力信号qを出力する。
F2には、内部スキャンモード信号SMCが与えられて
おり、第2の内部テスト用クロック信号SCK2にした
がって、内部スキャン動作を行う。内部スキャンフリッ
プフロップSFF2の入力側には、クロック制御回路2
1が接続されており、このクロック制御回路21には、
内部スキャンモード信号SMCのほかに、第1のクロッ
クclk及び第1の内部テスト用クロック信号SCK1
が与えられており、クロック信号を出力する。尚、内部
スキャン以外の状態では、内部スキャンフリップフロッ
プSFF2は、データ入力信号dを受け、出力信号qを
出力する。
F3は、内部スキャンモード信号SMCが与えられてお
り、第2の内部テスト用クロック信号SCK2にしたが
って、内部スキャン動作を行う。この内部スキャンフリ
ップフロップSFF3の入力側には、リセット制御回路
22が接続されており、このリセット制御回路22に
は、第2のクロックrstと内部スキャンモード信号S
MCが与えられている。この場合、第2のセレクタ22
では、内部スキャンモード信号SMCが供給されていな
い間、第2のクロックrstを内部スキャンフリップフ
ロップSFF3に与え、データ入力信号dを第2のクロ
ックrstのタイミングで格納し、且つ、データ出力信
号qを出力する。
EEE1149.1で規定された手順で、バウンダリス
キャンを行えると共に、内部スキャンをも行える。
回路10は、IEEE1149.1において標準化され
たタップコントローラ101及びインストラクション
(命令)レジスタ102とを備え、タップコントローラ
101は、図1に示されたTRS、TMS、及び、TC
K端子に接続されており、命令レジスタ102はTDI
端子に接続されている。図示されたスキャンタップ制御
回路10の命令レジスタ102は第3のセレクタ103
を介して、TD0端子に接続されている。ここで、命令
レジスタ102は、デコーダ104に接続されている。
デコーダ104では、特定の命令をデコードして、内部
テストモード信号TSを送出する一方、第3のセレクタ
103に対して、選択信号を出力し、内部スキャン信号
SO及びバウンダリスキャン出力信号bs−outのい
ずれかをテスト専用出力端子TDOに選択的に出力させ
る。
ンの際、バウンダリスキャン入力信号bs−inが与え
られている。また、図2からも明らかなように、内部ス
キャンの際の内部スキャン入力信号SIはバウンダリス
キャン出力信号bs−outと共通の端子から取り出さ
れており、このことは、内部スキャンモード時には、内
部スキャンレジスタとバウンダリスキャンレジスタとが
一本につながって同時に動作することを示している。
S、TMS、TCK端子から与えられるテストリセット
信号、テストモード選択信号、及び、テスト専用クロッ
クに応じて、IEEE1149.2において規定された
バウンダリスキャン手順にしたがってデータレジスタシ
フト信号sfdr、及び、データレジスタ更新信号up
ddrを出力すると共に、内部スキャンの際には、内部
スキャンモード信号SMCをデータレジスタシフト信号
sfdrの代わりに、出力する。更に、図示されたタッ
プコントローラ101は第4のセレクタ106を介して
データレジスタクロック信号clkdrを出力する。図
示された第4のセレクタ106は、デコーダ104から
内部テストモード信号TSを受けていない状態におい
て、タップコントローラ101からのクロック信号をデ
ータレジスタクロック信号clkdrとして出力し、内
部テストモード信号TSを受けると、データレジスタク
ロック信号clkdrとして、第1の内部テスト用クロ
ック信号SCK1を選択して出力する。
10は、第1及び第2の内部テスト用クロック信号SC
K1及びSCK2を送出するために、第1及び第2のク
ロック用フリップフロップ(F/F)111及び112
を有し、当該第1及び第2のクロック用F/F111及
び112には、タップコントローラ101からクロック
信号が与えられる。これら第1及び第2のクロック用F
/F111及び112の出力信号は、図示されたAND
回路113及びOR回路114を介して、第1及び第2
の内部テスト用クロック信号SCK1及びSCK2とし
て出力されている。
1から直接クロック信号が与えられる第1のクロック用
F/F111の出力信号は、その入力に帰還されると共
に、OR回路114に与えられる一方、インヒビットさ
れた形でAND回路113に供給されている。他方、タ
ップコントローラ101からのクロック信号がインヒビ
ットされた形で与えられる第2のクロック用F/F11
2の出力信号は、その入力に帰還されると共に、AND
回路113及びOR回路114に送出されている。AN
D回路113及びOR回路114からは、それぞれ第1
及び第2の内部テスト用クロック信号SCK1、SCK
2が出力される。
で規定されたバウンダリスキャンの手順が示されてお
り、本発明の実施の形態では、この手順は内部スキャン
にもそのまま適用される。まず、本発明に係るテスト回
路のスキャンタップ制御回路10は、TRS端子の状態
が論理”0”から論理”1”に変化すると、ステップS
11のように、テストーロジックーリセット(test
−logic−reset)状態になる。この状態は、
TRS端子に、論理”1”が与えられている期間継続す
る。この状態では、タップコントローラ101はテスト
論理をリセットして、命令レジスタ102に入力される
べきINCODE命令を自動的に生成している。
ダリスキャンの手順によれば、ステップS11におい
て、TMS端子に、テストモード信号として、論理”
0”が与えられると、ステップS12のrun−tes
t/idle(ランーテスト/アイドル)状態になり、
次の論理”1”で、ステップS13のselect−D
R−scan(セレクトーDR−スキャン)状態になっ
て、前述したデータレジスタ(DR)のスキャンを選択
する。データレジスタのスキャンが選択された状態で、
論理”0”が与えられると、ステップS14のcapt
ure−DR状態となり、データレジスタを捕捉する。
次に、ステップS14で論理”0”が入力されると、ス
テップS15のShift−DR状態となり、データレ
ジスタがシフトされる。続いて、ステップS15におい
て、論理”1”が与えられると、ステップS16のEx
it1−DR状態となり、以後、論理”0”及び論理”
1”が入力されると、ステップS17及びS18のPa
use−DR及びExit2−DR状態を経て、ステッ
プS19のUpdate−DR状態となって、データレ
ジスタが更新される。また、ステップS16のExit
1−DRにおいて、論理”1”が入力されると、ステッ
プS19のデータレジスタの更新状態となる。
えられると、ステップS12に戻り、他方、論理”1”
が与えられると、ステップS13に戻る。
子にテストモード信号として、論理”1”が入力される
と、ステップS20のSelect−IR−Scan
(セレクトーIR−スキャン)状態になり、命令レジス
タ102を選択する状態になる。以後、データレジスタ
の場合と同様に、論理”0”の入力によって、ステップ
S21のCapture−IR状態となって、命令レジ
スタ102を捕捉し、続く、論理”0”の入力により、
ステップS22のShift−IR状態となって、命令
レジスタ102の内容をシフトして、命令を決定する。
ステップS22の状態で、論理”1”、”0”、”
1”、及び、”1”が順次入力されると、ステップS2
3、S24、S25、及びS26のExit1−IR、
Pause−IR、Exit2−IR、及びUpdat
e−IRの状態となる。ステップS26のUpdate
−IRの命令レジスタ102の更新状態で、論理”1”
が入力されると、ステップS13に戻り、論理”0”が
入力されると、ステップS12に戻る。
トモード信号によって、スキャンタップ制御回路10の
状態を制御することができ、上記したIEEE114
9.1で規定された手順にしたがってバウンダリスキャ
ンを行うことができる。図1及び図2に示されたスキャ
ンタップ制御回路10では、上記した手順をそのまま利
用して内部スキャンをも行うことができる。
手順にしたがって行われる内部スキャンについて説明す
る。まず、図3に示されたステップS11のTest−
Logic−Reset状態において、テストクロック
端子TCKのクロック信号に同期して、テストモード選
択端子TMSに、テストモード信号として、論理”
0”、論理”1”、論理”1”が、順次、与えられる
と、ステップS11のテストーロジックーリセット(t
est−logic−reset)状態から、ステップ
S12のランーテスト/アイドル状態、ステップS13
のセレクト−DR−スキャン(select−DR−s
can)状態を経て、ステップS20のselect−
IR−scan(セレクト−IR−スキャン)状態に移
行する。
0”が与えられると、ステップS22のShift−I
R状態となる。
に、内部スキャンモードを示す”101”がテスト命令
として入力されると、この設定により、図示されたスキ
ャンタップ制御回路10のデコーダ104は、内部スキ
ャンモードとなり、内部テストモード信号TSが論理”
1”となる。このことは、図2に示されたスキャンタッ
プ制御回路10のデコーダ104は命令レジスタ102
の上記したテスト命令をデコードして、内部テストモー
ド信号TSを出力すると共に、第3のセレクタ103は
内部スキャン出力信号SOを選択する状態となって、テ
スト専用出力端子TD0に内部スキャン出力信号SOを
出力する状態となる。
をTCK端子のテスト専用クロックに同期して与えるこ
とにより、バウンダリスキャンの場合と同様に、任意の
状態に遷移させ、これによって、図3に示された手順に
したがって内部スキャンを行うことができる。このこと
は、図2に示されたスキャンタップ制御回路10では、
IEEE1149.1に準拠した動作が行なわれること
を意味している。
回路10は、内部スキャンに必要な信号TS、SMC、
SI、SO、SCK1、及び、SCK2をも出力でき
る。
たスキャンタップ制御回路10における内部スキャン動
作を説明する。図4では、TCK端子に、所定の繰返周
波数を有するテストクロック信号が与えられている。こ
の状態で、時点t1に示されているように、テストリセ
ット信号がTRS端子に与えられ、且つ、TMS端子
に、テストモード信号として論理”1”が与えられる
と、スキャンタップ制御回路10の状態は、リセットさ
れた状態、即ち、図3のステップS11の状態にある。
この状態は、TMS端子に、論理”1”のテストモード
信号が与えられている間、継続する。時点t2に示すよ
うに、TMS端子のテストモード信号が、テストクロッ
ク信号に同期して、論理”0”になると、ステップS1
2に移行する。時点t2以降、図示されたテストモード
信号は、論理”1”の状態を2つのテストクロック信号
の期間とるから、スキャンタップ制御回路10の動作
は、ステップS12からステップ13を経て、ステップ
20に移行する。TMS端子に与えられるテストモード
信号は時点t3では、論理”0”になるから、スキャン
タップ制御回路10はステップS21の命令レジスタ1
02を捕捉した状態(Capture−IR)になる。
トモード信号は論理”0”の状態をとっているから、ス
キャンタップ制御回路10の動作はステップ22に移行
し、命令レジスタ102のシフト動作が行われる。一
方、時点t4以後に、テスト専用入力端子TDIに、テ
ストクロック信号(TCK)に同期して、論理”10
1”が与えられ、入力されたテスト命令が内部スキャン
を指示していることが判定されると、時点t5において
スキャンタップ制御回路10は、内部スキャン状態にな
る。
ード信号は、時点t6及びt7において論理”1”の状
態をとるから、ステップS24、及び、S12に戻る。
時点t6において、内部テストモード信号TSが論理”
1”になり、且つ、第1及び第2の内部テスト用クロッ
ク信号SCK1及びSCK2が、スキャンタップ制御回
路10から出力される。図4に示されているように、第
1及び第2の内部テスト用クロック信号SCK1、SC
K2はテストクロック信号(TCK)の1/2の繰返し
周波数を有していることがわかる。このように、2つの
内部テスト用クロック信号SCK1、SCK2を使用す
ることにより、図3に示された手順にしたがって内部ス
キャンを行うことができる。
0の間、第1のスキャンシフト、即ち、スキャンテスト
がおこなわれる。図1では、3つの内部スキャンフリッ
プフロップSFF1〜SFF3、5つのバウンダリスキ
ャンセルBSC1〜BSC5の計8つのレジスタが存在
しているため、8サイクル(TCKでは16サイクル)
のスキャンシフトが行われることになる。
は、第1のupdateとcapture動作が行わ
れ、次に、時点t11から第2のスキャンシフト(スキ
ャンテスト)に入る。このように、この例の場合、第1
のスキャンテストと第2のスキャンテストの間で、ru
n−test/idleに戻ることも、shift−I
Rに行くこともないから、テスト時間を短縮できると言
う利点がある。
フリップフロップ(F/F)111、112、AND回
路113、及びOR回路114は、上記した第1及び第
2の内部テスト用クロック信号SCK1、SCK2を発
生するための回路として動作する。このように、1つの
クロックから2つの内部テスト用クロック信号SCK
1、SCK2を発生させることにより、特開平6−16
0477号公報に記載された内部スキャンと同様な内部
スキャンを行え、且つ、IEEE1149.1に矛盾の
ない波形を発生させることができる。
の端子だけを用いて、内部スキャンをも行うことがで
き、テスト用の端子を減少させることができ、経済性の
高いテスト回路を得ることができる。
を示すブロック図である。
具体的に説明するためのブロック図である。
ンの手順を説明するための図である。
明するための波形図である。
リスキャン用端子 SI、SO、TS、SCK1、SCK2 内部スキ
ャン用信号
Claims (7)
- 【請求項1】 ボード上に搭載された半導体チップ間の
接続関係をテストするバウンダリスキャンテストと、半
導体チップ内部の論理回路をテストする内部スキャンテ
ストとをボード上で行うことができるテスト方法におい
て、前記バウンダリスキャンテストと内部スキャンテス
トとを共通の手順で行うことを特徴とするテスト方法。 - 【請求項2】 請求項1において、前記内部スキャンテ
ストは前記バウンダリスキャンテストに定められた手順
にしたがって行われることを特徴とするテスト方法。 - 【請求項3】 請求項2において、前記内部スキャンテ
ストと前記バウンダリスキャンテストとは、前記バウン
ダリスキャンテストに定められた手順にしたがって並行
して行われることを特徴とするテスト方法。 - 【請求項4】 所定の論理動作を行う論理回路と、バウ
ンダリスキャンテスト用端子と、前記バウンダリスキャ
ンテスト端子に接続され、バウンダリスキャンテストに
より、テスト動作を行うことができるテスト制御回路を
含む半導体チップにおいて、前記テスト制御回路は、前
記バウンダリスキャンテスト用クロックを発生する手段
と、前記バウンダリスキャンテスト用クロックとは異な
る内部スキャンテスト用クロックを発生する手段とを備
えていることを特徴とする半導体チップ。 - 【請求項5】 請求項4において、前記バウンダリスキ
ャンテスト用クロックと前記内部スキャンテスト用クロ
ックとを選択的に出力するためのセレクタを有すること
を特徴とする半導体チップ。 - 【請求項6】 請求項5において、前記論理回路は、前
記バウンダリスキャンテスト用クロックと前記内部スキ
ャンテスト用クロックを選択的に受信する手段を有して
いることを特徴とする半導体チップ。 - 【請求項7】 ボードと、当該ボード上に配列され、相
互に電気的に接続された複数の半導体チップと、前記複
数の半導体チップからの出力信号を取り出すための出力
端子とを備え、前記複数の半導体チップ一つは、所定の
論理動作を行う論理回路と、バウンダリスキャンテスト
用端子と、前記バウンダリスキャンテスト端子に接続さ
れ、バウンダリスキャンテストにより、テスト動作を行
うことができるテスト制御回路を含み、且つ、前記テス
ト制御回路は、前記バウンダリスキャンテスト用クロッ
クを発生する手段と、前記バウンダリスキャンテスト用
クロックとは異なる内部スキャンテスト用クロックを発
生する手段とを備えていることを特徴とするテスト回
路。
Priority Applications (2)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP34480396A JP3257425B2 (ja) | 1996-12-25 | 1996-12-25 | テスト回路及びテスト方法 |
US08/997,720 US6079039A (en) | 1996-12-25 | 1997-12-23 | Test circuit and test method for testing semiconductor chip |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP34480396A JP3257425B2 (ja) | 1996-12-25 | 1996-12-25 | テスト回路及びテスト方法 |
Publications (2)
Publication Number | Publication Date |
---|---|
JPH10185999A true JPH10185999A (ja) | 1998-07-14 |
JP3257425B2 JP3257425B2 (ja) | 2002-02-18 |
Family
ID=18372111
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP34480396A Expired - Fee Related JP3257425B2 (ja) | 1996-12-25 | 1996-12-25 | テスト回路及びテスト方法 |
Country Status (2)
Country | Link |
---|---|
US (1) | US6079039A (ja) |
JP (1) | JP3257425B2 (ja) |
Families Citing this family (9)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US6694467B2 (en) * | 1999-06-24 | 2004-02-17 | Texas Instruments Incorporated | Low power testing of very large circuits |
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1996
- 1996-12-25 JP JP34480396A patent/JP3257425B2/ja not_active Expired - Fee Related
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1997
- 1997-12-23 US US08/997,720 patent/US6079039A/en not_active Expired - Lifetime
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Publication number | Publication date |
---|---|
US6079039A (en) | 2000-06-20 |
JP3257425B2 (ja) | 2002-02-18 |
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