JPH10185999A

JPH10185999A - テスト回路及びテスト方法

Info

Publication number: JPH10185999A
Application number: JP8344803A
Authority: JP
Inventors: Yoshiyuki Nakamura; 芳行中村
Original assignee: NEC Corp
Current assignee: NEC Corp
Priority date: 1996-12-25
Filing date: 1996-12-25
Publication date: 1998-07-14
Anticipated expiration: 2016-12-25
Also published as: US6079039A; JP3257425B2

Abstract

(57)【要約】【課題】バウンダリスキャンと内部スキャンとを共通
の外部端子を用いて行うことができるテスト回路及びテ
スト方法を提供することである。【解決手段】テスト回路中のスキャンタップ制御回路
に、内部スキャン命令をデコードするデコーダと、バウ
ンダリスキャン用クロックから内部スキャン用クロック
を発生する回路とを設け、これにより、バウンダリスキ
ャン用に定められた手順にしたがって、内部スキャンを
も行えるようにしている。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、ボード上に配列さ
れ、且つ、互いに電気的に接続された半導体チップをテ
ストするテスト回路及びテスト方法に関する。

【０００２】

【従来の技術】従来、半導体チップに内蔵された論理回
路の動作が正常であるか否かをテストするために、半導
体チップ内部に内部スキャンパスを形成する方法（以
下、内部スキャンと呼ぶ）が提案されており、この内部
スキャンは、主に、半導体チップを個々にテストする際
に使用されている。他方、ボード上に配列された半導体
チップ間の接続関係の正常か否かをテストする方法とし
て、バウンダリスキャンによるテスト方法（以下、バウ
ンダリスキャンと呼ぶ）があり、このバウンダリスキャ
ンは、ＩＥＥＥ１１４９．１で標準化されており、この
バウンダリスキャンのためには、ＴＤＩ、ＴＤＯ、ＴＣ
Ｋ、ＴＭＳ、及びＴＲＳＴ端子を設ける必要がある。

【０００３】最近、ボードに搭載され、且つ、互いに電
気的に接続された半導体チップにおいても、単に、半導
体チップ間の接続関係だけでなく、個々の半導体チップ
の正常性を確認することが要求されている。この要求に
応えるためには、ボード上に搭載された状態で、半導体
チップ間のバウンダリスキャンを行うだけでなく、個々
の半導体チップの内部スキャンをも行う必要がある。

【０００４】

【発明が解決しようとする課題】この種、バウンダリス
キャンと内部スキャンとを併用できる半導体集積回路と
して、特開平５−１４２３０７号公報（以下、引用例１
と呼ぶ）、特開平７−６３８２１号公報（以下、引用例
２と呼ぶ）、及び、特開平５−７２２７３号（以下、引
用例３と呼ぶ）に開示されたものがある。このうち、引
用例１に開示された半導体集積回路は、論理回路、バウ
ンダリスキャンテストを行うテスト回路、及び、バウン
ダリスキャンの際にも使用される特定のセルとを備え、
この特定セルを命令によって論理回路への制御信号供給
経路として使用している。

【０００５】この場合、上記した特定セルには、システ
ムクロック端子が設けられており、内部スキャンの際
に、特定セルのシステムクロック端子を介して、論理回
路に対してクロックパルスが供給されており、これによ
って、内部スキャンを行うことができる。しかしなが
ら、この構成では、バウンダリスキャンと内部スキャン
とを個々独立に行うことができるが、内部スキャンの際
にのみ使用されるシステムクロック端子が個別に必要で
ある。したがって、上記したＩＥＥＥ１１４９．１で標
準化された端子、即ち、ＴＤＩ、ＴＤＯ、ＴＣＫ、ＴＭ
Ｓ、及びＴＲＳＴの端子だけでは、内部スキャンを行う
ことができず、端子の数が増加してしまう。また、引用
例１では、内部スキャンに使用される内部スキャンレジ
スタと、バオウダリスキャンに使用されるバウンダリス
キャンレジスタとを同時に動作させることができないと
言う欠点をも有している。このことは、内部スキャンレ
ジスタをシフトする命令をセットした後、内部スキャン
を行い、更に、もう一度、バウンダリスキャンレジスタ
をシフトする命令をセットして、バウンダリスキャンを
行う必要があることを意味している。このため、内部ス
キャン及びバウンダリスキャンに、時間がかかると言う
欠点もある。

【０００６】他方、引用例２は、バウンダリスキャンレ
ジスタの少なくとも一部を内部スキャンの際、パラレル
／シリアル変換器、或いは、シリアル／パラレル変換器
として使用し、スキャンデータをこれら変換器を介して
入出力するテスト回路を開示している。しかしながら、
この構成においても、内部スキャン専用の端子が必要で
あることは、引用例１と同様であるため、端子数の増加
は避けられない。

【０００７】上記した引用例１及び２では、いずれも、
ボード上で内部スキャンを行う場合には、内部スキャン
用の回路が必要であるという欠点がある。

【０００８】更に、引用例３は、バウンダリスキャンを
ＩＥＥＥ１１４９．１に規定された手順で行うと共に、
内部スキャンをも行うことができる集積回路装置を開示
している。引用例３で開示された集積回路装置は、スキ
ャンパス及びスキャンパス選択回路によって構成された
バイパススキャンパスを上記ＩＥＥＥ１１４９．１によ
って規定されたバウンダリスキャンの手順にしたがって
動作させることによって、内部スキャンを実現してい
る。

【０００９】しかしながら、この構成では、バイパスス
キャンパスのように、特殊な回路を集積回路装置内に設
ける必要があるため、構成上、複雑になると共に、一般
的な回路に適用するには、難点が多い。

【００１０】本発明の目的は、テスト用の端子を増加さ
せることなく、バウンダリスキャン、及び、内部スキャ
ンの双方を並行して実行でき、したがって、テスト時間
を短縮できるテスト回路を提供することである。

【００１１】本発明の他の目的は、ＬＳＩ等の半導体チ
ップがボード上に搭載された状態においても、特別な回
路を必要とすることなく、内部スキャンを行うことがで
きるテスト回路を提供することである。

【００１２】本発明の更に他の目的は、ＩＥＥＥ１１４
９．１に規定された手順にしたがって、バウンダリスキ
ャン及び内部スキャンの双方を行うことができるテスト
方法を提供することである。

【００１３】

【課題を解決するための手段】本発明の一実施の形態で
は、ボード上に搭載された半導体チップ間の接続関係を
テストするバウンダリスキャンと、半導体チップ内部の
論理回路をテストする内部スキャンとをボード上で行う
ことができるテスト方法において、前記バウンダリスキ
ャンと内部スキャンとを共通の手順で行えるテスト方法
が得られる。

【００１４】この場合、前記内部スキャンは前記バウン
ダリスキャンに定められた手順、例えば、ＩＥＥＥ１１
４９．１にしたがって行われる。

【００１５】本発明の他の実施の形態によれば、所定の
論理動作を行う論理回路と、バウンダリスキャン用端子
と、前記バウンダリスキャン端子に接続され、バウンダ
リスキャンにより、テスト動作を行うことができるテス
ト制御回路を含む半導体チップにおいて、前記テスト制
御回路は、前記バウンダリスキャン用クロックを発生す
る手段と、前記バウンダリスキャン用クロックとは異な
る内部スキャン用クロックを発生する手段とを備えてい
る半導体チップが得られる。

【００１６】

【発明の実施の形態】まず、図１を参照すると、本発明
の一実施の形態に係るテスト回路は、ＩＥＥＥ１１４
９．２のバウンダリスキャンに必要なＴＤＩ、ＴＲＳ、
ＴＤＯ、ＴＭＳ、及び、ＴＣＫ端子を備えたテスト制御
回路、即ち、スキャンタップ制御回路１０を有してい
る。ここで、ＴＤＩ、ＴＲＳ、ＴＤＯ、ＴＭＳ、ＴＣＫ
端子には、それぞれＩＥＥＥ１１４９．２において規定
されたバウンダリスキャン手順にしたがって、信号が与
えられる。即ち、ＴＤＩ端子は、テスト専用入力端子で
あり、この端子には各種のテスト命令及びテストデータ
が与えられ、他方、ＴＤＯはテスト専用出力端子であ
り、この端子からテストデータが出力される。また、Ｔ
ＭＳ端子は、テストモード選択端子であり、この端子に
は、テストモード信号が与えられ、ＴＣＫ端子にはテス
ト専用クロックが与えられる。更に、ＴＲＳ端子には、
テストリセット信号が供給される。

【００１７】また、スキャンタップ制御回路１０は、バ
ウンダリスキャン手順で定められた内部信号ｂｓ−ｉ
ｎ、ｂｓ−ｏｕｔ、ｃｌｋｄｒ、ｓｆｄｒ、ｕｐｄｄｒ
を内部的に発生する。これら内部信号のうち、ｂｓ−ｉ
ｎはバウンダリスキャン入力信号であり、ｂｓ−ｏｕｔ
はバウンダリスキャン出力信号、ｃｌｋｄｒはデータレ
ジスタクロック信号、ｓｆｄｒはデータレジスタシフト
信号、及びｕｐｄｄｒはデータレジスタ更新信号を出力
する。

【００１８】更に、図示されたスキャンタップ制御回路
１０は、上記したバウンダリスキャン端子ＴＤＩ、ＴＲ
Ｓ、ＴＤＯ、ＴＭＳ、及びＴＣＫ端子を増加させること
なく、例えば、特開平６−１６０４７７号公報に記載さ
れた手順にしたがう内部スキャンテスト信号ＳＩ、Ｓ
Ｏ、ＳＭＣ、ＴＳ、ＳＣＫ１、及び、ＳＣＫ２をも出力
することができる。このうち、ＳＩは内部スキャン入力
信号、ＳＯは内部スキャン出力信号、ＳＭＣは内部スキ
ャンモード信号、及び、ＴＳは内部テストモード信号で
ある。また、ＳＣＫ１及びＳＣＫ２は、互いに異なる位
相を有する第１及び第２の内部テスト用クロック信号で
あり、これら第１及び第２の内部テスト用クロック信号
ＳＣＫ１及びＳＣＫ２は、内部スキャンにおけるシフト
時のクロックスキューによる誤動作を防止できると共
に、更に、多相クロックを扱う論理集積回路のテストを
も、可能にしている。

【００１９】図１に示されたスキャンタップ制御回路１
０は、実装基板、即ち、ボード上に配置された各半導体
チップ内に個々に設けられても良いし、ボード上に配列
された半導体チップの特定のチップ、或いは、これら半
導体チップとは別に設けられても良い。いずれにして
も、図示されたスキャンタップ制御回路１０は端子数を
増加させることなく、ボード上に搭載された半導体チッ
プに対して、バウンダリスキャンだけでなく、内部スキ
ャンをも行うことができる。

【００２０】図１において、半導体チップ内には、バウ
ンダリスキャンの際に、直列に接続されるバウンダリス
キャンセルＢＳＣ１〜ＢＳＣ５が設けられており、各バ
ウンダリセルＢＳＣ１〜ＢＳＣ５はそれぞれフリップフ
ロップ回路（Ｆ／Ｆ）と、バッファとにより構成されて
おり、これらは、バウンダリスキャンレジスタと呼んで
も良い。図示されたバウンダリセルのうち、バウンダリ
スキャンセルＢＳＣ１及びＢＳＣ２は、入力ポートＩＮ
１及びＩＮ２に接続されており、この関係で、入力バッ
ファを備えている。また、バウンダリスキャンセルＢＳ
Ｃ３、ＢＳＣ４は出力ポートＯＵＴ１、ＯＵＴ２に接続
されており、この結果として、バッファとして出力バッ
ファが設けられている。この例では、バウンダリスキャ
ンセルＢＳＣ４は３ステートバッファであるものとす
る。更に、バウンダリスキャンセルＢＳＣ５は双方向ポ
ートＢＷに接続されており、この関係で、このポートＢ
Ｗには、双方向バッファが接続されている。このよう
に、この例では、５つのバウンダリスキャンセル、即
ち、バウンダリスキャンレジスタが設けられている。

【００２１】各バウンダリスキャンセルＢＳＣ１〜ＢＳ
Ｃ５を構成するフリップフロップＦ／Ｆは、バウンダリ
スキャンの際に直列に接続されて、前述したスキャンタ
ップ制御回路１０から、バウンダリスキャン入力信号ｂ
ｓ−ｉｎが与えられ、且つ、スキャンタップ制御回路１
０に、バウンダリスキャン出力信号ｂｓ−ｏｕｔとし
て、供給される。また、各フリップフロップ回路Ｆ／Ｆ
には、バウンダリスキャンの際に送出されるデータレジ
スタクロック信号ｃｌｋｄｒ、データレジスタシフト信
号ｓｆｄｒ、及び、データレジスタ更新信号ｕｐｄｄｒ
が与えられ、ＩＥＥＥ１１４９．１で規定された手順
（後述）にしたがって、バウンダリスキャンテストを行
うことができる。尚、上記したデータレジスタとは、こ
の例では、バウンダリスキャンセルＢＳＣ１〜ＢＳＣ５
及び後述する内部スキャンフリップフロップＳＦＦ１〜
ＳＦＦ３を指しているが、実際には、ＩＤレジスタ等を
も含んでいる。

【００２２】図示された半導体チップ中には、内部スキ
ャンを行うために、上記した内部スキャンフリップフロ
ップＳＦＦ１〜３、即ち、３つの内部スキャンレジスタ
が備えられており、これら内部スキャンフリップフロッ
プＳＦＦ１〜３は、スキャンタップ制御回路１０のＳＩ
端子及びＳＯ端子とに接続されている。

【００２３】このうち、内部スキャンフリップフロップ
ＳＦＦ１には、内部スキャンモード信号ＳＭＣが与えら
れており、第２の内部テスト用クロック信号ＳＣＫ２に
したがって、内部スキャン入力信号ＳＩを保持する。
尚、スキャンされていない状態では、当該内部スキャン
フリップフロップＳＦＦ１はデータ入力信号ｄを受け、
出力信号ｑを出力する。

【００２４】また、内部スキャンフリップフロップＳＦ
Ｆ２には、内部スキャンモード信号ＳＭＣが与えられて
おり、第２の内部テスト用クロック信号ＳＣＫ２にした
がって、内部スキャン動作を行う。内部スキャンフリッ
プフロップＳＦＦ２の入力側には、クロック制御回路２
１が接続されており、このクロック制御回路２１には、
内部スキャンモード信号ＳＭＣのほかに、第１のクロッ
クｃｌｋ及び第１の内部テスト用クロック信号ＳＣＫ１
が与えられており、クロック信号を出力する。尚、内部
スキャン以外の状態では、内部スキャンフリップフロッ
プＳＦＦ２は、データ入力信号ｄを受け、出力信号ｑを
出力する。

【００２５】更に、内部スキャンフリップフロップＳＦ
Ｆ３は、内部スキャンモード信号ＳＭＣが与えられてお
り、第２の内部テスト用クロック信号ＳＣＫ２にしたが
って、内部スキャン動作を行う。この内部スキャンフリ
ップフロップＳＦＦ３の入力側には、リセット制御回路
２２が接続されており、このリセット制御回路２２に
は、第２のクロックｒｓｔと内部スキャンモード信号Ｓ
ＭＣが与えられている。この場合、第２のセレクタ２２
では、内部スキャンモード信号ＳＭＣが供給されていな
い間、第２のクロックｒｓｔを内部スキャンフリップフ
ロップＳＦＦ３に与え、データ入力信号ｄを第２のクロ
ックｒｓｔのタイミングで格納し、且つ、データ出力信
号ｑを出力する。

【００２６】図示された構成では、前述したように、Ｉ
ＥＥＥ１１４９．１で規定された手順で、バウンダリス
キャンを行えると共に、内部スキャンをも行える。

【００２７】図２をも参照すると、スキャンタップ制御
回路１０は、ＩＥＥＥ１１４９．１において標準化され
たタップコントローラ１０１及びインストラクション
（命令）レジスタ１０２とを備え、タップコントローラ
１０１は、図１に示されたＴＲＳ、ＴＭＳ、及び、ＴＣ
Ｋ端子に接続されており、命令レジスタ１０２はＴＤＩ
端子に接続されている。図示されたスキャンタップ制御
回路１０の命令レジスタ１０２は第３のセレクタ１０３
を介して、ＴＤ０端子に接続されている。ここで、命令
レジスタ１０２は、デコーダ１０４に接続されている。
デコーダ１０４では、特定の命令をデコードして、内部
テストモード信号ＴＳを送出する一方、第３のセレクタ
１０３に対して、選択信号を出力し、内部スキャン信号
ＳＯ及びバウンダリスキャン出力信号ｂｓ−ｏｕｔのい
ずれかをテスト専用出力端子ＴＤＯに選択的に出力させ
る。

【００２８】更に、ＴＤＩ端子には、バウンダリスキャ
ンの際、バウンダリスキャン入力信号ｂｓ−ｉｎが与え
られている。また、図２からも明らかなように、内部ス
キャンの際の内部スキャン入力信号ＳＩはバウンダリス
キャン出力信号ｂｓ−ｏｕｔと共通の端子から取り出さ
れており、このことは、内部スキャンモード時には、内
部スキャンレジスタとバウンダリスキャンレジスタとが
一本につながって同時に動作することを示している。

【００２９】一方、タップコントローラ１０１は、ＴＲ
Ｓ、ＴＭＳ、ＴＣＫ端子から与えられるテストリセット
信号、テストモード選択信号、及び、テスト専用クロッ
クに応じて、ＩＥＥＥ１１４９．２において規定された
バウンダリスキャン手順にしたがってデータレジスタシ
フト信号ｓｆｄｒ、及び、データレジスタ更新信号ｕｐ
ｄｄｒを出力すると共に、内部スキャンの際には、内部
スキャンモード信号ＳＭＣをデータレジスタシフト信号
ｓｆｄｒの代わりに、出力する。更に、図示されたタッ
プコントローラ１０１は第４のセレクタ１０６を介して
データレジスタクロック信号ｃｌｋｄｒを出力する。図
示された第４のセレクタ１０６は、デコーダ１０４から
内部テストモード信号ＴＳを受けていない状態におい
て、タップコントローラ１０１からのクロック信号をデ
ータレジスタクロック信号ｃｌｋｄｒとして出力し、内
部テストモード信号ＴＳを受けると、データレジスタク
ロック信号ｃｌｋｄｒとして、第１の内部テスト用クロ
ック信号ＳＣＫ１を選択して出力する。

【００３０】更に、図示されたスキャンタップ制御回路
１０は、第１及び第２の内部テスト用クロック信号ＳＣ
Ｋ１及びＳＣＫ２を送出するために、第１及び第２のク
ロック用フリップフロップ（Ｆ／Ｆ）１１１及び１１２
を有し、当該第１及び第２のクロック用Ｆ／Ｆ１１１及
び１１２には、タップコントローラ１０１からクロック
信号が与えられる。これら第１及び第２のクロック用Ｆ
／Ｆ１１１及び１１２の出力信号は、図示されたＡＮＤ
回路１１３及びＯＲ回路１１４を介して、第１及び第２
の内部テスト用クロック信号ＳＣＫ１及びＳＣＫ２とし
て出力されている。

【００３１】具体的に言えば、タップコントローラ１０
１から直接クロック信号が与えられる第１のクロック用
Ｆ／Ｆ１１１の出力信号は、その入力に帰還されると共
に、ＯＲ回路１１４に与えられる一方、インヒビットさ
れた形でＡＮＤ回路１１３に供給されている。他方、タ
ップコントローラ１０１からのクロック信号がインヒビ
ットされた形で与えられる第２のクロック用Ｆ／Ｆ１１
２の出力信号は、その入力に帰還されると共に、ＡＮＤ
回路１１３及びＯＲ回路１１４に送出されている。ＡＮ
Ｄ回路１１３及びＯＲ回路１１４からは、それぞれ第１
及び第２の内部テスト用クロック信号ＳＣＫ１、ＳＣＫ
２が出力される。

【００３２】図３を参照すると、ＩＥＥＥ１１４９．１
で規定されたバウンダリスキャンの手順が示されてお
り、本発明の実施の形態では、この手順は内部スキャン
にもそのまま適用される。まず、本発明に係るテスト回
路のスキャンタップ制御回路１０は、ＴＲＳ端子の状態
が論理”０”から論理”１”に変化すると、ステップＳ
１１のように、テストーロジックーリセット（ｔｅｓｔ
−ｌｏｇｉｃ−ｒｅｓｅｔ）状態になる。この状態は、
ＴＲＳ端子に、論理”１”が与えられている期間継続す
る。この状態では、タップコントローラ１０１はテスト
論理をリセットして、命令レジスタ１０２に入力される
べきＩＮＣＯＤＥ命令を自動的に生成している。

【００３３】ＩＥＥＥ１１４９．１で規定されたバウン
ダリスキャンの手順によれば、ステップＳ１１におい
て、ＴＭＳ端子に、テストモード信号として、論理”
０”が与えられると、ステップＳ１２のｒｕｎ−ｔｅｓ
ｔ／ｉｄｌｅ（ランーテスト／アイドル）状態になり、
次の論理”１”で、ステップＳ１３のｓｅｌｅｃｔ−Ｄ
Ｒ−ｓｃａｎ（セレクトーＤＲ−スキャン）状態になっ
て、前述したデータレジスタ（ＤＲ）のスキャンを選択
する。データレジスタのスキャンが選択された状態で、
論理”０”が与えられると、ステップＳ１４のｃａｐｔ
ｕｒｅ−ＤＲ状態となり、データレジスタを捕捉する。
次に、ステップＳ１４で論理”０”が入力されると、ス
テップＳ１５のＳｈｉｆｔ−ＤＲ状態となり、データレ
ジスタがシフトされる。続いて、ステップＳ１５におい
て、論理”１”が与えられると、ステップＳ１６のＥｘ
ｉｔ１−ＤＲ状態となり、以後、論理”０”及び論理”
１”が入力されると、ステップＳ１７及びＳ１８のＰａ
ｕｓｅ−ＤＲ及びＥｘｉｔ２−ＤＲ状態を経て、ステッ
プＳ１９のＵｐｄａｔｅ−ＤＲ状態となって、データレ
ジスタが更新される。また、ステップＳ１６のＥｘｉｔ
１−ＤＲにおいて、論理”１”が入力されると、ステッ
プＳ１９のデータレジスタの更新状態となる。

【００３４】ステップＳ１９において、論理”０”が与
えられると、ステップＳ１２に戻り、他方、論理”１”
が与えられると、ステップＳ１３に戻る。

【００３５】また、ステップＳ１３において、ＴＭＳ端
子にテストモード信号として、論理”１”が入力される
と、ステップＳ２０のＳｅｌｅｃｔ−ＩＲ−Ｓｃａｎ
（セレクトーＩＲ−スキャン）状態になり、命令レジス
タ１０２を選択する状態になる。以後、データレジスタ
の場合と同様に、論理”０”の入力によって、ステップ
Ｓ２１のＣａｐｔｕｒｅ−ＩＲ状態となって、命令レジ
スタ１０２を捕捉し、続く、論理”０”の入力により、
ステップＳ２２のＳｈｉｆｔ−ＩＲ状態となって、命令
レジスタ１０２の内容をシフトして、命令を決定する。
ステップＳ２２の状態で、論理”１”、”０”、”
１”、及び、”１”が順次入力されると、ステップＳ２
３、Ｓ２４、Ｓ２５、及びＳ２６のＥｘｉｔ１−ＩＲ、
Ｐａｕｓｅ−ＩＲ、Ｅｘｉｔ２−ＩＲ、及びＵｐｄａｔ
ｅ−ＩＲの状態となる。ステップＳ２６のＵｐｄａｔｅ
−ＩＲの命令レジスタ１０２の更新状態で、論理”１”
が入力されると、ステップＳ１３に戻り、論理”０”が
入力されると、ステップＳ１２に戻る。

【００３６】このように、ＴＭＳ端子に与えられるテス
トモード信号によって、スキャンタップ制御回路１０の
状態を制御することができ、上記したＩＥＥＥ１１４
９．１で規定された手順にしたがってバウンダリスキャ
ンを行うことができる。図１及び図２に示されたスキャ
ンタップ制御回路１０では、上記した手順をそのまま利
用して内部スキャンをも行うことができる。

【００３７】図１乃至図３を参照して、図３に示された
手順にしたがって行われる内部スキャンについて説明す
る。まず、図３に示されたステップＳ１１のＴｅｓｔ−
Ｌｏｇｉｃ−Ｒｅｓｅｔ状態において、テストクロック
端子ＴＣＫのクロック信号に同期して、テストモード選
択端子ＴＭＳに、テストモード信号として、論理”
０”、論理”１”、論理”１”が、順次、与えられる
と、ステップＳ１１のテストーロジックーリセット（ｔ
ｅｓｔ−ｌｏｇｉｃ−ｒｅｓｅｔ）状態から、ステップ
Ｓ１２のランーテスト／アイドル状態、ステップＳ１３
のセレクト−ＤＲ−スキャン（ｓｅｌｅｃｔ−ＤＲ−ｓ
ｃａｎ）状態を経て、ステップＳ２０のｓｅｌｅｃｔ−
ＩＲ−ｓｃａｎ（セレクト−ＩＲ−スキャン）状態に移
行する。

【００３８】更に、ＴＭＳ端子に、論理”０“及び”
０”が与えられると、ステップＳ２２のＳｈｉｆｔ−Ｉ
Ｒ状態となる。

【００３９】このステップＳ２２において、ＴＤＩ端子
に、内部スキャンモードを示す”１０１”がテスト命令
として入力されると、この設定により、図示されたスキ
ャンタップ制御回路１０のデコーダ１０４は、内部スキ
ャンモードとなり、内部テストモード信号ＴＳが論理”
１”となる。このことは、図２に示されたスキャンタッ
プ制御回路１０のデコーダ１０４は命令レジスタ１０２
の上記したテスト命令をデコードして、内部テストモー
ド信号ＴＳを出力すると共に、第３のセレクタ１０３は
内部スキャン出力信号ＳＯを選択する状態となって、テ
スト専用出力端子ＴＤ０に内部スキャン出力信号ＳＯを
出力する状態となる。

【００４０】その後、ＴＭＳ端子に、テストモード信号
をＴＣＫ端子のテスト専用クロックに同期して与えるこ
とにより、バウンダリスキャンの場合と同様に、任意の
状態に遷移させ、これによって、図３に示された手順に
したがって内部スキャンを行うことができる。このこと
は、図２に示されたスキャンタップ制御回路１０では、
ＩＥＥＥ１１４９．１に準拠した動作が行なわれること
を意味している。

【００４１】一方、図２に示されたスキャンタップ制御
回路１０は、内部スキャンに必要な信号ＴＳ、ＳＭＣ、
ＳＩ、ＳＯ、ＳＣＫ１、及び、ＳＣＫ２をも出力でき
る。

【００４２】ここで、図４をも参照して、図３に示され
たスキャンタップ制御回路１０における内部スキャン動
作を説明する。図４では、ＴＣＫ端子に、所定の繰返周
波数を有するテストクロック信号が与えられている。こ
の状態で、時点ｔ１に示されているように、テストリセ
ット信号がＴＲＳ端子に与えられ、且つ、ＴＭＳ端子
に、テストモード信号として論理”１”が与えられる
と、スキャンタップ制御回路１０の状態は、リセットさ
れた状態、即ち、図３のステップＳ１１の状態にある。
この状態は、ＴＭＳ端子に、論理”１”のテストモード
信号が与えられている間、継続する。時点ｔ２に示すよ
うに、ＴＭＳ端子のテストモード信号が、テストクロッ
ク信号に同期して、論理”０”になると、ステップＳ１
２に移行する。時点ｔ２以降、図示されたテストモード
信号は、論理”１”の状態を２つのテストクロック信号
の期間とるから、スキャンタップ制御回路１０の動作
は、ステップＳ１２からステップ１３を経て、ステップ
２０に移行する。ＴＭＳ端子に与えられるテストモード
信号は時点ｔ３では、論理”０”になるから、スキャン
タップ制御回路１０はステップＳ２１の命令レジスタ１
０２を捕捉した状態（Ｃａｐｔｕｒｅ−ＩＲ）になる。

【００４３】時点ｔ３以後、時点ｔ４においても、テス
トモード信号は論理”０”の状態をとっているから、ス
キャンタップ制御回路１０の動作はステップ２２に移行
し、命令レジスタ１０２のシフト動作が行われる。一
方、時点ｔ４以後に、テスト専用入力端子ＴＤＩに、テ
ストクロック信号（ＴＣＫ）に同期して、論理”１０
１”が与えられ、入力されたテスト命令が内部スキャン
を指示していることが判定されると、時点ｔ５において
スキャンタップ制御回路１０は、内部スキャン状態にな
る。

【００４４】一方、ＴＭＳ端子に与えられるスキャンモ
ード信号は、時点ｔ６及びｔ７において論理”１”の状
態をとるから、ステップＳ２４、及び、Ｓ１２に戻る。
時点ｔ６において、内部テストモード信号ＴＳが論理”
１”になり、且つ、第１及び第２の内部テスト用クロッ
ク信号ＳＣＫ１及びＳＣＫ２が、スキャンタップ制御回
路１０から出力される。図４に示されているように、第
１及び第２の内部テスト用クロック信号ＳＣＫ１、ＳＣ
Ｋ２はテストクロック信号（ＴＣＫ）の１／２の繰返し
周波数を有していることがわかる。このように、２つの
内部テスト用クロック信号ＳＣＫ１、ＳＣＫ２を使用す
ることにより、図３に示された手順にしたがって内部ス
キャンを行うことができる。

【００４５】図示された例では、時点ｔ９から時点ｔ１
０の間、第１のスキャンシフト、即ち、スキャンテスト
がおこなわれる。図１では、３つの内部スキャンフリッ
プフロップＳＦＦ１〜ＳＦＦ３、５つのバウンダリスキ
ャンセルＢＳＣ１〜ＢＳＣ５の計８つのレジスタが存在
しているため、８サイクル（ＴＣＫでは１６サイクル）
のスキャンシフトが行われることになる。

【００４６】続いて、時点ｔ１０からｔ１１との間で
は、第１のｕｐｄａｔｅとｃａｐｔｕｒｅ動作が行わ
れ、次に、時点ｔ１１から第２のスキャンシフト（スキ
ャンテスト）に入る。このように、この例の場合、第１
のスキャンテストと第２のスキャンテストの間で、ｒｕ
ｎ−ｔｅｓｔ／ｉｄｌｅに戻ることも、ｓｈｉｆｔ−Ｉ
Ｒに行くこともないから、テスト時間を短縮できると言
う利点がある。

【００４７】図２に戻ると、第１及び第２のクロック用
フリップフロップ（Ｆ／Ｆ）１１１、１１２、ＡＮＤ回
路１１３、及びＯＲ回路１１４は、上記した第１及び第
２の内部テスト用クロック信号ＳＣＫ１、ＳＣＫ２を発
生するための回路として動作する。このように、１つの
クロックから２つの内部テスト用クロック信号ＳＣＫ
１、ＳＣＫ２を発生させることにより、特開平６−１６
０４７７号公報に記載された内部スキャンと同様な内部
スキャンを行え、且つ、ＩＥＥＥ１１４９．１に矛盾の
ない波形を発生させることができる。

【００４８】

【発明の効果】本発明によれば、バウンダリスキャン用
の端子だけを用いて、内部スキャンをも行うことがで
き、テスト用の端子を減少させることができ、経済性の
高いテスト回路を得ることができる。

【図面の簡単な説明】

【図１】本発明の一実施の形態に係るテスト回路の概要
を示すブロック図である。

【図２】図１に示されたスキャンタップ制御回路をより
具体的に説明するためのブロック図である。

【図３】本発明のテストに使用されるバウンダリスキャ
ンの手順を説明するための図である。

【図４】図１及び図２に示されたテスト回路の動作を説
明するための波形図である。

【符号の説明】

１０スキャンタップ制御回路１０１タップコントローラ１０２命令レジスタ１０３、１０６セレクタ１０４デコーダ１１１、１１２フリップフロップ１１３ＡＮＤ回路１１４ＯＲ回路ＴＤＩ、ＴＲＳ、ＴＭＳ、ＴＣＫ、ＴＤＯバウンダ
リスキャン用端子ＳＩ、ＳＯ、ＴＳ、ＳＣＫ１、ＳＣＫ２内部スキ
ャン用信号

Claims

【特許請求の範囲】

【請求項１】ボード上に搭載された半導体チップ間の
接続関係をテストするバウンダリスキャンテストと、半
導体チップ内部の論理回路をテストする内部スキャンテ
ストとをボード上で行うことができるテスト方法におい
て、前記バウンダリスキャンテストと内部スキャンテス
トとを共通の手順で行うことを特徴とするテスト方法。
【請求項２】請求項１において、前記内部スキャンテ
ストは前記バウンダリスキャンテストに定められた手順
にしたがって行われることを特徴とするテスト方法。
【請求項３】請求項２において、前記内部スキャンテ
ストと前記バウンダリスキャンテストとは、前記バウン
ダリスキャンテストに定められた手順にしたがって並行
して行われることを特徴とするテスト方法。
【請求項４】所定の論理動作を行う論理回路と、バウ
ンダリスキャンテスト用端子と、前記バウンダリスキャ
ンテスト端子に接続され、バウンダリスキャンテストに
より、テスト動作を行うことができるテスト制御回路を
含む半導体チップにおいて、前記テスト制御回路は、前
記バウンダリスキャンテスト用クロックを発生する手段
と、前記バウンダリスキャンテスト用クロックとは異な
る内部スキャンテスト用クロックを発生する手段とを備
えていることを特徴とする半導体チップ。
【請求項５】請求項４において、前記バウンダリスキ
ャンテスト用クロックと前記内部スキャンテスト用クロ
ックとを選択的に出力するためのセレクタを有すること
を特徴とする半導体チップ。
【請求項６】請求項５において、前記論理回路は、前
記バウンダリスキャンテスト用クロックと前記内部スキ
ャンテスト用クロックを選択的に受信する手段を有して
いることを特徴とする半導体チップ。
【請求項７】ボードと、当該ボード上に配列され、相
互に電気的に接続された複数の半導体チップと、前記複
数の半導体チップからの出力信号を取り出すための出力
端子とを備え、前記複数の半導体チップ一つは、所定の
論理動作を行う論理回路と、バウンダリスキャンテスト
用端子と、前記バウンダリスキャンテスト端子に接続さ
れ、バウンダリスキャンテストにより、テスト動作を行
うことができるテスト制御回路を含み、且つ、前記テス
ト制御回路は、前記バウンダリスキャンテスト用クロッ
クを発生する手段と、前記バウンダリスキャンテスト用
クロックとは異なる内部スキャンテスト用クロックを発
生する手段とを備えていることを特徴とするテスト回
路。