JPH07244127A - 集積回路パーシャルスキャン・テスト実施方法 - Google Patents
集積回路パーシャルスキャン・テスト実施方法Info
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- JPH07244127A JPH07244127A JP7031871A JP3187195A JPH07244127A JP H07244127 A JPH07244127 A JP H07244127A JP 7031871 A JP7031871 A JP 7031871A JP 3187195 A JP3187195 A JP 3187195A JP H07244127 A JPH07244127 A JP H07244127A
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- test
- signal
- scan
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- G01R—MEASURING ELECTRIC VARIABLES; MEASURING MAGNETIC VARIABLES
- G01R31/00—Arrangements for testing electric properties; Arrangements for locating electric faults; Arrangements for electrical testing characterised by what is being tested not provided for elsewhere
- G01R31/28—Testing of electronic circuits, e.g. by signal tracer
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- G01R31/317—Testing of digital circuits
- G01R31/3181—Functional testing
- G01R31/3185—Reconfiguring for testing, e.g. LSSD, partitioning
- G01R31/318533—Reconfiguring for testing, e.g. LSSD, partitioning using scanning techniques, e.g. LSSD, Boundary Scan, JTAG
- G01R31/318583—Design for test
- G01R31/318586—Design for test with partial scan or non-scannable parts
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- G01R31/318533—Reconfiguring for testing, e.g. LSSD, partitioning using scanning techniques, e.g. LSSD, Boundary Scan, JTAG
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- Engineering & Computer Science (AREA)
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- General Physics & Mathematics (AREA)
- Tests Of Electronic Circuits (AREA)
- Test And Diagnosis Of Digital Computers (AREA)
Abstract
(57)【要約】
【目的】 集積回路のバウンダリスキャン・テストとパ
ーシャルスキャン・テストのその必要最低専用ピンの数
を少なくする実施方法を提供する。 【構成】 バウンダリスキャン・アーキテクチャ18を
持つ集積回路10のパーシャルスキャン・テストをそこ
に設けたパーシャルスキャン・コントローラ36により
行う。バウンダリスキャン・アーキテクチャ18が生成
した制御信号に応答してこのパーシャルスキャン・コン
トローラ36がパーシャルスキャン制御信号を生成して
パーシャルスキャン・テストを行う。パーシャルスキャ
ン・テストを行うのに要するパーシャルスキャン制御信
号を内部で生成するため外部からこのパーシャルスキャ
ン制御信号を受信するための入力ピンを必要としない。
ーシャルスキャン・テストのその必要最低専用ピンの数
を少なくする実施方法を提供する。 【構成】 バウンダリスキャン・アーキテクチャ18を
持つ集積回路10のパーシャルスキャン・テストをそこ
に設けたパーシャルスキャン・コントローラ36により
行う。バウンダリスキャン・アーキテクチャ18が生成
した制御信号に応答してこのパーシャルスキャン・コン
トローラ36がパーシャルスキャン制御信号を生成して
パーシャルスキャン・テストを行う。パーシャルスキャ
ン・テストを行うのに要するパーシャルスキャン制御信
号を内部で生成するため外部からこのパーシャルスキャ
ン制御信号を受信するための入力ピンを必要としない。
Description
【0001】
【産業上の利用分野】本発明は、複数のフリップフロッ
プを含む集積回路のようなデバイスのパーシャルスキャ
ン・テストを行うパーシャルスキャン・テスト実施方法
に関する。
プを含む集積回路のようなデバイスのパーシャルスキャ
ン・テストを行うパーシャルスキャン・テスト実施方法
に関する。
【0002】
【従来の技術】パーシャルスキャン・テストは、大きく
て複雑な集積回路をテストする場合の問題点を解決する
ために有望であった。例えば、フリップフロップと組合
せ論理素子を含む集積回路は、“スキャン”フリップフ
ロップと呼ぶフリップフロップの小さい集まりを先ず分
離してパーシャルスキャン・テストを実施することがで
きるが、このスキャン・フリップフロップの選択は次の
ように行う。この集積回路をテスト・モードとし、所定
のサイクル長さ以上のフィードバック・パスを実質的に
すべて除外するよう選択する。ここで、フィードバック
・パスとはフリップフロップ出力からその入力の中の1
個の入力への信号パスを指すものと定義することがで
き、それに対しこのサイクル長さとはそのようなフィー
ドバック・パスにおける非スキャン・フリップフロップ
の数を指すものと定義できる。
て複雑な集積回路をテストする場合の問題点を解決する
ために有望であった。例えば、フリップフロップと組合
せ論理素子を含む集積回路は、“スキャン”フリップフ
ロップと呼ぶフリップフロップの小さい集まりを先ず分
離してパーシャルスキャン・テストを実施することがで
きるが、このスキャン・フリップフロップの選択は次の
ように行う。この集積回路をテスト・モードとし、所定
のサイクル長さ以上のフィードバック・パスを実質的に
すべて除外するよう選択する。ここで、フィードバック
・パスとはフリップフロップ出力からその入力の中の1
個の入力への信号パスを指すものと定義することがで
き、それに対しこのサイクル長さとはそのようなフィー
ドバック・パスにおける非スキャン・フリップフロップ
の数を指すものと定義できる。
【0003】このスキャン・フリップフロップはこれを
選択してしまうと1個以上の連鎖を構成する。パーシャ
ルスキャン・テストを実施するためには、スキャン・フ
リップフロップの各連鎖にテスト・データをロードする
一方でこの集積回路の残部は非動作モードに(つまりそ
の非スキャン・フリップフロップをディスエイブルに)
する。このテストの最初にこの集積回路を“スキャン”
モードにするが、この間にそのスキャン・フリップフロ
ップにテスト・データをロードしそこにあった古いデー
タをいずれもシフトアウトする。その後、この集積回路
を短時間の間“アプライ”モードにし(スキャン・フリ
ップフロップも非スキャンフリップヅロップもすべてク
ロックし)それによりこの集積回路はそのスキャン・フ
リップフロップ連鎖にロードされるテスト・データなら
びに外部適用テスト・データに応答が可能となる。
選択してしまうと1個以上の連鎖を構成する。パーシャ
ルスキャン・テストを実施するためには、スキャン・フ
リップフロップの各連鎖にテスト・データをロードする
一方でこの集積回路の残部は非動作モードに(つまりそ
の非スキャン・フリップフロップをディスエイブルに)
する。このテストの最初にこの集積回路を“スキャン”
モードにするが、この間にそのスキャン・フリップフロ
ップにテスト・データをロードしそこにあった古いデー
タをいずれもシフトアウトする。その後、この集積回路
を短時間の間“アプライ”モードにし(スキャン・フリ
ップフロップも非スキャンフリップヅロップもすべてク
ロックし)それによりこの集積回路はそのスキャン・フ
リップフロップ連鎖にロードされるテスト・データなら
びに外部適用テスト・データに応答が可能となる。
【0004】その結果このスキャン・フリップフロップ
にロードする新データの存在が可能となる。次にこの集
積回路をその“スキャン”モードを戻しそのスキャン・
フリップフロップ連鎖にあるデータを解析のためシフト
アウトしその一方で新テスト値をシフトインする。前記
のようなパーシャルスキャン・テストは通常3個の別個
の制御信号のPS_CLOCK信号とMODE信号とT
EST_EN信号によって制御する。このPS_CLO
CK信号はクロック信号で、これがそのスキャン・モー
ド時とアプライモード時にそのスキャン・フリップフロ
ップをクロックしそのスキャン・フリップフロップをテ
スト・データでスキャンしまたこのようなテスト信号に
対する応答を取込むことができる。
にロードする新データの存在が可能となる。次にこの集
積回路をその“スキャン”モードを戻しそのスキャン・
フリップフロップ連鎖にあるデータを解析のためシフト
アウトしその一方で新テスト値をシフトインする。前記
のようなパーシャルスキャン・テストは通常3個の別個
の制御信号のPS_CLOCK信号とMODE信号とT
EST_EN信号によって制御する。このPS_CLO
CK信号はクロック信号で、これがそのスキャン・モー
ド時とアプライモード時にそのスキャン・フリップフロ
ップをクロックしそのスキャン・フリップフロップをテ
スト・データでスキャンしまたこのようなテスト信号に
対する応答を取込むことができる。
【0005】このTEST_EN信号は、この集積回路
をそのパーシャルスキャン・テストによるテストを可能
にするようこの集積回路の動作状態を制御する信号であ
る。この点に関しては、このTEST_EN信号はその
非同期プリセットと非スキャン・フリップフロップのク
リア入力をブロックしテスト時のその組合せ素子への動
作クロック信号の通行をブロックする信号である。さら
にまたこのTEST_EN信号はそのスキャン・フリッ
プフロップへのシステム・クロック信号をディスエイブ
ルとする信号である。このMODE信号は下記のように
マルチプレクサの集まりの中の各マルチプレクサの制御
を行ってテスト・データをこの集積回路にシフトインし
またこの集積回路からシフトアウトするテスト・データ
・シフトを制御する信号である。
をそのパーシャルスキャン・テストによるテストを可能
にするようこの集積回路の動作状態を制御する信号であ
る。この点に関しては、このTEST_EN信号はその
非同期プリセットと非スキャン・フリップフロップのク
リア入力をブロックしテスト時のその組合せ素子への動
作クロック信号の通行をブロックする信号である。さら
にまたこのTEST_EN信号はそのスキャン・フリッ
プフロップへのシステム・クロック信号をディスエイブ
ルとする信号である。このMODE信号は下記のように
マルチプレクサの集まりの中の各マルチプレクサの制御
を行ってテスト・データをこの集積回路にシフトインし
またこの集積回路からシフトアウトするテスト・データ
・シフトを制御する信号である。
【0006】それは、このスキャン・フリップフロップ
連鎖を通る信号の通行を制御するようこの各連鎖のスキ
ャン・フリップフロップの各個のアップストリームに配
置のマルチプレクサを制御して行う。さらにこのMOD
E信号はこの集積回路からの出力データを多重化するマ
ルチプレクサの集まりをも制御する信号である。パーシ
ャルスキャン・テストを実施しようとする集積回路に対
し前記のようにパーシャルスキャン制御信号のPS_C
LOCK信号とTEST_EN信号とMODE信号の存
在が必要である。従来、外部テスト・システムがこれら
の制御信号を生成しそれらをこの集積回路に送ったが、
それはこのため専用に設けられたその集積回路への3個
の入力(ピン)の各個を介して送った。パーシャルスキ
ャン・テスト用構成に加えて、さらに集積回路をバウン
ダリスキャン・テストに対するよう構成可能である。
連鎖を通る信号の通行を制御するようこの各連鎖のスキ
ャン・フリップフロップの各個のアップストリームに配
置のマルチプレクサを制御して行う。さらにこのMOD
E信号はこの集積回路からの出力データを多重化するマ
ルチプレクサの集まりをも制御する信号である。パーシ
ャルスキャン・テストを実施しようとする集積回路に対
し前記のようにパーシャルスキャン制御信号のPS_C
LOCK信号とTEST_EN信号とMODE信号の存
在が必要である。従来、外部テスト・システムがこれら
の制御信号を生成しそれらをこの集積回路に送ったが、
それはこのため専用に設けられたその集積回路への3個
の入力(ピン)の各個を介して送った。パーシャルスキ
ャン・テスト用構成に加えて、さらに集積回路をバウン
ダリスキャン・テストに対するよう構成可能である。
【0007】バウンダリスキャンに応ずるためには集積
回路は下記の入出力のあるテスト・アクセス・ポート
(TAP)を有する必要がある。それは、テスト・デー
タ入力(TDI)、テスト・クロック(TCK)入力、
テスト・モード選択(TMS)入力およびテスト・デー
タ出力(TDO)のあるTAPである。さらにオプショ
ンであるが、このTAPにはまたテスト・リセット(T
RST)入力もある。従って、バウンダリスキャン適合
に応ずるには少なくとも4個の専用ピンが必要である。
パーシャルスキャン・テストとバウンダリスキャン・テ
ストの両者の実施を容易にするためには、テスト用に少
なくとも7個の専用ピン、つまりバウンダリスキャン・
テストに4個とパーシャルスキャン・テストに3個の専
用ピンをこの集積回路は持つ必要がある。以上のことか
ら次の要望がある。
回路は下記の入出力のあるテスト・アクセス・ポート
(TAP)を有する必要がある。それは、テスト・デー
タ入力(TDI)、テスト・クロック(TCK)入力、
テスト・モード選択(TMS)入力およびテスト・デー
タ出力(TDO)のあるTAPである。さらにオプショ
ンであるが、このTAPにはまたテスト・リセット(T
RST)入力もある。従って、バウンダリスキャン適合
に応ずるには少なくとも4個の専用ピンが必要である。
パーシャルスキャン・テストとバウンダリスキャン・テ
ストの両者の実施を容易にするためには、テスト用に少
なくとも7個の専用ピン、つまりバウンダリスキャン・
テストに4個とパーシャルスキャン・テストに3個の専
用ピンをこの集積回路は持つ必要がある。以上のことか
ら次の要望がある。
【0008】
【発明が解決しようとする課題】このテストのため少な
くとも7個の専用ピンを集積回路に必要とする要望は通
常の(つまり非テストの)動作に対する利用可能なピン
の数を少なくしてしまう。そこでこのテストのため必要
なピンの数を少なくしつつ集積回路のバウンダリスキャ
ン・テストとパーシャリスキャン・テストを実施できる
方法が所望されている。
くとも7個の専用ピンを集積回路に必要とする要望は通
常の(つまり非テストの)動作に対する利用可能なピン
の数を少なくしてしまう。そこでこのテストのため必要
なピンの数を少なくしつつ集積回路のバウンダリスキャ
ン・テストとパーシャリスキャン・テストを実施できる
方法が所望されている。
【0009】
【課題を解決するための手段】本発明は以下に説明する
バウンダリスキャン・アーキテクチャ含有集積回路のパ
ーシャルスキャン・テスト方法を提供して前記課題を解
決しこの分野の技術的進歩を遂げる。本発明のバウンダ
リスキャン・アーキテクチャ含有集積回路にはコア論理
があり、これにはスキャン・フリップフロップと非スキ
ャン・フリップフロップと組合せ論理ネットワークがあ
る。本発明の方法はテスト・アクセス・ポート(TA
P)を経てパーシャルスキャン・テスト命令をロードし
て行われるが、このTAPはこの集積回路のバウンダリ
スキャン・アーキテクチャの一部を構成する。このTA
Pを経てロードされたパーシャルスキャン・テスト命令
はTAPコントローラが受信するが、このTAPコント
ローラもまたこの集積回路のバウンダリスキャン・アー
キテクチャの一部を構成する。
バウンダリスキャン・アーキテクチャ含有集積回路のパ
ーシャルスキャン・テスト方法を提供して前記課題を解
決しこの分野の技術的進歩を遂げる。本発明のバウンダ
リスキャン・アーキテクチャ含有集積回路にはコア論理
があり、これにはスキャン・フリップフロップと非スキ
ャン・フリップフロップと組合せ論理ネットワークがあ
る。本発明の方法はテスト・アクセス・ポート(TA
P)を経てパーシャルスキャン・テスト命令をロードし
て行われるが、このTAPはこの集積回路のバウンダリ
スキャン・アーキテクチャの一部を構成する。このTA
Pを経てロードされたパーシャルスキャン・テスト命令
はTAPコントローラが受信するが、このTAPコント
ローラもまたこの集積回路のバウンダリスキャン・アー
キテクチャの一部を構成する。
【0010】このTAPコントローラはそのパーシャル
スキャン・テスト命令を実行し、これはそのパーシャル
スキャン・テスト命令によりさらにそのTCK入力とT
DI入力で受信した信号によりオンチップのパーシャル
スキャン・コントローラに制御信号を送り、これはその
スキャン・フリップフロップにPS_CLOCK信号を
送って各スキャン・フリップフロップをクロックし、こ
うしてそれぞれテスト・データをロードすることができ
る。さらにまたこのパーシャルスキャン・コントローラ
は、そのパーシャルスキャン・テスト命令の実行の際に
このTAPコントローラが生成した信号に応答してその
TEST_EN信号とMODE信号を生成する。このT
EST_EN信号はこの集積回路の動作状態を制御して
この集積回路をそのパーシャルスキャン・テストによる
テスト可能にする信号である。
スキャン・テスト命令を実行し、これはそのパーシャル
スキャン・テスト命令によりさらにそのTCK入力とT
DI入力で受信した信号によりオンチップのパーシャル
スキャン・コントローラに制御信号を送り、これはその
スキャン・フリップフロップにPS_CLOCK信号を
送って各スキャン・フリップフロップをクロックし、こ
うしてそれぞれテスト・データをロードすることができ
る。さらにまたこのパーシャルスキャン・コントローラ
は、そのパーシャルスキャン・テスト命令の実行の際に
このTAPコントローラが生成した信号に応答してその
TEST_EN信号とMODE信号を生成する。このT
EST_EN信号はこの集積回路の動作状態を制御して
この集積回路をそのパーシャルスキャン・テストによる
テスト可能にする信号である。
【0011】このMODE信号はそのデバイスにテスト
・データをシフトインしたりそのデバイスからテスト・
データをシフトアウトしたりするテスト・データ・シフ
トとこのスキャン・フリップフロップ間のデータ移動を
制御する信号である。このスキャン・フリップフロップ
にロードしてしまうと、このパーシャルスキャン・コン
トローラはそのTAPコントローラからの信号に応答し
てこの集積回路に次のことをさせる。それは、この集積
回路に短時間の間アプライ・モードを入れこのスキャン
・フリップフロップにロードしたテスト情報に応答す
る。その後、このパーシャルスキャン・コントローラは
そのスキャン・フリップフロップにこの集積回路からそ
のスキャン・フリップフロップにある情報をシフトさせ
リファレンス・データと比較するが、このリファレンス
・データは無障害の場合この集積回路の動作を表すもの
である。
・データをシフトインしたりそのデバイスからテスト・
データをシフトアウトしたりするテスト・データ・シフ
トとこのスキャン・フリップフロップ間のデータ移動を
制御する信号である。このスキャン・フリップフロップ
にロードしてしまうと、このパーシャルスキャン・コン
トローラはそのTAPコントローラからの信号に応答し
てこの集積回路に次のことをさせる。それは、この集積
回路に短時間の間アプライ・モードを入れこのスキャン
・フリップフロップにロードしたテスト情報に応答す
る。その後、このパーシャルスキャン・コントローラは
そのスキャン・フリップフロップにこの集積回路からそ
のスキャン・フリップフロップにある情報をシフトさせ
リファレンス・データと比較するが、このリファレンス
・データは無障害の場合この集積回路の動作を表すもの
である。
【0012】本発明の利点として、パーシャルスキャン
・テストの実施がそのバウンダリスキャン・ポートの信
号を介してでき、そのため外部パーシャルスキャン制御
信号を必要としないことである。従って、バウンダリス
キャン・テストとパーシャルスキャン・テストの両者を
制御するという観点からこのTDIとTCKの入力にお
ける信号は“二重の機能”を行うものである。このTC
KとTDIの入力信号が二重の機能を実行できる能力
は、そのTMS信号を介してこのTAPコントローラの
状態を凍結できる能力から生ずる。
・テストの実施がそのバウンダリスキャン・ポートの信
号を介してでき、そのため外部パーシャルスキャン制御
信号を必要としないことである。従って、バウンダリス
キャン・テストとパーシャルスキャン・テストの両者を
制御するという観点からこのTDIとTCKの入力にお
ける信号は“二重の機能”を行うものである。このTC
KとTDIの入力信号が二重の機能を実行できる能力
は、そのTMS信号を介してこのTAPコントローラの
状態を凍結できる能力から生ずる。
【0013】
【実施例】図1は、本発明のパーシャルスキャン・テス
トの実施できる組込み機能を有する集積回路10を示
す。この集積回路10にはコア論理部12があるが、こ
れはこの集積回路10のデザインに応じて(例えば、信
号処理、データ蓄積、論理解析などの)1以上の機能を
行う。この集積回路10のコア論理部12には、組合せ
論理素子(AND、NAND、NOT、NORおよび/
またはORのゲート(ここでは図示せず))ネットワー
ク14があり、さらに複数の順序論理素子(フリップフ
ロップ)がありさらにまた複数の“スキャン”フリップ
フロップ17があってこれがパーシャルスキャン・テス
トを実施する。この組合せ論理ネットワーク14の構造
ならびにこれがその順序論理フリップフロップ16およ
びスキャン・フリップフロップ17に結合する結合方法
は、この集積回路10が行う機能に応じ異なる。
トの実施できる組込み機能を有する集積回路10を示
す。この集積回路10にはコア論理部12があるが、こ
れはこの集積回路10のデザインに応じて(例えば、信
号処理、データ蓄積、論理解析などの)1以上の機能を
行う。この集積回路10のコア論理部12には、組合せ
論理素子(AND、NAND、NOT、NORおよび/
またはORのゲート(ここでは図示せず))ネットワー
ク14があり、さらに複数の順序論理素子(フリップフ
ロップ)がありさらにまた複数の“スキャン”フリップ
フロップ17があってこれがパーシャルスキャン・テス
トを実施する。この組合せ論理ネットワーク14の構造
ならびにこれがその順序論理フリップフロップ16およ
びスキャン・フリップフロップ17に結合する結合方法
は、この集積回路10が行う機能に応じ異なる。
【0014】このコア論理部12に加えて、この集積回
路10にはまたバウンダリスキャン・アーキテクチャ1
8があってこれはそのコア論理部12を取囲んでこの集
積回路10をそのIEEE1149.1規格に適合させ
る。このバウンダリスキャン・アーキテクチャ18には
複数のバウンダリスキャン・セル20(単一ビット・レ
ジスタ)があってこれは単一連鎖に直列に結合してい
る。この連鎖における各バウンダリスキャン・セル20
は、この集積回路10のコア論理部12の入出力コネク
ション21に結合する。このバウンダリスキャン・セル
20はテスト・アクセス・ポート(TAP)コントロー
ラ22により制御され、またこのTAPコントローラ2
2にはTAP24がある。このTAP24には、テスト
・データ入力(TDI)、テスト・モード選択(TM
S)入力、テスト・クロック(TCK)入力があり、さ
らにオプションであるがテスト・リセット(TRST)
入力がある。
路10にはまたバウンダリスキャン・アーキテクチャ1
8があってこれはそのコア論理部12を取囲んでこの集
積回路10をそのIEEE1149.1規格に適合させ
る。このバウンダリスキャン・アーキテクチャ18には
複数のバウンダリスキャン・セル20(単一ビット・レ
ジスタ)があってこれは単一連鎖に直列に結合してい
る。この連鎖における各バウンダリスキャン・セル20
は、この集積回路10のコア論理部12の入出力コネク
ション21に結合する。このバウンダリスキャン・セル
20はテスト・アクセス・ポート(TAP)コントロー
ラ22により制御され、またこのTAPコントローラ2
2にはTAP24がある。このTAP24には、テスト
・データ入力(TDI)、テスト・モード選択(TM
S)入力、テスト・クロック(TCK)入力があり、さ
らにオプションであるがテスト・リセット(TRST)
入力がある。
【0015】さらにまたこのTAP24にはテスト・デ
ータ出力(TDO)がある。以下に詳しく説明するが、
このTAP24のTMS入力によりこのTAPコントロ
ーラ22の状態を制御するTMS信号をこのTAPコン
トローラ22が受信できる。このTCK入力によりその
TAPコントローラ22に対するクロック信号の役目を
するTCK信号をこのTAPコントローラ22が受信で
きる。このTAPコントローラ22を経てテスト・デー
タとテスト命令のストリームをシフトするようこのTA
P24のTDIがその入力の役目をしTDOがその出力
の役目をそれぞれする。さらに図2に適宜図示するよう
に、このTAPコントローラ22には2ステージ・レジ
スタ26があり、これは命令レジスタと呼ばれるがこの
TAP24のTDIとTDOを介してこのTAPコント
ローラ22を経てシフトされた命令を保持する役目をす
る。
ータ出力(TDO)がある。以下に詳しく説明するが、
このTAP24のTMS入力によりこのTAPコントロ
ーラ22の状態を制御するTMS信号をこのTAPコン
トローラ22が受信できる。このTCK入力によりその
TAPコントローラ22に対するクロック信号の役目を
するTCK信号をこのTAPコントローラ22が受信で
きる。このTAPコントローラ22を経てテスト・デー
タとテスト命令のストリームをシフトするようこのTA
P24のTDIがその入力の役目をしTDOがその出力
の役目をそれぞれする。さらに図2に適宜図示するよう
に、このTAPコントローラ22には2ステージ・レジ
スタ26があり、これは命令レジスタと呼ばれるがこの
TAP24のTDIとTDOを介してこのTAPコント
ローラ22を経てシフトされた命令を保持する役目をす
る。
【0016】この命令レジスタ26にはデコーダがあっ
てこれがこの命令レジスタ26の命令を解読する。この
命令レジスタ26に加えてこのTAPコントローラ22
には少なくとも1個のテスト・データ・レジスタ28が
ある(この1個のテスト・データ・レジスタがそのバウ
ンダリスキャン・レジスタの役目をする)。このテスト
・データ・レジスタ28は2ステージの種類のレジスタ
とすることもできこれがこのTAP24のTDIとTD
Oを介してこのレジスタを経てシフトされたデータを保
持する役目をする。これらレジスタ26、28が生成し
たスキャン・データ出力信号はマルチプレクサ29によ
り多重化されその出力はこのTAP24のTDOに結合
する。さらにまたこのTAPコントローラ22にはTA
P有限状態機械(FSM)30がありこれは(図示しな
いが)フリップフロップと組合せ論理素子のネットワー
クの形である。
てこれがこの命令レジスタ26の命令を解読する。この
命令レジスタ26に加えてこのTAPコントローラ22
には少なくとも1個のテスト・データ・レジスタ28が
ある(この1個のテスト・データ・レジスタがそのバウ
ンダリスキャン・レジスタの役目をする)。このテスト
・データ・レジスタ28は2ステージの種類のレジスタ
とすることもできこれがこのTAP24のTDIとTD
Oを介してこのレジスタを経てシフトされたデータを保
持する役目をする。これらレジスタ26、28が生成し
たスキャン・データ出力信号はマルチプレクサ29によ
り多重化されその出力はこのTAP24のTDOに結合
する。さらにまたこのTAPコントローラ22にはTA
P有限状態機械(FSM)30がありこれは(図示しな
いが)フリップフロップと組合せ論理素子のネットワー
クの形である。
【0017】以下の図3について詳述するがこのTAP
FSM30はそのTMS信号やTCK信号のような信
号に後述のごとく応答し各種状態に入るようそのTMS
信号とTCK信号に対応する。このTAP FSM30
の動作をよく理解するためここで図3に示すそのTAP
FSM状態遷移図を参照する必要がある。この集積回
路10の通常動作時には図2のTAP FSM30はデ
ィスエイブルでテスト−論理−リセット状態のままであ
って図1の集積回路10のコア論理部12は図1のその
1個以上の入出力コネクション21で受信した入力情報
に通常対応できる。このTAP FMS30はそのテス
ト−論理−リセット状態に入りその一方でこのTMS信
号はそのTCK信号の少くとも5個の立上がりエッジに
対しハイに保持される。
FSM30はそのTMS信号やTCK信号のような信
号に後述のごとく応答し各種状態に入るようそのTMS
信号とTCK信号に対応する。このTAP FSM30
の動作をよく理解するためここで図3に示すそのTAP
FSM状態遷移図を参照する必要がある。この集積回
路10の通常動作時には図2のTAP FSM30はデ
ィスエイブルでテスト−論理−リセット状態のままであ
って図1の集積回路10のコア論理部12は図1のその
1個以上の入出力コネクション21で受信した入力情報
に通常対応できる。このTAP FMS30はそのテス
ト−論理−リセット状態に入りその一方でこのTMS信
号はそのTCK信号の少くとも5個の立上がりエッジに
対しハイに保持される。
【0018】さらにこのTAPコントローラ22はまた
このTAPにはTRST入力があるという条件で図1の
TAP24のTRST入力に論理で“ロウ”レベル信号
が適用されるとそのテスト−論理−リセット状態に入
る。このテスト−論理−リセット状態から、このTAP
FSM30はそのTMS信号をローに保持し立上がり
エッジをそのTCK入力に適用するとラン−テスト/ア
イドル状態に入る。このラン−テスト/アイドル状態と
は、スキャン動作(この動作時にその命令レジスタ26
かまたはそのテスト・データ・レジスタ28の中の1個
のレジスタかのいずれかを経てデータをシフトする)間
に生ずるTAP FSM30の状態である。このラン−
テスト/アイドル状態において、図2の命令レジスタ2
6にパーシャルスキャン命令(PSCAN)があるとパ
ーシャルスキャン・テスト・アクティビティが生ずる。
このTAPにはTRST入力があるという条件で図1の
TAP24のTRST入力に論理で“ロウ”レベル信号
が適用されるとそのテスト−論理−リセット状態に入
る。このテスト−論理−リセット状態から、このTAP
FSM30はそのTMS信号をローに保持し立上がり
エッジをそのTCK入力に適用するとラン−テスト/ア
イドル状態に入る。このラン−テスト/アイドル状態と
は、スキャン動作(この動作時にその命令レジスタ26
かまたはそのテスト・データ・レジスタ28の中の1個
のレジスタかのいずれかを経てデータをシフトする)間
に生ずるTAP FSM30の状態である。このラン−
テスト/アイドル状態において、図2の命令レジスタ2
6にパーシャルスキャン命令(PSCAN)があるとパ
ーシャルスキャン・テスト・アクティビティが生ずる。
【0019】このラン−テスト/アイドル・モードで機
能を実行させない命令の場合には現命令により選択され
たテスト・データ・レジスタ28はその時の現状態のま
まで変わらない。このTAP FSM30は、そのTM
S信号をハイに保持し立上がりエッジをそのTCK入力
に適用すると、そのラン−テスト/アイドル状態から選
択−DR−スキャン状態に遷移する。この選択−DR−
スキャン状態は図2のテスト・データ・レジスタ28が
その現状態のままであるテンポラリ状態である。この選
択−DR−スキャン状態からそのTMS信号をハイに保
持し立上がりエッジをそのTCK入力に適用するとこの
TAP FSM30は選択−IR−スキャン状態に入
る。このTMS信号をローに保持し立上がりエッジをそ
のTCK入力に適用するとこのTAP FSM30は後
述する取込み−IR状態に入る。
能を実行させない命令の場合には現命令により選択され
たテスト・データ・レジスタ28はその時の現状態のま
まで変わらない。このTAP FSM30は、そのTM
S信号をハイに保持し立上がりエッジをそのTCK入力
に適用すると、そのラン−テスト/アイドル状態から選
択−DR−スキャン状態に遷移する。この選択−DR−
スキャン状態は図2のテスト・データ・レジスタ28が
その現状態のままであるテンポラリ状態である。この選
択−DR−スキャン状態からそのTMS信号をハイに保
持し立上がりエッジをそのTCK入力に適用するとこの
TAP FSM30は選択−IR−スキャン状態に入
る。このTMS信号をローに保持し立上がりエッジをそ
のTCK入力に適用するとこのTAP FSM30は後
述する取込み−IR状態に入る。
【0020】この選択−IR−スキャン状態は、その選
択−DR−スキャン状態と同様に、現命令で選択された
図2のテスト・データ・レジスタ28が現状態のまま続
くような図2のTAP FSM30のテンポラリ状態で
ある。この選択−IR−スキャン状態からその取込み−
IR状態にこのTAP FSM30は入り図2の命令レ
ジスタ26に対しスキャン・シーケンスを開始する。こ
の取込み−IR状態時には、この命令レジスタ26の第
1すなわちシフト・ステージはそのTCK信号の立上り
エッジの際に一定値のパターンを受信する。この現命令
により選択された図2のテスト・データ・レジスタ28
はその先の状態を保持する。もしそのTMS信号がハイ
でそのTCK入力に立上りエッジがあると、このTAP
FSM30は、今述べた取込み−IR状態に入らない
で先に述べたテスト−論理−リセット状態にこの選択−
IR−スキャン状態から戻るよう進む。
択−DR−スキャン状態と同様に、現命令で選択された
図2のテスト・データ・レジスタ28が現状態のまま続
くような図2のTAP FSM30のテンポラリ状態で
ある。この選択−IR−スキャン状態からその取込み−
IR状態にこのTAP FSM30は入り図2の命令レ
ジスタ26に対しスキャン・シーケンスを開始する。こ
の取込み−IR状態時には、この命令レジスタ26の第
1すなわちシフト・ステージはそのTCK信号の立上り
エッジの際に一定値のパターンを受信する。この現命令
により選択された図2のテスト・データ・レジスタ28
はその先の状態を保持する。もしそのTMS信号がハイ
でそのTCK入力に立上りエッジがあると、このTAP
FSM30は、今述べた取込み−IR状態に入らない
で先に述べたテスト−論理−リセット状態にこの選択−
IR−スキャン状態から戻るよう進む。
【0021】このTAP FSM30がその取込み−I
R状態にあり、そのTMS信号を“ロー”に保持し、そ
のTCK入力に立上りエッジを適用すると、このTAP
FSM30はシフト−IR状態に入る。このシフト−
IR状態においては図2の命令レジスタ26の第1ステ
ージは、そのTCK入力に立上りエッジの適用の際にこ
のTAP24のTDIとTDO間に一度に1ビットで命
令をシフトするよう動作する。この現命令により選択さ
れたテスト・データ・レジスタ28は変らないままであ
る。このシフト−IR状態からそのTMS信号をハイに
保持するとこのTAP FSM30はエグジット1−I
Rに入るが、このエグジット1−IR状態はテンポラリ
状態である。反対にこのTMS信号がローのままである
と、このTAP FSM30はそのシフト−IR状態の
ままである。
R状態にあり、そのTMS信号を“ロー”に保持し、そ
のTCK入力に立上りエッジを適用すると、このTAP
FSM30はシフト−IR状態に入る。このシフト−
IR状態においては図2の命令レジスタ26の第1ステ
ージは、そのTCK入力に立上りエッジの適用の際にこ
のTAP24のTDIとTDO間に一度に1ビットで命
令をシフトするよう動作する。この現命令により選択さ
れたテスト・データ・レジスタ28は変らないままであ
る。このシフト−IR状態からそのTMS信号をハイに
保持するとこのTAP FSM30はエグジット1−I
Rに入るが、このエグジット1−IR状態はテンポラリ
状態である。反対にこのTMS信号がローのままである
と、このTAP FSM30はそのシフト−IR状態の
ままである。
【0022】もしこのTMS信号をハイに保持し、その
TCK入力に立上りエッジを適用し、その一方でこのT
AP FSM30がそのエグジット1−IR状態にある
とすると、このスキャン・モード(すなわち図2の命令
レジスタ26からのビット・シフト)は終了し、このT
AP FSM30は更新−IR状態に入る。この更新−
IR状態時にはこの命令レジスタ26の第1すなわちシ
フト・ステージにシフトされた命令をそのTCK信号の
低下エッジの際にこのレジスタの第2(更新)ステージ
にラッチする。ラッチされる際にこの新命令が現命令と
なる。このTAP FSM30がその更新−IR状態に
あって、そのTMS信号をハイに保持し、そのTCK入
力に立上りエッジを適用すると、このTAP FSM3
0はその選択−DR−スキャン状態に入る。
TCK入力に立上りエッジを適用し、その一方でこのT
AP FSM30がそのエグジット1−IR状態にある
とすると、このスキャン・モード(すなわち図2の命令
レジスタ26からのビット・シフト)は終了し、このT
AP FSM30は更新−IR状態に入る。この更新−
IR状態時にはこの命令レジスタ26の第1すなわちシ
フト・ステージにシフトされた命令をそのTCK信号の
低下エッジの際にこのレジスタの第2(更新)ステージ
にラッチする。ラッチされる際にこの新命令が現命令と
なる。このTAP FSM30がその更新−IR状態に
あって、そのTMS信号をハイに保持し、そのTCK入
力に立上りエッジを適用すると、このTAP FSM3
0はその選択−DR−スキャン状態に入る。
【0023】反対に、このTMS信号をローに保持する
と、このTAP FSM30は前述のラン−テスト/ア
イドル状態に入る。このTMS信号をローに保持し、そ
のTCK入力に立上りエッジを適用すると、そのエグジ
ット1−IR状態からこのTAP FSM30はその休
止−IR状態に入る。この休止−IR状態においてはこ
のTAP FSM30は図2の命令レジスタ26を通り
命令シフトを一時的に停止する。またこの現命令により
選択された図2のテスト・データ・レジスタ28はその
現状態のままで変らない。この休止−IR状態からその
TMS信号をハイとしそのTCK入力に立上りエッジを
適用するとこのTAP FSM30はエグジット2−I
R状態に入る。このエグジット2−IR状態は、そのエ
グジット1−IR状態のようにテンポラリ・コントロー
ラ状態で、この状態時にはその現命令により選択された
テスト・データ・レジスタ28は状態を変えない。
と、このTAP FSM30は前述のラン−テスト/ア
イドル状態に入る。このTMS信号をローに保持し、そ
のTCK入力に立上りエッジを適用すると、そのエグジ
ット1−IR状態からこのTAP FSM30はその休
止−IR状態に入る。この休止−IR状態においてはこ
のTAP FSM30は図2の命令レジスタ26を通り
命令シフトを一時的に停止する。またこの現命令により
選択された図2のテスト・データ・レジスタ28はその
現状態のままで変らない。この休止−IR状態からその
TMS信号をハイとしそのTCK入力に立上りエッジを
適用するとこのTAP FSM30はエグジット2−I
R状態に入る。このエグジット2−IR状態は、そのエ
グジット1−IR状態のようにテンポラリ・コントロー
ラ状態で、この状態時にはその現命令により選択された
テスト・データ・レジスタ28は状態を変えない。
【0024】このエグジット2−IR状態から、そのT
MS信号をローに保持しそのTCK入力に立上りエッジ
を適用するとこのTAP FSM30は前述のシフト−
IR状態に戻る。前述のようにこのTAP FSM30
は、そのTMS信号をローに保持しそのTCK入力に立
上りエッジを適用するとその選択−DR−スキャン状態
からその取込み−DR状態に入る。このTAP FSM
30はその取込み−DR状態にあるがその間その命令レ
ジスタ26でこの現命令により選択されたテスト・デー
タ・レジスタ28にデータを並列ロードすることができ
る。テスト・データ・レジスタ28を選択しないかまた
はその選択テスト・データ・レジスタが並列入力を有し
ない場合には各テスト・データ・レジスタはその先の状
態を保持する。
MS信号をローに保持しそのTCK入力に立上りエッジ
を適用するとこのTAP FSM30は前述のシフト−
IR状態に戻る。前述のようにこのTAP FSM30
は、そのTMS信号をローに保持しそのTCK入力に立
上りエッジを適用するとその選択−DR−スキャン状態
からその取込み−DR状態に入る。このTAP FSM
30はその取込み−DR状態にあるがその間その命令レ
ジスタ26でこの現命令により選択されたテスト・デー
タ・レジスタ28にデータを並列ロードすることができ
る。テスト・データ・レジスタ28を選択しないかまた
はその選択テスト・データ・レジスタが並列入力を有し
ない場合には各テスト・データ・レジスタはその先の状
態を保持する。
【0025】この取込み−DR状態からこのTAP F
SM30は、そのTMS信号をハイにしそのTCK入力
に立上りエッジを適用するとエグジット1−DR状態に
入り、そのTMS信号をローにしそのTCK入力に立上
りエッジを適用するとシフト−DR状態に入る。このシ
フト−DR状態において、図2の選択テスト・データ・
レジスタ28はそのTAP24のTDIとTDO間の直
列パスに配置しそのTCK信号の各立上りエッジの際に
一度に1ビットでデータをシフトする役目をする。この
シフト−DR状態からこのTAP FSM30は、その
TMS信号をハイに保持しそのTCK入力に立上りエッ
ジを適用するとエグジット1−DR状態に入り、そのT
MS信号をローに保持しそのTCK入力に立上りエッジ
を適用するとそのシフト−DR状態のままで変らない。
SM30は、そのTMS信号をハイにしそのTCK入力
に立上りエッジを適用するとエグジット1−DR状態に
入り、そのTMS信号をローにしそのTCK入力に立上
りエッジを適用するとシフト−DR状態に入る。このシ
フト−DR状態において、図2の選択テスト・データ・
レジスタ28はそのTAP24のTDIとTDO間の直
列パスに配置しそのTCK信号の各立上りエッジの際に
一度に1ビットでデータをシフトする役目をする。この
シフト−DR状態からこのTAP FSM30は、その
TMS信号をハイに保持しそのTCK入力に立上りエッ
ジを適用するとエグジット1−DR状態に入り、そのT
MS信号をローに保持しそのTCK入力に立上りエッジ
を適用するとそのシフト−DR状態のままで変らない。
【0026】このエグジット1−DR状態はテンポラリ
・コントローラ状態であり、この状態時には各テスト・
データ・レジスタ28はその現状態を保持する。このエ
グジット1−DR状態からこのTAP FSM30は、
そのTMS信号をハイに保持しそのTCK入力に立上り
エッジを適用すると更新−DR状態に入り、そのTMS
信号をローに保持しそのTCK入力に立上りエッジを適
用すると休止−DR状態に入る。このTAP FSM3
0はその休止−DR状態にあるがその間このTAP24
のTDIとTDO間の直列パス伝いの選択テスト・デー
タ・レジスタ28のデータ・シフトを停止する。そのT
MS信号をローに保持しながらこのTAP FSM30
はその休止−DR状態のままで変らない。このTMS信
号がハイになってしまいそのTCK入力に立上りエッジ
を適用すると、このTAP FSM30はエグジット2
−DR状態に入るが、この状態はそのエグジット2−I
R状態と同様にテンポラリである。
・コントローラ状態であり、この状態時には各テスト・
データ・レジスタ28はその現状態を保持する。このエ
グジット1−DR状態からこのTAP FSM30は、
そのTMS信号をハイに保持しそのTCK入力に立上り
エッジを適用すると更新−DR状態に入り、そのTMS
信号をローに保持しそのTCK入力に立上りエッジを適
用すると休止−DR状態に入る。このTAP FSM3
0はその休止−DR状態にあるがその間このTAP24
のTDIとTDO間の直列パス伝いの選択テスト・デー
タ・レジスタ28のデータ・シフトを停止する。そのT
MS信号をローに保持しながらこのTAP FSM30
はその休止−DR状態のままで変らない。このTMS信
号がハイになってしまいそのTCK入力に立上りエッジ
を適用すると、このTAP FSM30はエグジット2
−DR状態に入るが、この状態はそのエグジット2−I
R状態と同様にテンポラリである。
【0027】このエグジット2−DR状態からこのTA
P FSM30はそのTMS信号をローに保持しそのT
CK入力に立上りエッジを適用すると前述のシフト−D
R状態に入る。そのTMS信号をハイに保持しそのTC
K入力に立上りエッジを適用するとこのTAP FSM
30はその更新−DR状態に入る。この更新−DR状態
時に図2の命令レジスタ26にあるいくつかの所定の命
令の中の1個の命令に応答しデータは次のようにラッチ
される。それは、ラッチされた並列出力の付与された選
択テスト・データ・レジスタ28にそのTCK信号の低
下エッジの際にデータはラッチされる。この更新−DR
状態からこのTAP FSM30はそのTCKの立上り
エッジの際にそのTMS信号をハイに保持するとその選
択−DR−スキャン状態に入るかまたはそのTMS信号
をローに保持するとそのラン−テスト/アイドル状態に
入るかのいずれかである。
P FSM30はそのTMS信号をローに保持しそのT
CK入力に立上りエッジを適用すると前述のシフト−D
R状態に入る。そのTMS信号をハイに保持しそのTC
K入力に立上りエッジを適用するとこのTAP FSM
30はその更新−DR状態に入る。この更新−DR状態
時に図2の命令レジスタ26にあるいくつかの所定の命
令の中の1個の命令に応答しデータは次のようにラッチ
される。それは、ラッチされた並列出力の付与された選
択テスト・データ・レジスタ28にそのTCK信号の低
下エッジの際にデータはラッチされる。この更新−DR
状態からこのTAP FSM30はそのTCKの立上り
エッジの際にそのTMS信号をハイに保持するとその選
択−DR−スキャン状態に入るかまたはそのTMS信号
をローに保持するとそのラン−テスト/アイドル状態に
入るかのいずれかである。
【0028】さらにこのTAP FSM30の構造と動
作に関する詳細については、前記IEEE規格のテスト
・アクセス・ポートとバウンダリ・スキャン・アーキテ
クチャ(ここに引例とする)を参照する必要がある。こ
のバウンダリスキャン法によってこの集積回路10のテ
ストを行うためには、このTAP FSM30のシフト
−DR状態時にバウンダリスキャン・セル20の連鎖を
経て一連の既知値をシフトする。このコア論理部12の
出力に関係付けられた図1の各バウンダリスキャン・セ
ル20に対してはそのセルに先にラッチされたビットが
このコア論理部12の対応する出力ノードに出る。これ
らバウンダリスキャン・セル20はそれぞれこのコア論
理部12の別々の入力ノードに結合するが、これらバウ
ンダリスキャン・セル20は次の場合にそのノードに出
るビットを取込む。
作に関する詳細については、前記IEEE規格のテスト
・アクセス・ポートとバウンダリ・スキャン・アーキテ
クチャ(ここに引例とする)を参照する必要がある。こ
のバウンダリスキャン法によってこの集積回路10のテ
ストを行うためには、このTAP FSM30のシフト
−DR状態時にバウンダリスキャン・セル20の連鎖を
経て一連の既知値をシフトする。このコア論理部12の
出力に関係付けられた図1の各バウンダリスキャン・セ
ル20に対してはそのセルに先にラッチされたビットが
このコア論理部12の対応する出力ノードに出る。これ
らバウンダリスキャン・セル20はそれぞれこのコア論
理部12の別々の入力ノードに結合するが、これらバウ
ンダリスキャン・セル20は次の場合にそのノードに出
るビットを取込む。
【0029】それは、図1の集積回路10のその入力ノ
ードをバウンダリスキャン・テストをまた行う別の回路
(図示せず)でドライブすると前記ノードに出るビット
を取込む。このコア論理部12の入力ノードと関係付け
られたバウンダリスキャン・セル20がその対応する入
力ノードに出る値を取込んでしまうと、その連鎖のバウ
ンダリスキャン・セルにより保持された値をシフトアウ
トする。このシフトアウトしたビット連鎖は、この集積
回路10に結合したバウンダリスキャン・アーキテクチ
ャ・デバイス間の結合に障害がないような状況下に得ら
れたレファレンス・ビット・ストリームと比較する。こ
の集積回路10を前述のバウンダリスキャン・テスト法
でテストするのに加えてまたこの集積回路をそのパーシ
ャルスキャン・テスト法でテストすることを所望する場
合があり、図1を参照しこれについて次に説明する。
ードをバウンダリスキャン・テストをまた行う別の回路
(図示せず)でドライブすると前記ノードに出るビット
を取込む。このコア論理部12の入力ノードと関係付け
られたバウンダリスキャン・セル20がその対応する入
力ノードに出る値を取込んでしまうと、その連鎖のバウ
ンダリスキャン・セルにより保持された値をシフトアウ
トする。このシフトアウトしたビット連鎖は、この集積
回路10に結合したバウンダリスキャン・アーキテクチ
ャ・デバイス間の結合に障害がないような状況下に得ら
れたレファレンス・ビット・ストリームと比較する。こ
の集積回路10を前述のバウンダリスキャン・テスト法
でテストするのに加えてまたこの集積回路をそのパーシ
ャルスキャン・テスト法でテストすることを所望する場
合があり、図1を参照しこれについて次に説明する。
【0030】パーシャルスキャン・テストの実施を容易
にするようにこの集積回路10には前述のようなスキャ
ン・フリップフロップ17がある。図1のようにこのス
キャン・フリップフロップ17は1個以上の連鎖に結合
する。各連鎖の各スキャン・フリップフロップ17には
マルチプレクサ32の出力が送られるが、これはその連
鎖のアップストリームのスキャン・フリップフロップの
出力がその入力の中の第1の入力に送られるものであ
る。各マルチプレクサへの第2の入力にはその組合せ論
理ネットワーク14からの信号が送られる。このアップ
ストリーム端のマルチプレクサ32の場合にはその第1
の入力にはこの集積回路10へのプライマリ入力からの
信号が送られるが、それはこの集積回路10への現通常
モード入力と共用するものである。
にするようにこの集積回路10には前述のようなスキャ
ン・フリップフロップ17がある。図1のようにこのス
キャン・フリップフロップ17は1個以上の連鎖に結合
する。各連鎖の各スキャン・フリップフロップ17には
マルチプレクサ32の出力が送られるが、これはその連
鎖のアップストリームのスキャン・フリップフロップの
出力がその入力の中の第1の入力に送られるものであ
る。各マルチプレクサへの第2の入力にはその組合せ論
理ネットワーク14からの信号が送られる。このアップ
ストリーム端のマルチプレクサ32の場合にはその第1
の入力にはこの集積回路10へのプライマリ入力からの
信号が送られるが、それはこの集積回路10への現通常
モード入力と共用するものである。
【0031】パーシャルスキャン・テストを行うために
は、その各制御信号のTEST_EN信号とMODE信
号の状態を制御してこの集積回路10をテスト・モード
にする。このテスト・モード時にこの制御信号のTES
T_EN信号は意図して論理でローとするが、この目的
はその非同期プリセットとさらにこのフリップフロップ
16の中でその機能を持つフリップフロップのクリア機
能をブロックするためである。さらにこのTEST_E
N信号を意図してローとするとこのシステム・クロック
信号はブロックされるが、これはさもなければそのスキ
ャン・フリップフロップ17に送られる信号である。そ
の代りにこのスキャン・フリップフロップ17はそのク
ロック信号のPS_CLOCKによりクロックされる。
またこのテスト・モード時にこのMODE信号はそのス
キャン・フリップフロップ17に関係付けられたマルチ
プレクサ32を制御する信号であるが、このMODE信
号は論理でハイ・レベルからをロー・レベルへまたその
逆に自由に切換える。
は、その各制御信号のTEST_EN信号とMODE信
号の状態を制御してこの集積回路10をテスト・モード
にする。このテスト・モード時にこの制御信号のTES
T_EN信号は意図して論理でローとするが、この目的
はその非同期プリセットとさらにこのフリップフロップ
16の中でその機能を持つフリップフロップのクリア機
能をブロックするためである。さらにこのTEST_E
N信号を意図してローとするとこのシステム・クロック
信号はブロックされるが、これはさもなければそのスキ
ャン・フリップフロップ17に送られる信号である。そ
の代りにこのスキャン・フリップフロップ17はそのク
ロック信号のPS_CLOCKによりクロックされる。
またこのテスト・モード時にこのMODE信号はそのス
キャン・フリップフロップ17に関係付けられたマルチ
プレクサ32を制御する信号であるが、このMODE信
号は論理でハイ・レベルからをロー・レベルへまたその
逆に自由に切換える。
【0032】このMODE信号は論理でロー・レベルに
しながらその間このスキャン・フリップフロップの連鎖
のアップストリームのスキャン・フリップフロップの出
力信号はその関係付けられたマルチプレクサ32を介し
てそのダウンストリームの隣接するスキャン・フリップ
フロップに送られるが、ただしこれはその組合せ論理回
路14からの信号ではない。これはこの連鎖の各スキャ
ン・フリップフロップ17に対し当てはまることである
がただし第1のスキャン・フリップフロップは除く。こ
こでこの連鎖の第1つまりアップストリーム端のスキャ
ン・フリップフロップ17にはこの集積回路10のプラ
イマリ入力の信号を送るが、これは非テスト時の間に生
ずるようなその組合せ論理回路14からの信号ではな
い。
しながらその間このスキャン・フリップフロップの連鎖
のアップストリームのスキャン・フリップフロップの出
力信号はその関係付けられたマルチプレクサ32を介し
てそのダウンストリームの隣接するスキャン・フリップ
フロップに送られるが、ただしこれはその組合せ論理回
路14からの信号ではない。これはこの連鎖の各スキャ
ン・フリップフロップ17に対し当てはまることである
がただし第1のスキャン・フリップフロップは除く。こ
こでこの連鎖の第1つまりアップストリーム端のスキャ
ン・フリップフロップ17にはこの集積回路10のプラ
イマリ入力の信号を送るが、これは非テスト時の間に生
ずるようなその組合せ論理回路14からの信号ではな
い。
【0033】このマルチプレクサ32の制御に加えてこ
のMODE信号はまたマルチプレクサ34をも制御する
が、このマルチプレクサ34はその組合せ論理ネットワ
ーク14の出力信号をそのスキャン・フリップフロップ
17の連鎖からの出力信号と多重化する役目をする。こ
のMODE信号はローとしながらその間このマルチプレ
クサ34はそのスキャン・フリップフロップ17の連鎖
から信号をこの集積回路10のプライマリ出力に送る。
このMODE信号がハイであるとこのマルチプレクサ3
4はその組合せ論理ネットワーク14からその信号を通
す。ここで付記すべきことは図1ではただ1個のマルチ
プレクサ34を示しているが、このスキャン・フリップ
フロップ17の連鎖の出力信号をその組合せ論理ネット
ワーク14の出力信号と多重化するためのさらなるマル
チプレクサを追加することは可能である。
のMODE信号はまたマルチプレクサ34をも制御する
が、このマルチプレクサ34はその組合せ論理ネットワ
ーク14の出力信号をそのスキャン・フリップフロップ
17の連鎖からの出力信号と多重化する役目をする。こ
のMODE信号はローとしながらその間このマルチプレ
クサ34はそのスキャン・フリップフロップ17の連鎖
から信号をこの集積回路10のプライマリ出力に送る。
このMODE信号がハイであるとこのマルチプレクサ3
4はその組合せ論理ネットワーク14からその信号を通
す。ここで付記すべきことは図1ではただ1個のマルチ
プレクサ34を示しているが、このスキャン・フリップ
フロップ17の連鎖の出力信号をその組合せ論理ネット
ワーク14の出力信号と多重化するためのさらなるマル
チプレクサを追加することは可能である。
【0034】最初にこの集積回路10がそのテスト・モ
ードに入ると、その各連鎖のスキャン・フリップフロッ
プ17にそのクロック信号のPS_CLOCK信号を適
用してこのフリップフロップをクロックしそこにテスト
・データをロードすることができる。このフェーズは
“スキャン”モードとして知られている。このテスト・
データをそのスキャン・フリップフロップ17の連鎖に
ロードしてしまうとテスト・パターンがこの集積回路1
0のプライマリ入力に加えられ、それによりこの集積回
路はそのプライマリ出力にそしてそのスキャン・フィリ
ップフロップへその入力に応答を生成する。このプライ
マリ出力に出る応答を注意し既知値と比較する。次にこ
のMODE信号を論理でハイ・レベルにセットしそのス
キャン・フリップフロップ17をPS_CLOCK信号
でクロックしこの内部回路応答を取込む。
ードに入ると、その各連鎖のスキャン・フリップフロッ
プ17にそのクロック信号のPS_CLOCK信号を適
用してこのフリップフロップをクロックしそこにテスト
・データをロードすることができる。このフェーズは
“スキャン”モードとして知られている。このテスト・
データをそのスキャン・フリップフロップ17の連鎖に
ロードしてしまうとテスト・パターンがこの集積回路1
0のプライマリ入力に加えられ、それによりこの集積回
路はそのプライマリ出力にそしてそのスキャン・フィリ
ップフロップへその入力に応答を生成する。このプライ
マリ出力に出る応答を注意し既知値と比較する。次にこ
のMODE信号を論理でハイ・レベルにセットしそのス
キャン・フリップフロップ17をPS_CLOCK信号
でクロックしこの内部回路応答を取込む。
【0035】このフェーズは“アプライ”モードとして
既知である。次にこのスキャン・モードを再入力し(こ
のMODE信号が論理でロー・レベルに戻り)このスキ
ャン・フリップフロップ17の連鎖にあるデータをシフ
トアウトしその新テスト・データをそのPS_CLOC
K信号に応答してシフトする。次にこのシフトアウトし
たデータを無障害の場合に得られたレファレンス値の集
まりと比較する。従来は、このパーシャルスキャン・テ
スト信号のPS_CLOCK信号とTEST_EN信号
とMODE信号は外部で生成されこの集積回路10に専
用ピン(図示せず)の集まりの中の別々のピンを経て適
用された。従ってこのパーシャルスキャン・テスト制御
信号のPS_CLOCK信号とTEST_EN信号とM
ODE信号を受信するためにはバウンダリスキャン・テ
ストのために必要な4個のピンに加えて追加の3個のピ
ンが必要であった。
既知である。次にこのスキャン・モードを再入力し(こ
のMODE信号が論理でロー・レベルに戻り)このスキ
ャン・フリップフロップ17の連鎖にあるデータをシフ
トアウトしその新テスト・データをそのPS_CLOC
K信号に応答してシフトする。次にこのシフトアウトし
たデータを無障害の場合に得られたレファレンス値の集
まりと比較する。従来は、このパーシャルスキャン・テ
スト信号のPS_CLOCK信号とTEST_EN信号
とMODE信号は外部で生成されこの集積回路10に専
用ピン(図示せず)の集まりの中の別々のピンを経て適
用された。従ってこのパーシャルスキャン・テスト制御
信号のPS_CLOCK信号とTEST_EN信号とM
ODE信号を受信するためにはバウンダリスキャン・テ
ストのために必要な4個のピンに加えて追加の3個のピ
ンが必要であった。
【0036】このパーシャルスキャン・テスト制御信号
のPS_CLOCK信号とTEST_EN信号とMOD
E信号のために必要な追加ピン確保の問題を克服するた
めに、図1の集積回路10には好都合にこれらの信号を
そのTAPコントローラ22からの信号により生成する
ためパーシャルスキャン・コントローラ36を設ける。
この方法により、このパーシャルスキャン制御信号のP
S_CLOCK信号とTEST_EN信号とMODE信
号は、外部ではなくこの集積回路10自身の内部で生成
され、そのためにこのパーシャルスキャン制御信号を受
信するためのいずれのピンをも確保する必要は無い。図
2を参照し説明を続ける。このパーシャルスキャン・コ
ントローラ36には2入力のNANDゲート38があ
り、これにそのTAP FSM30により生成されたR
T_IDLE信号がその第1の入力に送られる。
のPS_CLOCK信号とTEST_EN信号とMOD
E信号のために必要な追加ピン確保の問題を克服するた
めに、図1の集積回路10には好都合にこれらの信号を
そのTAPコントローラ22からの信号により生成する
ためパーシャルスキャン・コントローラ36を設ける。
この方法により、このパーシャルスキャン制御信号のP
S_CLOCK信号とTEST_EN信号とMODE信
号は、外部ではなくこの集積回路10自身の内部で生成
され、そのためにこのパーシャルスキャン制御信号を受
信するためのいずれのピンをも確保する必要は無い。図
2を参照し説明を続ける。このパーシャルスキャン・コ
ントローラ36には2入力のNANDゲート38があ
り、これにそのTAP FSM30により生成されたR
T_IDLE信号がその第1の入力に送られる。
【0037】このTAP FSM30がそのラン−テス
ト/アイドル状態にあるこの状態時の間はこのTAP
FSMにより生成されたRT_IDLE信号は論理でハ
イ・レベルであり、一方その他の状態時の間はこのRT
_IDLE信号は論理でロー・レベルである。このNA
NDゲート38の第2の入力にその命令レジスタ26か
らのPSCAN信号が送られる。このPSCAN信号は
パーシャルスキャン命令がその命令レジスタ26にある
と論理でハイ・レベルであり、一方このPSCAN信号
は他の場合にはすべて論理でロー・レベルである。ここ
でそのIEEE1149.1規格との整合は全部保持さ
れ、というのはこのPSCAN操作コードは専用命令と
して指定されそれはデバイスレベルの製造テスト時にの
み呼出されるからである。
ト/アイドル状態にあるこの状態時の間はこのTAP
FSMにより生成されたRT_IDLE信号は論理でハ
イ・レベルであり、一方その他の状態時の間はこのRT
_IDLE信号は論理でロー・レベルである。このNA
NDゲート38の第2の入力にその命令レジスタ26か
らのPSCAN信号が送られる。このPSCAN信号は
パーシャルスキャン命令がその命令レジスタ26にある
と論理でハイ・レベルであり、一方このPSCAN信号
は他の場合にはすべて論理でロー・レベルである。ここ
でそのIEEE1149.1規格との整合は全部保持さ
れ、というのはこのPSCAN操作コードは専用命令と
して指定されそれはデバイスレベルの製造テスト時にの
み呼出されるからである。
【0038】このNANDゲート38はその出力でその
TEST_EN信号を生成する役目をする。このNAN
Dゲート38への両入力信号が論理でハイ・レベルであ
ると、パーシャルスキャン・テストが行われた場合に生
じるように、そのTEST_EN信号は論理でロー・レ
ベルでこれはパーシャルスキャン・テストを行うための
TEST_EN信号の丁度所望の論理レベルである。こ
のRT_IDLE信号とPSCANの一方(または両
方)が論理のロー・レベルであると、パーシャルスキャ
ン・テスト時以外の間に生じるように、そのTEST_
EN信号はハイでこれは非テスト時以外の間のこの信号
の丁度所望の状態である。このパーシャルスキャン・コ
ントローラ36にはそのMODE信号をその出力で生成
する2入力のORゲート40がある。
TEST_EN信号を生成する役目をする。このNAN
Dゲート38への両入力信号が論理でハイ・レベルであ
ると、パーシャルスキャン・テストが行われた場合に生
じるように、そのTEST_EN信号は論理でロー・レ
ベルでこれはパーシャルスキャン・テストを行うための
TEST_EN信号の丁度所望の論理レベルである。こ
のRT_IDLE信号とPSCANの一方(または両
方)が論理のロー・レベルであると、パーシャルスキャ
ン・テスト時以外の間に生じるように、そのTEST_
EN信号はハイでこれは非テスト時以外の間のこの信号
の丁度所望の状態である。このパーシャルスキャン・コ
ントローラ36にはそのMODE信号をその出力で生成
する2入力のORゲート40がある。
【0039】このORゲート40にはそのNANDゲー
ト38の出力信号がその第1の入力に送られる。このO
Rゲート40にはそのTAP24から受信したTDI信
号がその第2の入力に送られる。このNANDゲート3
8の出力TEST_EN信号がロー・レベルであると、
そのMODE信号はそのTDIプライマリ入力でその信
号の論理レベルを取り、それによりこのMODE信号を
テスト時にはハイまたはローにする。もしこのTEST
_EN信号が論理でハイ・レベルであると、そのMOD
E信号は論理でハイ・レベルになるようにされこれは非
テスト時の間のこのMODE信号の所望の信号状態であ
る。このTEST_EN信号とMODE信号を生成する
のに加えてこのパーシャルスキャン・コントローラ36
はその制御(クロック)信号のPS_CLOCK信号を
生成する。
ト38の出力信号がその第1の入力に送られる。このO
Rゲート40にはそのTAP24から受信したTDI信
号がその第2の入力に送られる。このNANDゲート3
8の出力TEST_EN信号がロー・レベルであると、
そのMODE信号はそのTDIプライマリ入力でその信
号の論理レベルを取り、それによりこのMODE信号を
テスト時にはハイまたはローにする。もしこのTEST
_EN信号が論理でハイ・レベルであると、そのMOD
E信号は論理でハイ・レベルになるようにされこれは非
テスト時の間のこのMODE信号の所望の信号状態であ
る。このTEST_EN信号とMODE信号を生成する
のに加えてこのパーシャルスキャン・コントローラ36
はその制御(クロック)信号のPS_CLOCK信号を
生成する。
【0040】このPS_CLOCK信号は2入力のAN
Dゲート42の出力で生ずるが、これはそのバウンダリ
スキャンTAP24に送られたクロック信号のTCKが
その第1の入力に送られたものである。このANDゲー
ト42への第2の入力にはインバータ44を通りそのN
ANDゲート38の出力信号が送られる。このようにこ
のANDゲートは論理でハイ・レベルのPS_CLOC
K信号を生成するがこれはそのTCK信号が論理でハイ
・レベルである度毎でそのTEST_EN信号が論理で
ロー・レベルである場合である。従って、このANDゲ
ート42はそのTEST_EN信号がアクティブ(ロ
ー)であると論理でハイ・レベルのPS_CLOCK信
号を生成するのみでこれはパーシャルスキャン・テスト
時の間のそのPS_CLOCK信号に対する状況に丁度
所望の状態である。
Dゲート42の出力で生ずるが、これはそのバウンダリ
スキャンTAP24に送られたクロック信号のTCKが
その第1の入力に送られたものである。このANDゲー
ト42への第2の入力にはインバータ44を通りそのN
ANDゲート38の出力信号が送られる。このようにこ
のANDゲートは論理でハイ・レベルのPS_CLOC
K信号を生成するがこれはそのTCK信号が論理でハイ
・レベルである度毎でそのTEST_EN信号が論理で
ロー・レベルである場合である。従って、このANDゲ
ート42はそのTEST_EN信号がアクティブ(ロ
ー)であると論理でハイ・レベルのPS_CLOCK信
号を生成するのみでこれはパーシャルスキャン・テスト
時の間のそのPS_CLOCK信号に対する状況に丁度
所望の状態である。
【0041】前述のようにこのパーシャルスキャン・コ
ントローラ36により生成されたPS_CLOCK信号
を用いて図1のスキャン・フリップフロップ17をクロ
ックする。ところが、このPS_CLOCK信号はパー
シャルスキャン時の間のみアクティブであるのでその他
の間でもこのスキャン・フリップフロップをクロックす
るためには何らかのメカニズムが必要である。そのため
にこのパーシャルスキャン・コントローラ36に係るも
のにクロック回路46があり、この回路は、非テスト時
の間はシステム・クロック信号のSYSCLK1、SY
SCLK2…SYSCLKnの集まりの中の1個のシス
テム・クロック信号でまたパーシャルスキャン・テスト
時の間はそのPS_CLOCK信号でこの各スキャン・
フリップフロップ17をクロックするよう動作する。
ントローラ36により生成されたPS_CLOCK信号
を用いて図1のスキャン・フリップフロップ17をクロ
ックする。ところが、このPS_CLOCK信号はパー
シャルスキャン時の間のみアクティブであるのでその他
の間でもこのスキャン・フリップフロップをクロックす
るためには何らかのメカニズムが必要である。そのため
にこのパーシャルスキャン・コントローラ36に係るも
のにクロック回路46があり、この回路は、非テスト時
の間はシステム・クロック信号のSYSCLK1、SY
SCLK2…SYSCLKnの集まりの中の1個のシス
テム・クロック信号でまたパーシャルスキャン・テスト
時の間はそのPS_CLOCK信号でこの各スキャン・
フリップフロップ17をクロックするよう動作する。
【0042】このクロック回路46には、n個の2入力
のANDゲート481、482…48nの集まりがあり、
この各ANDゲートにそのクロック信号のSYSCLK
1、SYSCLK2…SYSCLKnの中の別々の1個
の信号がそれぞれその第1の入力に送られる。この各A
NDゲート481ないし48nの第2の入力にはそのTE
ST_EN信号が送られる。このように、この各AND
ゲート481ないし48nは、パーシャルスキャン・テス
ト時以外の間に生ずるようにそのTEST_EN信号が
ハイである場合にのみそのクロック信号のSYSCLK
1、SYSCLK2…SYSCLKnの中の別々の1個
の信号をそれぞれ通す。またこのクロック回路46に
は、n個の2入力のORゲート501 、502 …50n
があり、この各ORゲートにそのANDゲート481な
いし48nの中の別々の1個のANDゲートの出力信号
がその第1の入力に送られる。
のANDゲート481、482…48nの集まりがあり、
この各ANDゲートにそのクロック信号のSYSCLK
1、SYSCLK2…SYSCLKnの中の別々の1個
の信号がそれぞれその第1の入力に送られる。この各A
NDゲート481ないし48nの第2の入力にはそのTE
ST_EN信号が送られる。このように、この各AND
ゲート481ないし48nは、パーシャルスキャン・テス
ト時以外の間に生ずるようにそのTEST_EN信号が
ハイである場合にのみそのクロック信号のSYSCLK
1、SYSCLK2…SYSCLKnの中の別々の1個
の信号をそれぞれ通す。またこのクロック回路46に
は、n個の2入力のORゲート501 、502 …50n
があり、この各ORゲートにそのANDゲート481な
いし48nの中の別々の1個のANDゲートの出力信号
がその第1の入力に送られる。
【0043】この各ORゲート501ないし50nの第2
の入力にはそのANDゲート42の出力で生成したPS
_CLOCK信号が送られる。この各ORゲート501
ないし50nはクロック信号のSFCLK1、SFCL
K2…SFCLKnの集まりの中の別々の1個の信号を
生成しこの信号がそのスキャン・フリップフロップ17
の中の別々の1個のスキャン・フリップフロップをクロ
ックする。ここで察知できるように、このクロック信号
のSFCLK1、SFCLK2…SFCLKnの中の各
クロック信号は、非テスト時の間のそのシステム・クロ
ック信号のSYSCLK1、SYSCLK2…SYSC
LKnの中の別々の1個のシステム・クロック信号に対
応する。テスト時の間ではこのクロック信号のSFCL
K1、SFCLK2…SFCLKnの中の各信号はその
PS_CLOCK信号に対応する。
の入力にはそのANDゲート42の出力で生成したPS
_CLOCK信号が送られる。この各ORゲート501
ないし50nはクロック信号のSFCLK1、SFCL
K2…SFCLKnの集まりの中の別々の1個の信号を
生成しこの信号がそのスキャン・フリップフロップ17
の中の別々の1個のスキャン・フリップフロップをクロ
ックする。ここで察知できるように、このクロック信号
のSFCLK1、SFCLK2…SFCLKnの中の各
クロック信号は、非テスト時の間のそのシステム・クロ
ック信号のSYSCLK1、SYSCLK2…SYSC
LKnの中の別々の1個のシステム・クロック信号に対
応する。テスト時の間ではこのクロック信号のSFCL
K1、SFCLK2…SFCLKnの中の各信号はその
PS_CLOCK信号に対応する。
【0044】このように各スキャン・フリップフロップ
17は、パーシャルスキャン・テスト時にはPS_CL
OCK信号によりクロックされるか、またはパーシャル
スキャン・テスト時以外の間はそのシステム・クロック
信号のSYSCLK1、SYSCLK2…SYSCLK
nの中の対応する信号によりクロックされる。本発明の
パーシャルスキャン・テストを行うためには図2のTA
P FSM30をそのテスト−論理−リセット状態にす
るようリセットする。このようなリセットは、そのTM
S入力にTCKクロック・サイクルの5サイクルの間論
理でハイ・レベルの信号を適用するかまたは図1のTA
Pコントローラ22にそのオプションのTRST信号を
アサートにすることにより行われる。この際その制御信
号のTEST_EN信号とMODE信号は論理でハイ・
レベルでありまたそのパーシャルスキャン・クロック信
号のPS_CLOCK信号は論理でロー・レベルであ
る。
17は、パーシャルスキャン・テスト時にはPS_CL
OCK信号によりクロックされるか、またはパーシャル
スキャン・テスト時以外の間はそのシステム・クロック
信号のSYSCLK1、SYSCLK2…SYSCLK
nの中の対応する信号によりクロックされる。本発明の
パーシャルスキャン・テストを行うためには図2のTA
P FSM30をそのテスト−論理−リセット状態にす
るようリセットする。このようなリセットは、そのTM
S入力にTCKクロック・サイクルの5サイクルの間論
理でハイ・レベルの信号を適用するかまたは図1のTA
Pコントローラ22にそのオプションのTRST信号を
アサートにすることにより行われる。この際その制御信
号のTEST_EN信号とMODE信号は論理でハイ・
レベルでありまたそのパーシャルスキャン・クロック信
号のPS_CLOCK信号は論理でロー・レベルであ
る。
【0045】このTAPコントローラ22をリセットし
てしまうとパーシャルスキャン・テストを開始する命令
のPSCANは、図3で先に説明したようにこのTAP
FSM30のシフト−IR状態時にそのTAP24を
介しその命令レジスタ26にシフトされる。続いてその
更新−IR状態にこのTAP FSM30が入るエント
リの際に論理でハイ・レベルの信号を図1と図2のTA
P24のTDIに適用しそのMODE信号を論理でハイ
・レベルに保持する。この更新−IR状態の後、このT
AP FSM30はそのラン−テスト/アイドル状態に
なり、このTAP FSM30はパーシャルスキャン・
テスト時の間この状態のまま変わらない。前述のように
このパーシャルスキャン・テスト・モードにおいてはこ
のTEST_EN信号を意図して論理でロー状態にさせ
る。
てしまうとパーシャルスキャン・テストを開始する命令
のPSCANは、図3で先に説明したようにこのTAP
FSM30のシフト−IR状態時にそのTAP24を
介しその命令レジスタ26にシフトされる。続いてその
更新−IR状態にこのTAP FSM30が入るエント
リの際に論理でハイ・レベルの信号を図1と図2のTA
P24のTDIに適用しそのMODE信号を論理でハイ
・レベルに保持する。この更新−IR状態の後、このT
AP FSM30はそのラン−テスト/アイドル状態に
なり、このTAP FSM30はパーシャルスキャン・
テスト時の間この状態のまま変わらない。前述のように
このパーシャルスキャン・テスト・モードにおいてはこ
のTEST_EN信号を意図して論理でロー状態にさせ
る。
【0046】このMODE信号は図1と図2のTAP2
4のTDIにある信号により制御される。このPS_C
LOCK信号はそのTAP24のTCK入力にあるクロ
ック信号により制御される。このTCKとTDIにある
信号の状態に無関係にこのTAP FSM30はそのT
MS信号をローに保持する限りそのラン−テスト/アイ
ドル/モードのままで変わらない。前述のようにパーシ
ャルスキャン・テスト時にはそのアプライ・モードとス
キャン・モードをパーシャルスキャン・テストを終了す
るまで必要に応じ別々の時間間隔に入れる。このパーシ
ャルスキャン・テスト・モードから出るためにはこのT
AP FSM30は、そのTMS信号をハイに保持しな
がらそのTCK入力をクロックしてそのラン−テスト/
アイドル状態から意図して出る。またはこのTAPコン
トローラ22はそのオプションのTRST入力に、存在
する場合であるが、論理でロー・レベルの信号を適用し
てリセットすることができる。
4のTDIにある信号により制御される。このPS_C
LOCK信号はそのTAP24のTCK入力にあるクロ
ック信号により制御される。このTCKとTDIにある
信号の状態に無関係にこのTAP FSM30はそのT
MS信号をローに保持する限りそのラン−テスト/アイ
ドル/モードのままで変わらない。前述のようにパーシ
ャルスキャン・テスト時にはそのアプライ・モードとス
キャン・モードをパーシャルスキャン・テストを終了す
るまで必要に応じ別々の時間間隔に入れる。このパーシ
ャルスキャン・テスト・モードから出るためにはこのT
AP FSM30は、そのTMS信号をハイに保持しな
がらそのTCK入力をクロックしてそのラン−テスト/
アイドル状態から意図して出る。またはこのTAPコン
トローラ22はそのオプションのTRST入力に、存在
する場合であるが、論理でロー・レベルの信号を適用し
てリセットすることができる。
【0047】通常動作を取るためには前述のようにこの
TAPコントローラ22をリセットするかもしくはBY
PASSまたはIDCODEの命令をその命令レジスタ
26にスキャンする。以上説明したようにこの集積回路
10のパーシャルスキャン・テストの実施方法は、必要
な制御信号(PS_CLOCK信号とTEST_EN信
号とMODE信号)をそのTAP24を経て入力した信
号や命令に応答してこの集積回路10自身の内部に生成
するという利点を持ち実施できる方法である。特にこの
TCKとTDIの入力信号が通常のバウンダリスキャン
・テストとパーシャルスキャン・テストを制御する二重
の機能を実施することである。このTCKとTDIの信
号がこの二重のタスクを実施できる能力は、このTAP
FSM30の状態をそのTMS信号が凍結できるため
に可能となる。以上の説明は、本発明の一実施例に関す
るもので、この技術の当業者であれば、本発明の種々の
変形例が考え得るが、それらはいずれも本発明の技術的
範囲に包含される。尚、特許請求範囲に記載した参照番
号は発明の容易なる理解のためで、その技術的範囲を制
限するよう解釈されるべきではない。
TAPコントローラ22をリセットするかもしくはBY
PASSまたはIDCODEの命令をその命令レジスタ
26にスキャンする。以上説明したようにこの集積回路
10のパーシャルスキャン・テストの実施方法は、必要
な制御信号(PS_CLOCK信号とTEST_EN信
号とMODE信号)をそのTAP24を経て入力した信
号や命令に応答してこの集積回路10自身の内部に生成
するという利点を持ち実施できる方法である。特にこの
TCKとTDIの入力信号が通常のバウンダリスキャン
・テストとパーシャルスキャン・テストを制御する二重
の機能を実施することである。このTCKとTDIの信
号がこの二重のタスクを実施できる能力は、このTAP
FSM30の状態をそのTMS信号が凍結できるため
に可能となる。以上の説明は、本発明の一実施例に関す
るもので、この技術の当業者であれば、本発明の種々の
変形例が考え得るが、それらはいずれも本発明の技術的
範囲に包含される。尚、特許請求範囲に記載した参照番
号は発明の容易なる理解のためで、その技術的範囲を制
限するよう解釈されるべきではない。
【0048】
【発明の効果】以上述べたごとく、本発明のバウンダリ
スキャン・アーキテクチャを持つ集積回路のパーシャル
スキャン・テストではそのパーシャルスキャン・コント
ローラがこの集積回路の内部でパーシャルスキャン制御
信号を生成するため外部からそれを受信するための入力
ピンを必要とせずこの集積回路のバウンダリスキャン・
テストとパーシャルスキャン・テストの実施に必要な最
低専用ピンの数を少なくすることができる。
スキャン・アーキテクチャを持つ集積回路のパーシャル
スキャン・テストではそのパーシャルスキャン・コント
ローラがこの集積回路の内部でパーシャルスキャン制御
信号を生成するため外部からそれを受信するための入力
ピンを必要とせずこの集積回路のバウンダリスキャン・
テストとパーシャルスキャン・テストの実施に必要な最
低専用ピンの数を少なくすることができる。
【図1】本発明のパーシャルスキャン・テストを行う集
積回路を示すブロック図で、このパーシャルスキャン・
テストはこの集積回路のバウンダリスキャン・テスト・
アクセス・ポートを経て入力する信号に応答して行う。
積回路を示すブロック図で、このパーシャルスキャン・
テストはこの集積回路のバウンダリスキャン・テスト・
アクセス・ポートを経て入力する信号に応答して行う。
【図2】図1の集積回路の一部を構成するパーシャルス
キャン制御回路を示すブロック図である。
キャン制御回路を示すブロック図である。
【図3】図1の集積回路の一部を構成するTAPコント
ローラの状態遷移を示す状態遷移図である。
ローラの状態遷移を示す状態遷移図である。
10 集積回路 12 コア論理部 14 組合せ論理(素子)ネットワーク 16 順序論理素子(フリップフロップ) 17 スキャン・フリップフロップ 18 バウンダリスキャン・アーキテクチャ 20 バウンダリ・セル 21 入出力コネクション 22 テスト・アクセス・ポート(TAP)コントロー
ラ 24 テスト・アクセス・ポート(TAP) 26 命令レジスタ/デコーダ 28 テスト・データ・レジスタ 29 マルチプレクサ 30 テスト・アクセス・ポート(TAP)有限状態機
械(FSM) 32 マルチプレクサ 34 マルチプレクサ 36 パーシャルスキャン・コントローラ 38 NANDゲート 40 ORゲート 42 ANDゲート 44 インバータ 46 クロック回路 48 ANDゲート 50 ORゲート
ラ 24 テスト・アクセス・ポート(TAP) 26 命令レジスタ/デコーダ 28 テスト・データ・レジスタ 29 マルチプレクサ 30 テスト・アクセス・ポート(TAP)有限状態機
械(FSM) 32 マルチプレクサ 34 マルチプレクサ 36 パーシャルスキャン・コントローラ 38 NANDゲート 40 ORゲート 42 ANDゲート 44 インバータ 46 クロック回路 48 ANDゲート 50 ORゲート
Claims (5)
- 【請求項1】 スキャン・フリップフロップ(17)と
非スキャン・フリップフロップ(16)とに区分けされ
る複数のフリップフロップとテスト・アクセス・ポート
(TAP)(24)とTAPコントローラ(22)を含
みプライマリ出力(O)とプライマリ入力(I)を持つ
バウンダリスキャン・アーキテクチャ(18)含有集積
回路(10)のパーシャルスキャン・テストを実施する
集積回路パーシャルスキャン・テスト実施方法におい
て、 (A)パーシャルスキャン・テスト命令を前記集積回路
の前記TAP(24)を経てそのTAPコントローラ
(22)へロードするパーシャルスキャン・テスト命令
ロード・ステップと、 (B)前記TAPコントローラに時間で変化する制御信
号の集まりを生成させるよう前記TAPコントローラに
おいて前記パーシャルスキャン・テスト命令を実行する
パーシャルスキャン・テスト命令実行ステップと、 (C)パーシャルスキャン制御信号の集まりを得るよう
前記集積回路内でそのTAPコントローラ制御信号を処
理するTAPコントローラ制御信号処理ステップと、 (D)前記集積回路にパーシャルスキャン・テストを行
わせるよう前記集積回路に前記パーシャルスキャン制御
信号を適用するパーシャルスキャン制御信号適用ステッ
プで、そこで(1)前記非フリップフロップ(16)を
一定状態に保持しながら前記スキャン・フリップフロッ
プ(17)にテスト・データを先ずロードするステップ
と、(2)前記集積回路の障害に応じその集積回路のプ
ライマリ出力(O)および前記スキャン・フリップフロ
ップに新しい値があるようそのプライマリ入力の外部適
用テスト・データにおよび前記スキャン・フリップフロ
ップのデータに対応するよう前記非スキャン・フリップ
フロップを含む前記集積回路を動作させるステップと、
(3)無障害の場合集積回路動作を示すレファランス・
データ・ストリームと比較するよう前記スキャン・フリ
ップフロップから前記データを次にシフトするステップ
を有する前記パーシャルスキャン制御信号適用ステップ
とからなることを特徴とする集積回路パーシャルスキャ
ン・テスト実施方法。 - 【請求項2】 3個のパーシャルスキャン制御信号のP
S_CLOCK信号とTEST_EN信号とMODE信
号を生成するよう前記TAPコントローラ(22)制御
信号を前記集積回路内でパーシャルスキャン・コントロ
ーラが処理することを特徴とする請求項1の方法。 - 【請求項3】 前記PS_CLOCK信号は前記TAP
(24)にあるTCK信号から得られこれはパーシャル
スキャン・テスト時に前記スキャン・フリップフロップ
をクロックする役目をすることを特徴とする請求項2の
方法。 - 【請求項4】 前記集積回路をパーシャルスキャン・テ
ストによるテストが可能になるよう前記TEST_EN
信号を前記TAPにスキャンしたパーシャルスキャン・
テスト命令の受信に従って生成することを特徴とする請
求項2の方法。 - 【請求項5】 前記MODE信号は前記TAPにあるT
DI信号から得られこれはテスト・データを前記集積回
路にシフトインしまた前記集積回路からシフトアウトす
るテスト・データ・シフトを制御するよう用いることを
特徴とする請求項4の方法。
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