JPH07244127A - 集積回路パーシャルスキャン・テスト実施方法 - Google Patents
集積回路パーシャルスキャン・テスト実施方法Info
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- JPH07244127A JPH07244127A JP7031871A JP3187195A JPH07244127A JP H07244127 A JPH07244127 A JP H07244127A JP 7031871 A JP7031871 A JP 7031871A JP 3187195 A JP3187195 A JP 3187195A JP H07244127 A JPH07244127 A JP H07244127A
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- G01R31/3181—Functional testing
- G01R31/3185—Reconfiguring for testing, e.g. LSSD, partitioning
- G01R31/318533—Reconfiguring for testing, e.g. LSSD, partitioning using scanning techniques, e.g. LSSD, Boundary Scan, JTAG
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Abstract
(57)【要約】
【目的】 集積回路のバウンダリスキャン・テストとパ
ーシャルスキャン・テストのその必要最低専用ピンの数
を少なくする実施方法を提供する。 【構成】 バウンダリスキャン・アーキテクチャ１８を
持つ集積回路１０のパーシャルスキャン・テストをそこ
に設けたパーシャルスキャン・コントローラ３６により
行う。バウンダリスキャン・アーキテクチャ１８が生成
した制御信号に応答してこのパーシャルスキャン・コン
トローラ３６がパーシャルスキャン制御信号を生成して
パーシャルスキャン・テストを行う。パーシャルスキャ
ン・テストを行うのに要するパーシャルスキャン制御信
号を内部で生成するため外部からこのパーシャルスキャ
ン制御信号を受信するための入力ピンを必要としない。
ーシャルスキャン・テストのその必要最低専用ピンの数
を少なくする実施方法を提供する。 【構成】 バウンダリスキャン・アーキテクチャ１８を
持つ集積回路１０のパーシャルスキャン・テストをそこ
に設けたパーシャルスキャン・コントローラ３６により
行う。バウンダリスキャン・アーキテクチャ１８が生成
した制御信号に応答してこのパーシャルスキャン・コン
トローラ３６がパーシャルスキャン制御信号を生成して
パーシャルスキャン・テストを行う。パーシャルスキャ
ン・テストを行うのに要するパーシャルスキャン制御信
号を内部で生成するため外部からこのパーシャルスキャ
ン制御信号を受信するための入力ピンを必要としない。
Description
【０００１】
【産業上の利用分野】本発明は、複数のフリップフロッ
プを含む集積回路のようなデバイスのパーシャルスキャ
ン・テストを行うパーシャルスキャン・テスト実施方法
に関する。
プを含む集積回路のようなデバイスのパーシャルスキャ
ン・テストを行うパーシャルスキャン・テスト実施方法
に関する。
【０００２】
【従来の技術】パーシャルスキャン・テストは、大きく
て複雑な集積回路をテストする場合の問題点を解決する
ために有望であった。例えば、フリップフロップと組合
せ論理素子を含む集積回路は、“スキャン”フリップフ
ロップと呼ぶフリップフロップの小さい集まりを先ず分
離してパーシャルスキャン・テストを実施することがで
きるが、このスキャン・フリップフロップの選択は次の
ように行う。この集積回路をテスト・モードとし、所定
のサイクル長さ以上のフィードバック・パスを実質的に
すべて除外するよう選択する。ここで、フィードバック
・パスとはフリップフロップ出力からその入力の中の１
個の入力への信号パスを指すものと定義することがで
き、それに対しこのサイクル長さとはそのようなフィー
ドバック・パスにおける非スキャン・フリップフロップ
の数を指すものと定義できる。
て複雑な集積回路をテストする場合の問題点を解決する
ために有望であった。例えば、フリップフロップと組合
せ論理素子を含む集積回路は、“スキャン”フリップフ
ロップと呼ぶフリップフロップの小さい集まりを先ず分
離してパーシャルスキャン・テストを実施することがで
きるが、このスキャン・フリップフロップの選択は次の
ように行う。この集積回路をテスト・モードとし、所定
のサイクル長さ以上のフィードバック・パスを実質的に
すべて除外するよう選択する。ここで、フィードバック
・パスとはフリップフロップ出力からその入力の中の１
個の入力への信号パスを指すものと定義することがで
き、それに対しこのサイクル長さとはそのようなフィー
ドバック・パスにおける非スキャン・フリップフロップ
の数を指すものと定義できる。
【０００３】このスキャン・フリップフロップはこれを
選択してしまうと１個以上の連鎖を構成する。パーシャ
ルスキャン・テストを実施するためには、スキャン・フ
リップフロップの各連鎖にテスト・データをロードする
一方でこの集積回路の残部は非動作モードに（つまりそ
の非スキャン・フリップフロップをディスエイブルに）
する。このテストの最初にこの集積回路を“スキャン”
モードにするが、この間にそのスキャン・フリップフロ
ップにテスト・データをロードしそこにあった古いデー
タをいずれもシフトアウトする。その後、この集積回路
を短時間の間“アプライ”モードにし（スキャン・フリ
ップフロップも非スキャンフリップヅロップもすべてク
ロックし）それによりこの集積回路はそのスキャン・フ
リップフロップ連鎖にロードされるテスト・データなら
びに外部適用テスト・データに応答が可能となる。
選択してしまうと１個以上の連鎖を構成する。パーシャ
ルスキャン・テストを実施するためには、スキャン・フ
リップフロップの各連鎖にテスト・データをロードする
一方でこの集積回路の残部は非動作モードに（つまりそ
の非スキャン・フリップフロップをディスエイブルに）
する。このテストの最初にこの集積回路を“スキャン”
モードにするが、この間にそのスキャン・フリップフロ
ップにテスト・データをロードしそこにあった古いデー
タをいずれもシフトアウトする。その後、この集積回路
を短時間の間“アプライ”モードにし（スキャン・フリ
ップフロップも非スキャンフリップヅロップもすべてク
ロックし）それによりこの集積回路はそのスキャン・フ
リップフロップ連鎖にロードされるテスト・データなら
びに外部適用テスト・データに応答が可能となる。
【０００４】その結果このスキャン・フリップフロップ
にロードする新データの存在が可能となる。次にこの集
積回路をその“スキャン”モードを戻しそのスキャン・
フリップフロップ連鎖にあるデータを解析のためシフト
アウトしその一方で新テスト値をシフトインする。前記
のようなパーシャルスキャン・テストは通常３個の別個
の制御信号のＰＳ＿ＣＬＯＣＫ信号とＭＯＤＥ信号とＴ
ＥＳＴ＿ＥＮ信号によって制御する。このＰＳ＿ＣＬＯ
ＣＫ信号はクロック信号で、これがそのスキャン・モー
ド時とアプライモード時にそのスキャン・フリップフロ
ップをクロックしそのスキャン・フリップフロップをテ
スト・データでスキャンしまたこのようなテスト信号に
対する応答を取込むことができる。
にロードする新データの存在が可能となる。次にこの集
積回路をその“スキャン”モードを戻しそのスキャン・
フリップフロップ連鎖にあるデータを解析のためシフト
アウトしその一方で新テスト値をシフトインする。前記
のようなパーシャルスキャン・テストは通常３個の別個
の制御信号のＰＳ＿ＣＬＯＣＫ信号とＭＯＤＥ信号とＴ
ＥＳＴ＿ＥＮ信号によって制御する。このＰＳ＿ＣＬＯ
ＣＫ信号はクロック信号で、これがそのスキャン・モー
ド時とアプライモード時にそのスキャン・フリップフロ
ップをクロックしそのスキャン・フリップフロップをテ
スト・データでスキャンしまたこのようなテスト信号に
対する応答を取込むことができる。
【０００５】このＴＥＳＴ＿ＥＮ信号は、この集積回路
をそのパーシャルスキャン・テストによるテストを可能
にするようこの集積回路の動作状態を制御する信号であ
る。この点に関しては、このＴＥＳＴ＿ＥＮ信号はその
非同期プリセットと非スキャン・フリップフロップのク
リア入力をブロックしテスト時のその組合せ素子への動
作クロック信号の通行をブロックする信号である。さら
にまたこのＴＥＳＴ＿ＥＮ信号はそのスキャン・フリッ
プフロップへのシステム・クロック信号をディスエイブ
ルとする信号である。このＭＯＤＥ信号は下記のように
マルチプレクサの集まりの中の各マルチプレクサの制御
を行ってテスト・データをこの集積回路にシフトインし
またこの集積回路からシフトアウトするテスト・データ
・シフトを制御する信号である。
をそのパーシャルスキャン・テストによるテストを可能
にするようこの集積回路の動作状態を制御する信号であ
る。この点に関しては、このＴＥＳＴ＿ＥＮ信号はその
非同期プリセットと非スキャン・フリップフロップのク
リア入力をブロックしテスト時のその組合せ素子への動
作クロック信号の通行をブロックする信号である。さら
にまたこのＴＥＳＴ＿ＥＮ信号はそのスキャン・フリッ
プフロップへのシステム・クロック信号をディスエイブ
ルとする信号である。このＭＯＤＥ信号は下記のように
マルチプレクサの集まりの中の各マルチプレクサの制御
を行ってテスト・データをこの集積回路にシフトインし
またこの集積回路からシフトアウトするテスト・データ
・シフトを制御する信号である。
【０００６】それは、このスキャン・フリップフロップ
連鎖を通る信号の通行を制御するようこの各連鎖のスキ
ャン・フリップフロップの各個のアップストリームに配
置のマルチプレクサを制御して行う。さらにこのＭＯＤ
Ｅ信号はこの集積回路からの出力データを多重化するマ
ルチプレクサの集まりをも制御する信号である。パーシ
ャルスキャン・テストを実施しようとする集積回路に対
し前記のようにパーシャルスキャン制御信号のＰＳ＿Ｃ
ＬＯＣＫ信号とＴＥＳＴ＿ＥＮ信号とＭＯＤＥ信号の存
在が必要である。従来、外部テスト・システムがこれら
の制御信号を生成しそれらをこの集積回路に送ったが、
それはこのため専用に設けられたその集積回路への３個
の入力（ピン）の各個を介して送った。パーシャルスキ
ャン・テスト用構成に加えて、さらに集積回路をバウン
ダリスキャン・テストに対するよう構成可能である。
連鎖を通る信号の通行を制御するようこの各連鎖のスキ
ャン・フリップフロップの各個のアップストリームに配
置のマルチプレクサを制御して行う。さらにこのＭＯＤ
Ｅ信号はこの集積回路からの出力データを多重化するマ
ルチプレクサの集まりをも制御する信号である。パーシ
ャルスキャン・テストを実施しようとする集積回路に対
し前記のようにパーシャルスキャン制御信号のＰＳ＿Ｃ
ＬＯＣＫ信号とＴＥＳＴ＿ＥＮ信号とＭＯＤＥ信号の存
在が必要である。従来、外部テスト・システムがこれら
の制御信号を生成しそれらをこの集積回路に送ったが、
それはこのため専用に設けられたその集積回路への３個
の入力（ピン）の各個を介して送った。パーシャルスキ
ャン・テスト用構成に加えて、さらに集積回路をバウン
ダリスキャン・テストに対するよう構成可能である。
【０００７】バウンダリスキャンに応ずるためには集積
回路は下記の入出力のあるテスト・アクセス・ポート
（ＴＡＰ）を有する必要がある。それは、テスト・デー
タ入力（ＴＤＩ）、テスト・クロック（ＴＣＫ）入力、
テスト・モード選択（ＴＭＳ）入力およびテスト・デー
タ出力（ＴＤＯ）のあるＴＡＰである。さらにオプショ
ンであるが、このＴＡＰにはまたテスト・リセット（Ｔ
ＲＳＴ）入力もある。従って、バウンダリスキャン適合
に応ずるには少なくとも４個の専用ピンが必要である。
パーシャルスキャン・テストとバウンダリスキャン・テ
ストの両者の実施を容易にするためには、テスト用に少
なくとも７個の専用ピン、つまりバウンダリスキャン・
テストに４個とパーシャルスキャン・テストに３個の専
用ピンをこの集積回路は持つ必要がある。以上のことか
ら次の要望がある。
回路は下記の入出力のあるテスト・アクセス・ポート
（ＴＡＰ）を有する必要がある。それは、テスト・デー
タ入力（ＴＤＩ）、テスト・クロック（ＴＣＫ）入力、
テスト・モード選択（ＴＭＳ）入力およびテスト・デー
タ出力（ＴＤＯ）のあるＴＡＰである。さらにオプショ
ンであるが、このＴＡＰにはまたテスト・リセット（Ｔ
ＲＳＴ）入力もある。従って、バウンダリスキャン適合
に応ずるには少なくとも４個の専用ピンが必要である。
パーシャルスキャン・テストとバウンダリスキャン・テ
ストの両者の実施を容易にするためには、テスト用に少
なくとも７個の専用ピン、つまりバウンダリスキャン・
テストに４個とパーシャルスキャン・テストに３個の専
用ピンをこの集積回路は持つ必要がある。以上のことか
ら次の要望がある。
【０００８】
【発明が解決しようとする課題】このテストのため少な
くとも７個の専用ピンを集積回路に必要とする要望は通
常の（つまり非テストの）動作に対する利用可能なピン
の数を少なくしてしまう。そこでこのテストのため必要
なピンの数を少なくしつつ集積回路のバウンダリスキャ
ン・テストとパーシャリスキャン・テストを実施できる
方法が所望されている。
くとも７個の専用ピンを集積回路に必要とする要望は通
常の（つまり非テストの）動作に対する利用可能なピン
の数を少なくしてしまう。そこでこのテストのため必要
なピンの数を少なくしつつ集積回路のバウンダリスキャ
ン・テストとパーシャリスキャン・テストを実施できる
方法が所望されている。
【０００９】
【課題を解決するための手段】本発明は以下に説明する
バウンダリスキャン・アーキテクチャ含有集積回路のパ
ーシャルスキャン・テスト方法を提供して前記課題を解
決しこの分野の技術的進歩を遂げる。本発明のバウンダ
リスキャン・アーキテクチャ含有集積回路にはコア論理
があり、これにはスキャン・フリップフロップと非スキ
ャン・フリップフロップと組合せ論理ネットワークがあ
る。本発明の方法はテスト・アクセス・ポート（ＴＡ
Ｐ）を経てパーシャルスキャン・テスト命令をロードし
て行われるが、このＴＡＰはこの集積回路のバウンダリ
スキャン・アーキテクチャの一部を構成する。このＴＡ
Ｐを経てロードされたパーシャルスキャン・テスト命令
はＴＡＰコントローラが受信するが、このＴＡＰコント
ローラもまたこの集積回路のバウンダリスキャン・アー
キテクチャの一部を構成する。
バウンダリスキャン・アーキテクチャ含有集積回路のパ
ーシャルスキャン・テスト方法を提供して前記課題を解
決しこの分野の技術的進歩を遂げる。本発明のバウンダ
リスキャン・アーキテクチャ含有集積回路にはコア論理
があり、これにはスキャン・フリップフロップと非スキ
ャン・フリップフロップと組合せ論理ネットワークがあ
る。本発明の方法はテスト・アクセス・ポート（ＴＡ
Ｐ）を経てパーシャルスキャン・テスト命令をロードし
て行われるが、このＴＡＰはこの集積回路のバウンダリ
スキャン・アーキテクチャの一部を構成する。このＴＡ
Ｐを経てロードされたパーシャルスキャン・テスト命令
はＴＡＰコントローラが受信するが、このＴＡＰコント
ローラもまたこの集積回路のバウンダリスキャン・アー
キテクチャの一部を構成する。
【００１０】このＴＡＰコントローラはそのパーシャル
スキャン・テスト命令を実行し、これはそのパーシャル
スキャン・テスト命令によりさらにそのＴＣＫ入力とＴ
ＤＩ入力で受信した信号によりオンチップのパーシャル
スキャン・コントローラに制御信号を送り、これはその
スキャン・フリップフロップにＰＳ＿ＣＬＯＣＫ信号を
送って各スキャン・フリップフロップをクロックし、こ
うしてそれぞれテスト・データをロードすることができ
る。さらにまたこのパーシャルスキャン・コントローラ
は、そのパーシャルスキャン・テスト命令の実行の際に
このＴＡＰコントローラが生成した信号に応答してその
ＴＥＳＴ＿ＥＮ信号とＭＯＤＥ信号を生成する。このＴ
ＥＳＴ＿ＥＮ信号はこの集積回路の動作状態を制御して
この集積回路をそのパーシャルスキャン・テストによる
テスト可能にする信号である。
スキャン・テスト命令を実行し、これはそのパーシャル
スキャン・テスト命令によりさらにそのＴＣＫ入力とＴ
ＤＩ入力で受信した信号によりオンチップのパーシャル
スキャン・コントローラに制御信号を送り、これはその
スキャン・フリップフロップにＰＳ＿ＣＬＯＣＫ信号を
送って各スキャン・フリップフロップをクロックし、こ
うしてそれぞれテスト・データをロードすることができ
る。さらにまたこのパーシャルスキャン・コントローラ
は、そのパーシャルスキャン・テスト命令の実行の際に
このＴＡＰコントローラが生成した信号に応答してその
ＴＥＳＴ＿ＥＮ信号とＭＯＤＥ信号を生成する。このＴ
ＥＳＴ＿ＥＮ信号はこの集積回路の動作状態を制御して
この集積回路をそのパーシャルスキャン・テストによる
テスト可能にする信号である。
【００１１】このＭＯＤＥ信号はそのデバイスにテスト
・データをシフトインしたりそのデバイスからテスト・
データをシフトアウトしたりするテスト・データ・シフ
トとこのスキャン・フリップフロップ間のデータ移動を
制御する信号である。このスキャン・フリップフロップ
にロードしてしまうと、このパーシャルスキャン・コン
トローラはそのＴＡＰコントローラからの信号に応答し
てこの集積回路に次のことをさせる。それは、この集積
回路に短時間の間アプライ・モードを入れこのスキャン
・フリップフロップにロードしたテスト情報に応答す
る。その後、このパーシャルスキャン・コントローラは
そのスキャン・フリップフロップにこの集積回路からそ
のスキャン・フリップフロップにある情報をシフトさせ
リファレンス・データと比較するが、このリファレンス
・データは無障害の場合この集積回路の動作を表すもの
である。
・データをシフトインしたりそのデバイスからテスト・
データをシフトアウトしたりするテスト・データ・シフ
トとこのスキャン・フリップフロップ間のデータ移動を
制御する信号である。このスキャン・フリップフロップ
にロードしてしまうと、このパーシャルスキャン・コン
トローラはそのＴＡＰコントローラからの信号に応答し
てこの集積回路に次のことをさせる。それは、この集積
回路に短時間の間アプライ・モードを入れこのスキャン
・フリップフロップにロードしたテスト情報に応答す
る。その後、このパーシャルスキャン・コントローラは
そのスキャン・フリップフロップにこの集積回路からそ
のスキャン・フリップフロップにある情報をシフトさせ
リファレンス・データと比較するが、このリファレンス
・データは無障害の場合この集積回路の動作を表すもの
である。
【００１２】本発明の利点として、パーシャルスキャン
・テストの実施がそのバウンダリスキャン・ポートの信
号を介してでき、そのため外部パーシャルスキャン制御
信号を必要としないことである。従って、バウンダリス
キャン・テストとパーシャルスキャン・テストの両者を
制御するという観点からこのＴＤＩとＴＣＫの入力にお
ける信号は“二重の機能”を行うものである。このＴＣ
ＫとＴＤＩの入力信号が二重の機能を実行できる能力
は、そのＴＭＳ信号を介してこのＴＡＰコントローラの
状態を凍結できる能力から生ずる。
・テストの実施がそのバウンダリスキャン・ポートの信
号を介してでき、そのため外部パーシャルスキャン制御
信号を必要としないことである。従って、バウンダリス
キャン・テストとパーシャルスキャン・テストの両者を
制御するという観点からこのＴＤＩとＴＣＫの入力にお
ける信号は“二重の機能”を行うものである。このＴＣ
ＫとＴＤＩの入力信号が二重の機能を実行できる能力
は、そのＴＭＳ信号を介してこのＴＡＰコントローラの
状態を凍結できる能力から生ずる。
【００１３】
【実施例】図１は、本発明のパーシャルスキャン・テス
トの実施できる組込み機能を有する集積回路１０を示
す。この集積回路１０にはコア論理部１２があるが、こ
れはこの集積回路１０のデザインに応じて（例えば、信
号処理、データ蓄積、論理解析などの）１以上の機能を
行う。この集積回路１０のコア論理部１２には、組合せ
論理素子（ＡＮＤ、ＮＡＮＤ、ＮＯＴ、ＮＯＲおよび／
またはＯＲのゲート（ここでは図示せず））ネットワー
ク１４があり、さらに複数の順序論理素子（フリップフ
ロップ）がありさらにまた複数の“スキャン”フリップ
フロップ１７があってこれがパーシャルスキャン・テス
トを実施する。この組合せ論理ネットワーク１４の構造
ならびにこれがその順序論理フリップフロップ１６およ
びスキャン・フリップフロップ１７に結合する結合方法
は、この集積回路１０が行う機能に応じ異なる。
トの実施できる組込み機能を有する集積回路１０を示
す。この集積回路１０にはコア論理部１２があるが、こ
れはこの集積回路１０のデザインに応じて（例えば、信
号処理、データ蓄積、論理解析などの）１以上の機能を
行う。この集積回路１０のコア論理部１２には、組合せ
論理素子（ＡＮＤ、ＮＡＮＤ、ＮＯＴ、ＮＯＲおよび／
またはＯＲのゲート（ここでは図示せず））ネットワー
ク１４があり、さらに複数の順序論理素子（フリップフ
ロップ）がありさらにまた複数の“スキャン”フリップ
フロップ１７があってこれがパーシャルスキャン・テス
トを実施する。この組合せ論理ネットワーク１４の構造
ならびにこれがその順序論理フリップフロップ１６およ
びスキャン・フリップフロップ１７に結合する結合方法
は、この集積回路１０が行う機能に応じ異なる。
【００１４】このコア論理部１２に加えて、この集積回
路１０にはまたバウンダリスキャン・アーキテクチャ１
８があってこれはそのコア論理部１２を取囲んでこの集
積回路１０をそのＩＥＥＥ１１４９．１規格に適合させ
る。このバウンダリスキャン・アーキテクチャ１８には
複数のバウンダリスキャン・セル２０（単一ビット・レ
ジスタ）があってこれは単一連鎖に直列に結合してい
る。この連鎖における各バウンダリスキャン・セル２０
は、この集積回路１０のコア論理部１２の入出力コネク
ション２１に結合する。このバウンダリスキャン・セル
２０はテスト・アクセス・ポート（ＴＡＰ）コントロー
ラ２２により制御され、またこのＴＡＰコントローラ２
２にはＴＡＰ２４がある。このＴＡＰ２４には、テスト
・データ入力（ＴＤＩ）、テスト・モード選択（ＴＭ
Ｓ）入力、テスト・クロック（ＴＣＫ）入力があり、さ
らにオプションであるがテスト・リセット（ＴＲＳＴ）
入力がある。
路１０にはまたバウンダリスキャン・アーキテクチャ１
８があってこれはそのコア論理部１２を取囲んでこの集
積回路１０をそのＩＥＥＥ１１４９．１規格に適合させ
る。このバウンダリスキャン・アーキテクチャ１８には
複数のバウンダリスキャン・セル２０（単一ビット・レ
ジスタ）があってこれは単一連鎖に直列に結合してい
る。この連鎖における各バウンダリスキャン・セル２０
は、この集積回路１０のコア論理部１２の入出力コネク
ション２１に結合する。このバウンダリスキャン・セル
２０はテスト・アクセス・ポート（ＴＡＰ）コントロー
ラ２２により制御され、またこのＴＡＰコントローラ２
２にはＴＡＰ２４がある。このＴＡＰ２４には、テスト
・データ入力（ＴＤＩ）、テスト・モード選択（ＴＭ
Ｓ）入力、テスト・クロック（ＴＣＫ）入力があり、さ
らにオプションであるがテスト・リセット（ＴＲＳＴ）
入力がある。
【００１５】さらにまたこのＴＡＰ２４にはテスト・デ
ータ出力（ＴＤＯ）がある。以下に詳しく説明するが、
このＴＡＰ２４のＴＭＳ入力によりこのＴＡＰコントロ
ーラ２２の状態を制御するＴＭＳ信号をこのＴＡＰコン
トローラ２２が受信できる。このＴＣＫ入力によりその
ＴＡＰコントローラ２２に対するクロック信号の役目を
するＴＣＫ信号をこのＴＡＰコントローラ２２が受信で
きる。このＴＡＰコントローラ２２を経てテスト・デー
タとテスト命令のストリームをシフトするようこのＴＡ
Ｐ２４のＴＤＩがその入力の役目をしＴＤＯがその出力
の役目をそれぞれする。さらに図２に適宜図示するよう
に、このＴＡＰコントローラ２２には２ステージ・レジ
スタ２６があり、これは命令レジスタと呼ばれるがこの
ＴＡＰ２４のＴＤＩとＴＤＯを介してこのＴＡＰコント
ローラ２２を経てシフトされた命令を保持する役目をす
る。
ータ出力（ＴＤＯ）がある。以下に詳しく説明するが、
このＴＡＰ２４のＴＭＳ入力によりこのＴＡＰコントロ
ーラ２２の状態を制御するＴＭＳ信号をこのＴＡＰコン
トローラ２２が受信できる。このＴＣＫ入力によりその
ＴＡＰコントローラ２２に対するクロック信号の役目を
するＴＣＫ信号をこのＴＡＰコントローラ２２が受信で
きる。このＴＡＰコントローラ２２を経てテスト・デー
タとテスト命令のストリームをシフトするようこのＴＡ
Ｐ２４のＴＤＩがその入力の役目をしＴＤＯがその出力
の役目をそれぞれする。さらに図２に適宜図示するよう
に、このＴＡＰコントローラ２２には２ステージ・レジ
スタ２６があり、これは命令レジスタと呼ばれるがこの
ＴＡＰ２４のＴＤＩとＴＤＯを介してこのＴＡＰコント
ローラ２２を経てシフトされた命令を保持する役目をす
る。
【００１６】この命令レジスタ２６にはデコーダがあっ
てこれがこの命令レジスタ２６の命令を解読する。この
命令レジスタ２６に加えてこのＴＡＰコントローラ２２
には少なくとも１個のテスト・データ・レジスタ２８が
ある（この１個のテスト・データ・レジスタがそのバウ
ンダリスキャン・レジスタの役目をする）。このテスト
・データ・レジスタ２８は２ステージの種類のレジスタ
とすることもできこれがこのＴＡＰ２４のＴＤＩとＴＤ
Ｏを介してこのレジスタを経てシフトされたデータを保
持する役目をする。これらレジスタ２６、２８が生成し
たスキャン・データ出力信号はマルチプレクサ２９によ
り多重化されその出力はこのＴＡＰ２４のＴＤＯに結合
する。さらにまたこのＴＡＰコントローラ２２にはＴＡ
Ｐ有限状態機械（ＦＳＭ）３０がありこれは（図示しな
いが）フリップフロップと組合せ論理素子のネットワー
クの形である。
てこれがこの命令レジスタ２６の命令を解読する。この
命令レジスタ２６に加えてこのＴＡＰコントローラ２２
には少なくとも１個のテスト・データ・レジスタ２８が
ある（この１個のテスト・データ・レジスタがそのバウ
ンダリスキャン・レジスタの役目をする）。このテスト
・データ・レジスタ２８は２ステージの種類のレジスタ
とすることもできこれがこのＴＡＰ２４のＴＤＩとＴＤ
Ｏを介してこのレジスタを経てシフトされたデータを保
持する役目をする。これらレジスタ２６、２８が生成し
たスキャン・データ出力信号はマルチプレクサ２９によ
り多重化されその出力はこのＴＡＰ２４のＴＤＯに結合
する。さらにまたこのＴＡＰコントローラ２２にはＴＡ
Ｐ有限状態機械（ＦＳＭ）３０がありこれは（図示しな
いが）フリップフロップと組合せ論理素子のネットワー
クの形である。
【００１７】以下の図３について詳述するがこのＴＡＰ
ＦＳＭ３０はそのＴＭＳ信号やＴＣＫ信号のような信
号に後述のごとく応答し各種状態に入るようそのＴＭＳ
信号とＴＣＫ信号に対応する。このＴＡＰ ＦＳＭ３０
の動作をよく理解するためここで図３に示すそのＴＡＰ
ＦＳＭ状態遷移図を参照する必要がある。この集積回
路１０の通常動作時には図２のＴＡＰ ＦＳＭ３０はデ
ィスエイブルでテスト−論理−リセット状態のままであ
って図１の集積回路１０のコア論理部１２は図１のその
１個以上の入出力コネクション２１で受信した入力情報
に通常対応できる。このＴＡＰ ＦＭＳ３０はそのテス
ト−論理−リセット状態に入りその一方でこのＴＭＳ信
号はそのＴＣＫ信号の少くとも５個の立上がりエッジに
対しハイに保持される。
ＦＳＭ３０はそのＴＭＳ信号やＴＣＫ信号のような信
号に後述のごとく応答し各種状態に入るようそのＴＭＳ
信号とＴＣＫ信号に対応する。このＴＡＰ ＦＳＭ３０
の動作をよく理解するためここで図３に示すそのＴＡＰ
ＦＳＭ状態遷移図を参照する必要がある。この集積回
路１０の通常動作時には図２のＴＡＰ ＦＳＭ３０はデ
ィスエイブルでテスト−論理−リセット状態のままであ
って図１の集積回路１０のコア論理部１２は図１のその
１個以上の入出力コネクション２１で受信した入力情報
に通常対応できる。このＴＡＰ ＦＭＳ３０はそのテス
ト−論理−リセット状態に入りその一方でこのＴＭＳ信
号はそのＴＣＫ信号の少くとも５個の立上がりエッジに
対しハイに保持される。
【００１８】さらにこのＴＡＰコントローラ２２はまた
このＴＡＰにはＴＲＳＴ入力があるという条件で図１の
ＴＡＰ２４のＴＲＳＴ入力に論理で“ロウ”レベル信号
が適用されるとそのテスト−論理−リセット状態に入
る。このテスト−論理−リセット状態から、このＴＡＰ
ＦＳＭ３０はそのＴＭＳ信号をローに保持し立上がり
エッジをそのＴＣＫ入力に適用するとラン−テスト／ア
イドル状態に入る。このラン−テスト／アイドル状態と
は、スキャン動作（この動作時にその命令レジスタ２６
かまたはそのテスト・データ・レジスタ２８の中の１個
のレジスタかのいずれかを経てデータをシフトする）間
に生ずるＴＡＰ ＦＳＭ３０の状態である。このラン−
テスト／アイドル状態において、図２の命令レジスタ２
６にパーシャルスキャン命令（ＰＳＣＡＮ）があるとパ
ーシャルスキャン・テスト・アクティビティが生ずる。
このＴＡＰにはＴＲＳＴ入力があるという条件で図１の
ＴＡＰ２４のＴＲＳＴ入力に論理で“ロウ”レベル信号
が適用されるとそのテスト−論理−リセット状態に入
る。このテスト−論理−リセット状態から、このＴＡＰ
ＦＳＭ３０はそのＴＭＳ信号をローに保持し立上がり
エッジをそのＴＣＫ入力に適用するとラン−テスト／ア
イドル状態に入る。このラン−テスト／アイドル状態と
は、スキャン動作（この動作時にその命令レジスタ２６
かまたはそのテスト・データ・レジスタ２８の中の１個
のレジスタかのいずれかを経てデータをシフトする）間
に生ずるＴＡＰ ＦＳＭ３０の状態である。このラン−
テスト／アイドル状態において、図２の命令レジスタ２
６にパーシャルスキャン命令（ＰＳＣＡＮ）があるとパ
ーシャルスキャン・テスト・アクティビティが生ずる。
【００１９】このラン−テスト／アイドル・モードで機
能を実行させない命令の場合には現命令により選択され
たテスト・データ・レジスタ２８はその時の現状態のま
まで変わらない。このＴＡＰ ＦＳＭ３０は、そのＴＭ
Ｓ信号をハイに保持し立上がりエッジをそのＴＣＫ入力
に適用すると、そのラン−テスト／アイドル状態から選
択−ＤＲ−スキャン状態に遷移する。この選択−ＤＲ−
スキャン状態は図２のテスト・データ・レジスタ２８が
その現状態のままであるテンポラリ状態である。この選
択−ＤＲ−スキャン状態からそのＴＭＳ信号をハイに保
持し立上がりエッジをそのＴＣＫ入力に適用するとこの
ＴＡＰ ＦＳＭ３０は選択−ＩＲ−スキャン状態に入
る。このＴＭＳ信号をローに保持し立上がりエッジをそ
のＴＣＫ入力に適用するとこのＴＡＰ ＦＳＭ３０は後
述する取込み−ＩＲ状態に入る。
能を実行させない命令の場合には現命令により選択され
たテスト・データ・レジスタ２８はその時の現状態のま
まで変わらない。このＴＡＰ ＦＳＭ３０は、そのＴＭ
Ｓ信号をハイに保持し立上がりエッジをそのＴＣＫ入力
に適用すると、そのラン−テスト／アイドル状態から選
択−ＤＲ−スキャン状態に遷移する。この選択−ＤＲ−
スキャン状態は図２のテスト・データ・レジスタ２８が
その現状態のままであるテンポラリ状態である。この選
択−ＤＲ−スキャン状態からそのＴＭＳ信号をハイに保
持し立上がりエッジをそのＴＣＫ入力に適用するとこの
ＴＡＰ ＦＳＭ３０は選択−ＩＲ−スキャン状態に入
る。このＴＭＳ信号をローに保持し立上がりエッジをそ
のＴＣＫ入力に適用するとこのＴＡＰ ＦＳＭ３０は後
述する取込み−ＩＲ状態に入る。
【００２０】この選択−ＩＲ−スキャン状態は、その選
択−ＤＲ−スキャン状態と同様に、現命令で選択された
図２のテスト・データ・レジスタ２８が現状態のまま続
くような図２のＴＡＰ ＦＳＭ３０のテンポラリ状態で
ある。この選択−ＩＲ−スキャン状態からその取込み−
ＩＲ状態にこのＴＡＰ ＦＳＭ３０は入り図２の命令レ
ジスタ２６に対しスキャン・シーケンスを開始する。こ
の取込み−ＩＲ状態時には、この命令レジスタ２６の第
１すなわちシフト・ステージはそのＴＣＫ信号の立上り
エッジの際に一定値のパターンを受信する。この現命令
により選択された図２のテスト・データ・レジスタ２８
はその先の状態を保持する。もしそのＴＭＳ信号がハイ
でそのＴＣＫ入力に立上りエッジがあると、このＴＡＰ
ＦＳＭ３０は、今述べた取込み−ＩＲ状態に入らない
で先に述べたテスト−論理−リセット状態にこの選択−
ＩＲ−スキャン状態から戻るよう進む。
択−ＤＲ−スキャン状態と同様に、現命令で選択された
図２のテスト・データ・レジスタ２８が現状態のまま続
くような図２のＴＡＰ ＦＳＭ３０のテンポラリ状態で
ある。この選択−ＩＲ−スキャン状態からその取込み−
ＩＲ状態にこのＴＡＰ ＦＳＭ３０は入り図２の命令レ
ジスタ２６に対しスキャン・シーケンスを開始する。こ
の取込み−ＩＲ状態時には、この命令レジスタ２６の第
１すなわちシフト・ステージはそのＴＣＫ信号の立上り
エッジの際に一定値のパターンを受信する。この現命令
により選択された図２のテスト・データ・レジスタ２８
はその先の状態を保持する。もしそのＴＭＳ信号がハイ
でそのＴＣＫ入力に立上りエッジがあると、このＴＡＰ
ＦＳＭ３０は、今述べた取込み−ＩＲ状態に入らない
で先に述べたテスト−論理−リセット状態にこの選択−
ＩＲ−スキャン状態から戻るよう進む。
【００２１】このＴＡＰ ＦＳＭ３０がその取込み−Ｉ
Ｒ状態にあり、そのＴＭＳ信号を“ロー”に保持し、そ
のＴＣＫ入力に立上りエッジを適用すると、このＴＡＰ
ＦＳＭ３０はシフト−ＩＲ状態に入る。このシフト−
ＩＲ状態においては図２の命令レジスタ２６の第１ステ
ージは、そのＴＣＫ入力に立上りエッジの適用の際にこ
のＴＡＰ２４のＴＤＩとＴＤＯ間に一度に１ビットで命
令をシフトするよう動作する。この現命令により選択さ
れたテスト・データ・レジスタ２８は変らないままであ
る。このシフト−ＩＲ状態からそのＴＭＳ信号をハイに
保持するとこのＴＡＰ ＦＳＭ３０はエグジット１−Ｉ
Ｒに入るが、このエグジット１−ＩＲ状態はテンポラリ
状態である。反対にこのＴＭＳ信号がローのままである
と、このＴＡＰ ＦＳＭ３０はそのシフト−ＩＲ状態の
ままである。
Ｒ状態にあり、そのＴＭＳ信号を“ロー”に保持し、そ
のＴＣＫ入力に立上りエッジを適用すると、このＴＡＰ
ＦＳＭ３０はシフト−ＩＲ状態に入る。このシフト−
ＩＲ状態においては図２の命令レジスタ２６の第１ステ
ージは、そのＴＣＫ入力に立上りエッジの適用の際にこ
のＴＡＰ２４のＴＤＩとＴＤＯ間に一度に１ビットで命
令をシフトするよう動作する。この現命令により選択さ
れたテスト・データ・レジスタ２８は変らないままであ
る。このシフト−ＩＲ状態からそのＴＭＳ信号をハイに
保持するとこのＴＡＰ ＦＳＭ３０はエグジット１−Ｉ
Ｒに入るが、このエグジット１−ＩＲ状態はテンポラリ
状態である。反対にこのＴＭＳ信号がローのままである
と、このＴＡＰ ＦＳＭ３０はそのシフト−ＩＲ状態の
ままである。
【００２２】もしこのＴＭＳ信号をハイに保持し、その
ＴＣＫ入力に立上りエッジを適用し、その一方でこのＴ
ＡＰ ＦＳＭ３０がそのエグジット１−ＩＲ状態にある
とすると、このスキャン・モード（すなわち図２の命令
レジスタ２６からのビット・シフト）は終了し、このＴ
ＡＰ ＦＳＭ３０は更新−ＩＲ状態に入る。この更新−
ＩＲ状態時にはこの命令レジスタ２６の第１すなわちシ
フト・ステージにシフトされた命令をそのＴＣＫ信号の
低下エッジの際にこのレジスタの第２（更新）ステージ
にラッチする。ラッチされる際にこの新命令が現命令と
なる。このＴＡＰ ＦＳＭ３０がその更新−ＩＲ状態に
あって、そのＴＭＳ信号をハイに保持し、そのＴＣＫ入
力に立上りエッジを適用すると、このＴＡＰ ＦＳＭ３
０はその選択−ＤＲ−スキャン状態に入る。
ＴＣＫ入力に立上りエッジを適用し、その一方でこのＴ
ＡＰ ＦＳＭ３０がそのエグジット１−ＩＲ状態にある
とすると、このスキャン・モード（すなわち図２の命令
レジスタ２６からのビット・シフト）は終了し、このＴ
ＡＰ ＦＳＭ３０は更新−ＩＲ状態に入る。この更新−
ＩＲ状態時にはこの命令レジスタ２６の第１すなわちシ
フト・ステージにシフトされた命令をそのＴＣＫ信号の
低下エッジの際にこのレジスタの第２（更新）ステージ
にラッチする。ラッチされる際にこの新命令が現命令と
なる。このＴＡＰ ＦＳＭ３０がその更新−ＩＲ状態に
あって、そのＴＭＳ信号をハイに保持し、そのＴＣＫ入
力に立上りエッジを適用すると、このＴＡＰ ＦＳＭ３
０はその選択−ＤＲ−スキャン状態に入る。
【００２３】反対に、このＴＭＳ信号をローに保持する
と、このＴＡＰ ＦＳＭ３０は前述のラン−テスト／ア
イドル状態に入る。このＴＭＳ信号をローに保持し、そ
のＴＣＫ入力に立上りエッジを適用すると、そのエグジ
ット１−ＩＲ状態からこのＴＡＰ ＦＳＭ３０はその休
止−ＩＲ状態に入る。この休止−ＩＲ状態においてはこ
のＴＡＰ ＦＳＭ３０は図２の命令レジスタ２６を通り
命令シフトを一時的に停止する。またこの現命令により
選択された図２のテスト・データ・レジスタ２８はその
現状態のままで変らない。この休止−ＩＲ状態からその
ＴＭＳ信号をハイとしそのＴＣＫ入力に立上りエッジを
適用するとこのＴＡＰ ＦＳＭ３０はエグジット２−Ｉ
Ｒ状態に入る。このエグジット２−ＩＲ状態は、そのエ
グジット１−ＩＲ状態のようにテンポラリ・コントロー
ラ状態で、この状態時にはその現命令により選択された
テスト・データ・レジスタ２８は状態を変えない。
と、このＴＡＰ ＦＳＭ３０は前述のラン−テスト／ア
イドル状態に入る。このＴＭＳ信号をローに保持し、そ
のＴＣＫ入力に立上りエッジを適用すると、そのエグジ
ット１−ＩＲ状態からこのＴＡＰ ＦＳＭ３０はその休
止−ＩＲ状態に入る。この休止−ＩＲ状態においてはこ
のＴＡＰ ＦＳＭ３０は図２の命令レジスタ２６を通り
命令シフトを一時的に停止する。またこの現命令により
選択された図２のテスト・データ・レジスタ２８はその
現状態のままで変らない。この休止−ＩＲ状態からその
ＴＭＳ信号をハイとしそのＴＣＫ入力に立上りエッジを
適用するとこのＴＡＰ ＦＳＭ３０はエグジット２−Ｉ
Ｒ状態に入る。このエグジット２−ＩＲ状態は、そのエ
グジット１−ＩＲ状態のようにテンポラリ・コントロー
ラ状態で、この状態時にはその現命令により選択された
テスト・データ・レジスタ２８は状態を変えない。
【００２４】このエグジット２−ＩＲ状態から、そのＴ
ＭＳ信号をローに保持しそのＴＣＫ入力に立上りエッジ
を適用するとこのＴＡＰ ＦＳＭ３０は前述のシフト−
ＩＲ状態に戻る。前述のようにこのＴＡＰ ＦＳＭ３０
は、そのＴＭＳ信号をローに保持しそのＴＣＫ入力に立
上りエッジを適用するとその選択−ＤＲ−スキャン状態
からその取込み−ＤＲ状態に入る。このＴＡＰ ＦＳＭ
３０はその取込み−ＤＲ状態にあるがその間その命令レ
ジスタ２６でこの現命令により選択されたテスト・デー
タ・レジスタ２８にデータを並列ロードすることができ
る。テスト・データ・レジスタ２８を選択しないかまた
はその選択テスト・データ・レジスタが並列入力を有し
ない場合には各テスト・データ・レジスタはその先の状
態を保持する。
ＭＳ信号をローに保持しそのＴＣＫ入力に立上りエッジ
を適用するとこのＴＡＰ ＦＳＭ３０は前述のシフト−
ＩＲ状態に戻る。前述のようにこのＴＡＰ ＦＳＭ３０
は、そのＴＭＳ信号をローに保持しそのＴＣＫ入力に立
上りエッジを適用するとその選択−ＤＲ−スキャン状態
からその取込み−ＤＲ状態に入る。このＴＡＰ ＦＳＭ
３０はその取込み−ＤＲ状態にあるがその間その命令レ
ジスタ２６でこの現命令により選択されたテスト・デー
タ・レジスタ２８にデータを並列ロードすることができ
る。テスト・データ・レジスタ２８を選択しないかまた
はその選択テスト・データ・レジスタが並列入力を有し
ない場合には各テスト・データ・レジスタはその先の状
態を保持する。
【００２５】この取込み−ＤＲ状態からこのＴＡＰ Ｆ
ＳＭ３０は、そのＴＭＳ信号をハイにしそのＴＣＫ入力
に立上りエッジを適用するとエグジット１−ＤＲ状態に
入り、そのＴＭＳ信号をローにしそのＴＣＫ入力に立上
りエッジを適用するとシフト−ＤＲ状態に入る。このシ
フト−ＤＲ状態において、図２の選択テスト・データ・
レジスタ２８はそのＴＡＰ２４のＴＤＩとＴＤＯ間の直
列パスに配置しそのＴＣＫ信号の各立上りエッジの際に
一度に１ビットでデータをシフトする役目をする。この
シフト−ＤＲ状態からこのＴＡＰ ＦＳＭ３０は、その
ＴＭＳ信号をハイに保持しそのＴＣＫ入力に立上りエッ
ジを適用するとエグジット１−ＤＲ状態に入り、そのＴ
ＭＳ信号をローに保持しそのＴＣＫ入力に立上りエッジ
を適用するとそのシフト−ＤＲ状態のままで変らない。
ＳＭ３０は、そのＴＭＳ信号をハイにしそのＴＣＫ入力
に立上りエッジを適用するとエグジット１−ＤＲ状態に
入り、そのＴＭＳ信号をローにしそのＴＣＫ入力に立上
りエッジを適用するとシフト−ＤＲ状態に入る。このシ
フト−ＤＲ状態において、図２の選択テスト・データ・
レジスタ２８はそのＴＡＰ２４のＴＤＩとＴＤＯ間の直
列パスに配置しそのＴＣＫ信号の各立上りエッジの際に
一度に１ビットでデータをシフトする役目をする。この
シフト−ＤＲ状態からこのＴＡＰ ＦＳＭ３０は、その
ＴＭＳ信号をハイに保持しそのＴＣＫ入力に立上りエッ
ジを適用するとエグジット１−ＤＲ状態に入り、そのＴ
ＭＳ信号をローに保持しそのＴＣＫ入力に立上りエッジ
を適用するとそのシフト−ＤＲ状態のままで変らない。
【００２６】このエグジット１−ＤＲ状態はテンポラリ
・コントローラ状態であり、この状態時には各テスト・
データ・レジスタ２８はその現状態を保持する。このエ
グジット１−ＤＲ状態からこのＴＡＰ ＦＳＭ３０は、
そのＴＭＳ信号をハイに保持しそのＴＣＫ入力に立上り
エッジを適用すると更新−ＤＲ状態に入り、そのＴＭＳ
信号をローに保持しそのＴＣＫ入力に立上りエッジを適
用すると休止−ＤＲ状態に入る。このＴＡＰ ＦＳＭ３
０はその休止−ＤＲ状態にあるがその間このＴＡＰ２４
のＴＤＩとＴＤＯ間の直列パス伝いの選択テスト・デー
タ・レジスタ２８のデータ・シフトを停止する。そのＴ
ＭＳ信号をローに保持しながらこのＴＡＰ ＦＳＭ３０
はその休止−ＤＲ状態のままで変らない。このＴＭＳ信
号がハイになってしまいそのＴＣＫ入力に立上りエッジ
を適用すると、このＴＡＰ ＦＳＭ３０はエグジット２
−ＤＲ状態に入るが、この状態はそのエグジット２−Ｉ
Ｒ状態と同様にテンポラリである。
・コントローラ状態であり、この状態時には各テスト・
データ・レジスタ２８はその現状態を保持する。このエ
グジット１−ＤＲ状態からこのＴＡＰ ＦＳＭ３０は、
そのＴＭＳ信号をハイに保持しそのＴＣＫ入力に立上り
エッジを適用すると更新−ＤＲ状態に入り、そのＴＭＳ
信号をローに保持しそのＴＣＫ入力に立上りエッジを適
用すると休止−ＤＲ状態に入る。このＴＡＰ ＦＳＭ３
０はその休止−ＤＲ状態にあるがその間このＴＡＰ２４
のＴＤＩとＴＤＯ間の直列パス伝いの選択テスト・デー
タ・レジスタ２８のデータ・シフトを停止する。そのＴ
ＭＳ信号をローに保持しながらこのＴＡＰ ＦＳＭ３０
はその休止−ＤＲ状態のままで変らない。このＴＭＳ信
号がハイになってしまいそのＴＣＫ入力に立上りエッジ
を適用すると、このＴＡＰ ＦＳＭ３０はエグジット２
−ＤＲ状態に入るが、この状態はそのエグジット２−Ｉ
Ｒ状態と同様にテンポラリである。
【００２７】このエグジット２−ＤＲ状態からこのＴＡ
Ｐ ＦＳＭ３０はそのＴＭＳ信号をローに保持しそのＴ
ＣＫ入力に立上りエッジを適用すると前述のシフト−Ｄ
Ｒ状態に入る。そのＴＭＳ信号をハイに保持しそのＴＣ
Ｋ入力に立上りエッジを適用するとこのＴＡＰ ＦＳＭ
３０はその更新−ＤＲ状態に入る。この更新−ＤＲ状態
時に図２の命令レジスタ２６にあるいくつかの所定の命
令の中の１個の命令に応答しデータは次のようにラッチ
される。それは、ラッチされた並列出力の付与された選
択テスト・データ・レジスタ２８にそのＴＣＫ信号の低
下エッジの際にデータはラッチされる。この更新−ＤＲ
状態からこのＴＡＰ ＦＳＭ３０はそのＴＣＫの立上り
エッジの際にそのＴＭＳ信号をハイに保持するとその選
択−ＤＲ−スキャン状態に入るかまたはそのＴＭＳ信号
をローに保持するとそのラン−テスト／アイドル状態に
入るかのいずれかである。
Ｐ ＦＳＭ３０はそのＴＭＳ信号をローに保持しそのＴ
ＣＫ入力に立上りエッジを適用すると前述のシフト−Ｄ
Ｒ状態に入る。そのＴＭＳ信号をハイに保持しそのＴＣ
Ｋ入力に立上りエッジを適用するとこのＴＡＰ ＦＳＭ
３０はその更新−ＤＲ状態に入る。この更新−ＤＲ状態
時に図２の命令レジスタ２６にあるいくつかの所定の命
令の中の１個の命令に応答しデータは次のようにラッチ
される。それは、ラッチされた並列出力の付与された選
択テスト・データ・レジスタ２８にそのＴＣＫ信号の低
下エッジの際にデータはラッチされる。この更新−ＤＲ
状態からこのＴＡＰ ＦＳＭ３０はそのＴＣＫの立上り
エッジの際にそのＴＭＳ信号をハイに保持するとその選
択−ＤＲ−スキャン状態に入るかまたはそのＴＭＳ信号
をローに保持するとそのラン−テスト／アイドル状態に
入るかのいずれかである。
【００２８】さらにこのＴＡＰ ＦＳＭ３０の構造と動
作に関する詳細については、前記ＩＥＥＥ規格のテスト
・アクセス・ポートとバウンダリ・スキャン・アーキテ
クチャ（ここに引例とする）を参照する必要がある。こ
のバウンダリスキャン法によってこの集積回路１０のテ
ストを行うためには、このＴＡＰ ＦＳＭ３０のシフト
−ＤＲ状態時にバウンダリスキャン・セル２０の連鎖を
経て一連の既知値をシフトする。このコア論理部１２の
出力に関係付けられた図１の各バウンダリスキャン・セ
ル２０に対してはそのセルに先にラッチされたビットが
このコア論理部１２の対応する出力ノードに出る。これ
らバウンダリスキャン・セル２０はそれぞれこのコア論
理部１２の別々の入力ノードに結合するが、これらバウ
ンダリスキャン・セル２０は次の場合にそのノードに出
るビットを取込む。
作に関する詳細については、前記ＩＥＥＥ規格のテスト
・アクセス・ポートとバウンダリ・スキャン・アーキテ
クチャ（ここに引例とする）を参照する必要がある。こ
のバウンダリスキャン法によってこの集積回路１０のテ
ストを行うためには、このＴＡＰ ＦＳＭ３０のシフト
−ＤＲ状態時にバウンダリスキャン・セル２０の連鎖を
経て一連の既知値をシフトする。このコア論理部１２の
出力に関係付けられた図１の各バウンダリスキャン・セ
ル２０に対してはそのセルに先にラッチされたビットが
このコア論理部１２の対応する出力ノードに出る。これ
らバウンダリスキャン・セル２０はそれぞれこのコア論
理部１２の別々の入力ノードに結合するが、これらバウ
ンダリスキャン・セル２０は次の場合にそのノードに出
るビットを取込む。
【００２９】それは、図１の集積回路１０のその入力ノ
ードをバウンダリスキャン・テストをまた行う別の回路
（図示せず）でドライブすると前記ノードに出るビット
を取込む。このコア論理部１２の入力ノードと関係付け
られたバウンダリスキャン・セル２０がその対応する入
力ノードに出る値を取込んでしまうと、その連鎖のバウ
ンダリスキャン・セルにより保持された値をシフトアウ
トする。このシフトアウトしたビット連鎖は、この集積
回路１０に結合したバウンダリスキャン・アーキテクチ
ャ・デバイス間の結合に障害がないような状況下に得ら
れたレファレンス・ビット・ストリームと比較する。こ
の集積回路１０を前述のバウンダリスキャン・テスト法
でテストするのに加えてまたこの集積回路をそのパーシ
ャルスキャン・テスト法でテストすることを所望する場
合があり、図１を参照しこれについて次に説明する。
ードをバウンダリスキャン・テストをまた行う別の回路
（図示せず）でドライブすると前記ノードに出るビット
を取込む。このコア論理部１２の入力ノードと関係付け
られたバウンダリスキャン・セル２０がその対応する入
力ノードに出る値を取込んでしまうと、その連鎖のバウ
ンダリスキャン・セルにより保持された値をシフトアウ
トする。このシフトアウトしたビット連鎖は、この集積
回路１０に結合したバウンダリスキャン・アーキテクチ
ャ・デバイス間の結合に障害がないような状況下に得ら
れたレファレンス・ビット・ストリームと比較する。こ
の集積回路１０を前述のバウンダリスキャン・テスト法
でテストするのに加えてまたこの集積回路をそのパーシ
ャルスキャン・テスト法でテストすることを所望する場
合があり、図１を参照しこれについて次に説明する。
【００３０】パーシャルスキャン・テストの実施を容易
にするようにこの集積回路１０には前述のようなスキャ
ン・フリップフロップ１７がある。図１のようにこのス
キャン・フリップフロップ１７は１個以上の連鎖に結合
する。各連鎖の各スキャン・フリップフロップ１７には
マルチプレクサ３２の出力が送られるが、これはその連
鎖のアップストリームのスキャン・フリップフロップの
出力がその入力の中の第１の入力に送られるものであ
る。各マルチプレクサへの第２の入力にはその組合せ論
理ネットワーク１４からの信号が送られる。このアップ
ストリーム端のマルチプレクサ３２の場合にはその第１
の入力にはこの集積回路１０へのプライマリ入力からの
信号が送られるが、それはこの集積回路１０への現通常
モード入力と共用するものである。
にするようにこの集積回路１０には前述のようなスキャ
ン・フリップフロップ１７がある。図１のようにこのス
キャン・フリップフロップ１７は１個以上の連鎖に結合
する。各連鎖の各スキャン・フリップフロップ１７には
マルチプレクサ３２の出力が送られるが、これはその連
鎖のアップストリームのスキャン・フリップフロップの
出力がその入力の中の第１の入力に送られるものであ
る。各マルチプレクサへの第２の入力にはその組合せ論
理ネットワーク１４からの信号が送られる。このアップ
ストリーム端のマルチプレクサ３２の場合にはその第１
の入力にはこの集積回路１０へのプライマリ入力からの
信号が送られるが、それはこの集積回路１０への現通常
モード入力と共用するものである。
【００３１】パーシャルスキャン・テストを行うために
は、その各制御信号のＴＥＳＴ＿ＥＮ信号とＭＯＤＥ信
号の状態を制御してこの集積回路１０をテスト・モード
にする。このテスト・モード時にこの制御信号のＴＥＳ
Ｔ＿ＥＮ信号は意図して論理でローとするが、この目的
はその非同期プリセットとさらにこのフリップフロップ
１６の中でその機能を持つフリップフロップのクリア機
能をブロックするためである。さらにこのＴＥＳＴ＿Ｅ
Ｎ信号を意図してローとするとこのシステム・クロック
信号はブロックされるが、これはさもなければそのスキ
ャン・フリップフロップ１７に送られる信号である。そ
の代りにこのスキャン・フリップフロップ１７はそのク
ロック信号のＰＳ＿ＣＬＯＣＫによりクロックされる。
またこのテスト・モード時にこのＭＯＤＥ信号はそのス
キャン・フリップフロップ１７に関係付けられたマルチ
プレクサ３２を制御する信号であるが、このＭＯＤＥ信
号は論理でハイ・レベルからをロー・レベルへまたその
逆に自由に切換える。
は、その各制御信号のＴＥＳＴ＿ＥＮ信号とＭＯＤＥ信
号の状態を制御してこの集積回路１０をテスト・モード
にする。このテスト・モード時にこの制御信号のＴＥＳ
Ｔ＿ＥＮ信号は意図して論理でローとするが、この目的
はその非同期プリセットとさらにこのフリップフロップ
１６の中でその機能を持つフリップフロップのクリア機
能をブロックするためである。さらにこのＴＥＳＴ＿Ｅ
Ｎ信号を意図してローとするとこのシステム・クロック
信号はブロックされるが、これはさもなければそのスキ
ャン・フリップフロップ１７に送られる信号である。そ
の代りにこのスキャン・フリップフロップ１７はそのク
ロック信号のＰＳ＿ＣＬＯＣＫによりクロックされる。
またこのテスト・モード時にこのＭＯＤＥ信号はそのス
キャン・フリップフロップ１７に関係付けられたマルチ
プレクサ３２を制御する信号であるが、このＭＯＤＥ信
号は論理でハイ・レベルからをロー・レベルへまたその
逆に自由に切換える。
【００３２】このＭＯＤＥ信号は論理でロー・レベルに
しながらその間このスキャン・フリップフロップの連鎖
のアップストリームのスキャン・フリップフロップの出
力信号はその関係付けられたマルチプレクサ３２を介し
てそのダウンストリームの隣接するスキャン・フリップ
フロップに送られるが、ただしこれはその組合せ論理回
路１４からの信号ではない。これはこの連鎖の各スキャ
ン・フリップフロップ１７に対し当てはまることである
がただし第１のスキャン・フリップフロップは除く。こ
こでこの連鎖の第１つまりアップストリーム端のスキャ
ン・フリップフロップ１７にはこの集積回路１０のプラ
イマリ入力の信号を送るが、これは非テスト時の間に生
ずるようなその組合せ論理回路１４からの信号ではな
い。
しながらその間このスキャン・フリップフロップの連鎖
のアップストリームのスキャン・フリップフロップの出
力信号はその関係付けられたマルチプレクサ３２を介し
てそのダウンストリームの隣接するスキャン・フリップ
フロップに送られるが、ただしこれはその組合せ論理回
路１４からの信号ではない。これはこの連鎖の各スキャ
ン・フリップフロップ１７に対し当てはまることである
がただし第１のスキャン・フリップフロップは除く。こ
こでこの連鎖の第１つまりアップストリーム端のスキャ
ン・フリップフロップ１７にはこの集積回路１０のプラ
イマリ入力の信号を送るが、これは非テスト時の間に生
ずるようなその組合せ論理回路１４からの信号ではな
い。
【００３３】このマルチプレクサ３２の制御に加えてこ
のＭＯＤＥ信号はまたマルチプレクサ３４をも制御する
が、このマルチプレクサ３４はその組合せ論理ネットワ
ーク１４の出力信号をそのスキャン・フリップフロップ
１７の連鎖からの出力信号と多重化する役目をする。こ
のＭＯＤＥ信号はローとしながらその間このマルチプレ
クサ３４はそのスキャン・フリップフロップ１７の連鎖
から信号をこの集積回路１０のプライマリ出力に送る。
このＭＯＤＥ信号がハイであるとこのマルチプレクサ３
４はその組合せ論理ネットワーク１４からその信号を通
す。ここで付記すべきことは図１ではただ１個のマルチ
プレクサ３４を示しているが、このスキャン・フリップ
フロップ１７の連鎖の出力信号をその組合せ論理ネット
ワーク１４の出力信号と多重化するためのさらなるマル
チプレクサを追加することは可能である。
のＭＯＤＥ信号はまたマルチプレクサ３４をも制御する
が、このマルチプレクサ３４はその組合せ論理ネットワ
ーク１４の出力信号をそのスキャン・フリップフロップ
１７の連鎖からの出力信号と多重化する役目をする。こ
のＭＯＤＥ信号はローとしながらその間このマルチプレ
クサ３４はそのスキャン・フリップフロップ１７の連鎖
から信号をこの集積回路１０のプライマリ出力に送る。
このＭＯＤＥ信号がハイであるとこのマルチプレクサ３
４はその組合せ論理ネットワーク１４からその信号を通
す。ここで付記すべきことは図１ではただ１個のマルチ
プレクサ３４を示しているが、このスキャン・フリップ
フロップ１７の連鎖の出力信号をその組合せ論理ネット
ワーク１４の出力信号と多重化するためのさらなるマル
チプレクサを追加することは可能である。
【００３４】最初にこの集積回路１０がそのテスト・モ
ードに入ると、その各連鎖のスキャン・フリップフロッ
プ１７にそのクロック信号のＰＳ＿ＣＬＯＣＫ信号を適
用してこのフリップフロップをクロックしそこにテスト
・データをロードすることができる。このフェーズは
“スキャン”モードとして知られている。このテスト・
データをそのスキャン・フリップフロップ１７の連鎖に
ロードしてしまうとテスト・パターンがこの集積回路１
０のプライマリ入力に加えられ、それによりこの集積回
路はそのプライマリ出力にそしてそのスキャン・フィリ
ップフロップへその入力に応答を生成する。このプライ
マリ出力に出る応答を注意し既知値と比較する。次にこ
のＭＯＤＥ信号を論理でハイ・レベルにセットしそのス
キャン・フリップフロップ１７をＰＳ＿ＣＬＯＣＫ信号
でクロックしこの内部回路応答を取込む。
ードに入ると、その各連鎖のスキャン・フリップフロッ
プ１７にそのクロック信号のＰＳ＿ＣＬＯＣＫ信号を適
用してこのフリップフロップをクロックしそこにテスト
・データをロードすることができる。このフェーズは
“スキャン”モードとして知られている。このテスト・
データをそのスキャン・フリップフロップ１７の連鎖に
ロードしてしまうとテスト・パターンがこの集積回路１
０のプライマリ入力に加えられ、それによりこの集積回
路はそのプライマリ出力にそしてそのスキャン・フィリ
ップフロップへその入力に応答を生成する。このプライ
マリ出力に出る応答を注意し既知値と比較する。次にこ
のＭＯＤＥ信号を論理でハイ・レベルにセットしそのス
キャン・フリップフロップ１７をＰＳ＿ＣＬＯＣＫ信号
でクロックしこの内部回路応答を取込む。
【００３５】このフェーズは“アプライ”モードとして
既知である。次にこのスキャン・モードを再入力し（こ
のＭＯＤＥ信号が論理でロー・レベルに戻り）このスキ
ャン・フリップフロップ１７の連鎖にあるデータをシフ
トアウトしその新テスト・データをそのＰＳ＿ＣＬＯＣ
Ｋ信号に応答してシフトする。次にこのシフトアウトし
たデータを無障害の場合に得られたレファレンス値の集
まりと比較する。従来は、このパーシャルスキャン・テ
スト信号のＰＳ＿ＣＬＯＣＫ信号とＴＥＳＴ＿ＥＮ信号
とＭＯＤＥ信号は外部で生成されこの集積回路１０に専
用ピン（図示せず）の集まりの中の別々のピンを経て適
用された。従ってこのパーシャルスキャン・テスト制御
信号のＰＳ＿ＣＬＯＣＫ信号とＴＥＳＴ＿ＥＮ信号とＭ
ＯＤＥ信号を受信するためにはバウンダリスキャン・テ
ストのために必要な４個のピンに加えて追加の３個のピ
ンが必要であった。
既知である。次にこのスキャン・モードを再入力し（こ
のＭＯＤＥ信号が論理でロー・レベルに戻り）このスキ
ャン・フリップフロップ１７の連鎖にあるデータをシフ
トアウトしその新テスト・データをそのＰＳ＿ＣＬＯＣ
Ｋ信号に応答してシフトする。次にこのシフトアウトし
たデータを無障害の場合に得られたレファレンス値の集
まりと比較する。従来は、このパーシャルスキャン・テ
スト信号のＰＳ＿ＣＬＯＣＫ信号とＴＥＳＴ＿ＥＮ信号
とＭＯＤＥ信号は外部で生成されこの集積回路１０に専
用ピン（図示せず）の集まりの中の別々のピンを経て適
用された。従ってこのパーシャルスキャン・テスト制御
信号のＰＳ＿ＣＬＯＣＫ信号とＴＥＳＴ＿ＥＮ信号とＭ
ＯＤＥ信号を受信するためにはバウンダリスキャン・テ
ストのために必要な４個のピンに加えて追加の３個のピ
ンが必要であった。
【００３６】このパーシャルスキャン・テスト制御信号
のＰＳ＿ＣＬＯＣＫ信号とＴＥＳＴ＿ＥＮ信号とＭＯＤ
Ｅ信号のために必要な追加ピン確保の問題を克服するた
めに、図１の集積回路１０には好都合にこれらの信号を
そのＴＡＰコントローラ２２からの信号により生成する
ためパーシャルスキャン・コントローラ３６を設ける。
この方法により、このパーシャルスキャン制御信号のＰ
Ｓ＿ＣＬＯＣＫ信号とＴＥＳＴ＿ＥＮ信号とＭＯＤＥ信
号は、外部ではなくこの集積回路１０自身の内部で生成
され、そのためにこのパーシャルスキャン制御信号を受
信するためのいずれのピンをも確保する必要は無い。図
２を参照し説明を続ける。このパーシャルスキャン・コ
ントローラ３６には２入力のＮＡＮＤゲート３８があ
り、これにそのＴＡＰ ＦＳＭ３０により生成されたＲ
Ｔ＿ＩＤＬＥ信号がその第１の入力に送られる。
のＰＳ＿ＣＬＯＣＫ信号とＴＥＳＴ＿ＥＮ信号とＭＯＤ
Ｅ信号のために必要な追加ピン確保の問題を克服するた
めに、図１の集積回路１０には好都合にこれらの信号を
そのＴＡＰコントローラ２２からの信号により生成する
ためパーシャルスキャン・コントローラ３６を設ける。
この方法により、このパーシャルスキャン制御信号のＰ
Ｓ＿ＣＬＯＣＫ信号とＴＥＳＴ＿ＥＮ信号とＭＯＤＥ信
号は、外部ではなくこの集積回路１０自身の内部で生成
され、そのためにこのパーシャルスキャン制御信号を受
信するためのいずれのピンをも確保する必要は無い。図
２を参照し説明を続ける。このパーシャルスキャン・コ
ントローラ３６には２入力のＮＡＮＤゲート３８があ
り、これにそのＴＡＰ ＦＳＭ３０により生成されたＲ
Ｔ＿ＩＤＬＥ信号がその第１の入力に送られる。
【００３７】このＴＡＰ ＦＳＭ３０がそのラン−テス
ト／アイドル状態にあるこの状態時の間はこのＴＡＰ
ＦＳＭにより生成されたＲＴ＿ＩＤＬＥ信号は論理でハ
イ・レベルであり、一方その他の状態時の間はこのＲＴ
＿ＩＤＬＥ信号は論理でロー・レベルである。このＮＡ
ＮＤゲート３８の第２の入力にその命令レジスタ２６か
らのＰＳＣＡＮ信号が送られる。このＰＳＣＡＮ信号は
パーシャルスキャン命令がその命令レジスタ２６にある
と論理でハイ・レベルであり、一方このＰＳＣＡＮ信号
は他の場合にはすべて論理でロー・レベルである。ここ
でそのＩＥＥＥ１１４９．１規格との整合は全部保持さ
れ、というのはこのＰＳＣＡＮ操作コードは専用命令と
して指定されそれはデバイスレベルの製造テスト時にの
み呼出されるからである。
ト／アイドル状態にあるこの状態時の間はこのＴＡＰ
ＦＳＭにより生成されたＲＴ＿ＩＤＬＥ信号は論理でハ
イ・レベルであり、一方その他の状態時の間はこのＲＴ
＿ＩＤＬＥ信号は論理でロー・レベルである。このＮＡ
ＮＤゲート３８の第２の入力にその命令レジスタ２６か
らのＰＳＣＡＮ信号が送られる。このＰＳＣＡＮ信号は
パーシャルスキャン命令がその命令レジスタ２６にある
と論理でハイ・レベルであり、一方このＰＳＣＡＮ信号
は他の場合にはすべて論理でロー・レベルである。ここ
でそのＩＥＥＥ１１４９．１規格との整合は全部保持さ
れ、というのはこのＰＳＣＡＮ操作コードは専用命令と
して指定されそれはデバイスレベルの製造テスト時にの
み呼出されるからである。
【００３８】このＮＡＮＤゲート３８はその出力でその
ＴＥＳＴ＿ＥＮ信号を生成する役目をする。このＮＡＮ
Ｄゲート３８への両入力信号が論理でハイ・レベルであ
ると、パーシャルスキャン・テストが行われた場合に生
じるように、そのＴＥＳＴ＿ＥＮ信号は論理でロー・レ
ベルでこれはパーシャルスキャン・テストを行うための
ＴＥＳＴ＿ＥＮ信号の丁度所望の論理レベルである。こ
のＲＴ＿ＩＤＬＥ信号とＰＳＣＡＮの一方（または両
方）が論理のロー・レベルであると、パーシャルスキャ
ン・テスト時以外の間に生じるように、そのＴＥＳＴ＿
ＥＮ信号はハイでこれは非テスト時以外の間のこの信号
の丁度所望の状態である。このパーシャルスキャン・コ
ントローラ３６にはそのＭＯＤＥ信号をその出力で生成
する２入力のＯＲゲート４０がある。
ＴＥＳＴ＿ＥＮ信号を生成する役目をする。このＮＡＮ
Ｄゲート３８への両入力信号が論理でハイ・レベルであ
ると、パーシャルスキャン・テストが行われた場合に生
じるように、そのＴＥＳＴ＿ＥＮ信号は論理でロー・レ
ベルでこれはパーシャルスキャン・テストを行うための
ＴＥＳＴ＿ＥＮ信号の丁度所望の論理レベルである。こ
のＲＴ＿ＩＤＬＥ信号とＰＳＣＡＮの一方（または両
方）が論理のロー・レベルであると、パーシャルスキャ
ン・テスト時以外の間に生じるように、そのＴＥＳＴ＿
ＥＮ信号はハイでこれは非テスト時以外の間のこの信号
の丁度所望の状態である。このパーシャルスキャン・コ
ントローラ３６にはそのＭＯＤＥ信号をその出力で生成
する２入力のＯＲゲート４０がある。
【００３９】このＯＲゲート４０にはそのＮＡＮＤゲー
ト３８の出力信号がその第１の入力に送られる。このＯ
Ｒゲート４０にはそのＴＡＰ２４から受信したＴＤＩ信
号がその第２の入力に送られる。このＮＡＮＤゲート３
８の出力ＴＥＳＴ＿ＥＮ信号がロー・レベルであると、
そのＭＯＤＥ信号はそのＴＤＩプライマリ入力でその信
号の論理レベルを取り、それによりこのＭＯＤＥ信号を
テスト時にはハイまたはローにする。もしこのＴＥＳＴ
＿ＥＮ信号が論理でハイ・レベルであると、そのＭＯＤ
Ｅ信号は論理でハイ・レベルになるようにされこれは非
テスト時の間のこのＭＯＤＥ信号の所望の信号状態であ
る。このＴＥＳＴ＿ＥＮ信号とＭＯＤＥ信号を生成する
のに加えてこのパーシャルスキャン・コントローラ３６
はその制御（クロック）信号のＰＳ＿ＣＬＯＣＫ信号を
生成する。
ト３８の出力信号がその第１の入力に送られる。このＯ
Ｒゲート４０にはそのＴＡＰ２４から受信したＴＤＩ信
号がその第２の入力に送られる。このＮＡＮＤゲート３
８の出力ＴＥＳＴ＿ＥＮ信号がロー・レベルであると、
そのＭＯＤＥ信号はそのＴＤＩプライマリ入力でその信
号の論理レベルを取り、それによりこのＭＯＤＥ信号を
テスト時にはハイまたはローにする。もしこのＴＥＳＴ
＿ＥＮ信号が論理でハイ・レベルであると、そのＭＯＤ
Ｅ信号は論理でハイ・レベルになるようにされこれは非
テスト時の間のこのＭＯＤＥ信号の所望の信号状態であ
る。このＴＥＳＴ＿ＥＮ信号とＭＯＤＥ信号を生成する
のに加えてこのパーシャルスキャン・コントローラ３６
はその制御（クロック）信号のＰＳ＿ＣＬＯＣＫ信号を
生成する。
【００４０】このＰＳ＿ＣＬＯＣＫ信号は２入力のＡＮ
Ｄゲート４２の出力で生ずるが、これはそのバウンダリ
スキャンＴＡＰ２４に送られたクロック信号のＴＣＫが
その第１の入力に送られたものである。このＡＮＤゲー
ト４２への第２の入力にはインバータ４４を通りそのＮ
ＡＮＤゲート３８の出力信号が送られる。このようにこ
のＡＮＤゲートは論理でハイ・レベルのＰＳ＿ＣＬＯＣ
Ｋ信号を生成するがこれはそのＴＣＫ信号が論理でハイ
・レベルである度毎でそのＴＥＳＴ＿ＥＮ信号が論理で
ロー・レベルである場合である。従って、このＡＮＤゲ
ート４２はそのＴＥＳＴ＿ＥＮ信号がアクティブ（ロ
ー）であると論理でハイ・レベルのＰＳ＿ＣＬＯＣＫ信
号を生成するのみでこれはパーシャルスキャン・テスト
時の間のそのＰＳ＿ＣＬＯＣＫ信号に対する状況に丁度
所望の状態である。
Ｄゲート４２の出力で生ずるが、これはそのバウンダリ
スキャンＴＡＰ２４に送られたクロック信号のＴＣＫが
その第１の入力に送られたものである。このＡＮＤゲー
ト４２への第２の入力にはインバータ４４を通りそのＮ
ＡＮＤゲート３８の出力信号が送られる。このようにこ
のＡＮＤゲートは論理でハイ・レベルのＰＳ＿ＣＬＯＣ
Ｋ信号を生成するがこれはそのＴＣＫ信号が論理でハイ
・レベルである度毎でそのＴＥＳＴ＿ＥＮ信号が論理で
ロー・レベルである場合である。従って、このＡＮＤゲ
ート４２はそのＴＥＳＴ＿ＥＮ信号がアクティブ（ロ
ー）であると論理でハイ・レベルのＰＳ＿ＣＬＯＣＫ信
号を生成するのみでこれはパーシャルスキャン・テスト
時の間のそのＰＳ＿ＣＬＯＣＫ信号に対する状況に丁度
所望の状態である。
【００４１】前述のようにこのパーシャルスキャン・コ
ントローラ３６により生成されたＰＳ＿ＣＬＯＣＫ信号
を用いて図１のスキャン・フリップフロップ１７をクロ
ックする。ところが、このＰＳ＿ＣＬＯＣＫ信号はパー
シャルスキャン時の間のみアクティブであるのでその他
の間でもこのスキャン・フリップフロップをクロックす
るためには何らかのメカニズムが必要である。そのため
にこのパーシャルスキャン・コントローラ３６に係るも
のにクロック回路４６があり、この回路は、非テスト時
の間はシステム・クロック信号のＳＹＳＣＬＫ１、ＳＹ
ＳＣＬＫ２…ＳＹＳＣＬＫｎの集まりの中の１個のシス
テム・クロック信号でまたパーシャルスキャン・テスト
時の間はそのＰＳ＿ＣＬＯＣＫ信号でこの各スキャン・
フリップフロップ１７をクロックするよう動作する。
ントローラ３６により生成されたＰＳ＿ＣＬＯＣＫ信号
を用いて図１のスキャン・フリップフロップ１７をクロ
ックする。ところが、このＰＳ＿ＣＬＯＣＫ信号はパー
シャルスキャン時の間のみアクティブであるのでその他
の間でもこのスキャン・フリップフロップをクロックす
るためには何らかのメカニズムが必要である。そのため
にこのパーシャルスキャン・コントローラ３６に係るも
のにクロック回路４６があり、この回路は、非テスト時
の間はシステム・クロック信号のＳＹＳＣＬＫ１、ＳＹ
ＳＣＬＫ２…ＳＹＳＣＬＫｎの集まりの中の１個のシス
テム・クロック信号でまたパーシャルスキャン・テスト
時の間はそのＰＳ＿ＣＬＯＣＫ信号でこの各スキャン・
フリップフロップ１７をクロックするよう動作する。
【００４２】このクロック回路４６には、ｎ個の２入力
のＡＮＤゲート４８1、４８2…４８nの集まりがあり、
この各ＡＮＤゲートにそのクロック信号のＳＹＳＣＬＫ
１、ＳＹＳＣＬＫ２…ＳＹＳＣＬＫｎの中の別々の１個
の信号がそれぞれその第１の入力に送られる。この各Ａ
ＮＤゲート４８1ないし４８nの第２の入力にはそのＴＥ
ＳＴ＿ＥＮ信号が送られる。このように、この各ＡＮＤ
ゲート４８1ないし４８nは、パーシャルスキャン・テス
ト時以外の間に生ずるようにそのＴＥＳＴ＿ＥＮ信号が
ハイである場合にのみそのクロック信号のＳＹＳＣＬＫ
１、ＳＹＳＣＬＫ２…ＳＹＳＣＬＫｎの中の別々の１個
の信号をそれぞれ通す。またこのクロック回路４６に
は、ｎ個の２入力のＯＲゲート５０1 、５０2 …５０n
があり、この各ＯＲゲートにそのＡＮＤゲート４８1な
いし４８nの中の別々の１個のＡＮＤゲートの出力信号
がその第１の入力に送られる。
のＡＮＤゲート４８1、４８2…４８nの集まりがあり、
この各ＡＮＤゲートにそのクロック信号のＳＹＳＣＬＫ
１、ＳＹＳＣＬＫ２…ＳＹＳＣＬＫｎの中の別々の１個
の信号がそれぞれその第１の入力に送られる。この各Ａ
ＮＤゲート４８1ないし４８nの第２の入力にはそのＴＥ
ＳＴ＿ＥＮ信号が送られる。このように、この各ＡＮＤ
ゲート４８1ないし４８nは、パーシャルスキャン・テス
ト時以外の間に生ずるようにそのＴＥＳＴ＿ＥＮ信号が
ハイである場合にのみそのクロック信号のＳＹＳＣＬＫ
１、ＳＹＳＣＬＫ２…ＳＹＳＣＬＫｎの中の別々の１個
の信号をそれぞれ通す。またこのクロック回路４６に
は、ｎ個の２入力のＯＲゲート５０1 、５０2 …５０n
があり、この各ＯＲゲートにそのＡＮＤゲート４８1な
いし４８nの中の別々の１個のＡＮＤゲートの出力信号
がその第１の入力に送られる。
【００４３】この各ＯＲゲート５０1ないし５０nの第２
の入力にはそのＡＮＤゲート４２の出力で生成したＰＳ
＿ＣＬＯＣＫ信号が送られる。この各ＯＲゲート５０1
ないし５０nはクロック信号のＳＦＣＬＫ１、ＳＦＣＬ
Ｋ２…ＳＦＣＬＫｎの集まりの中の別々の１個の信号を
生成しこの信号がそのスキャン・フリップフロップ１７
の中の別々の１個のスキャン・フリップフロップをクロ
ックする。ここで察知できるように、このクロック信号
のＳＦＣＬＫ１、ＳＦＣＬＫ２…ＳＦＣＬＫｎの中の各
クロック信号は、非テスト時の間のそのシステム・クロ
ック信号のＳＹＳＣＬＫ１、ＳＹＳＣＬＫ２…ＳＹＳＣ
ＬＫｎの中の別々の１個のシステム・クロック信号に対
応する。テスト時の間ではこのクロック信号のＳＦＣＬ
Ｋ１、ＳＦＣＬＫ２…ＳＦＣＬＫｎの中の各信号はその
ＰＳ＿ＣＬＯＣＫ信号に対応する。
の入力にはそのＡＮＤゲート４２の出力で生成したＰＳ
＿ＣＬＯＣＫ信号が送られる。この各ＯＲゲート５０1
ないし５０nはクロック信号のＳＦＣＬＫ１、ＳＦＣＬ
Ｋ２…ＳＦＣＬＫｎの集まりの中の別々の１個の信号を
生成しこの信号がそのスキャン・フリップフロップ１７
の中の別々の１個のスキャン・フリップフロップをクロ
ックする。ここで察知できるように、このクロック信号
のＳＦＣＬＫ１、ＳＦＣＬＫ２…ＳＦＣＬＫｎの中の各
クロック信号は、非テスト時の間のそのシステム・クロ
ック信号のＳＹＳＣＬＫ１、ＳＹＳＣＬＫ２…ＳＹＳＣ
ＬＫｎの中の別々の１個のシステム・クロック信号に対
応する。テスト時の間ではこのクロック信号のＳＦＣＬ
Ｋ１、ＳＦＣＬＫ２…ＳＦＣＬＫｎの中の各信号はその
ＰＳ＿ＣＬＯＣＫ信号に対応する。
【００４４】このように各スキャン・フリップフロップ
１７は、パーシャルスキャン・テスト時にはＰＳ＿ＣＬ
ＯＣＫ信号によりクロックされるか、またはパーシャル
スキャン・テスト時以外の間はそのシステム・クロック
信号のＳＹＳＣＬＫ１、ＳＹＳＣＬＫ２…ＳＹＳＣＬＫ
ｎの中の対応する信号によりクロックされる。本発明の
パーシャルスキャン・テストを行うためには図２のＴＡ
Ｐ ＦＳＭ３０をそのテスト−論理−リセット状態にす
るようリセットする。このようなリセットは、そのＴＭ
Ｓ入力にＴＣＫクロック・サイクルの５サイクルの間論
理でハイ・レベルの信号を適用するかまたは図１のＴＡ
Ｐコントローラ２２にそのオプションのＴＲＳＴ信号を
アサートにすることにより行われる。この際その制御信
号のＴＥＳＴ＿ＥＮ信号とＭＯＤＥ信号は論理でハイ・
レベルでありまたそのパーシャルスキャン・クロック信
号のＰＳ＿ＣＬＯＣＫ信号は論理でロー・レベルであ
る。
１７は、パーシャルスキャン・テスト時にはＰＳ＿ＣＬ
ＯＣＫ信号によりクロックされるか、またはパーシャル
スキャン・テスト時以外の間はそのシステム・クロック
信号のＳＹＳＣＬＫ１、ＳＹＳＣＬＫ２…ＳＹＳＣＬＫ
ｎの中の対応する信号によりクロックされる。本発明の
パーシャルスキャン・テストを行うためには図２のＴＡ
Ｐ ＦＳＭ３０をそのテスト−論理−リセット状態にす
るようリセットする。このようなリセットは、そのＴＭ
Ｓ入力にＴＣＫクロック・サイクルの５サイクルの間論
理でハイ・レベルの信号を適用するかまたは図１のＴＡ
Ｐコントローラ２２にそのオプションのＴＲＳＴ信号を
アサートにすることにより行われる。この際その制御信
号のＴＥＳＴ＿ＥＮ信号とＭＯＤＥ信号は論理でハイ・
レベルでありまたそのパーシャルスキャン・クロック信
号のＰＳ＿ＣＬＯＣＫ信号は論理でロー・レベルであ
る。
【００４５】このＴＡＰコントローラ２２をリセットし
てしまうとパーシャルスキャン・テストを開始する命令
のＰＳＣＡＮは、図３で先に説明したようにこのＴＡＰ
ＦＳＭ３０のシフト−ＩＲ状態時にそのＴＡＰ２４を
介しその命令レジスタ２６にシフトされる。続いてその
更新−ＩＲ状態にこのＴＡＰ ＦＳＭ３０が入るエント
リの際に論理でハイ・レベルの信号を図１と図２のＴＡ
Ｐ２４のＴＤＩに適用しそのＭＯＤＥ信号を論理でハイ
・レベルに保持する。この更新−ＩＲ状態の後、このＴ
ＡＰ ＦＳＭ３０はそのラン−テスト／アイドル状態に
なり、このＴＡＰ ＦＳＭ３０はパーシャルスキャン・
テスト時の間この状態のまま変わらない。前述のように
このパーシャルスキャン・テスト・モードにおいてはこ
のＴＥＳＴ＿ＥＮ信号を意図して論理でロー状態にさせ
る。
てしまうとパーシャルスキャン・テストを開始する命令
のＰＳＣＡＮは、図３で先に説明したようにこのＴＡＰ
ＦＳＭ３０のシフト−ＩＲ状態時にそのＴＡＰ２４を
介しその命令レジスタ２６にシフトされる。続いてその
更新−ＩＲ状態にこのＴＡＰ ＦＳＭ３０が入るエント
リの際に論理でハイ・レベルの信号を図１と図２のＴＡ
Ｐ２４のＴＤＩに適用しそのＭＯＤＥ信号を論理でハイ
・レベルに保持する。この更新−ＩＲ状態の後、このＴ
ＡＰ ＦＳＭ３０はそのラン−テスト／アイドル状態に
なり、このＴＡＰ ＦＳＭ３０はパーシャルスキャン・
テスト時の間この状態のまま変わらない。前述のように
このパーシャルスキャン・テスト・モードにおいてはこ
のＴＥＳＴ＿ＥＮ信号を意図して論理でロー状態にさせ
る。
【００４６】このＭＯＤＥ信号は図１と図２のＴＡＰ２
４のＴＤＩにある信号により制御される。このＰＳ＿Ｃ
ＬＯＣＫ信号はそのＴＡＰ２４のＴＣＫ入力にあるクロ
ック信号により制御される。このＴＣＫとＴＤＩにある
信号の状態に無関係にこのＴＡＰ ＦＳＭ３０はそのＴ
ＭＳ信号をローに保持する限りそのラン−テスト／アイ
ドル／モードのままで変わらない。前述のようにパーシ
ャルスキャン・テスト時にはそのアプライ・モードとス
キャン・モードをパーシャルスキャン・テストを終了す
るまで必要に応じ別々の時間間隔に入れる。このパーシ
ャルスキャン・テスト・モードから出るためにはこのＴ
ＡＰ ＦＳＭ３０は、そのＴＭＳ信号をハイに保持しな
がらそのＴＣＫ入力をクロックしてそのラン−テスト／
アイドル状態から意図して出る。またはこのＴＡＰコン
トローラ２２はそのオプションのＴＲＳＴ入力に、存在
する場合であるが、論理でロー・レベルの信号を適用し
てリセットすることができる。
４のＴＤＩにある信号により制御される。このＰＳ＿Ｃ
ＬＯＣＫ信号はそのＴＡＰ２４のＴＣＫ入力にあるクロ
ック信号により制御される。このＴＣＫとＴＤＩにある
信号の状態に無関係にこのＴＡＰ ＦＳＭ３０はそのＴ
ＭＳ信号をローに保持する限りそのラン−テスト／アイ
ドル／モードのままで変わらない。前述のようにパーシ
ャルスキャン・テスト時にはそのアプライ・モードとス
キャン・モードをパーシャルスキャン・テストを終了す
るまで必要に応じ別々の時間間隔に入れる。このパーシ
ャルスキャン・テスト・モードから出るためにはこのＴ
ＡＰ ＦＳＭ３０は、そのＴＭＳ信号をハイに保持しな
がらそのＴＣＫ入力をクロックしてそのラン−テスト／
アイドル状態から意図して出る。またはこのＴＡＰコン
トローラ２２はそのオプションのＴＲＳＴ入力に、存在
する場合であるが、論理でロー・レベルの信号を適用し
てリセットすることができる。
【００４７】通常動作を取るためには前述のようにこの
ＴＡＰコントローラ２２をリセットするかもしくはＢＹ
ＰＡＳＳまたはＩＤＣＯＤＥの命令をその命令レジスタ
２６にスキャンする。以上説明したようにこの集積回路
１０のパーシャルスキャン・テストの実施方法は、必要
な制御信号（ＰＳ＿ＣＬＯＣＫ信号とＴＥＳＴ＿ＥＮ信
号とＭＯＤＥ信号）をそのＴＡＰ２４を経て入力した信
号や命令に応答してこの集積回路１０自身の内部に生成
するという利点を持ち実施できる方法である。特にこの
ＴＣＫとＴＤＩの入力信号が通常のバウンダリスキャン
・テストとパーシャルスキャン・テストを制御する二重
の機能を実施することである。このＴＣＫとＴＤＩの信
号がこの二重のタスクを実施できる能力は、このＴＡＰ
ＦＳＭ３０の状態をそのＴＭＳ信号が凍結できるため
に可能となる。以上の説明は、本発明の一実施例に関す
るもので、この技術の当業者であれば、本発明の種々の
変形例が考え得るが、それらはいずれも本発明の技術的
範囲に包含される。尚、特許請求範囲に記載した参照番
号は発明の容易なる理解のためで、その技術的範囲を制
限するよう解釈されるべきではない。
ＴＡＰコントローラ２２をリセットするかもしくはＢＹ
ＰＡＳＳまたはＩＤＣＯＤＥの命令をその命令レジスタ
２６にスキャンする。以上説明したようにこの集積回路
１０のパーシャルスキャン・テストの実施方法は、必要
な制御信号（ＰＳ＿ＣＬＯＣＫ信号とＴＥＳＴ＿ＥＮ信
号とＭＯＤＥ信号）をそのＴＡＰ２４を経て入力した信
号や命令に応答してこの集積回路１０自身の内部に生成
するという利点を持ち実施できる方法である。特にこの
ＴＣＫとＴＤＩの入力信号が通常のバウンダリスキャン
・テストとパーシャルスキャン・テストを制御する二重
の機能を実施することである。このＴＣＫとＴＤＩの信
号がこの二重のタスクを実施できる能力は、このＴＡＰ
ＦＳＭ３０の状態をそのＴＭＳ信号が凍結できるため
に可能となる。以上の説明は、本発明の一実施例に関す
るもので、この技術の当業者であれば、本発明の種々の
変形例が考え得るが、それらはいずれも本発明の技術的
範囲に包含される。尚、特許請求範囲に記載した参照番
号は発明の容易なる理解のためで、その技術的範囲を制
限するよう解釈されるべきではない。
【００４８】
【発明の効果】以上述べたごとく、本発明のバウンダリ
スキャン・アーキテクチャを持つ集積回路のパーシャル
スキャン・テストではそのパーシャルスキャン・コント
ローラがこの集積回路の内部でパーシャルスキャン制御
信号を生成するため外部からそれを受信するための入力
ピンを必要とせずこの集積回路のバウンダリスキャン・
テストとパーシャルスキャン・テストの実施に必要な最
低専用ピンの数を少なくすることができる。
スキャン・アーキテクチャを持つ集積回路のパーシャル
スキャン・テストではそのパーシャルスキャン・コント
ローラがこの集積回路の内部でパーシャルスキャン制御
信号を生成するため外部からそれを受信するための入力
ピンを必要とせずこの集積回路のバウンダリスキャン・
テストとパーシャルスキャン・テストの実施に必要な最
低専用ピンの数を少なくすることができる。
【図１】本発明のパーシャルスキャン・テストを行う集
積回路を示すブロック図で、このパーシャルスキャン・
テストはこの集積回路のバウンダリスキャン・テスト・
アクセス・ポートを経て入力する信号に応答して行う。
積回路を示すブロック図で、このパーシャルスキャン・
テストはこの集積回路のバウンダリスキャン・テスト・
アクセス・ポートを経て入力する信号に応答して行う。
【図２】図１の集積回路の一部を構成するパーシャルス
キャン制御回路を示すブロック図である。
キャン制御回路を示すブロック図である。
【図３】図１の集積回路の一部を構成するＴＡＰコント
ローラの状態遷移を示す状態遷移図である。
ローラの状態遷移を示す状態遷移図である。
１０ 集積回路 １２ コア論理部 １４ 組合せ論理（素子）ネットワーク １６ 順序論理素子（フリップフロップ） １７ スキャン・フリップフロップ １８ バウンダリスキャン・アーキテクチャ ２０ バウンダリ・セル ２１ 入出力コネクション ２２ テスト・アクセス・ポート（ＴＡＰ）コントロー
ラ ２４ テスト・アクセス・ポート（ＴＡＰ） ２６ 命令レジスタ／デコーダ ２８ テスト・データ・レジスタ ２９ マルチプレクサ ３０ テスト・アクセス・ポート（ＴＡＰ）有限状態機
械（ＦＳＭ） ３２ マルチプレクサ ３４ マルチプレクサ ３６ パーシャルスキャン・コントローラ ３８ ＮＡＮＤゲート ４０ ＯＲゲート ４２ ＡＮＤゲート ４４ インバータ ４６ クロック回路 ４８ ＡＮＤゲート ５０ ＯＲゲート
ラ ２４ テスト・アクセス・ポート（ＴＡＰ） ２６ 命令レジスタ／デコーダ ２８ テスト・データ・レジスタ ２９ マルチプレクサ ３０ テスト・アクセス・ポート（ＴＡＰ）有限状態機
械（ＦＳＭ） ３２ マルチプレクサ ３４ マルチプレクサ ３６ パーシャルスキャン・コントローラ ３８ ＮＡＮＤゲート ４０ ＯＲゲート ４２ ＡＮＤゲート ４４ インバータ ４６ クロック回路 ４８ ＡＮＤゲート ５０ ＯＲゲート
Claims (5)
- 【請求項１】 スキャン・フリップフロップ（１７）と
非スキャン・フリップフロップ（１６）とに区分けされ
る複数のフリップフロップとテスト・アクセス・ポート
（ＴＡＰ）（２４）とＴＡＰコントローラ（２２）を含
みプライマリ出力（Ｏ）とプライマリ入力（Ｉ）を持つ
バウンダリスキャン・アーキテクチャ（１８）含有集積
回路（１０）のパーシャルスキャン・テストを実施する
集積回路パーシャルスキャン・テスト実施方法におい
て、 （Ａ）パーシャルスキャン・テスト命令を前記集積回路
の前記ＴＡＰ（２４）を経てそのＴＡＰコントローラ
（２２）へロードするパーシャルスキャン・テスト命令
ロード・ステップと、 （Ｂ）前記ＴＡＰコントローラに時間で変化する制御信
号の集まりを生成させるよう前記ＴＡＰコントローラに
おいて前記パーシャルスキャン・テスト命令を実行する
パーシャルスキャン・テスト命令実行ステップと、 （Ｃ）パーシャルスキャン制御信号の集まりを得るよう
前記集積回路内でそのＴＡＰコントローラ制御信号を処
理するＴＡＰコントローラ制御信号処理ステップと、 （Ｄ）前記集積回路にパーシャルスキャン・テストを行
わせるよう前記集積回路に前記パーシャルスキャン制御
信号を適用するパーシャルスキャン制御信号適用ステッ
プで、そこで（１）前記非フリップフロップ（１６）を
一定状態に保持しながら前記スキャン・フリップフロッ
プ（１７）にテスト・データを先ずロードするステップ
と、（２）前記集積回路の障害に応じその集積回路のプ
ライマリ出力（Ｏ）および前記スキャン・フリップフロ
ップに新しい値があるようそのプライマリ入力の外部適
用テスト・データにおよび前記スキャン・フリップフロ
ップのデータに対応するよう前記非スキャン・フリップ
フロップを含む前記集積回路を動作させるステップと、
（３）無障害の場合集積回路動作を示すレファランス・
データ・ストリームと比較するよう前記スキャン・フリ
ップフロップから前記データを次にシフトするステップ
を有する前記パーシャルスキャン制御信号適用ステップ
とからなることを特徴とする集積回路パーシャルスキャ
ン・テスト実施方法。 - 【請求項２】 ３個のパーシャルスキャン制御信号のＰ
Ｓ＿ＣＬＯＣＫ信号とＴＥＳＴ＿ＥＮ信号とＭＯＤＥ信
号を生成するよう前記ＴＡＰコントローラ（２２）制御
信号を前記集積回路内でパーシャルスキャン・コントロ
ーラが処理することを特徴とする請求項１の方法。 - 【請求項３】 前記ＰＳ＿ＣＬＯＣＫ信号は前記ＴＡＰ
（２４）にあるＴＣＫ信号から得られこれはパーシャル
スキャン・テスト時に前記スキャン・フリップフロップ
をクロックする役目をすることを特徴とする請求項２の
方法。 - 【請求項４】 前記集積回路をパーシャルスキャン・テ
ストによるテストが可能になるよう前記ＴＥＳＴ＿ＥＮ
信号を前記ＴＡＰにスキャンしたパーシャルスキャン・
テスト命令の受信に従って生成することを特徴とする請
求項２の方法。 - 【請求項５】 前記ＭＯＤＥ信号は前記ＴＡＰにあるＴ
ＤＩ信号から得られこれはテスト・データを前記集積回
路にシフトインしまた前記集積回路からシフトアウトす
るテスト・データ・シフトを制御するよう用いることを
特徴とする請求項４の方法。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US18887294A | 1994-01-31 | 1994-01-31 | |
| US188872 | 1994-01-31 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH07244127A true JPH07244127A (ja) | 1995-09-19 |
Family
ID=22694914
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP7031871A Pending JPH07244127A (ja) | 1994-01-31 | 1995-01-30 | 集積回路パーシャルスキャン・テスト実施方法 |
Country Status (5)
| Country | Link |
|---|---|
| US (1) | US5623503A (ja) |
| EP (1) | EP0665498A3 (ja) |
| JP (1) | JPH07244127A (ja) |
| KR (1) | KR950033511A (ja) |
| TW (1) | TW253942B (ja) |
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| Publication number | Priority date | Publication date | Assignee | Title |
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-
1995
- 1995-01-18 EP EP95300291A patent/EP0665498A3/en not_active Withdrawn
- 1995-01-24 KR KR1019950001139A patent/KR950033511A/ko not_active Application Discontinuation
- 1995-01-30 JP JP7031871A patent/JPH07244127A/ja active Pending
-
1996
- 1996-07-02 US US08/668,502 patent/US5623503A/en not_active Expired - Lifetime
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