JPH10161758A - 安定化電源回路 - Google Patents
安定化電源回路Info
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- JPH10161758A JPH10161758A JP9275017A JP27501797A JPH10161758A JP H10161758 A JPH10161758 A JP H10161758A JP 9275017 A JP9275017 A JP 9275017A JP 27501797 A JP27501797 A JP 27501797A JP H10161758 A JPH10161758 A JP H10161758A
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Abstract
(57)【要約】
【課題】低電圧において比較的大きな出力電流を発生さ
せることができ、かつ、レギュレーションのダイナミッ
クレンジを大きく採ることができる安定化電源回路を提
供することを目的とする。 【解決手段】この発明は、差動増幅回路とこの出力を受
ける電流出力回路とからなる安定化電源回路において、
前記電流出力回路が、前記差動増幅回路の出力を入力側
に受けて動作するドライブ段トランジスタと、このドラ
イブ段トランジスタにより駆動されるＭＯＳＦＥＴの電
流出力段と、前記ドライブ段トランジスタの出力側に接
続されたこれの負荷抵抗とを有していて、前記負荷抵抗
と前記ドライブ段トランジスタとが電源ラインとグラン
ドラインとの間に設けられ、前記ＭＯＳＦＥＴが前記負
荷抵抗を介して取出された出力により駆動されるもので
ある。
せることができ、かつ、レギュレーションのダイナミッ
クレンジを大きく採ることができる安定化電源回路を提
供することを目的とする。 【解決手段】この発明は、差動増幅回路とこの出力を受
ける電流出力回路とからなる安定化電源回路において、
前記電流出力回路が、前記差動増幅回路の出力を入力側
に受けて動作するドライブ段トランジスタと、このドラ
イブ段トランジスタにより駆動されるＭＯＳＦＥＴの電
流出力段と、前記ドライブ段トランジスタの出力側に接
続されたこれの負荷抵抗とを有していて、前記負荷抵抗
と前記ドライブ段トランジスタとが電源ラインとグラン
ドラインとの間に設けられ、前記ＭＯＳＦＥＴが前記負
荷抵抗を介して取出された出力により駆動されるもので
ある。
Description
【０００１】
【発明の属する技術分野】この発明は、安定化電源回路
に関し、詳しくは、低電圧駆動のＭＯＳＦＥＴ（以下Ｆ
ＥＴ）の出力トランジスタを有する定電流形の安定化電
源回路において、低電圧の電源であっても比較的大な出
力電流を効率よく発生させることができ、かつ、レギュ
レーションのダイナミックレンジを大きく採ることがで
きるような出力段がＦＥＴの安定化電源回路に関する。
に関し、詳しくは、低電圧駆動のＭＯＳＦＥＴ（以下Ｆ
ＥＴ）の出力トランジスタを有する定電流形の安定化電
源回路において、低電圧の電源であっても比較的大な出
力電流を効率よく発生させることができ、かつ、レギュ
レーションのダイナミックレンジを大きく採ることがで
きるような出力段がＦＥＴの安定化電源回路に関する。
【０００２】
【従来の技術】従来の出力段にＦＥＴトランジスタを用
いるＩＣ化された安定化電源回路としては、図３に示す
ようなＣＭＯＳ構成の差動増幅回路１０とＦＥＴトラン
ジスタによる電流出力回路（電流ブースタ回路）１１と
かなる電源電圧レギュレーション回路を挙げることがで
きる。この回路において、１２は、定電圧を発生する出
力端子であり、１３は、差動増幅回路１０の一方の入力
に加えられる基準電圧Ｖｒを発生する電源である。差動
増幅回路１０は、内部に差動アンプ１０ａと定電流源１
０ｂ（その電流値Ｉ）とを有している。また、これに
は、電流ブースタ回路１１の負荷として出力端子１２と
グランドＧＮＤとの間に抵抗Ｒ1，Ｒ2の直列回路が挿入
されている。
いるＩＣ化された安定化電源回路としては、図３に示す
ようなＣＭＯＳ構成の差動増幅回路１０とＦＥＴトラン
ジスタによる電流出力回路（電流ブースタ回路）１１と
かなる電源電圧レギュレーション回路を挙げることがで
きる。この回路において、１２は、定電圧を発生する出
力端子であり、１３は、差動増幅回路１０の一方の入力
に加えられる基準電圧Ｖｒを発生する電源である。差動
増幅回路１０は、内部に差動アンプ１０ａと定電流源１
０ｂ（その電流値Ｉ）とを有している。また、これに
は、電流ブースタ回路１１の負荷として出力端子１２と
グランドＧＮＤとの間に抵抗Ｒ1，Ｒ2の直列回路が挿入
されている。
【０００３】ここで、差動アンプ１０ａは、差動動作を
する一対のＮチャネルのＦＥＴＱ10，Ｑ11と、これらそ
れぞれのトランジスタのドレインと電源ラインＶDDとの
間にアクティブ負荷として設けられたカレントミラー接
続のＰチャネルＦＥＴＱ12，Ｑ13とを有している。トラ
ンジスタＱ11のゲートには基準電圧Ｖrが加えられてい
る。また、ＦＥＴＱ10，Ｑ11のソース側は共通に接続さ
れ、定電流源１０ｂのＦＥＴトランジスタＱ14を介して
接地され、ＦＥＴトランジスタＱ14のゲートは、所定の
定電圧を発生するバイアス電圧ラインＶsに接続されて
いる。トランジスタＱ10のゲートは、抵抗Ｒ1，Ｒ2の接
続点Ｎに接続され、電流ブースタ回路１１の出力側から
帰還された電圧を受ける。そして、トランジスタＱ13の
ドレイン側が電流出力段のＰチャネルのＦＥＴＱ15のゲ
ートに接続されていて、これを駆動する。なお、トラン
ジスタＱ15のドレインは、出力端子１２に接続されてい
る。ここで、抵抗Ｒ2の端子（接続点）の電圧は、差動
増幅回路１０のトランジスタＱ10のゲートに帰還されて
いるので、抵抗Ｒ2に発生する端子電圧が基準電圧Ｖrに
一致するように差動増幅回路１０が動作して出力端子１
２にレギュレーションされた定電圧Ｖｏが発生する。こ
の定電圧Ｖｏは、Ｖｏ＝（ｒ1＋ｒ2）・Ｖｒ／ｒ2とな
る。ただし、ｒ1は抵抗Ｒ1の抵抗値、ｒ2は抵抗Ｒ2の抵
抗値である。
する一対のＮチャネルのＦＥＴＱ10，Ｑ11と、これらそ
れぞれのトランジスタのドレインと電源ラインＶDDとの
間にアクティブ負荷として設けられたカレントミラー接
続のＰチャネルＦＥＴＱ12，Ｑ13とを有している。トラ
ンジスタＱ11のゲートには基準電圧Ｖrが加えられてい
る。また、ＦＥＴＱ10，Ｑ11のソース側は共通に接続さ
れ、定電流源１０ｂのＦＥＴトランジスタＱ14を介して
接地され、ＦＥＴトランジスタＱ14のゲートは、所定の
定電圧を発生するバイアス電圧ラインＶsに接続されて
いる。トランジスタＱ10のゲートは、抵抗Ｒ1，Ｒ2の接
続点Ｎに接続され、電流ブースタ回路１１の出力側から
帰還された電圧を受ける。そして、トランジスタＱ13の
ドレイン側が電流出力段のＰチャネルのＦＥＴＱ15のゲ
ートに接続されていて、これを駆動する。なお、トラン
ジスタＱ15のドレインは、出力端子１２に接続されてい
る。ここで、抵抗Ｒ2の端子（接続点）の電圧は、差動
増幅回路１０のトランジスタＱ10のゲートに帰還されて
いるので、抵抗Ｒ2に発生する端子電圧が基準電圧Ｖrに
一致するように差動増幅回路１０が動作して出力端子１
２にレギュレーションされた定電圧Ｖｏが発生する。こ
の定電圧Ｖｏは、Ｖｏ＝（ｒ1＋ｒ2）・Ｖｒ／ｒ2とな
る。ただし、ｒ1は抵抗Ｒ1の抵抗値、ｒ2は抵抗Ｒ2の抵
抗値である。
【０００４】
【発明が解決しようとする課題】このような安定化電源
回路にあっては、ＣＭＯＳ回路を用いることにより動作
電流が少なくて済む利点はあるが、電源電圧が５Ｖか、
それ以上の高い電圧でないと、電流ブースタ回路１１の
トランジスタＱ15を十分に駆動するだけのドライブ電圧
を発生させることができない。そのため、電源電圧が低
くなると、トランジスタＱ15の内部インピーダンスが高
くなる。そのために、大きな電流を得ることができず、
かつ、効率が悪い。しかも、レギュレーションのための
ダイナミックレンジが大きく採れない。図４は、このよ
うな関係を説明する、出力段トランジスタＱ15の出力電
流ＩDの特性を示すグラフである。電源電圧ＶDDが５Ｖ
か、それ以上の場合には、電圧ＶDS（ドレイン−ソース
間電圧）を５Ｖ付近までにすることができ、電圧ＶGS
（ゲート−ソース間電圧）を３Ｖ程度まで採ることがで
きるので、特性Ａのように出力電流ＩDに対して、出力
電流ＩDが一定になる手前のほぼ傾斜部分の範囲におい
て出力電圧のレギュレーションが可能である。しかし、
電源電圧ＶDDが３Ｖ程度の場合には、電圧ＶDS（ドレイ
ン−ソース間電圧）が２．５Ｖ程度か、それよりも小さ
くなり、電圧ＶGS（ゲート−ソース間電圧）は最大に採
れたとしても２Ｖ程度までしか採ることができない。そ
のために出力電圧のレギュレーションが可能な範囲が出
力電流ＩDについて特性Ｂの傾斜部分のうち、点線で示
すような範囲まで低下する。このように電圧ＶGSが低下
することで、従来は、出力電流ＩDが傾斜部分の上限近
くなるまでの出力電圧のレギュレーションは不可能であ
る。しかも、電圧ＶGSが低下することで、図示するよう
に、傾斜部分の特性が寝てきて（傾斜部分の電圧ＶDSの
軸とのなす角度が小さくなり）、出力電流ＩDに対する
電圧ＶDSが大きくなって効率はさらに悪化する。
回路にあっては、ＣＭＯＳ回路を用いることにより動作
電流が少なくて済む利点はあるが、電源電圧が５Ｖか、
それ以上の高い電圧でないと、電流ブースタ回路１１の
トランジスタＱ15を十分に駆動するだけのドライブ電圧
を発生させることができない。そのため、電源電圧が低
くなると、トランジスタＱ15の内部インピーダンスが高
くなる。そのために、大きな電流を得ることができず、
かつ、効率が悪い。しかも、レギュレーションのための
ダイナミックレンジが大きく採れない。図４は、このよ
うな関係を説明する、出力段トランジスタＱ15の出力電
流ＩDの特性を示すグラフである。電源電圧ＶDDが５Ｖ
か、それ以上の場合には、電圧ＶDS（ドレイン−ソース
間電圧）を５Ｖ付近までにすることができ、電圧ＶGS
（ゲート−ソース間電圧）を３Ｖ程度まで採ることがで
きるので、特性Ａのように出力電流ＩDに対して、出力
電流ＩDが一定になる手前のほぼ傾斜部分の範囲におい
て出力電圧のレギュレーションが可能である。しかし、
電源電圧ＶDDが３Ｖ程度の場合には、電圧ＶDS（ドレイ
ン−ソース間電圧）が２．５Ｖ程度か、それよりも小さ
くなり、電圧ＶGS（ゲート−ソース間電圧）は最大に採
れたとしても２Ｖ程度までしか採ることができない。そ
のために出力電圧のレギュレーションが可能な範囲が出
力電流ＩDについて特性Ｂの傾斜部分のうち、点線で示
すような範囲まで低下する。このように電圧ＶGSが低下
することで、従来は、出力電流ＩDが傾斜部分の上限近
くなるまでの出力電圧のレギュレーションは不可能であ
る。しかも、電圧ＶGSが低下することで、図示するよう
に、傾斜部分の特性が寝てきて（傾斜部分の電圧ＶDSの
軸とのなす角度が小さくなり）、出力電流ＩDに対する
電圧ＶDSが大きくなって効率はさらに悪化する。
【０００５】そこで、電源電圧が３Ｖ程度か、それ以下
の低電圧で駆動するような安定化電源回路にあっては、
出力段トランジスタは、ＦＥＴよりもむしろ駆動電圧が
低くて済むバイポーラトランジスタが用いられる。ある
いは、差動増幅回路や電流ブースタ回路がバイポーラト
ランジスタにより構成されることが多い。しかし、バイ
ポーラトランジスタを用いたこの種の安定化電源回路に
おいて大きな出力電流を得ようとすると、出力電流に対
する動作電流が大きくなって、ＦＥＴの場合と同様に効
率が低下する問題がある。この発明の目的は、このよう
な従来技術の問題点を解決するものであって、低電圧に
おいて比較的大きな出力電流を効率よく発生させること
ができ、かつ、レギュレーションのダイナミックレンジ
を大きく採ることができる出力段がＦＥＴの安定化電源
回路を提供することにある。
の低電圧で駆動するような安定化電源回路にあっては、
出力段トランジスタは、ＦＥＴよりもむしろ駆動電圧が
低くて済むバイポーラトランジスタが用いられる。ある
いは、差動増幅回路や電流ブースタ回路がバイポーラト
ランジスタにより構成されることが多い。しかし、バイ
ポーラトランジスタを用いたこの種の安定化電源回路に
おいて大きな出力電流を得ようとすると、出力電流に対
する動作電流が大きくなって、ＦＥＴの場合と同様に効
率が低下する問題がある。この発明の目的は、このよう
な従来技術の問題点を解決するものであって、低電圧に
おいて比較的大きな出力電流を効率よく発生させること
ができ、かつ、レギュレーションのダイナミックレンジ
を大きく採ることができる出力段がＦＥＴの安定化電源
回路を提供することにある。
【０００６】
【課題を解決するための手段】このような目的を達成す
るためのこの発明の安定化電源回路の構成は、差動増幅
回路とその出力を受けてそれを電流増幅して出力する電
流出力回路とを有し、前記電流出力回路の負荷が接続さ
れる出力に前記負荷と並列に抵抗回路を設けてこの抵抗
回路を介して前記負荷に出力される電圧の一部又は全部
を前記差動増幅回路の一方の入力に帰還し、他方の入力
に定電圧を加えて前記抵抗回路に定電流を流すことで前
記負荷に出力される電圧が一定になるように安定化する
安定化電源回路において、前記電流出力回路が、前記差
動増幅回路の出力を入力側に受けて動作するドライブ段
トランジスタと、このドライブ段トランジスタにより駆
動されるＦＥＴの電流出力段と、前記ドライブ段トラン
ジスタの出力側に接続されたこれの負荷抵抗とを有して
いて、前記負荷抵抗と前記ドライブ段トランジスタとが
電源ラインとグランドラインとの間に設けられ、前記Ｍ
ＯＳＦＥＴが前記負荷抵抗を介して取出された出力によ
り駆動されるものである。
るためのこの発明の安定化電源回路の構成は、差動増幅
回路とその出力を受けてそれを電流増幅して出力する電
流出力回路とを有し、前記電流出力回路の負荷が接続さ
れる出力に前記負荷と並列に抵抗回路を設けてこの抵抗
回路を介して前記負荷に出力される電圧の一部又は全部
を前記差動増幅回路の一方の入力に帰還し、他方の入力
に定電圧を加えて前記抵抗回路に定電流を流すことで前
記負荷に出力される電圧が一定になるように安定化する
安定化電源回路において、前記電流出力回路が、前記差
動増幅回路の出力を入力側に受けて動作するドライブ段
トランジスタと、このドライブ段トランジスタにより駆
動されるＦＥＴの電流出力段と、前記ドライブ段トラン
ジスタの出力側に接続されたこれの負荷抵抗とを有して
いて、前記負荷抵抗と前記ドライブ段トランジスタとが
電源ラインとグランドラインとの間に設けられ、前記Ｍ
ＯＳＦＥＴが前記負荷抵抗を介して取出された出力によ
り駆動されるものである。
【０００７】
【発明の実施の形態】このように、電流出力回路を、差
動増幅回路の出力をドライブ段トランジスタで受けて、
このドライブ段トランジスタにより負荷抵抗を介してＦ
ＥＴを駆動する構成とし、さらに、負荷抵抗とドライブ
段トランジスタとの直列回路を電源ラインとグランドラ
インとの間に配置するようにする。このようにすること
で、出力段のＦＥＴのゲート電圧は、実質的に電源電位
からグランド電位付近までの範囲に亙って駆動すること
が可能になる。その結果、出力段のＦＥＴの電圧ＶGS
（ゲート−ソース間電圧）は、例えば、３Ｖ程度の低電
圧電源の場合において、その電源電圧に近い値までもっ
ていくことができる。そこで、電源電圧が低い場合であ
っても、図４において、出力電流ＩDが一定電流となる
手前の傾斜部分の特性が起きて傾斜部分の電圧ＶDSの軸
とのなす角度が大きくなる。しかも、ＦＥＴの内部イン
ピーダンスが低いところまで駆動できるので点線の範囲
を越えて電源電圧付近までダイナミックレンジが広が
り、ダイナミックレンジを大きく採ることができる。ま
た、大きな出力電流を流出しても無駄な消費電力を低減
することができる。
動増幅回路の出力をドライブ段トランジスタで受けて、
このドライブ段トランジスタにより負荷抵抗を介してＦ
ＥＴを駆動する構成とし、さらに、負荷抵抗とドライブ
段トランジスタとの直列回路を電源ラインとグランドラ
インとの間に配置するようにする。このようにすること
で、出力段のＦＥＴのゲート電圧は、実質的に電源電位
からグランド電位付近までの範囲に亙って駆動すること
が可能になる。その結果、出力段のＦＥＴの電圧ＶGS
（ゲート−ソース間電圧）は、例えば、３Ｖ程度の低電
圧電源の場合において、その電源電圧に近い値までもっ
ていくことができる。そこで、電源電圧が低い場合であ
っても、図４において、出力電流ＩDが一定電流となる
手前の傾斜部分の特性が起きて傾斜部分の電圧ＶDSの軸
とのなす角度が大きくなる。しかも、ＦＥＴの内部イン
ピーダンスが低いところまで駆動できるので点線の範囲
を越えて電源電圧付近までダイナミックレンジが広が
り、ダイナミックレンジを大きく採ることができる。ま
た、大きな出力電流を流出しても無駄な消費電力を低減
することができる。
【０００８】
【実施例】図１の電流ブースタ回路（電流出力回路）２
は、図３における電流ブースタ回路１１に対して、出力
段のトランジスタＱ15をドライブするＮチャネルのＦＥ
ＴＱ6を前段として設けたものであって、このＦＥＴＱ6
が差動増幅回路１の出力を受けて出力段のトランジスタ
Ｑ15をＦＥＴＱ6の負荷抵抗Ｒ3を介して駆動するように
したものである。なお、図３と同等の構成要素は同一の
符号で示し、その説明を割愛する。図１の差動増幅回路
１は、図３の差動増幅回路１０に対応しているが、電源
ラインＶDD側に定電流源が挿入され、グランドＧＮＤ側
にカレントミラーの負荷トランジスタが挿入されて出力
信号が取り出される点で相違していて、図３の差動増幅
回路に対して電源ラインとグランドラインとの関係が入
れ替わった形になっている。これに伴って定電流源のＮ
チャネルＦＥＴは、ＰチャネルＦＥＴに換わり、アクテ
ィブ負荷トランジスタのＰチャネルＦＥＴは、Ｎチャネ
ルＦＥＴに換わっている。
は、図３における電流ブースタ回路１１に対して、出力
段のトランジスタＱ15をドライブするＮチャネルのＦＥ
ＴＱ6を前段として設けたものであって、このＦＥＴＱ6
が差動増幅回路１の出力を受けて出力段のトランジスタ
Ｑ15をＦＥＴＱ6の負荷抵抗Ｒ3を介して駆動するように
したものである。なお、図３と同等の構成要素は同一の
符号で示し、その説明を割愛する。図１の差動増幅回路
１は、図３の差動増幅回路１０に対応しているが、電源
ラインＶDD側に定電流源が挿入され、グランドＧＮＤ側
にカレントミラーの負荷トランジスタが挿入されて出力
信号が取り出される点で相違していて、図３の差動増幅
回路に対して電源ラインとグランドラインとの関係が入
れ替わった形になっている。これに伴って定電流源のＮ
チャネルＦＥＴは、ＰチャネルＦＥＴに換わり、アクテ
ィブ負荷トランジスタのＰチャネルＦＥＴは、Ｎチャネ
ルＦＥＴに換わっている。
【０００９】ＦＥＴＱ6のドレインは、このトランジス
タの負荷抵抗Ｒ3を介して電源ラインＶDDに接続され、
ソース側は接地されている。そして、そのゲートが差動
増幅回路１のＮチャネルＦＥＴＱ5のドレインに接続さ
れている。３は、レギュレーションされた定電圧Ｖoを
発生する出力端子であり、４は、差動増幅回路１の一方
の入力に加えられる基準電圧Ｖｒを発生する定電圧電源
である。また、Ｖs’は、図３におけるＶsに対応する所
定の定電圧を発生するバイアス電圧ラインである。差動
増幅回路１は、内部に差動アンプ１ａと定電流源１ｂ
（その電流値Ｉ）とを有している。差動アンプ１ａは、
差動動作をする一対のＰチャネルのＦＥＴＱ1，Ｑ2を有
し、これらそれぞれのトランジスタのドレインが共通に
接続されて定電流源１ｂを構成するＰチャネルのＦＥＴ
Ｑ3のドレイン−ソースを介して電源ラインＶDDに接続
されている。
タの負荷抵抗Ｒ3を介して電源ラインＶDDに接続され、
ソース側は接地されている。そして、そのゲートが差動
増幅回路１のＮチャネルＦＥＴＱ5のドレインに接続さ
れている。３は、レギュレーションされた定電圧Ｖoを
発生する出力端子であり、４は、差動増幅回路１の一方
の入力に加えられる基準電圧Ｖｒを発生する定電圧電源
である。また、Ｖs’は、図３におけるＶsに対応する所
定の定電圧を発生するバイアス電圧ラインである。差動
増幅回路１は、内部に差動アンプ１ａと定電流源１ｂ
（その電流値Ｉ）とを有している。差動アンプ１ａは、
差動動作をする一対のＰチャネルのＦＥＴＱ1，Ｑ2を有
し、これらそれぞれのトランジスタのドレインが共通に
接続されて定電流源１ｂを構成するＰチャネルのＦＥＴ
Ｑ3のドレイン−ソースを介して電源ラインＶDDに接続
されている。
【００１０】ＦＥＴＱ1，Ｑ2のドレインは、アクティブ
負荷として設けられたカレントミラー接続のＮチャネル
ＦＥＴＱ4，Ｑ5を介してそれぞれ接地されている。トラ
ンジスタＱ1のゲートには基準電圧Ｖrが加えられ、トラ
ンジスタＱ2のゲートは、抵抗Ｒ1，Ｒ2の接続点Ｎに接
続され、この接続点Ｎを介して電流ブースタ回路２の出
力側から帰還される電圧が加えられる。なお、出力端子
３と接続端子Ｎとの間にはノイズキャンセル用のコンデ
ンサＣ1が設けられ、また、ＦＥＴＱ6のドレインとゲー
ト間にもノイズキャンセル用のコンデンサＣ2が設けら
れている。
負荷として設けられたカレントミラー接続のＮチャネル
ＦＥＴＱ4，Ｑ5を介してそれぞれ接地されている。トラ
ンジスタＱ1のゲートには基準電圧Ｖrが加えられ、トラ
ンジスタＱ2のゲートは、抵抗Ｒ1，Ｒ2の接続点Ｎに接
続され、この接続点Ｎを介して電流ブースタ回路２の出
力側から帰還される電圧が加えられる。なお、出力端子
３と接続端子Ｎとの間にはノイズキャンセル用のコンデ
ンサＣ1が設けられ、また、ＦＥＴＱ6のドレインとゲー
ト間にもノイズキャンセル用のコンデンサＣ2が設けら
れている。
【００１１】このような回路にあっては、ＦＥＴＱ6の
ソース側が接地され、かつ、ドレイン側が負荷抵抗Ｒ3
を介して電源ラインＶDDに接続されているので、出力段
のトランジスタＱ15のゲートは、ＦＥＴＱ6が完全にＯ
Ｎ状態になったときにはほぼグランド電位になり、完全
にＯＦＦ状態になったときにはほぼ電源ラインＶDDの電
位になる。すなわち、この回路は、出力段のトランジス
タＱ15のゲートを、ほぼグランド電位から電源ラインＶ
DDの電位までの範囲に亙って駆動することができる。
これにより、ＦＥＴＱ6が完全にＯＮ状態になったとき
には、出力段のトランジスタＱ15をＯＮ状態にさせてそ
の内部インピーダンスを低下させることができる。その
結果、出力電流を大きくしても、電力ロスが少なく、低
電圧電源においてもその効率があまり低下しないで済
む。また、出力電流が小さいときには、出力段のトラン
ジスタＱ15をＯＦＦ状態にさせてその内部インピーダン
スを大きくしても、このようなときには、出力電流値が
小さいので消費が少なくて済む。
ソース側が接地され、かつ、ドレイン側が負荷抵抗Ｒ3
を介して電源ラインＶDDに接続されているので、出力段
のトランジスタＱ15のゲートは、ＦＥＴＱ6が完全にＯ
Ｎ状態になったときにはほぼグランド電位になり、完全
にＯＦＦ状態になったときにはほぼ電源ラインＶDDの電
位になる。すなわち、この回路は、出力段のトランジス
タＱ15のゲートを、ほぼグランド電位から電源ラインＶ
DDの電位までの範囲に亙って駆動することができる。
これにより、ＦＥＴＱ6が完全にＯＮ状態になったとき
には、出力段のトランジスタＱ15をＯＮ状態にさせてそ
の内部インピーダンスを低下させることができる。その
結果、出力電流を大きくしても、電力ロスが少なく、低
電圧電源においてもその効率があまり低下しないで済
む。また、出力電流が小さいときには、出力段のトラン
ジスタＱ15をＯＦＦ状態にさせてその内部インピーダン
スを大きくしても、このようなときには、出力電流値が
小さいので消費が少なくて済む。
【００１２】このように、電圧ＶGSが電源電圧ＶDDに近
い値まで採ることができるので、図４に示す出力電流Ｉ
Dの特性における傾斜部分が起き上がり、その傾斜角が
大きくなって、大きな電流を流せる。その上、レギュレ
ーションの範囲が拡大し、そのダイナミックレンジを大
きく採ることができる。図２は、差動増幅回路１のＦＥ
ＴＱ1〜Ｑ3をＰＮＰ形バイポーラトランジスタＴｒ1〜
Ｔｒ3に置き換え、ＦＥＴＱ4〜Ｑ6をＮＰＮ形バイポー
ラトランジスタＴｒ4〜Ｔｒ6に置き換えた安定化電源回
路の例である。差動トランジスタとして図１のＰチャネ
ルのＦＥＴＱ1，Ｑ2が、図２ではＰＮＰ形のバイポーラ
トランジスタに置き換えられ、接続点Ｎとトランジスタ
Ｔr2のベースとの間に保護抵抗Ｒ4が設けられている。
しかし、保護抵抗Ｒ4は理論的にはなくてもよいもので
ある。また、図２の差動トランジスタは、バイアスを選
択すれば、ＰＮＰトランジスタではく、ＮＰＮトランジ
スタを使用することも可能である。この回路において、
ＰＮＰ形のトランジスタＴｒ1〜Ｔｒ5からなる電流源と
差動増幅回路の動作、そしてドライブ段トランジスタＴ
r6とトランジスタＴr15，トランジスタＴr6の負荷抵抗
Ｒ3からなる電流ブースタ回路についての動作は、図１
の場合と同様である。そこで、これら回路については同
一符号を付し、その説明を割愛する。
い値まで採ることができるので、図４に示す出力電流Ｉ
Dの特性における傾斜部分が起き上がり、その傾斜角が
大きくなって、大きな電流を流せる。その上、レギュレ
ーションの範囲が拡大し、そのダイナミックレンジを大
きく採ることができる。図２は、差動増幅回路１のＦＥ
ＴＱ1〜Ｑ3をＰＮＰ形バイポーラトランジスタＴｒ1〜
Ｔｒ3に置き換え、ＦＥＴＱ4〜Ｑ6をＮＰＮ形バイポー
ラトランジスタＴｒ4〜Ｔｒ6に置き換えた安定化電源回
路の例である。差動トランジスタとして図１のＰチャネ
ルのＦＥＴＱ1，Ｑ2が、図２ではＰＮＰ形のバイポーラ
トランジスタに置き換えられ、接続点Ｎとトランジスタ
Ｔr2のベースとの間に保護抵抗Ｒ4が設けられている。
しかし、保護抵抗Ｒ4は理論的にはなくてもよいもので
ある。また、図２の差動トランジスタは、バイアスを選
択すれば、ＰＮＰトランジスタではく、ＮＰＮトランジ
スタを使用することも可能である。この回路において、
ＰＮＰ形のトランジスタＴｒ1〜Ｔｒ5からなる電流源と
差動増幅回路の動作、そしてドライブ段トランジスタＴ
r6とトランジスタＴr15，トランジスタＴr6の負荷抵抗
Ｒ3からなる電流ブースタ回路についての動作は、図１
の場合と同様である。そこで、これら回路については同
一符号を付し、その説明を割愛する。
【００１３】図２の安定化電源回路では、出力段の駆動
回路をバイポーラトランジスタにする分、動作電流が増
加する。しかし、出力段がバイポーラトランジスタでな
い分だけ、従来のバイポーラの出力段のときよりも動作
電流が抑えられる。そして、出力段のＦＥＴのドライブ
トランジスタがバイポーラトランジスタである分だけ、
図４における電圧ＶGSが図１の場合よりもさらに電源電
圧ＶDDに近い値ところまで駆動電圧を押し上げることが
でき、また、駆動電圧をグランド電位近くまでさらに下
げることができる。これにより動作電流の増加分が相殺
されて、安定化電源回路としては、トータルとしてほぼ
図１と同様に効率のよいレギュレーション動作をさせる
ことが可能になる。
回路をバイポーラトランジスタにする分、動作電流が増
加する。しかし、出力段がバイポーラトランジスタでな
い分だけ、従来のバイポーラの出力段のときよりも動作
電流が抑えられる。そして、出力段のＦＥＴのドライブ
トランジスタがバイポーラトランジスタである分だけ、
図４における電圧ＶGSが図１の場合よりもさらに電源電
圧ＶDDに近い値ところまで駆動電圧を押し上げることが
でき、また、駆動電圧をグランド電位近くまでさらに下
げることができる。これにより動作電流の増加分が相殺
されて、安定化電源回路としては、トータルとしてほぼ
図１と同様に効率のよいレギュレーション動作をさせる
ことが可能になる。
【００１４】以上説明してきたが、実施例では、負荷抵
抗Ｒ3とこれを負荷とするドライブトランジスタの出力
端子の接続点に出力段ＦＥＴのゲートが直接接続されて
いるが、この接続点とゲートとの間に抵抗等が介在して
もよい。また、負荷抵抗Ｒ3とドライブトランジスタの
出力端子との間に保護抵抗が挿入されてもよい。
抗Ｒ3とこれを負荷とするドライブトランジスタの出力
端子の接続点に出力段ＦＥＴのゲートが直接接続されて
いるが、この接続点とゲートとの間に抵抗等が介在して
もよい。また、負荷抵抗Ｒ3とドライブトランジスタの
出力端子との間に保護抵抗が挿入されてもよい。
【００１５】
【発明の効果】このようにこの発明にあっては、電流増
幅回路を差動増幅回路の出力を受けて動作するトランジ
スタとこのトランジスタにより駆動されるＦＥＴで構成
される電流出力段と抵抗とにより構成して、抵抗とトラ
ンジスタの出力側との直列回路を電源ラインとグランド
との間に設けているので、出力段のＦＥＴのゲート電圧
は、実質的に電源電位からグランド電位近くまでの範囲
に亙って駆動することができる。その結果、ダイナミッ
クレンジを大きく採ることができ、かつ、大きな出力電
流を流出しても無駄な消費電力を低減することができ
る。
幅回路を差動増幅回路の出力を受けて動作するトランジ
スタとこのトランジスタにより駆動されるＦＥＴで構成
される電流出力段と抵抗とにより構成して、抵抗とトラ
ンジスタの出力側との直列回路を電源ラインとグランド
との間に設けているので、出力段のＦＥＴのゲート電圧
は、実質的に電源電位からグランド電位近くまでの範囲
に亙って駆動することができる。その結果、ダイナミッ
クレンジを大きく採ることができ、かつ、大きな出力電
流を流出しても無駄な消費電力を低減することができ
る。
【図１】図１は、この発明を適用した安定化電源回路の
一実施例のブロック図である。
一実施例のブロック図である。
【図２】図２は、その他の実施例のブロック図である。
【図３】図３は、従来のＣＭＯＳ型の安定化電源回路の
ブロック図である。
ブロック図である。
【図４】図４は、ＣＭＯＳ型の安定化電源回路の出力電
流とゲート電圧との関係の説明図である。
流とゲート電圧との関係の説明図である。
１，１０…差動増幅回路、１ａ，１０ａ…差動アンプ、
１ｂ，１０ｂ…定電流源、２，１１…電流ブースタ回
路、３，１２…出力端子、４，１３…基準電圧電源、Ｑ
1〜Ｑ15…ＦＥＴ。
１ｂ，１０ｂ…定電流源、２，１１…電流ブースタ回
路、３，１２…出力端子、４，１３…基準電圧電源、Ｑ
1〜Ｑ15…ＦＥＴ。
Claims (1)
- 【請求項１】差動増幅回路とその出力を受けてそれを電
流増幅して出力する電流出力回路とを有し、前記電流出
力回路の負荷が接続される出力に前記負荷と並列に抵抗
回路を設けてこの抵抗回路を介して前記負荷に出力され
る電圧の一部又は全部を前記差動増幅回路の一方の入力
に帰還し、他方の入力に定電圧を加えて前記抵抗回路に
定電流を流すことで前記負荷に出力される電圧が一定に
なるように安定化する安定化電源回路において、 前記電流出力回路は、前記差動増幅回路の出力を入力側
に受けて動作するドライブ段トランジスタと、このドラ
イブ段トランジスタにより駆動されるＭＯＳＦＥＴの電
流出力段と、前記ドライブ段トランジスタの出力側に接
続されたこれの負荷抵抗とを有していて、前記負荷抵抗
と前記ドライブ段トランジスタとが電源ラインとグラン
ドラインとの間に設けられ、前記ＭＯＳＦＥＴが前記負
荷抵抗を介して取出された出力により駆動される安定化
電源回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9275017A JPH10161758A (ja) | 1996-10-04 | 1997-09-22 | 安定化電源回路 |
Applications Claiming Priority (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP28304396 | 1996-10-04 | ||
| JP8-283043 | 1996-10-04 | ||
| JP9275017A JPH10161758A (ja) | 1996-10-04 | 1997-09-22 | 安定化電源回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH10161758A true JPH10161758A (ja) | 1998-06-19 |
Family
ID=26551283
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP9275017A Pending JPH10161758A (ja) | 1996-10-04 | 1997-09-22 | 安定化電源回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH10161758A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7737924B2 (en) | 2001-12-07 | 2010-06-15 | Semiconductor Energy Laboratory Co., Ltd. | Display device and electric equipment using the same |
-
1997
- 1997-09-22 JP JP9275017A patent/JPH10161758A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7737924B2 (en) | 2001-12-07 | 2010-06-15 | Semiconductor Energy Laboratory Co., Ltd. | Display device and electric equipment using the same |
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