JP2002185269A - バッファアンプ - Google Patents
バッファアンプInfo
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- JP2002185269A JP2002185269A JP2000383470A JP2000383470A JP2002185269A JP 2002185269 A JP2002185269 A JP 2002185269A JP 2000383470 A JP2000383470 A JP 2000383470A JP 2000383470 A JP2000383470 A JP 2000383470A JP 2002185269 A JP2002185269 A JP 2002185269A
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Abstract
(57)【要約】
【課題】 出力電圧範囲の拡大が可能なバッファアンプ
を実現する。 【解決手段】 入力電圧に追従した出力電圧を出力する
バッファアンプにおいて、入力電圧が印加されるnチャ
ンネルのソースフォロワ回路及びpチャンネルのソース
フォロワ回路と、この2つのソースフォロワ回路の出力
がそれぞれ接続され出力電圧を出力する出力段回路と、
nチャンネルのソースフォロワ回路の出力電流を入力電
流とし出力電流を出力段回路の出力に供給する第1の電
流ミラー回路と、pチャンネルのソースフォロワ回路の
出力電流を入力電流とし出力電流を出力段回路の出力に
供給する第2の電流ミラー回路とを設ける。
を実現する。 【解決手段】 入力電圧に追従した出力電圧を出力する
バッファアンプにおいて、入力電圧が印加されるnチャ
ンネルのソースフォロワ回路及びpチャンネルのソース
フォロワ回路と、この2つのソースフォロワ回路の出力
がそれぞれ接続され出力電圧を出力する出力段回路と、
nチャンネルのソースフォロワ回路の出力電流を入力電
流とし出力電流を出力段回路の出力に供給する第1の電
流ミラー回路と、pチャンネルのソースフォロワ回路の
出力電流を入力電流とし出力電流を出力段回路の出力に
供給する第2の電流ミラー回路とを設ける。
Description
【0001】
【発明の属する技術分野】本発明は、入力電圧に追従し
た出力電圧を出力するバッファアンプに関し、特に出力
電圧範囲が広いバッファアップに関する。
た出力電圧を出力するバッファアンプに関し、特に出力
電圧範囲が広いバッファアップに関する。
【0002】
【従来の技術】従来のバッファアンプは入力電圧を利得
1倍で増幅した後に出力電圧として出力する。図4はこ
のような従来のバッファアンプの一例を示す構成回路図
である。
1倍で増幅した後に出力電圧として出力する。図4はこ
のような従来のバッファアンプの一例を示す構成回路図
である。
【0003】図4において1は入力電圧信号を発生させ
る信号源、2及び3はバイアス電圧を供給するバイアス
電圧源、4,6及び8はnチャンネルのMOSFET
(Metal Oxide Semiconductor Field Effect Transisto
r、以下、単に電圧効果トランジスタと呼ぶ。)、5,
7及び9はpチャンネルのMOSFET(以下、単に電
圧効果トランジスタと呼ぶ。)、10は負荷抵抗であ
る。
る信号源、2及び3はバイアス電圧を供給するバイアス
電圧源、4,6及び8はnチャンネルのMOSFET
(Metal Oxide Semiconductor Field Effect Transisto
r、以下、単に電圧効果トランジスタと呼ぶ。)、5,
7及び9はpチャンネルのMOSFET(以下、単に電
圧効果トランジスタと呼ぶ。)、10は負荷抵抗であ
る。
【0004】また、100は正電圧源、101は負電圧
源であり、4,5,6,7,8及び9はバッファアンプ
50を構成している。
源であり、4,5,6,7,8及び9はバッファアンプ
50を構成している。
【0005】信号源1の一端は接地され、他端は電圧効
果トランジスタ4及び5のゲートにそれぞれ接続され、
電圧効果トランジスタ4のソースは電圧効果トランジス
タ7のゲート及び電圧効果トランジスタ8のドレインに
接続される。一方、電圧効果トランジスタ5のソースは
電圧効果トランジスタ6のゲート及び電圧効果トランジ
スタ9のドレインに接続される。
果トランジスタ4及び5のゲートにそれぞれ接続され、
電圧効果トランジスタ4のソースは電圧効果トランジス
タ7のゲート及び電圧効果トランジスタ8のドレインに
接続される。一方、電圧効果トランジスタ5のソースは
電圧効果トランジスタ6のゲート及び電圧効果トランジ
スタ9のドレインに接続される。
【0006】電圧効果トランジスタ6のソースは電圧効
果トランジスタ7のソースに接続されると共に負荷抵抗
10の一端に接続され、負荷抵抗10の他端は接地され
る。また、バイアス電圧源2の一端は電圧効果トランジ
スタ9のゲートに接続され、バイアス電圧源3の一端は
電圧効果トランジスタ8のゲートに接続される。
果トランジスタ7のソースに接続されると共に負荷抵抗
10の一端に接続され、負荷抵抗10の他端は接地され
る。また、バイアス電圧源2の一端は電圧効果トランジ
スタ9のゲートに接続され、バイアス電圧源3の一端は
電圧効果トランジスタ8のゲートに接続される。
【0007】さらに、バイアス電圧源2の他端、電圧効
果トランジスタ9のソースと電圧効果トランジスタ4及
び6のドレインは正電圧源100に接続され、バイアス
電圧源3の他端、電圧効果トランジスタ8のソースと電
圧効果トランジスタ5及び7のドレインは負電圧源10
1に接続される。
果トランジスタ9のソースと電圧効果トランジスタ4及
び6のドレインは正電圧源100に接続され、バイアス
電圧源3の他端、電圧効果トランジスタ8のソースと電
圧効果トランジスタ5及び7のドレインは負電圧源10
1に接続される。
【0008】ここで、図4に示す従来例の動作を説明す
る。電圧効果トランジスタ4,5,6及び7は所謂ダイ
アモンド・バッファ回路として入力電圧を利得1倍で出
力電圧として出力する。また、電圧効果トランジスタ8
及び9はバイアス電圧がバイアス電圧源3及び2から印
加されているので定電流源として動作し、電圧効果トラ
ンジスタ4及び8と電界効果トランジスタ5及び9はそ
れぞれソースフォロワとして動作する。
る。電圧効果トランジスタ4,5,6及び7は所謂ダイ
アモンド・バッファ回路として入力電圧を利得1倍で出
力電圧として出力する。また、電圧効果トランジスタ8
及び9はバイアス電圧がバイアス電圧源3及び2から印
加されているので定電流源として動作し、電圧効果トラ
ンジスタ4及び8と電界効果トランジスタ5及び9はそ
れぞれソースフォロワとして動作する。
【0009】すなわち、入力電圧を”Vin”、出力電
圧を”Vout”とすれば、 Vout=Vin (1) なる関係を満足することになる。
圧を”Vout”とすれば、 Vout=Vin (1) なる関係を満足することになる。
【0010】
【発明が解決しようとする課題】しかし、図4に示す従
来例ではnチャンネルの電圧効果トランジスタの閾値電
圧を”Vtn”、pチャンネルの電圧効果トランジスタ
の閾値電圧を”Vtp”、正電圧源100の出力電圧
を”VDD”、負電圧源101の出力電圧を”VSS”
とした場合には入力電圧が次式に示すような電圧範囲の
場合には正常に動作しないと言った問題点があった。 Vin<VSS+Vtn (2) Vin>VDD−Vtp (3)
来例ではnチャンネルの電圧効果トランジスタの閾値電
圧を”Vtn”、pチャンネルの電圧効果トランジスタ
の閾値電圧を”Vtp”、正電圧源100の出力電圧
を”VDD”、負電圧源101の出力電圧を”VSS”
とした場合には入力電圧が次式に示すような電圧範囲の
場合には正常に動作しないと言った問題点があった。 Vin<VSS+Vtn (2) Vin>VDD−Vtp (3)
【0011】すなわち、式(2)の条件下では電圧効果
トランジスタ4のゲート・ソース間電圧がnチャンネル
の電圧効果トランジスタの閾値電圧”Vtn”以下にな
り”OFF”になってしまい、同時に電圧効果トランジ
スタ7も”OFF”になり、負荷抵抗10に電流を供給
することができなくなる。
トランジスタ4のゲート・ソース間電圧がnチャンネル
の電圧効果トランジスタの閾値電圧”Vtn”以下にな
り”OFF”になってしまい、同時に電圧効果トランジ
スタ7も”OFF”になり、負荷抵抗10に電流を供給
することができなくなる。
【0012】同様に、式(3)の条件下では電圧効果ト
ランジスタ5のゲート・ソース間電圧がpチャンネルの
電圧効果トランジスタの閾値電圧”Vtp”以下にな
り”OFF”になってしまい、同時に電圧効果トランジ
スタ6も”OFF”になり、負荷抵抗10に電流を供給
することができなくなる。
ランジスタ5のゲート・ソース間電圧がpチャンネルの
電圧効果トランジスタの閾値電圧”Vtp”以下にな
り”OFF”になってしまい、同時に電圧効果トランジ
スタ6も”OFF”になり、負荷抵抗10に電流を供給
することができなくなる。
【0013】このため、図4に示す従来例では正常動作
する入力電圧の電圧範囲は、 VSS+Vtn<Vin<VDD−Vtp (4) となり、同様に式(1)から出力電圧範囲が下記のよう
に限定されることになる。 VSS+Vtn<Vout<VDD−Vtp (5)
する入力電圧の電圧範囲は、 VSS+Vtn<Vin<VDD−Vtp (4) となり、同様に式(1)から出力電圧範囲が下記のよう
に限定されることになる。 VSS+Vtn<Vout<VDD−Vtp (5)
【0014】さらに、式(5)から出力電圧の出力可能
な電圧幅”Vrg”は、 Vrg=VDD−Vtp−(VSS+Vtn) VDD−VSS−(Vtp+Vtn) (6) となる。
な電圧幅”Vrg”は、 Vrg=VDD−Vtp−(VSS+Vtn) VDD−VSS−(Vtp+Vtn) (6) となる。
【0015】言い換えれば、供給される電源電圧(VD
D−VSS)からpチャンネル及びnチャンネルの電圧
効果トランジスタの閾値電圧”Vtp”及び”Vtn”
を差し引いた電圧範囲でしか出力電圧が出力されなくな
り、特に、近年の低電源電圧の下で動作する回路にこの
ような従来例を用いる場合には出力電圧範囲の狭さが重
大な問題点になる。従って本発明が解決しようとする課
題は、出力電圧範囲の拡大が可能なバッファアンプを実
現することにある。
D−VSS)からpチャンネル及びnチャンネルの電圧
効果トランジスタの閾値電圧”Vtp”及び”Vtn”
を差し引いた電圧範囲でしか出力電圧が出力されなくな
り、特に、近年の低電源電圧の下で動作する回路にこの
ような従来例を用いる場合には出力電圧範囲の狭さが重
大な問題点になる。従って本発明が解決しようとする課
題は、出力電圧範囲の拡大が可能なバッファアンプを実
現することにある。
【0016】
【課題を解決するための手段】このような課題を達成す
るために、本発明のうち請求項1記載の発明は、入力電
圧に追従した出力電圧を出力するバッファアンプにおい
て、前記入力電圧が印加されるnチャンネルのソースフ
ォロワ回路及びpチャンネルのソースフォロワ回路と、
この2つのソースフォロワ回路の出力がそれぞれ接続さ
れ前記出力電圧を出力する出力段回路と、nチャンネル
の前記ソースフォロワ回路の出力電流を入力電流とし出
力電流を前記出力段回路の出力に供給する第1の電流ミ
ラー回路と、pチャンネルの前記ソースフォロワ回路の
出力電流を入力電流とし出力電流を前記出力段回路の出
力に供給する第2の電流ミラー回路とを備えたことによ
り、出力電圧範囲の拡大が可能になる。
るために、本発明のうち請求項1記載の発明は、入力電
圧に追従した出力電圧を出力するバッファアンプにおい
て、前記入力電圧が印加されるnチャンネルのソースフ
ォロワ回路及びpチャンネルのソースフォロワ回路と、
この2つのソースフォロワ回路の出力がそれぞれ接続さ
れ前記出力電圧を出力する出力段回路と、nチャンネル
の前記ソースフォロワ回路の出力電流を入力電流とし出
力電流を前記出力段回路の出力に供給する第1の電流ミ
ラー回路と、pチャンネルの前記ソースフォロワ回路の
出力電流を入力電流とし出力電流を前記出力段回路の出
力に供給する第2の電流ミラー回路とを備えたことによ
り、出力電圧範囲の拡大が可能になる。
【0017】請求項2記載の発明は、請求項1記載の発
明であるバッファアンプにおいて、前記ソースフォロワ
回路が、ゲートに前記入力電圧が印加されるnチャンネ
ル若しくはpチャンネルの第1の電界効果トランジスタ
と、ドレインが前記第1の電界効果トランジスタのソー
スに接続されゲート及びソースにバイアス電圧及び電源
電圧が印加されたnチャンネル若しくはpチャンネルの
第2の電界効果トランジスタとから構成されたことによ
り、出力電圧範囲の拡大が可能になる。
明であるバッファアンプにおいて、前記ソースフォロワ
回路が、ゲートに前記入力電圧が印加されるnチャンネ
ル若しくはpチャンネルの第1の電界効果トランジスタ
と、ドレインが前記第1の電界効果トランジスタのソー
スに接続されゲート及びソースにバイアス電圧及び電源
電圧が印加されたnチャンネル若しくはpチャンネルの
第2の電界効果トランジスタとから構成されたことによ
り、出力電圧範囲の拡大が可能になる。
【0018】請求項3記載の発明は、請求項1記載の発
明であるバッファアンプにおいて、前記出力段回路が、
前記nチャンネルのソースフォロワ回路の出力及び負電
圧源がゲート及びドレインに接続され、ソースから前記
出力電圧を出力するpチャンネルの電界効果トランジス
タと、前記pチャンネルのソースフォロワ回路の出力及
び正電圧源がゲート及びドレインに接続され、ソースが
前記pチャンネルの電界効果トランジスタのソースに接
続されるnチャンネルの電界効果トランジスタとから構
成されたことにより、出力電圧範囲の拡大が可能にな
る。
明であるバッファアンプにおいて、前記出力段回路が、
前記nチャンネルのソースフォロワ回路の出力及び負電
圧源がゲート及びドレインに接続され、ソースから前記
出力電圧を出力するpチャンネルの電界効果トランジス
タと、前記pチャンネルのソースフォロワ回路の出力及
び正電圧源がゲート及びドレインに接続され、ソースが
前記pチャンネルの電界効果トランジスタのソースに接
続されるnチャンネルの電界効果トランジスタとから構
成されたことにより、出力電圧範囲の拡大が可能にな
る。
【0019】請求項4記載の発明は、入力電圧に追従し
た出力電圧を出力するバッファアンプにおいて、前記入
力電圧が印加されるNPNのエミッタフォロワ回路及び
PNPのエミッタフォロワ回路と、この2つのエミッタ
フォロワ回路の出力がそれぞれ接続され前記出力電圧を
出力する出力段回路と、NPNの前記エミッタフォロワ
回路の出力電流を入力電流とし出力電流を前記出力段回
路の出力に供給する第1の電流ミラー回路と、PNPの
前記エミッタフォロワ回路の出力電流を入力電流とし出
力電流を前記出力段回路の出力に供給する第2の電流ミ
ラー回路とを備えたことにより、出力電圧範囲の拡大が
可能になる。
た出力電圧を出力するバッファアンプにおいて、前記入
力電圧が印加されるNPNのエミッタフォロワ回路及び
PNPのエミッタフォロワ回路と、この2つのエミッタ
フォロワ回路の出力がそれぞれ接続され前記出力電圧を
出力する出力段回路と、NPNの前記エミッタフォロワ
回路の出力電流を入力電流とし出力電流を前記出力段回
路の出力に供給する第1の電流ミラー回路と、PNPの
前記エミッタフォロワ回路の出力電流を入力電流とし出
力電流を前記出力段回路の出力に供給する第2の電流ミ
ラー回路とを備えたことにより、出力電圧範囲の拡大が
可能になる。
【0020】請求項5記載の発明は、請求項4記載の発
明であるバッファアンプにおいて、前記エミッタフォロ
ワ回路が、ベースに前記入力電圧が印加されるNPN若
しくはPNPの第1のトランジスタと、コレクタが前記
第1のトランジスタのエミッタに接続されベース及びエ
ミッタにバイアス電圧及び電源電圧が印加されたNPN
若しくはPNPの第2のトランジスタとから構成された
ことにより、出力電圧範囲の拡大が可能になる。
明であるバッファアンプにおいて、前記エミッタフォロ
ワ回路が、ベースに前記入力電圧が印加されるNPN若
しくはPNPの第1のトランジスタと、コレクタが前記
第1のトランジスタのエミッタに接続されベース及びエ
ミッタにバイアス電圧及び電源電圧が印加されたNPN
若しくはPNPの第2のトランジスタとから構成された
ことにより、出力電圧範囲の拡大が可能になる。
【0021】請求項6記載の発明は、請求項4記載の発
明であるバッファアンプにおいて、前記出力段回路が、
前記NPNのエミッタフォロワ回路の出力及び負電圧源
がベース及びコレクタに接続され、エミッタから前記出
力電圧を出力するPNPのトランジスタと、前記PNP
のエミッタフォロワ回路の出力及び正電圧源がベース及
びコレクタに接続され、エミッタが前記PNPのトラン
ジスタのエミッタに接続されるNPNのトランジスタと
から構成されたことにより、出力電圧範囲の拡大が可能
になる。
明であるバッファアンプにおいて、前記出力段回路が、
前記NPNのエミッタフォロワ回路の出力及び負電圧源
がベース及びコレクタに接続され、エミッタから前記出
力電圧を出力するPNPのトランジスタと、前記PNP
のエミッタフォロワ回路の出力及び正電圧源がベース及
びコレクタに接続され、エミッタが前記PNPのトラン
ジスタのエミッタに接続されるNPNのトランジスタと
から構成されたことにより、出力電圧範囲の拡大が可能
になる。
【0022】
【発明の実施の形態】以下本発明を図面を用いて詳細に
説明する。図1は本発明に係るバッファアンプの一実施
例を示す構成回路図である。図1において1,2,3,
6〜10,100及び101は図4と同一符号を付して
あり、4a,13及び14はnチャンネルの電圧効果ト
ランジスタ、5a,11及び12はpチャンネルの電圧
効果トランジスタである。
説明する。図1は本発明に係るバッファアンプの一実施
例を示す構成回路図である。図1において1,2,3,
6〜10,100及び101は図4と同一符号を付して
あり、4a,13及び14はnチャンネルの電圧効果ト
ランジスタ、5a,11及び12はpチャンネルの電圧
効果トランジスタである。
【0023】また、4a,5a,6〜9及び11〜14
はバッファアンプ51を、4a及び8はソースフォロワ
回路52を、5a及び9はソースフォロワ53回路を、
11及び12は電流ミラー回路54を、13及び14は
電流ミラー回路55を、6及び7は出力段回路56をそ
れぞれ構成している。
はバッファアンプ51を、4a及び8はソースフォロワ
回路52を、5a及び9はソースフォロワ53回路を、
11及び12は電流ミラー回路54を、13及び14は
電流ミラー回路55を、6及び7は出力段回路56をそ
れぞれ構成している。
【0024】信号源1の一端は接地され、他端は電圧効
果トランジスタ4a及び5aのゲートにそれぞれ接続さ
れ、電圧効果トランジスタ4aのソースは電圧効果トラ
ンジスタ7のゲート及び電圧効果トランジスタ8のドレ
インに接続される。一方、電圧効果トランジスタ5aの
ソースは電圧効果トランジスタ6のゲート及び電圧効果
トランジスタ9のドレインに接続される。
果トランジスタ4a及び5aのゲートにそれぞれ接続さ
れ、電圧効果トランジスタ4aのソースは電圧効果トラ
ンジスタ7のゲート及び電圧効果トランジスタ8のドレ
インに接続される。一方、電圧効果トランジスタ5aの
ソースは電圧効果トランジスタ6のゲート及び電圧効果
トランジスタ9のドレインに接続される。
【0025】電圧効果トランジスタ6のソースは電圧効
果トランジスタ7のソースに接続されると共に負荷抵抗
10の一端に接続され、負荷抵抗10の他端は接地され
る。また、バイアス電圧源2の一端は電圧効果トランジ
スタ9のゲートに接続され、バイアス電圧源3の一端は
電圧効果トランジスタ8のゲートに接続される。
果トランジスタ7のソースに接続されると共に負荷抵抗
10の一端に接続され、負荷抵抗10の他端は接地され
る。また、バイアス電圧源2の一端は電圧効果トランジ
スタ9のゲートに接続され、バイアス電圧源3の一端は
電圧効果トランジスタ8のゲートに接続される。
【0026】また、電圧効果トランジスタ4aのドレイ
ンは電圧効果トランジスタ11のゲート及びドレインと
電圧効果トランジスタ12のゲートに接続され、電圧効
果トランジスタ5aのドレインは電圧効果トランジスタ
13のゲート及びドレインと電圧効果トランジスタ14
のゲートに接続される。
ンは電圧効果トランジスタ11のゲート及びドレインと
電圧効果トランジスタ12のゲートに接続され、電圧効
果トランジスタ5aのドレインは電圧効果トランジスタ
13のゲート及びドレインと電圧効果トランジスタ14
のゲートに接続される。
【0027】さらに、バイアス電圧源2の他端、電圧効
果トランジスタ9,11及び12のソースと電圧効果ト
ランジスタ6のドレインは正電圧源100に接続され、
バイアス電圧源3の他端、電圧効果トランジスタ8,1
3及び14のソースと電圧効果トランジスタ7のドレイ
ンは負電圧源101に接続される。また、電圧効果トラ
ンジスタ12及び14のドレインが負荷抵抗10の一端
に接続される。
果トランジスタ9,11及び12のソースと電圧効果ト
ランジスタ6のドレインは正電圧源100に接続され、
バイアス電圧源3の他端、電圧効果トランジスタ8,1
3及び14のソースと電圧効果トランジスタ7のドレイ
ンは負電圧源101に接続される。また、電圧効果トラ
ンジスタ12及び14のドレインが負荷抵抗10の一端
に接続される。
【0028】ここで、図1に示す実施例の動作を説明す
る。入力電圧”Vin”が正電圧源100の出力電圧と
負電圧源101の出力電圧の中点近傍であれば、従来例
と同様に式(1)が満足される。
る。入力電圧”Vin”が正電圧源100の出力電圧と
負電圧源101の出力電圧の中点近傍であれば、従来例
と同様に式(1)が満足される。
【0029】そして、入力電圧”Vin”が負電圧源1
01の出力電圧の近傍、言い換えれば、 Vin<VSS+Vtn (7) の場合には、前述のように電圧効果トランジスタ4aの
ゲート・ソース間電圧がnチャンネルの電圧効果トラン
ジスタの閾値電圧”Vtn”以下になり、電圧効果トラ
ンジスタ4aが”OFF”になり、同時に電圧効果トラ
ンジスタ7が”OFF”になる。
01の出力電圧の近傍、言い換えれば、 Vin<VSS+Vtn (7) の場合には、前述のように電圧効果トランジスタ4aの
ゲート・ソース間電圧がnチャンネルの電圧効果トラン
ジスタの閾値電圧”Vtn”以下になり、電圧効果トラ
ンジスタ4aが”OFF”になり、同時に電圧効果トラ
ンジスタ7が”OFF”になる。
【0030】また、この時、電圧効果トランジスタ4a
のドレイン電流を入力電流としていた電流ミラー回路5
4も動作を停止する。但し、式(7)の条件下において
はソースフォロワ53回路を構成する電圧効果トランジ
スタ5aは”ON”のままであるため、電流ミラー回路
55は動作し続ける。
のドレイン電流を入力電流としていた電流ミラー回路5
4も動作を停止する。但し、式(7)の条件下において
はソースフォロワ53回路を構成する電圧効果トランジ
スタ5aは”ON”のままであるため、電流ミラー回路
55は動作し続ける。
【0031】このため、電圧効果トランジスタ7が”O
FF”になっても負荷抵抗10には電流ミラー回路55
から電流が供給することが可能になり、バッファアンプ
として動作が可能になる。
FF”になっても負荷抵抗10には電流ミラー回路55
から電流が供給することが可能になり、バッファアンプ
として動作が可能になる。
【0032】一方、入力電圧”Vin”が正電圧源10
0の出力電圧の近傍、言い換えれば、 Vin>VDD−Vtp (8) の場合には、前述のように電圧効果トランジスタ5aの
ゲート・ソース間電圧がpチャンネルの電圧効果トラン
ジスタの閾値電圧”Vtp”以下になり、電圧効果トラ
ンジスタ5aが”OFF”になり、同時に電圧効果トラ
ンジスタ6が”OFF”になる。
0の出力電圧の近傍、言い換えれば、 Vin>VDD−Vtp (8) の場合には、前述のように電圧効果トランジスタ5aの
ゲート・ソース間電圧がpチャンネルの電圧効果トラン
ジスタの閾値電圧”Vtp”以下になり、電圧効果トラ
ンジスタ5aが”OFF”になり、同時に電圧効果トラ
ンジスタ6が”OFF”になる。
【0033】また、この時、電圧効果トランジスタ5a
のドレイン電流を入力電流としていた電流ミラー回路5
5も動作を停止する。但し、式(8)の条件下において
はソースフォロワ回路52を構成する電圧効果トランジ
スタ4aは”ON”のままであるため、電流ミラー回路
54は動作し続ける。
のドレイン電流を入力電流としていた電流ミラー回路5
5も動作を停止する。但し、式(8)の条件下において
はソースフォロワ回路52を構成する電圧効果トランジ
スタ4aは”ON”のままであるため、電流ミラー回路
54は動作し続ける。
【0034】このため、電圧効果トランジスタ6が”O
FF”になっても負荷抵抗10には電流ミラー回路54
から電流が供給することが可能になり、バッファアンプ
として動作が可能になる。
FF”になっても負荷抵抗10には電流ミラー回路54
から電流が供給することが可能になり、バッファアンプ
として動作が可能になる。
【0035】ここで、図2は図4に示す従来例と図1に
示す実施例のバッファアンプの下記の条件下における入
出力特性のシミュレーション結果を示す特性曲線図であ
る。 電源電圧:VDD+1.5V、VSS=−1.5V バイアス電流:50μA 負荷抵抗:100kΩ
示す実施例のバッファアンプの下記の条件下における入
出力特性のシミュレーション結果を示す特性曲線図であ
る。 電源電圧:VDD+1.5V、VSS=−1.5V バイアス電流:50μA 負荷抵抗:100kΩ
【0036】図2中”CH01”に示す特性曲線が従来
例、図2中”CH02”に示す特性曲線が実施例の入出
力特性をそれぞれ示しており、図2中”CH01”に示
す従来例の出力電圧範囲が”約1,1VPP(−0.55
V〜+0.55V)”であるのに対して、図2中”CH
02”に示す実施例の出力電圧範囲が”約2.4V
PP(−1.2V〜+1.2V)”と2倍以上の改善を示
している。
例、図2中”CH02”に示す特性曲線が実施例の入出
力特性をそれぞれ示しており、図2中”CH01”に示
す従来例の出力電圧範囲が”約1,1VPP(−0.55
V〜+0.55V)”であるのに対して、図2中”CH
02”に示す実施例の出力電圧範囲が”約2.4V
PP(−1.2V〜+1.2V)”と2倍以上の改善を示
している。
【0037】この結果、nチャンネルのソースフォロワ
回路52の出力電流を入力電流とする電流ミラー回路5
4とpチャンネルのソースフォロワ回路53の出力電流
を入力電流とする電流ミラー回路55を設け、2つの電
流ミラー回路の出力電流をバッファアンプの出力に供給
することにより、出力電圧範囲の拡大が可能になる。
回路52の出力電流を入力電流とする電流ミラー回路5
4とpチャンネルのソースフォロワ回路53の出力電流
を入力電流とする電流ミラー回路55を設け、2つの電
流ミラー回路の出力電流をバッファアンプの出力に供給
することにより、出力電圧範囲の拡大が可能になる。
【0038】なお、図1に示す実施例ではトランジスタ
として電界効果トランジスタを用いているがバイポーラ
トランジスタを用いて構成しても構わない。図3はこの
ようなバイポーラトランジスタを用いて構成した本発明
に係るバッファアンプの他の実施例を示す構成回路図で
ある。
として電界効果トランジスタを用いているがバイポーラ
トランジスタを用いて構成しても構わない。図3はこの
ようなバイポーラトランジスタを用いて構成した本発明
に係るバッファアンプの他の実施例を示す構成回路図で
ある。
【0039】図3において1,2,3,10,100及
び101は図1と同一符号を付してあり、15,17,
19,23及び24はNPNトランジスタ(以下、単に
トランジスタと呼ぶ。)、16,18,20,21及び
22はPNPトランジスタ(以下、単にトランジスタと
呼ぶ。)である。
び101は図1と同一符号を付してあり、15,17,
19,23及び24はNPNトランジスタ(以下、単に
トランジスタと呼ぶ。)、16,18,20,21及び
22はPNPトランジスタ(以下、単にトランジスタと
呼ぶ。)である。
【0040】また、15〜24はバッファアンプ57
を、15及び19はエミッタフォロワ回路58を、16
及び20はエミッタフォロワ回路59を、21及び22
は電流ミラー回路60を、23及び24は電流ミラー回
路61を、17及び18は出力段回路62をそれぞれ構
成している。
を、15及び19はエミッタフォロワ回路58を、16
及び20はエミッタフォロワ回路59を、21及び22
は電流ミラー回路60を、23及び24は電流ミラー回
路61を、17及び18は出力段回路62をそれぞれ構
成している。
【0041】接続関係については図1に示す実施例と基
本的に同一であり、異なる点はnチャンネルの電界効果
トランジスタの代わりにNPNトランジスタが、pチャ
ンネルの電界効果トランジスタの代わりにPNPトラン
ジスタが置き換わる点である。ちなみに、電界効果トラ
ンジスタのドレイン、ゲート及びソースはバイポーラト
ランジスタのコレクタ、ベース及びエミッタにそれぞれ
対応している。
本的に同一であり、異なる点はnチャンネルの電界効果
トランジスタの代わりにNPNトランジスタが、pチャ
ンネルの電界効果トランジスタの代わりにPNPトラン
ジスタが置き換わる点である。ちなみに、電界効果トラ
ンジスタのドレイン、ゲート及びソースはバイポーラト
ランジスタのコレクタ、ベース及びエミッタにそれぞれ
対応している。
【0042】また、バッファアンプ57の動作及び効果
等に関しても図1に示す実施例と同様であるので説明は
省略する。
等に関しても図1に示す実施例と同様であるので説明は
省略する。
【0043】
【発明の効果】以上説明したことから明らかなように、
本発明によれば次のような効果がある。請求項1乃至請
求項6の発明によれば、nチャンネルのソースフォロワ
回路の出力電流を入力電流とする電流ミラー回路とpチ
ャンネルのソースフォロワ回路の出力電流を入力電流と
する電流ミラー回路を設け、2つの電流ミラー回路の出
力電流をバッファアンプの出力に供給することにより、
出力電圧範囲の拡大が可能になる。
本発明によれば次のような効果がある。請求項1乃至請
求項6の発明によれば、nチャンネルのソースフォロワ
回路の出力電流を入力電流とする電流ミラー回路とpチ
ャンネルのソースフォロワ回路の出力電流を入力電流と
する電流ミラー回路を設け、2つの電流ミラー回路の出
力電流をバッファアンプの出力に供給することにより、
出力電圧範囲の拡大が可能になる。
【図1】本発明に係るバッファアンプの一実施例を示す
構成回路図である。
構成回路図である。
【図2】従来例と実施例のバッファアンプの入出力特性
のシミュレーション結果を示す特性曲線図である。
のシミュレーション結果を示す特性曲線図である。
【図3】本発明に係るバッファアンプの他の実施例を示
す構成回路図である。
す構成回路図である。
【図4】従来のバッファアンプの一例を示す構成回路図
である。
である。
1 信号源 2,3 バイアス電圧源 4,4a,5,5a,6,7,8,9,11,12,1
3,14 電圧効果トランジスタ 10 負荷抵抗 15,16,17,18,19,20,21,22,2
3,24 トランジスタ 50,51,57 バッファアンプ 52,53 ソースフォロワ回路 54,55,60,61 電流ミラー回路 56,62 出力段回路 58,59 エミッタフォロワ回路 100 正電圧源 101 負電圧源
3,14 電圧効果トランジスタ 10 負荷抵抗 15,16,17,18,19,20,21,22,2
3,24 トランジスタ 50,51,57 バッファアンプ 52,53 ソースフォロワ回路 54,55,60,61 電流ミラー回路 56,62 出力段回路 58,59 エミッタフォロワ回路 100 正電圧源 101 負電圧源
Claims (6)
- 【請求項1】入力電圧に追従した出力電圧を出力するバ
ッファアンプにおいて、 前記入力電圧が印加されるnチャンネルのソースフォロ
ワ回路及びpチャンネルのソースフォロワ回路と、 この2つのソースフォロワ回路の出力がそれぞれ接続さ
れ前記出力電圧を出力する出力段回路と、 nチャンネルの前記ソースフォロワ回路の出力電流を入
力電流とし出力電流を前記出力段回路の出力に供給する
第1の電流ミラー回路と、 pチャンネルの前記ソースフォロワ回路の出力電流を入
力電流とし出力電流を前記出力段回路の出力に供給する
第2の電流ミラー回路とを備えたことを特徴とするバッ
ファアンプ。 - 【請求項2】前記ソースフォロワ回路が、 ゲートに前記入力電圧が印加されるnチャンネル若しく
はpチャンネルの第1の電界効果トランジスタと、 ドレインが前記第1の電界効果トランジスタのソースに
接続されゲート及びソースにバイアス電圧及び電源電圧
が印加されたnチャンネル若しくはpチャンネルの第2
の電界効果トランジスタとから構成されたことを特徴と
する請求項1記載のバッファアンプ。 - 【請求項3】前記出力段回路が、 前記nチャンネルのソースフォロワ回路の出力及び負電
圧源がゲート及びドレインに接続され、ソースから前記
出力電圧を出力するpチャンネルの電界効果トランジス
タと、 前記pチャンネルのソースフォロワ回路の出力及び正電
圧源がゲート及びドレインに接続され、ソースが前記p
チャンネルの電界効果トランジスタのソースに接続され
るnチャンネルの電界効果トランジスタとから構成され
たことを特徴とする請求項1記載のバッファアンプ。 - 【請求項4】入力電圧に追従した出力電圧を出力するバ
ッファアンプにおいて、 前記入力電圧が印加されるNPNのエミッタフォロワ回
路及びPNPのエミッタフォロワ回路と、 この2つのエミッタフォロワ回路の出力がそれぞれ接続
され前記出力電圧を出力する出力段回路と、 NPNの前記エミッタフォロワ回路の出力電流を入力電
流とし出力電流を前記出力段回路の出力に供給する第1
の電流ミラー回路と、 PNPの前記エミッタフォロワ回路の出力電流を入力電
流とし出力電流を前記出力段回路の出力に供給する第2
の電流ミラー回路とを備えたことを特徴とするバッファ
アンプ。 - 【請求項5】前記エミッタフォロワ回路が、 ベースに前記入力電圧が印加されるNPN若しくはPN
Pの第1のトランジスタと、 コレクタが前記第1のトランジスタのエミッタに接続さ
れベース及びエミッタにバイアス電圧及び電源電圧が印
加されたNPN若しくはPNPの第2のトランジスタと
から構成されたことを特徴とする請求項4記載のバッフ
ァアンプ。 - 【請求項6】前記出力段回路が、 前記NPNのエミッタフォロワ回路の出力及び負電圧源
がベース及びコレクタに接続され、エミッタから前記出
力電圧を出力するPNPのトランジスタと、 前記PNPのエミッタフォロワ回路の出力及び正電圧源
がベース及びコレクタに接続され、エミッタが前記PN
Pのトランジスタのエミッタに接続されるNPNのトラ
ンジスタとから構成されたことを特徴とする請求項4記
載のバッファアンプ。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2000383470A JP2002185269A (ja) | 2000-12-18 | 2000-12-18 | バッファアンプ |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2000383470A JP2002185269A (ja) | 2000-12-18 | 2000-12-18 | バッファアンプ |
Publications (1)
Publication Number | Publication Date |
---|---|
JP2002185269A true JP2002185269A (ja) | 2002-06-28 |
Family
ID=18851121
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2000383470A Pending JP2002185269A (ja) | 2000-12-18 | 2000-12-18 | バッファアンプ |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP2002185269A (ja) |
Cited By (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2008104063A (ja) * | 2006-10-20 | 2008-05-01 | Canon Inc | バッファ回路 |
US7764123B2 (en) | 2007-12-18 | 2010-07-27 | Freescale Semiconductor, Inc. | Rail to rail buffer amplifier |
CN107688367A (zh) * | 2016-08-04 | 2018-02-13 | 上海贝岭股份有限公司 | 差分参考电压缓冲器 |
-
2000
- 2000-12-18 JP JP2000383470A patent/JP2002185269A/ja active Pending
Cited By (5)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2008104063A (ja) * | 2006-10-20 | 2008-05-01 | Canon Inc | バッファ回路 |
US7521971B2 (en) | 2006-10-20 | 2009-04-21 | Canon Kabushiki Kaisha | Buffer circuit |
US7764123B2 (en) | 2007-12-18 | 2010-07-27 | Freescale Semiconductor, Inc. | Rail to rail buffer amplifier |
CN107688367A (zh) * | 2016-08-04 | 2018-02-13 | 上海贝岭股份有限公司 | 差分参考电压缓冲器 |
CN107688367B (zh) * | 2016-08-04 | 2020-08-07 | 上海贝岭股份有限公司 | 差分参考电压缓冲器 |
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