JP4111310B2 - フレームレートコントローラ、ディスプレイコントローラおよびアクティブマトリクスディスプレイ - Google Patents

フレームレートコントローラ、ディスプレイコントローラおよびアクティブマトリクスディスプレイ Download PDF

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Description

【０００１】
【発明の属する技術分野】
本発明は、アクティブマトリクスディスプレイのフレームリフレッシュレートを制御するためのコントローラに関する。本発明はまた、そのようなフレームレートコントローラを備えたディスプレイコントローラ、およびそのようなコントローラを備えたアクティブマトリクスディスプレイにも関する。このようなディスプレイは、データが種々のフォーマットでディスプレイに供給され得、ディスプレイ消費電力量を最小化することが所望される、携帯機器で用いられ得る。
【０００２】
【従来の技術】
添付図面の図１は、公知のタイプの典型的なアクティブマトリクス液晶ディスプレイを示す。このディスプレイは、Ｎ行およびＭ列の画素（ピクセル）からなるアクティブマトリクス１を備える。各ピクセルは、対向電極（図示せず）に面し、その対向電極との間に液晶材料層（図示せず）を備えた、ピクセル電極２を備える。ピクセル電極は、ピクセル薄膜トランジスタ（ＴＦＴ）３のドレインに接続されており、トランジスタ３のソースは、１列のピクセルの全てに共通のデータ線４に接続され、トランジスタ３のゲートは、１行のピクセルの全てに共通の走査線５に接続される。
【０００３】
データ線４は、データコントローラ（図示せず）からタイミング信号、制御信号、およびデータ信号を受信し、データ線４を充電するためのアナログ電圧を供給する、データ線ドライバ６に接続される。走査線５は、タイミング信号により制御され、周期的に繰り返す順序で、１度に１つの走査線パルスを走査線５に供給する、走査線ドライバ７に接続される。
【０００４】
イメージデータは、フレーム毎に、データドライバに伝送される。各フレーム内で、イメージデータは、線毎に伝送され、データの各線は、ディスプレイに水平な行ピクセルの必要とされるディスプレイ状態に対応する。データの線は、データ線４に必要とされる電圧を充電するデータ線ドライバ６に、１度に１つずつロードされる。次いで、走査線ドライバ７が、更新される行ピクセルに走査パルスを供給する。その行のピクセルトランジスタ３は、それらのゲートで走査パルスを受信し、導電状態にスイッチされ、その結果、データ線４の電圧がリフレッシュされるべきデータ線４のピクセル電極２を充電し、ピクセル電極２はリフレッシュされる。これは、ディスプレイ全体がデータのフレッシュフレームによりリフレッシュされるまで、行毎に繰り替えされる。次いで、これは、データの各フレームに対して繰り返される。
【０００５】
添付図面の図２は、一般に、物理的にディスプレイとは物理的に分離した集積回路の形態をした、典型的な液晶ディスプレイコントローラ１０を示す。コントローラ１０は、クロック信号（ＣＫＳ）、水平同期信号（ＨＳ）、および垂直同期信号（ＶＳ）を受信する、タイミング生成器１１を備える。タイミング生成器１１は、これらのタイミング信号をディスプレイに渡し、ディスプレイコントローラ１０の動作を制御するためのタイミング信号を生成する。
【０００６】
コントローラ１０は、ルミナンスおよびクロミナンスフォーマット（Ｙ、Ｃｒ、Ｃｂ）、またはＲＧＢ（赤、緑、青）フォーマットのいずれかの映像データを受信することができる。マトリクス１２は、クロミナンスフォーマットデータをＲＧＢフォーマットデータに変換する。オンスクリーンディスプレイミキサ１３は、マトリクス１２から、または直接ＲＧＢ入力からＲＧＢデータを受信し、これを、所望されるとおりに、外部静的ランダムアクセスメモリ（ＳＲＡＭ）１４からのオンスクリーンデータと混合し、その結果、任意のオンスクリーンディスプレイデータが映像データの上に上書きされる。ミキサ１３のＲＧＢ出力は、電圧に対するピクセルの非線形応答を補償し、例えば、表示されたイメージの色、輝度、および濃淡についての画像調整を可能にする、ガンマ補正回路１５に接続される。
【０００７】
ガンマ補正回路１５のＲＧＢ出力は、デジタル入力映像データを必要とするディスプレイとともに用いられるデジタル出力１６に、パラレルデジタルフォーマットで供給される。アナログ入力データを必要とするディスプレイに関しては、ガンマ補正回路１５の出力は、赤色イメージデータ、緑色イメージデータ、および青色イメージデータを対応するアナログ電圧レベルに変換する、デジタル／アナログコンバータ（ＤＡＣ）１７に供給される。これらの電圧レベルは、増幅器１８により増幅され、アナログ出力１９に供給される。
【０００８】
典型的な液晶コントローラ集積回路では、データの周波数は、ディスプレイの特定の要件に調整され得る。例えば、コントローラ１０は、所与のフレームレートに対して異なるデータ伝送レートを有する、ＳＶＧＡフォーマットまたはＸＧＶＡフォーマットのいずれかで、データを出力し得る。フレームレート自体は、通常、ディスプレイの液晶材料により必要とされるリフレッシュレートの特性である周波数に固定される。
【０００９】
携帯機器またはバッテリ駆動型機器で用いられるディスプレイでは、バッテリ寿命を延ばし、かつバッテリ交換の頻度を減らすために、できるだけ多くの電力消費を低減することが望ましい。米国特許第５ ９２６ １７３号は、新たなイメージデータが液晶ディスプレイ（ＬＣＤ）に供給されていることが感知されると、ＬＣＤへの電力供給が停止されるようなディスプレイのための省電力技術を開示している。米国特許第５ ７５７ ３６５号は、イメージデータが存在しないことも感知される、ディスプレイドライバのための別の省電力技術を開示している。このような場合、フレームメモリを備えたドライバは、より低い電力の自己リフレッシュモード（ｓｅｌｆ−ｒｅｆｒｅｓｈｉｎｇ ｍｏｄｅ）で動作する。
【００１０】
米国特許第５ ７１２ ６５２号は、ＬＣＤを有する携帯型コンピュータを開示している。この特許明細書は、電力を低減するために映像グラフィックスコントローラのリフレッシュレートを低減することを開示しているが、これを達成するための技術は記載していない。
【００１１】
米国特許第６ ０５４ ９８０号は、１つのフレームレートで表示データを供給するコンピュータとそのような高いフレームレートで動作できないディスプレイデバイスとの間のフレームレート変換を提供するための構成を開示するが、ここでは、その供給速度およびディスプレイフレームレートは、互いに大きくは違わない。これは、イメージデータがその供給速度で書き込まれ、その表示速度で読み出されるため、イメージデータの各（Ｎ＋１）番目のフレームが効果的にダンプされる（ここで、Ｎはゼロよりも大きな整数である）、フレームバッファの使用により達成される。
【００１２】
米国特許第５ ９９１ ８８３号は、ラップトップコンピュータ等における電力消費を管理するための技術を開示する。このディスプレイリフレッシュレートは、表示されるイメージのタイプに従って適合される。低減されたリフレッシュレートは、イメージデータの処理速度を低減する、例えば、映像グラフィックスコントローラのピクセルクロックレートを低減することにより達成される。
【００１３】
米国特許第５ ４４６ ８４０号は、グラフィカルユーザインターフェースを走らせるコンピュータシステムのＣＰＵから処理の負担をいくぶん取り除くために、映像データが供給される速度を低減することを開示している。新たな映像データが比較的に速いＲＡＭに書き込まれ、次いで、ディスプレイデバイスのリフレッシュまたは更新が、望ましくない知覚可能な視覚人工物を避けるために十分速い程度の比較的に遅い速度で起こる。
【００１４】
【発明が解決しようとする課題】
本発明の目的は、アクティブマトリクスディスプレイのフレームリフレッシュレートが、ディスプレイの電力消費を低減または最小化するように制御される構成を提供するフレームレートコントローラを提供することである。
【００１５】
【課題を解決するための手段】
本発明のフレームレートコントローラは、アクティブマトリクスディスプレイのフレームリフレッシュレートを制御するためのフレームレートコントローラであって、単位時間当たり所定数Ｍのフレームを供給するディスプレイコントローラからの垂直同期信号（ＶＳＹＮＣ）を受信するためのクロック入力（ＣＰ）と、該垂直同期信号のカウント値が前記所定数Ｍ（但しＭはゼロより大きい整数）になるとイネーブル信号（ＦＥ）を出力するターミナルカウント出力（ＴＣ）と、ゼロより大きく前記所定数Ｍ以下の整数であるＮの値を選択するための入力（ＦＣ（１：Ｎ））と、前記ターミナルカウント出力（ＴＣ）に接続されたロードイネーブル入力（ＰＥ）とを有し、該ロードイネーブル入力（ＰＥ）に前記イネーブル信号（ＦＥ）が入力されることによって前記垂直同期信号のカウント値を前記Ｎの値にプリセットして前記ターミナルカウント出力（ＴＣ）をスイッチする、同期カウンタと、前記イネーブル信号（ＦＥ）に応答して、前記ディスプレイコントローラからのフレーム同期信号、線同期信号および少なくとも１つのイメージ決定信号における少なくとも１つの信号を遮断する第２の回路と、を備える。
【００１６】
前記同期カウンタが、前記Ｍの値のフレームの継続時間の間、前記イネーブル信号（ＦＥ）を供給するように構成されることを特徴としてもよい。
【００１７】
前記第２の回路が、前記ディスプレイコントローラと前記ディスプレイとの間の接続のための少なくとも１つのゲートを備えることを特徴としてもよい。
【００１８】
前記少なくとも１つのゲートが、少なくとも１つの論理ゲートを備えることを特徴としてもよい。
【００１９】
前記少なくとも１つのゲートが、少なくとも１つの伝送ゲートを備えることを特徴としてもよい。
【００２０】
前記第２の回路が、前記ディスプレイコントローラのメモリ読み出し制御信号（Ｒ’）を遮断するように構成されることを特徴としてもよい。
【００２１】
前記同期カウンタは、フレームレート低減イネーブル入力（ＦＲＣ）に接続されたカウントイネーブル入力（ＣＥＰ）を有し、該カウントイネーブル入力（ＣＥＰ）がフレームレート低減イネーブル入力（ＦＲＣ）のフレームレート低減イネーブル信号によりイネーブルされてもよい。
【００２２】
前記同期カウンタが、Ｄタイプラッチおよびセット／リセットフリップフロップを介して、フレームレート低減イネーブル入力（ＦＲＣ）に接続されるカウントイネーブル入力（ＣＥＰ）を有することを特徴としてもよい。
【００２３】
本発明のディスプレイコントローラは、請求項１に記載のフレームレートコントローラを備えることを特徴とする。
【００２４】
前記フレームレートコントローラにおける前記同期カウンタは、Ｄタイプラッチおよびセット／リセットフリップフロップを介して、フレームレート低減イネーブル入力（ＦＲＣ）に接続されるカウントイネーブル入力（ＣＥＰ）を有し、該カウントイネーブル入力（ＦＲＣ）は、前記ディスプレイコントローラのメモリ書込み制御信号（Ｗ）を受信するように接続されてもよい。
【００２５】
本発明のアクティブマトリクスディスプレイは、請求項１に記載のフレームレートコントローラを備えることを特徴とする。
【００２６】
前記フレームコントローラの第２の回路が、ディスプレイ信号全てを遮断するように構成されることを特徴としてもよい。
【００２７】
前記フレームコントローラをそれぞれ備えた複数のデータ集積回路および複数の走査ドライバ集積回路が設けられていることを特徴としてもよい。
【００２８】
前記アクティブマトリクスディスプレイは液晶ディスプレイを含んでいてもよい。
【００３２】
モバイル製品のためのディスプレイに関しては、表示されるイメージデータは、例えば、静的ローカラーテキスト（ｓｔａｔｉｃ ｌｏｗ ｃｏｌｏｕｒ ｔｅｘｔ）からフルカラーフルモーション映像イメージ（ｆｕｌｌ−ｃｏｌｏｕｒｆｕｌｌ−ｍｏｔｉｏｎ ｖｉｄｅｏ ｉｍａｇｅ）へと著しく変更され得る。本発明のフレームレートコントローラにより、フレームレート、よって、消費電力量も、所望のディスプレイ要件に従ってセットすることが可能になる。これにより、ディスプレイが実質的に少ない電力を消費することが可能となる。
【００３３】
例えば、動画イメージに関して、フレームレートコントローラは、ディスプレイフレームレートがディスプレイコントローラからのフレームレートと同じであるようにディセーブルまたはセットされ得る。よって、ディスプレイは、６０〜８０フレーム毎秒のビデオレート等の基準フレームレートで動作する。
【００３４】
公知の圧縮規格を用いて伝送されるデジタルイメージは、通常、例えば、毎秒１５フレーム等の標準ビデオレートよりも低いレートで供給される。よって、ディスプレイは、そのようなイメージを表示する場合、毎秒１５フレームでリフレッシュされ得、消費電力量の実質的な低減が達成され得る。
【００３５】
テキスト等の比較的に静的なイメージに関しては、コントローラは、ディスプレイのフレームレートを、視覚可能なちらつきが観察できない最小レベルに低減する。これは、例えば、毎秒約４フレームであり得る。よって、そのようなイメージを表示する場合、消費電力量のさらなる低減でさえも達成され得る。
【００３６】
本発明のコントローラは、実装が比較的に簡易であり、必要とする電子部品は比較的に少ない。よって、このコントローラは、追加的なコストがほとんどないか、全くなしで設けられ得、ポリシリコン集積回路ドライバ内に実装され得る。
【００３７】
【発明の実施の形態】
本発明は、添付の図面を参照し、例示によりさらに説明される。
【００３８】
同様の参照符号は、図面を通して同様の部材を指す。
【００３９】
図３に示すフレームレートコントローラ２０は、例えば、図２に示すタイプのディスプレイコントローラの出力と、例えば、図１に示すタイプの液晶型または他の型のアクティブマトリクスディスプレイの入力とを任意の適切な点で接続するためのものである。コントローラ２０は、Ｎビットバイナリカウンタの形態で、プリロード可能な同期または「ジャム」カウンタ２１を備える。コントローラ２０は、ディスプレイコントローラから、標準タイミング信号、標準制御信号、および標準データ信号を受信し、フレームレートが制御された、タイミング信号、制御信号、およびデータ信号をディスプレイに転送するための並列な複数の入力２２および出力２３を有する。カウンタ２１は、垂直同期信号ＶＳＹＮＣを搬送するタイミング線に接続される、クロック入力ＣＰを有する。このような信号は、通常、フラットパネルマトリクスディスプレイ内のゲートまたは行ドライバをスタートするために用いられ、これらの信号は、しばしば、ゲートドライバスタートパルスＧＳＰと呼ばれる。カウンタ２１のカウンタイネーブル入力ＣＥＰは、フレームリフレッシュレートの低減をイネーブルおよびディセーブルするためのフレームレート制御信号ＦＲＣを受信するために接続される。カウンタ２１は、カウンタ２１にプリロードされる並列表現デジタル数（ｐａｒａｌｌｅｌ−ｒｅｐｒｅｓｅｎｔｅｄ ｄｉｇｉｔａｌ ｎｕｍｂｅｒ）をイネーブルする並列ロード入力を含む、データ入力Ｄ（１：Ｎ）を有する。データ入力は、出力信号フレームレートにより分割される入力信号フレームレートに等しい、フレーム低減率を制御するためのフレームカウント入力Ｆ（１：Ｎ）に接続される。信号ＦＲＣおよびＦＣ（１：Ｎ）は、例えば、ディスプレイおよびコントローラ２０を組み込んだデバイス内の回路から供給される。このような回路は、表示されるイメージ信号に従って、フレームレートの低減がいつ必要であるか、およびどのフレームレート低減率が必要とされるかを示す。
【００４０】
カウンタ２１は、その出力Ｑ（１：Ｎ）の全てがバイナリハイレベルまたは「１つの」信号を供給するように、そのターミナルカウントに達したときのみ、論理ハイレベル信号を生成する、ターミナルカウント出力ＴＣを有する。ターミナルカウント出力ＴＣは、パラレルロードイネーブル入力ＰＥおよびＯＲゲート２４の第１の入力に接続される。ここで、ＯＲゲート２４の出力がフレームイネーブル信号ＦＥを提供する。ゲート２４の第２の入力は、その入力がフレームレート制御信号ＦＲＣを受信するために接続される、反転器２５の出力に接続される。ゲート２４の出力は、フレームイネーブル信号ＦＥに応答して、タイミング信号、制御信号、およびデータ信号の全てを入力２２から出力２３に渡し、フレームイネーブル信号ＦＥが存在しない場合には、それらの信号の全てを遮る、ゲート構成２６の制御入力に接続される。
【００４１】
フレームレートコントローラ２０は、論理ローレベル信号をフレームレート制御信号ＦＲＣとして供給することにより、ディセーブルされ得る。カウンタ２１がディセーブルされ、反転器２５が、ゲート２４を介して、ゲート構成２６に論理ハイレベル信号を供給する。よって、ゲート構成２６は、タイミング信号、制御信号、およびデータ信号の全てを入力２２から出力２３に渡す。よって、フレームレートの低減は起こらず、ディスプレイリフレッシュレートは、ディスプレイコントローラにより供給される信号により調節される。
【００４２】
フレームレートの低減が必要とされる場合、フレームレート制御信号ＦＲＣは論理ハイレベルにあるため、カウンタ２１はイネーブルされる。よって、カウンタ２１は、垂直同期信号をカウントし、カウンタ２１が最大値またはターミナルカウントに達すると、ターミナルカウント出力ＴＣが論理ハイレベルになる。よって、パラレルロードイネーブル入力ＰＥはイネーブルされ、入力ＦＣ（１：Ｎ）に供給されるバイナリナンバーは、フレーム低減率を制御するためにバイナリナンバーにプリセットするためにカウンタ２１にロードされる。反転器２５の出力は、カウンタが制御信号ＦＲＣによりイネーブルされている限り、論理ローレベルのままである。次のフレームまたは同期信号は、カウンタのプリローディングをイネーブルするため、ターミナルカウント出力ＴＣは、論理ローレベルになり、ゲート２４は、論理ローレベルをゲート構成２６に加え、ゲート構成２６は、タイミング信号、制御信号、およびデータ信号を入力２２から出力２３へと通過させる。よって、ディスプレイのリフレッシュが停止する。
【００４３】
カウンタ２１は、カウンタがそのターミナルカウントに達するまで、各垂直同期パルスをカウントする。出力ＴＣは、論理ハイレベルになり、ゲート構成２６は、フレームイネーブル信号ＦＥによりイネーブルされ、入力２２から出力２３に信号を渡し始める。データの完全なフレームがディスプレイに渡され、これによって、ディスプレイが、イメージデータの新たなフレームにより再度リフレッシュされる。次の垂直同期パルスが受信されると、カウンタ２１は、入力ＦＣ（１：Ｎ）で、バイナリ値にリセットされ、ゲート構成２６が、ディスプレイのリフレッシュを防ぐためにディセーブルされ、この処理は、カウンタ２１が次にそのターミナルカウントに達するまで繰り返される。
【００４４】
従って、フレームレートは、フレームカウント入力ＦＣ（１：Ｎ）で、カウンタ２１マイナスバイナリ値の１プラス最大バイナリカウントに等しい因子だけ低減される。この比は、２N−ＦＣに等しく、ここで、Ｎは、カウンタ２１の段の数であり、ＦＣは、入力ＦＣ（１：Ｎ）のバイナリ値である。
【００４５】
図４は、カウンタ２１が４ビットバイナリカウンタ（Ｎ＝４）を含み、フレームカウント入力ＦＣ（１：４）が１３のプリロードを表わす４ビットバイナリ数１１０１を受信する、コントローラ２０の特定の例で発生する波形を示す。示される波形は、ゲート線スタートパルスＧＳＰ、その補数ＧＳＰＢ、ソースドライバスタートパルス（線同期パルス）ＳＳＰ、その補数ＳＳＰＢ、カウンタ２１のバイナリ段出力Ｑ０〜Ｑ３、フレームイネーブル信号ＦＥ、およびコントローラ２０の出力２３に現われる対応する出力パルスＧＳＰ*、ＧＳＢＰ*、ＳＳＰ*、およびＳＳＰＢ*である。
【００４６】
時間Ｔ１で、カウンタ２１は、１３を表わすバイナリ値１１０１をプリロードされたため、ターミナルカウント出力ＴＣ、よって、フレームイネーブル信号ＦＥも、論理ローレベルである。次のパルスＧＳＰが入力２２で受信されると、カウンタ２１は値１４を含むようにインクリメントされる。しかしながら、ターミナルカウント出力ＴＣは論理ローレベルのままであるため、ゲート構成２６はディセーブルのままである。
【００４７】
時間Ｔ２で、次のバルスＧＳＰが受信され、カウンタ２１が、そのターミナルカウント１５へとインクリメントされる。よって、イネーブル信号ＦＥは、論理ハイレベルに上がり、ゲート構成２６は、ディスプレイ信号の全てを出力２３に渡し、よって、アクティブマトリクスディスプレイに渡すようにイネーブルされる。
【００４８】
次のフレームリフレッシュ周期の開始を示す次の信号ＧＳＰの受信時に、バイナリ値１１０１は、カウンタ２１にロードされる。出力ＴＣ、よって、イネーブル信号ＦＥも、論理ローレベルにスイッチするため、ゲート構成２６は、カウンタ２１が次にそのターミナルカウントに達するまでディセーブルされる。
【００４９】
このイベントの周期が繰り返され、３フレーム毎のスタート信号、線同期信号、およびイメージデータ信号のみが、ディスプレイに供給される。
【００５０】
ディスプレイは、その特定のタイプに応じて、アナログまたはデジタル信号を必要とし得る。ディスプレイがデジタル信号を必要とする場合、ゲート構成２６は、図５（ａ）に示すような複数のＡＮＤゲート３０を備え得る。制御される各信号線は、１つのゲート入力に供給される標準入力、および各ゲートの他の入力に供給されるフレームイネーブル信号ＦＥを有するゲートを含む。
【００５１】
図５（ｂ）は、アナログ（またはデジタル）信号のために用いられ得る別の構成を示す。図５（ｂ）に示す構成は、同様に、制御される各信号線に提供され、電界効果トランジスタＭ１およびＭ２により形成される伝送ゲート、反転器３１、およびプルダウン電解効果トランジスタＭ３を備える。図５に示す両方のゲート構成に関して、この構成がディセーブルされると、ゲート構成の出力は論理ローレベルである。しかしながら、リフレッシュされていない場合に他のレベルを必要とするディスプレイに関して、他の構成が、例えば、ディスプレイ入力が論理ハイレベルまたは高インピーダンス状態に維持されるように提供され得る。
【００５２】
図３のコントローラは、ディスプレイコントローラからディスプレイへの信号線の信号の全てを遮断するように説明されたが、これは必ずしも必要ではない。特に、ディスプレイの電力消費に影響するこれらの信号線の信号を制御または遮断すれば十分である。例えば、垂直同期信号のみ、または垂直同期信号および水平同期信号の両方を遮断すれば十分であり得る。また、ディスプレイ入力に供給される信号を遮断する代わりに、いくつかのディスプレイでは、ディスプレイをリフレッシュするために用いられるそれらのフレームを受信する場合のみ電力供給されるように、ディスプレイへの電力供給を制御することが可能または適切であり得る。
【００５３】
アクティブマトリクス液晶ディスプレイが、各ピクセルに供給される電圧の極性がフレーム毎に交互になるようにＡＣ駆動されることは普通である。コントローラ２０の実際の実施に依存して、低減されたフレームレート動作中に、ディスプレイに伝送される連続する映像データが反対の極性であることを確実にすることが必要であり得る。例えば、これは、奇数であるフレームレート低減率のみを適用することにより達成され得る。しかしながら、いずれのフレームレートも用いられることを可能にする代替的な構成を図６に示す。この構成は、フレームレートコントローラ２０により供給される垂直同期パルスＶＳＹＮＣ*を受信するために接続されたクロック入力ＣＫを有するフリップフロップ３２を備える。フリップフロップ３２は、反転器出力ＱＢに接続されるデータ入力Ｄ、およびマトリクスのピクセルに供給される電圧の極性を制御するために、ディスプレイに極性制御信号を供給する直接出力ＱＢを有する。
【００５４】
一般に、図２のディスプレイコントローラ１０は、ディスプレイとは物理的に分離しており、例えば、集積回路の一部として実装される。フレームレートコントローラはまた、物理的に個別のデバイス（例えば、ディスプレイコントローラとディスプレイの間に接続される集積回路）として実装され得る。信号線の信号全てを遮断することにより、ディスプレイの信号経路およびタイミング経路のキャパシタンスの充電および放電時に電力が消費されないことが確実となる。
【００５５】
図７は、フレームレートコントローラ２０がデータドライバ６および走査ドライバ７と同じ基板上に、例えば、同じ基板３５上に、本質的に同じ薄膜トランジスタ（ＴＦＴ）プロセスを用いてモノリシックに集積される、別の構成を示す。よって、フレームレートコントローラは、物理的に分離しているディスプレイコントローラに接続されたディスプレイの入力からドライバ６および７に供給される信号を制御する。
【００５６】
図８は、データドライバおよび走査ドライバが、例えば、液晶シリコンで製造され、直接ダイボンディング等の任意の適切な手段、または柔軟なコネクタにより、アクティブマトリクス基板に接続される数個の集積回路３６、３７として実装されるタイプのアクティブマトリクスディスプレイを示す。本実施形態では、ドライバ３６、３７の各々が、それぞれの集積回路内に形成されたフレームレートコントローラ２０を備える。
【００５７】
図９は、フレームレートコントローラ２０がディスプレイコントローラ集積回路１０内に配置され、その一部を形成する、さらに別の構成を示す。ドライバ３６および３７は、図８と同じタイプであるように示されているが、あるいは図７に示すアクティブマトリクス基板上にも集積され得る。
【００５８】
フレームレートコントローラ２０は、カウンタ２１にプリロードされた値を適切にプログラムすることにより、（カウンタ２１の最大容量により定められる範囲内で）任意の所望される数だけフレームレートを低減することができるが、いくつかの用途では、単一の所定のフレームレート低減率を必要とし得る。このような場合、フレームレート制御入力ＦＣ（１：Ｎ）は必要とされず、カウンタ２１のデータ入力Ｄ（１：Ｎ）が、所望の低減率のための適切な電圧レベルにハードワイヤードされ得る。次いで、フレームレートの低減が、フレームレート制御入力ＦＲＣにより、カウンタ２１をイネーブルおよびディセーブルすることにより達成され得る。
【００５９】
フレームレート低減率の完全に柔軟なプログラムが必要とされない場合、スイッチング構成は、フレームレート低減率がいくつかのプリセットされた比率または固定された比率のいずれかから選択され得るように提供され得る。
【００６０】
図１０は、６ビットのプリロード可能な同期バイナリカウンタ（Ｎ＝６）の形態のカウンタ２１の一例を示す。カウンタの各段は、Ｄタイプフリップフロップ４１〜４６、および関連づけられたトグル論理ブロック４７〜５２を備える。カウンタ２１の入力および出力は、図１０において、図３と対応させるため、図３と同様に表示している。カウンタは、反転器５３〜５７、２入力ＡＮＤゲート５８、２入力ＮＯＲゲート５９〜６１、および２入力ＮＡＮＤゲート６２および６３をさらに備える。
【００６１】
トグル論理ブロック４７〜５２の各々は図１１に示すとおりであり、ＣＭＯＳトランジスタ６５と６６、６７と６８、６９と７０、および７１と７２の対からなる４つの伝送ゲート、ならびに反転器７３および７４を備える。各トグル論理ブロックは、カウンタ２１の入力ＰＥに接続されたプリロードイネーブル入力ＰＥ、およびトグル入力Ｔを有する。各トグル論理ブロックはまた、信号入力ＤＬ、ＱＢおよびＱ、ならびに出力Ｄを有する。
【００６２】
入力ＰＥが論理ハイレベルであるとき、各トグル論理ブロックの出力Ｄは、入力ＤＬで信号を受信する。入力ＰＥが論理ローレベルであるとき、出力Ｄは、トグル入力Ｔの信号が論理ハイレベルであるときは、入力ＱＢからの信号を受信し、トグル入力Ｔの信号が論理ローレベルであるときは、入力Ｑからの信号を受信する。
【００６３】
図１０および図１１に示すカウンタ２１の構成および動作は、当業者には容易に理解され、さらには説明はしない。
【００６４】
図１２は、図３に示すフレームレートコントローラと同様の別のフレームレートコントローラを示し、前述した方法と同様にフレームイネーブル信号ＦＥを生成するカウンタ２１、ゲート２４、および反転器２５を備える。しかしながら、ゲート構成２６は、ランダムアクセスメモリ（ＲＡＭ）８０、およびコントローラ１０の動作、詳細には、メモリ８０の読み出しおよび書き込み動作を制御するためのタイミング回路８１を備えた、改変されたタイプのディスプレイコントローラ１０と協働する。
【００６５】
メモリ８０は、フレームバッファメモリを形成し、表示されるイメージデータの少なくとも１フレームの容量を有する。このメモリは、例えば、コントローラ１０が接続されるか、またはコントローラ１０がその一部であるコンピュータから、表示されるデータを受信するためのデータ入力Ｄを有する。メモリ８０は、コントローラ２０の入力２２に接続されたパラレルデータ出力を有する。
【００６６】
ディスプレイコントローラ１０はまた、コンピュータから書き込み信号Ｗおよびクロック信号Ｃｋを受信する。書き込み信号Ｗは、メモリ８０の書き込み制御入力に接続され、クロック信号Ｃｋは、コンピュータ１０の動作、詳細には、メモリ８０の読み出しおよび書き込み動作を制御するためのタイミング信号を生成する、タイミング回路８１に供給される。タイミング回路８１は、フレームレートコントローラ２０の入力２２に供給され、読み出し信号Ｒ’を含む制御信号を生成する。公知のタイプのコントローラでは、読み出し信号Ｒ’は、メモリ８０の読み出し入力に直接接続される。しかしながら、図１２に示す構成では、タイミング回路８１からの従来の読み出し信号Ｒ’が，ゲート構成２６を形成し、フレームイネーブル信号ＦＥを受信するためにＯＲゲート２４の出力に接続される第２の入力を有するＡＮＤゲートの第１の入力に供給される。ゲート構成２６は、その出力に、ディスプレイコントローラ１０に戻されるゲート読み出し信号Ｒを供給し、メモリ８０の読み出し入力に接続される。
【００６７】
前述したように、フレームレートの低減がディセーブルされる場合、フレームイネーブル信号ＦＥは、論理ハイレベルであるため，ゲート構成２６は、タイミング回路８１からの従来の読み出し信号Ｒ’を読み出し信号Ｒとして，メモリ８０の読み出し入力に渡す。よって、タイミングは、タイミング回路８１により効果的に制御され、フレームレートの低減は起こらない。
【００６８】
フレームレートの低減が必要とされる場合、ゲート２４は、（Ｎ−１）フレーム期間の間、論理ローレベル信号を供給し、次いで、各Ｎ番目のフレームの継続時間の間、論理ハイレベル信号を供給する。ディスプレイデータは、通常の方法で、メモリ８０に読み込まれるが、メモリ８０に供給される読み出し信号Ｒのみが、各Ｎ番目のフレームの間、イメージデータの読み出しを許可する。よって、メモリのデータ出力は、フレームイネーブル信号ＦＥが読み出し信号Ｒをイネーブルするまで、効果的にディセーブルされる。
【００６９】
制御信号は、ディスプレイコントローラ１０からフレームレートコントローラ２０を介してディスプレイまで、遮断されずに渡されているように示されるが、制御信号は、前述したような方法および図３に示す方法で遮断され得る。それゆえ、ディスプレイは、各Ｎ番目のイメージデータによりリフレッシュされるだけであり、電力消費が実質的には低減される。
【００７０】
前述の実施形態では、フレームレート制御信号ＦＲＣは，フレームレートの低減が実施されるかどうかを選択するために、任意の適切な技術により生成される。例えば、信号ＦＲＣは、前述したように、表示されるイメージデータのタイプに従って生成され得る。図１３は、フレームレート制御信号ＦＲＣが書き込み制御信号Ｗから自動的に生成される点で、図１２に示す実施形態とは異なる実施形態を示す。
【００７１】
図１３に示すフレームレートコントローラ２０は、反転器２５が省略され、信号ＦＲＣがカスケード接続されたフリップフロップ８２および８３に供給される点で、図１２に示すフレームレートコントローラとは異なる。信号ＦＲＣは、ディスプレイコントローラのメモリ８０に供給される書き込み制御信号Ｗを含む。この信号はセット／リセットフリップフロップ８２のセット入力Ｓに供給され、そのリセット入力Ｒがコントローラ２０に供給される垂直同期信号を受信し、その反転された出力！ＱがＤタイプフリップフロップ８３のデータ入力Ｄに接続される。フリップフロップ８３は、垂直同期信号を受信するために接続されたクロック入力、カウンタ２１のカウンタイネーブル入力ＣＥＰに接続された出力Ｑ、およびＯＲゲート２４の入力のうちの１つに接続された反転された出力！Ｑを有する。
【００７２】
フレッシュデータがメモリ８０に継続的に供給されているために、書き込み制御信号Ｗが連続垂直同期パルス間で活性化される場合，カウンタ２１はディセーブルされ，フリップフロップ８２でセットされた書き込みイネーブル信号Ｗの値は、各垂直同期信号により、Ｄタイプフリップフロップ８３にクロッキングされる。書き込みイネーブル信号Ｗは、「アクティブロー」タイプの信号であるため，フリップフロップ８３の反転出力！Ｑは、論理ハイレベルのままであり、フレームイネーブル信号ＦＥはハイレベルのままである。よって、読み出し制御信号Ｒ’は、信号Ｒとして変更されないまま渡され，タイミング回路８１は、メモリ８０の読み出しを制御する。よって、フレームレートの低減が起こらない。
【００７３】
フレーム周期中にメモリ８０へのデータの書き込みがない場合、フリップフロップ８３はカウンタ２１をイネーブルし、ゲート構成２６は前述のとおり、カウンタ２１のターミナルカウント出力ＴＣにより制御される。それゆえ、フレームレートの低減は、所望のフレームレートの低減に従って、前述したように実施され、これは、さらなるデータがメモリ８０に書き込まれない限り継続する。
【００７４】
よって、アクティブマトリクスディスプレイのフレームリフレッシュレートが、ディスプレイの電力消費を低減または最小化するように制御される構成を提供することができる。低減された電力消費は、ディスプレイがリフレッシュされることを防ぐことにより達成される。例えば、低減された電力消費は、表示されるデータのタイプに従って、ディスプレイデータ生成構成により選択されるような低減されたレートでのリフレッシュをイネーブルすることを防ぐことにより達成される。例えば、テキストを表示するために、静的イメージが表示される場合、フレームリフレッシュレートは、ディスプレイの観察可能なちらつきを避けることに支障がない最小の値に低減され得る。ディスプレイは、例えば、フルカラーフルモーションの映像イメージのためにフルリフレッシュレートで動作され得る。イメージ信号が中間のレートに変更される場合、フレームリフレッシュレートは、実際の映像レートと一致するように低減され得る。よって、低減された電力消費は、製造費、複雑さ、および製造時の歩留まりに関して、不利な点がほとんどないか、または全くない、比較的に単純な構成により達成され得る。バッテリ駆動の機器の場合，それゆえ、バッテリの寿命が延びる。
【００７５】
フレームレートコントローラ２０は、アクティブマトリクスディスプレイのフレームリフレッシュレートを制御するために提供される。コントローラ２０は、垂直同期信号ＶＳＹＮＣをカウントし、データのＮ番目のフレーム毎に（ここで、Ｎは、ゼロよりも大きな整数であり、選択可能である）、イネーブル信号ＦＥを供給する、プリロード可能な同期カウンタ２１等の第１の回路を備える。ゲート構成２６は、アクティブマトリクスディスプレイがデータのＮ番目のフレーム毎にリフレッシュされるように、イネーブル信号ＦＥにより制御されるため、ディスプレイの電力消費の低減が可能となる。
【００７６】
【発明の効果】
本発明によって、アクティブマトリクスディスプレイのフレームリフレッシュレートが、ディスプレイの電力消費を低減または最小化するように制御される構成を提供するフレームレートコントローラを提供できる。
【図面の簡単な説明】
【図１】図１は、公知のタイプのアクティブマトリクスディスプレイの概略ブロック図である。
【図２】図２は、公知のタイプの集積回路ディスプレイコントローラのブロック回路図である。
【図３】図３は、本発明の１つの実施形態を構成するフレームレートコントローラのブロック回路図である。
【図４】図４は、図３のコントローラで発生する波形を示すタイミング図である。
【図５】（ａ）および（ｂ）は、図３のコントローラで用いられる２つのタイプのゲート構成を示す回路図である。
【図６】図６は、アクティブマトリクス液晶ディスプレイのための極性反転制御構成を示す回路図である。
【図７】図７は、本発明の別の実施形態を構成するアクティブマトリクス液晶ディスプレイの概略ブロック図である。
【図８】図８は、本発明のさらなる実施形態を構成するアクティブマトリクス液晶ディスプレイの概略ブロック図である。
【図９】図９は、本発明のまたさらなる実施形態を構成するアクティブマトリクスディスプレイおよびディスプレイコントローラの概略ブロック図である。
【図１０】図１０は、図３のジャムカウンタの回路図である。
【図１１】図１１は、図１０のトグル論理ブロックの回路図である。
【図１２】図１２は、本発明の別の実施形態を構成するフレームレートコントローラのブロック図である。
【図１３】図１３は、本発明のさらなる実施形態を構成するフレームレートコントローラのブロック図である。
【符号の説明】
２０ フレームレートコントローラ
２１ ジャムカウンタ
２４ ＯＲゲート
２５ 反転器

Claims (14)

  1. アクティブマトリクスディスプレイのフレームリフレッシュレートを制御するためのフレームレートコントローラであって、
    単位時間当たり所定数Ｍのフレームを供給するディスプレイコントローラからの垂直同期信号（ＶＳＹＮＣ）を受信するためのクロック入力（ＣＰ）と、該垂直同期信号のカウント値が前記所定数Ｍ（但しＭはゼロより大きい整数）になるとイネーブル信号（ＦＥ）を出力するターミナルカウント出力（ＴＣ）と、ゼロより大きく前記所定数Ｍ以下の整数であるＮの値を選択するための入力（ＦＣ（１：Ｎ））と、前記ターミナルカウント出力（ＴＣ）に接続されたロードイネーブル入力（ＰＥ）とを有し、該ロードイネーブル入力（ＰＥ）に前記イネーブル信号（ＦＥ）が入力されることによって前記垂直同期信号のカウント値を前記Ｎの値にプリセットして前記ターミナルカウント出力（ＴＣ）をスイッチする、同期カウンタと、
    前記イネーブル信号（ＦＥ）に応答して、前記ディスプレイコントローラからのフレーム同期信号、線同期信号および少なくとも１つのイメージ決定信号における少なくとも１つの信号を遮断する第２の回路と、
    を備える、フレームレートコントローラ。
  2. 前記同期カウンタが、前記Ｍの値のフレームの継続時間の間、前記イネーブル信号（ＦＥ）を供給するように構成されることを特徴とする、請求項１に記載のフレームレートコントローラ。
  3. 前記第２の回路が、前記ディスプレイコントローラと前記ディスプレイとの間の接続のための少なくとも１つのゲートを備えることを特徴とする、請求項１に記載のフレームレートコントローラ。
  4. 前記少なくとも１つのゲートが、少なくとも１つの論理ゲートを備えることを特徴とする、請求項３に記載のフレームレートコントローラ。
  5. 前記少なくとも１つのゲートが、少なくとも１つの伝送ゲートを備えることを特徴とする、請求項３に記載のフレームレートコントローラ。
  6. 前記第２の回路が、前記ディスプレイコントローラのメモリ読み出し制御信号（Ｒ’）を遮断するように構成されることを特徴とする、請求項１に記載のフレームレートコントローラ。
  7. 前記同期カウンタは、フレームレート低減イネーブル入力（ＦＲＣ）に接続されたカウントイネーブル入力（ＣＥＰ）を有し、該カウントイネーブル入力（ＣＥＰ）がフレームレート低減イネーブル入力（ＦＲＣ）のフレームレート低減イネーブル信号によりイネーブルされる、請求項１に記載のフレームレートコントローラ。
  8. 前記同期カウンタが、Ｄタイプラッチおよびセット／リセットフリップフロップを介して、フレームレート低減イネーブル入力（ＦＲＣ）に接続されるカウントイネーブル入力（ＣＥＰ）を有することを特徴とする、請求項１に記載のフレームレートコントローラ。
  9. 請求項１に記載のフレームレートコントローラを備えることを特徴とする、ディスプレイコントローラ。
  10. 前記フレームレートコントローラにおける前記同期カウンタは、Ｄタイプラッチおよびセット／リセットフリップフロップを介して、フレームレート低減イネーブル入力（ＦＲＣ）に接続されるカウントイネーブル入力（ＣＥＰ）を有し、該カウントイネーブル入力（ＦＲＣ）は、前記ディスプレイコントローラのメモリ書込み制御信号（Ｗ）を受信するように接続されている、請求項９に記載のディスプレイコントローラ。
  11. 請求項１に記載のフレームレートコントローラを備えることを特徴とする、アクティブマトリクスディスプレイ。
  12. 前記フレームコントローラの第２の回路が、ディスプレイ信号全てを遮断するように構成されることを特徴とする、請求項１１に記載のアクティブマトリクスディスプレイ。
  13. 前記フレームコントローラをそれぞれ備えた複数のデータ集積回路および複数の走査ドライバ集積回路が設けられていることを特徴とする、請求項１１に記載のアクティブマトリクスディスプレイ。
  14. 液晶ディスプレイを含むことを特徴とする、請求項１１に記載のアクティブマトリクスディスプレイ。
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