JP4111310B2 - フレームレートコントローラ、ディスプレイコントローラおよびアクティブマトリクスディスプレイ - Google Patents
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Description
【発明の属する技術分野】
本発明は、アクティブマトリクスディスプレイのフレームリフレッシュレートを制御するためのコントローラに関する。本発明はまた、そのようなフレームレートコントローラを備えたディスプレイコントローラ、およびそのようなコントローラを備えたアクティブマトリクスディスプレイにも関する。このようなディスプレイは、データが種々のフォーマットでディスプレイに供給され得、ディスプレイ消費電力量を最小化することが所望される、携帯機器で用いられ得る。
【0002】
【従来の技術】
添付図面の図1は、公知のタイプの典型的なアクティブマトリクス液晶ディスプレイを示す。このディスプレイは、N行およびM列の画素(ピクセル)からなるアクティブマトリクス1を備える。各ピクセルは、対向電極(図示せず)に面し、その対向電極との間に液晶材料層(図示せず)を備えた、ピクセル電極2を備える。ピクセル電極は、ピクセル薄膜トランジスタ(TFT)3のドレインに接続されており、トランジスタ3のソースは、1列のピクセルの全てに共通のデータ線4に接続され、トランジスタ3のゲートは、1行のピクセルの全てに共通の走査線5に接続される。
【0003】
データ線4は、データコントローラ(図示せず)からタイミング信号、制御信号、およびデータ信号を受信し、データ線4を充電するためのアナログ電圧を供給する、データ線ドライバ6に接続される。走査線5は、タイミング信号により制御され、周期的に繰り返す順序で、1度に1つの走査線パルスを走査線5に供給する、走査線ドライバ7に接続される。
【0004】
イメージデータは、フレーム毎に、データドライバに伝送される。各フレーム内で、イメージデータは、線毎に伝送され、データの各線は、ディスプレイに水平な行ピクセルの必要とされるディスプレイ状態に対応する。データの線は、データ線4に必要とされる電圧を充電するデータ線ドライバ6に、1度に1つずつロードされる。次いで、走査線ドライバ7が、更新される行ピクセルに走査パルスを供給する。その行のピクセルトランジスタ3は、それらのゲートで走査パルスを受信し、導電状態にスイッチされ、その結果、データ線4の電圧がリフレッシュされるべきデータ線4のピクセル電極2を充電し、ピクセル電極2はリフレッシュされる。これは、ディスプレイ全体がデータのフレッシュフレームによりリフレッシュされるまで、行毎に繰り替えされる。次いで、これは、データの各フレームに対して繰り返される。
【0005】
添付図面の図2は、一般に、物理的にディスプレイとは物理的に分離した集積回路の形態をした、典型的な液晶ディスプレイコントローラ10を示す。コントローラ10は、クロック信号(CKS)、水平同期信号(HS)、および垂直同期信号(VS)を受信する、タイミング生成器11を備える。タイミング生成器11は、これらのタイミング信号をディスプレイに渡し、ディスプレイコントローラ10の動作を制御するためのタイミング信号を生成する。
【0006】
コントローラ10は、ルミナンスおよびクロミナンスフォーマット(Y、Cr、Cb)、またはRGB(赤、緑、青)フォーマットのいずれかの映像データを受信することができる。マトリクス12は、クロミナンスフォーマットデータをRGBフォーマットデータに変換する。オンスクリーンディスプレイミキサ13は、マトリクス12から、または直接RGB入力からRGBデータを受信し、これを、所望されるとおりに、外部静的ランダムアクセスメモリ(SRAM)14からのオンスクリーンデータと混合し、その結果、任意のオンスクリーンディスプレイデータが映像データの上に上書きされる。ミキサ13のRGB出力は、電圧に対するピクセルの非線形応答を補償し、例えば、表示されたイメージの色、輝度、および濃淡についての画像調整を可能にする、ガンマ補正回路15に接続される。
【0007】
ガンマ補正回路15のRGB出力は、デジタル入力映像データを必要とするディスプレイとともに用いられるデジタル出力16に、パラレルデジタルフォーマットで供給される。アナログ入力データを必要とするディスプレイに関しては、ガンマ補正回路15の出力は、赤色イメージデータ、緑色イメージデータ、および青色イメージデータを対応するアナログ電圧レベルに変換する、デジタル/アナログコンバータ(DAC)17に供給される。これらの電圧レベルは、増幅器18により増幅され、アナログ出力19に供給される。
【0008】
典型的な液晶コントローラ集積回路では、データの周波数は、ディスプレイの特定の要件に調整され得る。例えば、コントローラ10は、所与のフレームレートに対して異なるデータ伝送レートを有する、SVGAフォーマットまたはXGVAフォーマットのいずれかで、データを出力し得る。フレームレート自体は、通常、ディスプレイの液晶材料により必要とされるリフレッシュレートの特性である周波数に固定される。
【0009】
携帯機器またはバッテリ駆動型機器で用いられるディスプレイでは、バッテリ寿命を延ばし、かつバッテリ交換の頻度を減らすために、できるだけ多くの電力消費を低減することが望ましい。米国特許第5 926 173号は、新たなイメージデータが液晶ディスプレイ(LCD)に供給されていることが感知されると、LCDへの電力供給が停止されるようなディスプレイのための省電力技術を開示している。米国特許第5 757 365号は、イメージデータが存在しないことも感知される、ディスプレイドライバのための別の省電力技術を開示している。このような場合、フレームメモリを備えたドライバは、より低い電力の自己リフレッシュモード(self−refreshing mode)で動作する。
【0010】
米国特許第5 712 652号は、LCDを有する携帯型コンピュータを開示している。この特許明細書は、電力を低減するために映像グラフィックスコントローラのリフレッシュレートを低減することを開示しているが、これを達成するための技術は記載していない。
【0011】
米国特許第6 054 980号は、1つのフレームレートで表示データを供給するコンピュータとそのような高いフレームレートで動作できないディスプレイデバイスとの間のフレームレート変換を提供するための構成を開示するが、ここでは、その供給速度およびディスプレイフレームレートは、互いに大きくは違わない。これは、イメージデータがその供給速度で書き込まれ、その表示速度で読み出されるため、イメージデータの各(N+1)番目のフレームが効果的にダンプされる(ここで、Nはゼロよりも大きな整数である)、フレームバッファの使用により達成される。
【0012】
米国特許第5 991 883号は、ラップトップコンピュータ等における電力消費を管理するための技術を開示する。このディスプレイリフレッシュレートは、表示されるイメージのタイプに従って適合される。低減されたリフレッシュレートは、イメージデータの処理速度を低減する、例えば、映像グラフィックスコントローラのピクセルクロックレートを低減することにより達成される。
【0013】
米国特許第5 446 840号は、グラフィカルユーザインターフェースを走らせるコンピュータシステムのCPUから処理の負担をいくぶん取り除くために、映像データが供給される速度を低減することを開示している。新たな映像データが比較的に速いRAMに書き込まれ、次いで、ディスプレイデバイスのリフレッシュまたは更新が、望ましくない知覚可能な視覚人工物を避けるために十分速い程度の比較的に遅い速度で起こる。
【0014】
【発明が解決しようとする課題】
本発明の目的は、アクティブマトリクスディスプレイのフレームリフレッシュレートが、ディスプレイの電力消費を低減または最小化するように制御される構成を提供するフレームレートコントローラを提供することである。
【0015】
【課題を解決するための手段】
本発明のフレームレートコントローラは、アクティブマトリクスディスプレイのフレームリフレッシュレートを制御するためのフレームレートコントローラであって、単位時間当たり所定数Mのフレームを供給するディスプレイコントローラからの垂直同期信号(VSYNC)を受信するためのクロック入力(CP)と、該垂直同期信号のカウント値が前記所定数M(但しMはゼロより大きい整数)になるとイネーブル信号(FE)を出力するターミナルカウント出力(TC)と、ゼロより大きく前記所定数M以下の整数であるNの値を選択するための入力(FC(1:N))と、前記ターミナルカウント出力(TC)に接続されたロードイネーブル入力(PE)とを有し、該ロードイネーブル入力(PE)に前記イネーブル信号(FE)が入力されることによって前記垂直同期信号のカウント値を前記Nの値にプリセットして前記ターミナルカウント出力(TC)をスイッチする、同期カウンタと、前記イネーブル信号(FE)に応答して、前記ディスプレイコントローラからのフレーム同期信号、線同期信号および少なくとも1つのイメージ決定信号における少なくとも1つの信号を遮断する第2の回路と、を備える。
【0016】
前記同期カウンタが、前記Mの値のフレームの継続時間の間、前記イネーブル信号(FE)を供給するように構成されることを特徴としてもよい。
【0017】
前記第2の回路が、前記ディスプレイコントローラと前記ディスプレイとの間の接続のための少なくとも1つのゲートを備えることを特徴としてもよい。
【0018】
前記少なくとも1つのゲートが、少なくとも1つの論理ゲートを備えることを特徴としてもよい。
【0019】
前記少なくとも1つのゲートが、少なくとも1つの伝送ゲートを備えることを特徴としてもよい。
【0020】
前記第2の回路が、前記ディスプレイコントローラのメモリ読み出し制御信号(R’)を遮断するように構成されることを特徴としてもよい。
【0021】
前記同期カウンタは、フレームレート低減イネーブル入力(FRC)に接続されたカウントイネーブル入力(CEP)を有し、該カウントイネーブル入力(CEP)がフレームレート低減イネーブル入力(FRC)のフレームレート低減イネーブル信号によりイネーブルされてもよい。
【0022】
前記同期カウンタが、Dタイプラッチおよびセット/リセットフリップフロップを介して、フレームレート低減イネーブル入力(FRC)に接続されるカウントイネーブル入力(CEP)を有することを特徴としてもよい。
【0023】
本発明のディスプレイコントローラは、請求項1に記載のフレームレートコントローラを備えることを特徴とする。
【0024】
前記フレームレートコントローラにおける前記同期カウンタは、Dタイプラッチおよびセット/リセットフリップフロップを介して、フレームレート低減イネーブル入力(FRC)に接続されるカウントイネーブル入力(CEP)を有し、該カウントイネーブル入力(FRC)は、前記ディスプレイコントローラのメモリ書込み制御信号(W)を受信するように接続されてもよい。
【0025】
本発明のアクティブマトリクスディスプレイは、請求項1に記載のフレームレートコントローラを備えることを特徴とする。
【0026】
前記フレームコントローラの第2の回路が、ディスプレイ信号全てを遮断するように構成されることを特徴としてもよい。
【0027】
前記フレームコントローラをそれぞれ備えた複数のデータ集積回路および複数の走査ドライバ集積回路が設けられていることを特徴としてもよい。
【0028】
前記アクティブマトリクスディスプレイは液晶ディスプレイを含んでいてもよい。
【0032】
モバイル製品のためのディスプレイに関しては、表示されるイメージデータは、例えば、静的ローカラーテキスト(static low colour text)からフルカラーフルモーション映像イメージ(full−colourfull−motion video image)へと著しく変更され得る。本発明のフレームレートコントローラにより、フレームレート、よって、消費電力量も、所望のディスプレイ要件に従ってセットすることが可能になる。これにより、ディスプレイが実質的に少ない電力を消費することが可能となる。
【0033】
例えば、動画イメージに関して、フレームレートコントローラは、ディスプレイフレームレートがディスプレイコントローラからのフレームレートと同じであるようにディセーブルまたはセットされ得る。よって、ディスプレイは、60〜80フレーム毎秒のビデオレート等の基準フレームレートで動作する。
【0034】
公知の圧縮規格を用いて伝送されるデジタルイメージは、通常、例えば、毎秒15フレーム等の標準ビデオレートよりも低いレートで供給される。よって、ディスプレイは、そのようなイメージを表示する場合、毎秒15フレームでリフレッシュされ得、消費電力量の実質的な低減が達成され得る。
【0035】
テキスト等の比較的に静的なイメージに関しては、コントローラは、ディスプレイのフレームレートを、視覚可能なちらつきが観察できない最小レベルに低減する。これは、例えば、毎秒約4フレームであり得る。よって、そのようなイメージを表示する場合、消費電力量のさらなる低減でさえも達成され得る。
【0036】
本発明のコントローラは、実装が比較的に簡易であり、必要とする電子部品は比較的に少ない。よって、このコントローラは、追加的なコストがほとんどないか、全くなしで設けられ得、ポリシリコン集積回路ドライバ内に実装され得る。
【0037】
【発明の実施の形態】
本発明は、添付の図面を参照し、例示によりさらに説明される。
【0038】
同様の参照符号は、図面を通して同様の部材を指す。
【0039】
図3に示すフレームレートコントローラ20は、例えば、図2に示すタイプのディスプレイコントローラの出力と、例えば、図1に示すタイプの液晶型または他の型のアクティブマトリクスディスプレイの入力とを任意の適切な点で接続するためのものである。コントローラ20は、Nビットバイナリカウンタの形態で、プリロード可能な同期または「ジャム」カウンタ21を備える。コントローラ20は、ディスプレイコントローラから、標準タイミング信号、標準制御信号、および標準データ信号を受信し、フレームレートが制御された、タイミング信号、制御信号、およびデータ信号をディスプレイに転送するための並列な複数の入力22および出力23を有する。カウンタ21は、垂直同期信号VSYNCを搬送するタイミング線に接続される、クロック入力CPを有する。このような信号は、通常、フラットパネルマトリクスディスプレイ内のゲートまたは行ドライバをスタートするために用いられ、これらの信号は、しばしば、ゲートドライバスタートパルスGSPと呼ばれる。カウンタ21のカウンタイネーブル入力CEPは、フレームリフレッシュレートの低減をイネーブルおよびディセーブルするためのフレームレート制御信号FRCを受信するために接続される。カウンタ21は、カウンタ21にプリロードされる並列表現デジタル数(parallel−represented digital number)をイネーブルする並列ロード入力を含む、データ入力D(1:N)を有する。データ入力は、出力信号フレームレートにより分割される入力信号フレームレートに等しい、フレーム低減率を制御するためのフレームカウント入力F(1:N)に接続される。信号FRCおよびFC(1:N)は、例えば、ディスプレイおよびコントローラ20を組み込んだデバイス内の回路から供給される。このような回路は、表示されるイメージ信号に従って、フレームレートの低減がいつ必要であるか、およびどのフレームレート低減率が必要とされるかを示す。
【0040】
カウンタ21は、その出力Q(1:N)の全てがバイナリハイレベルまたは「1つの」信号を供給するように、そのターミナルカウントに達したときのみ、論理ハイレベル信号を生成する、ターミナルカウント出力TCを有する。ターミナルカウント出力TCは、パラレルロードイネーブル入力PEおよびORゲート24の第1の入力に接続される。ここで、ORゲート24の出力がフレームイネーブル信号FEを提供する。ゲート24の第2の入力は、その入力がフレームレート制御信号FRCを受信するために接続される、反転器25の出力に接続される。ゲート24の出力は、フレームイネーブル信号FEに応答して、タイミング信号、制御信号、およびデータ信号の全てを入力22から出力23に渡し、フレームイネーブル信号FEが存在しない場合には、それらの信号の全てを遮る、ゲート構成26の制御入力に接続される。
【0041】
フレームレートコントローラ20は、論理ローレベル信号をフレームレート制御信号FRCとして供給することにより、ディセーブルされ得る。カウンタ21がディセーブルされ、反転器25が、ゲート24を介して、ゲート構成26に論理ハイレベル信号を供給する。よって、ゲート構成26は、タイミング信号、制御信号、およびデータ信号の全てを入力22から出力23に渡す。よって、フレームレートの低減は起こらず、ディスプレイリフレッシュレートは、ディスプレイコントローラにより供給される信号により調節される。
【0042】
フレームレートの低減が必要とされる場合、フレームレート制御信号FRCは論理ハイレベルにあるため、カウンタ21はイネーブルされる。よって、カウンタ21は、垂直同期信号をカウントし、カウンタ21が最大値またはターミナルカウントに達すると、ターミナルカウント出力TCが論理ハイレベルになる。よって、パラレルロードイネーブル入力PEはイネーブルされ、入力FC(1:N)に供給されるバイナリナンバーは、フレーム低減率を制御するためにバイナリナンバーにプリセットするためにカウンタ21にロードされる。反転器25の出力は、カウンタが制御信号FRCによりイネーブルされている限り、論理ローレベルのままである。次のフレームまたは同期信号は、カウンタのプリローディングをイネーブルするため、ターミナルカウント出力TCは、論理ローレベルになり、ゲート24は、論理ローレベルをゲート構成26に加え、ゲート構成26は、タイミング信号、制御信号、およびデータ信号を入力22から出力23へと通過させる。よって、ディスプレイのリフレッシュが停止する。
【0043】
カウンタ21は、カウンタがそのターミナルカウントに達するまで、各垂直同期パルスをカウントする。出力TCは、論理ハイレベルになり、ゲート構成26は、フレームイネーブル信号FEによりイネーブルされ、入力22から出力23に信号を渡し始める。データの完全なフレームがディスプレイに渡され、これによって、ディスプレイが、イメージデータの新たなフレームにより再度リフレッシュされる。次の垂直同期パルスが受信されると、カウンタ21は、入力FC(1:N)で、バイナリ値にリセットされ、ゲート構成26が、ディスプレイのリフレッシュを防ぐためにディセーブルされ、この処理は、カウンタ21が次にそのターミナルカウントに達するまで繰り返される。
【0044】
従って、フレームレートは、フレームカウント入力FC(1:N)で、カウンタ21マイナスバイナリ値の1プラス最大バイナリカウントに等しい因子だけ低減される。この比は、2N−FCに等しく、ここで、Nは、カウンタ21の段の数であり、FCは、入力FC(1:N)のバイナリ値である。
【0045】
図4は、カウンタ21が4ビットバイナリカウンタ(N=4)を含み、フレームカウント入力FC(1:4)が13のプリロードを表わす4ビットバイナリ数1101を受信する、コントローラ20の特定の例で発生する波形を示す。示される波形は、ゲート線スタートパルスGSP、その補数GSPB、ソースドライバスタートパルス(線同期パルス)SSP、その補数SSPB、カウンタ21のバイナリ段出力Q0〜Q3、フレームイネーブル信号FE、およびコントローラ20の出力23に現われる対応する出力パルスGSP*、GSBP*、SSP*、およびSSPB*である。
【0046】
時間T1で、カウンタ21は、13を表わすバイナリ値1101をプリロードされたため、ターミナルカウント出力TC、よって、フレームイネーブル信号FEも、論理ローレベルである。次のパルスGSPが入力22で受信されると、カウンタ21は値14を含むようにインクリメントされる。しかしながら、ターミナルカウント出力TCは論理ローレベルのままであるため、ゲート構成26はディセーブルのままである。
【0047】
時間T2で、次のバルスGSPが受信され、カウンタ21が、そのターミナルカウント15へとインクリメントされる。よって、イネーブル信号FEは、論理ハイレベルに上がり、ゲート構成26は、ディスプレイ信号の全てを出力23に渡し、よって、アクティブマトリクスディスプレイに渡すようにイネーブルされる。
【0048】
次のフレームリフレッシュ周期の開始を示す次の信号GSPの受信時に、バイナリ値1101は、カウンタ21にロードされる。出力TC、よって、イネーブル信号FEも、論理ローレベルにスイッチするため、ゲート構成26は、カウンタ21が次にそのターミナルカウントに達するまでディセーブルされる。
【0049】
このイベントの周期が繰り返され、3フレーム毎のスタート信号、線同期信号、およびイメージデータ信号のみが、ディスプレイに供給される。
【0050】
ディスプレイは、その特定のタイプに応じて、アナログまたはデジタル信号を必要とし得る。ディスプレイがデジタル信号を必要とする場合、ゲート構成26は、図5(a)に示すような複数のANDゲート30を備え得る。制御される各信号線は、1つのゲート入力に供給される標準入力、および各ゲートの他の入力に供給されるフレームイネーブル信号FEを有するゲートを含む。
【0051】
図5(b)は、アナログ(またはデジタル)信号のために用いられ得る別の構成を示す。図5(b)に示す構成は、同様に、制御される各信号線に提供され、電界効果トランジスタM1およびM2により形成される伝送ゲート、反転器31、およびプルダウン電解効果トランジスタM3を備える。図5に示す両方のゲート構成に関して、この構成がディセーブルされると、ゲート構成の出力は論理ローレベルである。しかしながら、リフレッシュされていない場合に他のレベルを必要とするディスプレイに関して、他の構成が、例えば、ディスプレイ入力が論理ハイレベルまたは高インピーダンス状態に維持されるように提供され得る。
【0052】
図3のコントローラは、ディスプレイコントローラからディスプレイへの信号線の信号の全てを遮断するように説明されたが、これは必ずしも必要ではない。特に、ディスプレイの電力消費に影響するこれらの信号線の信号を制御または遮断すれば十分である。例えば、垂直同期信号のみ、または垂直同期信号および水平同期信号の両方を遮断すれば十分であり得る。また、ディスプレイ入力に供給される信号を遮断する代わりに、いくつかのディスプレイでは、ディスプレイをリフレッシュするために用いられるそれらのフレームを受信する場合のみ電力供給されるように、ディスプレイへの電力供給を制御することが可能または適切であり得る。
【0053】
アクティブマトリクス液晶ディスプレイが、各ピクセルに供給される電圧の極性がフレーム毎に交互になるようにAC駆動されることは普通である。コントローラ20の実際の実施に依存して、低減されたフレームレート動作中に、ディスプレイに伝送される連続する映像データが反対の極性であることを確実にすることが必要であり得る。例えば、これは、奇数であるフレームレート低減率のみを適用することにより達成され得る。しかしながら、いずれのフレームレートも用いられることを可能にする代替的な構成を図6に示す。この構成は、フレームレートコントローラ20により供給される垂直同期パルスVSYNC*を受信するために接続されたクロック入力CKを有するフリップフロップ32を備える。フリップフロップ32は、反転器出力QBに接続されるデータ入力D、およびマトリクスのピクセルに供給される電圧の極性を制御するために、ディスプレイに極性制御信号を供給する直接出力QBを有する。
【0054】
一般に、図2のディスプレイコントローラ10は、ディスプレイとは物理的に分離しており、例えば、集積回路の一部として実装される。フレームレートコントローラはまた、物理的に個別のデバイス(例えば、ディスプレイコントローラとディスプレイの間に接続される集積回路)として実装され得る。信号線の信号全てを遮断することにより、ディスプレイの信号経路およびタイミング経路のキャパシタンスの充電および放電時に電力が消費されないことが確実となる。
【0055】
図7は、フレームレートコントローラ20がデータドライバ6および走査ドライバ7と同じ基板上に、例えば、同じ基板35上に、本質的に同じ薄膜トランジスタ(TFT)プロセスを用いてモノリシックに集積される、別の構成を示す。よって、フレームレートコントローラは、物理的に分離しているディスプレイコントローラに接続されたディスプレイの入力からドライバ6および7に供給される信号を制御する。
【0056】
図8は、データドライバおよび走査ドライバが、例えば、液晶シリコンで製造され、直接ダイボンディング等の任意の適切な手段、または柔軟なコネクタにより、アクティブマトリクス基板に接続される数個の集積回路36、37として実装されるタイプのアクティブマトリクスディスプレイを示す。本実施形態では、ドライバ36、37の各々が、それぞれの集積回路内に形成されたフレームレートコントローラ20を備える。
【0057】
図9は、フレームレートコントローラ20がディスプレイコントローラ集積回路10内に配置され、その一部を形成する、さらに別の構成を示す。ドライバ36および37は、図8と同じタイプであるように示されているが、あるいは図7に示すアクティブマトリクス基板上にも集積され得る。
【0058】
フレームレートコントローラ20は、カウンタ21にプリロードされた値を適切にプログラムすることにより、(カウンタ21の最大容量により定められる範囲内で)任意の所望される数だけフレームレートを低減することができるが、いくつかの用途では、単一の所定のフレームレート低減率を必要とし得る。このような場合、フレームレート制御入力FC(1:N)は必要とされず、カウンタ21のデータ入力D(1:N)が、所望の低減率のための適切な電圧レベルにハードワイヤードされ得る。次いで、フレームレートの低減が、フレームレート制御入力FRCにより、カウンタ21をイネーブルおよびディセーブルすることにより達成され得る。
【0059】
フレームレート低減率の完全に柔軟なプログラムが必要とされない場合、スイッチング構成は、フレームレート低減率がいくつかのプリセットされた比率または固定された比率のいずれかから選択され得るように提供され得る。
【0060】
図10は、6ビットのプリロード可能な同期バイナリカウンタ(N=6)の形態のカウンタ21の一例を示す。カウンタの各段は、Dタイプフリップフロップ41〜46、および関連づけられたトグル論理ブロック47〜52を備える。カウンタ21の入力および出力は、図10において、図3と対応させるため、図3と同様に表示している。カウンタは、反転器53〜57、2入力ANDゲート58、2入力NORゲート59〜61、および2入力NANDゲート62および63をさらに備える。
【0061】
トグル論理ブロック47〜52の各々は図11に示すとおりであり、CMOSトランジスタ65と66、67と68、69と70、および71と72の対からなる4つの伝送ゲート、ならびに反転器73および74を備える。各トグル論理ブロックは、カウンタ21の入力PEに接続されたプリロードイネーブル入力PE、およびトグル入力Tを有する。各トグル論理ブロックはまた、信号入力DL、QBおよびQ、ならびに出力Dを有する。
【0062】
入力PEが論理ハイレベルであるとき、各トグル論理ブロックの出力Dは、入力DLで信号を受信する。入力PEが論理ローレベルであるとき、出力Dは、トグル入力Tの信号が論理ハイレベルであるときは、入力QBからの信号を受信し、トグル入力Tの信号が論理ローレベルであるときは、入力Qからの信号を受信する。
【0063】
図10および図11に示すカウンタ21の構成および動作は、当業者には容易に理解され、さらには説明はしない。
【0064】
図12は、図3に示すフレームレートコントローラと同様の別のフレームレートコントローラを示し、前述した方法と同様にフレームイネーブル信号FEを生成するカウンタ21、ゲート24、および反転器25を備える。しかしながら、ゲート構成26は、ランダムアクセスメモリ(RAM)80、およびコントローラ10の動作、詳細には、メモリ80の読み出しおよび書き込み動作を制御するためのタイミング回路81を備えた、改変されたタイプのディスプレイコントローラ10と協働する。
【0065】
メモリ80は、フレームバッファメモリを形成し、表示されるイメージデータの少なくとも1フレームの容量を有する。このメモリは、例えば、コントローラ10が接続されるか、またはコントローラ10がその一部であるコンピュータから、表示されるデータを受信するためのデータ入力Dを有する。メモリ80は、コントローラ20の入力22に接続されたパラレルデータ出力を有する。
【0066】
ディスプレイコントローラ10はまた、コンピュータから書き込み信号Wおよびクロック信号Ckを受信する。書き込み信号Wは、メモリ80の書き込み制御入力に接続され、クロック信号Ckは、コンピュータ10の動作、詳細には、メモリ80の読み出しおよび書き込み動作を制御するためのタイミング信号を生成する、タイミング回路81に供給される。タイミング回路81は、フレームレートコントローラ20の入力22に供給され、読み出し信号R’を含む制御信号を生成する。公知のタイプのコントローラでは、読み出し信号R’は、メモリ80の読み出し入力に直接接続される。しかしながら、図12に示す構成では、タイミング回路81からの従来の読み出し信号R’が,ゲート構成26を形成し、フレームイネーブル信号FEを受信するためにORゲート24の出力に接続される第2の入力を有するANDゲートの第1の入力に供給される。ゲート構成26は、その出力に、ディスプレイコントローラ10に戻されるゲート読み出し信号Rを供給し、メモリ80の読み出し入力に接続される。
【0067】
前述したように、フレームレートの低減がディセーブルされる場合、フレームイネーブル信号FEは、論理ハイレベルであるため,ゲート構成26は、タイミング回路81からの従来の読み出し信号R’を読み出し信号Rとして,メモリ80の読み出し入力に渡す。よって、タイミングは、タイミング回路81により効果的に制御され、フレームレートの低減は起こらない。
【0068】
フレームレートの低減が必要とされる場合、ゲート24は、(N−1)フレーム期間の間、論理ローレベル信号を供給し、次いで、各N番目のフレームの継続時間の間、論理ハイレベル信号を供給する。ディスプレイデータは、通常の方法で、メモリ80に読み込まれるが、メモリ80に供給される読み出し信号Rのみが、各N番目のフレームの間、イメージデータの読み出しを許可する。よって、メモリのデータ出力は、フレームイネーブル信号FEが読み出し信号Rをイネーブルするまで、効果的にディセーブルされる。
【0069】
制御信号は、ディスプレイコントローラ10からフレームレートコントローラ20を介してディスプレイまで、遮断されずに渡されているように示されるが、制御信号は、前述したような方法および図3に示す方法で遮断され得る。それゆえ、ディスプレイは、各N番目のイメージデータによりリフレッシュされるだけであり、電力消費が実質的には低減される。
【0070】
前述の実施形態では、フレームレート制御信号FRCは,フレームレートの低減が実施されるかどうかを選択するために、任意の適切な技術により生成される。例えば、信号FRCは、前述したように、表示されるイメージデータのタイプに従って生成され得る。図13は、フレームレート制御信号FRCが書き込み制御信号Wから自動的に生成される点で、図12に示す実施形態とは異なる実施形態を示す。
【0071】
図13に示すフレームレートコントローラ20は、反転器25が省略され、信号FRCがカスケード接続されたフリップフロップ82および83に供給される点で、図12に示すフレームレートコントローラとは異なる。信号FRCは、ディスプレイコントローラのメモリ80に供給される書き込み制御信号Wを含む。この信号はセット/リセットフリップフロップ82のセット入力Sに供給され、そのリセット入力Rがコントローラ20に供給される垂直同期信号を受信し、その反転された出力!QがDタイプフリップフロップ83のデータ入力Dに接続される。フリップフロップ83は、垂直同期信号を受信するために接続されたクロック入力、カウンタ21のカウンタイネーブル入力CEPに接続された出力Q、およびORゲート24の入力のうちの1つに接続された反転された出力!Qを有する。
【0072】
フレッシュデータがメモリ80に継続的に供給されているために、書き込み制御信号Wが連続垂直同期パルス間で活性化される場合,カウンタ21はディセーブルされ,フリップフロップ82でセットされた書き込みイネーブル信号Wの値は、各垂直同期信号により、Dタイプフリップフロップ83にクロッキングされる。書き込みイネーブル信号Wは、「アクティブロー」タイプの信号であるため,フリップフロップ83の反転出力!Qは、論理ハイレベルのままであり、フレームイネーブル信号FEはハイレベルのままである。よって、読み出し制御信号R’は、信号Rとして変更されないまま渡され,タイミング回路81は、メモリ80の読み出しを制御する。よって、フレームレートの低減が起こらない。
【0073】
フレーム周期中にメモリ80へのデータの書き込みがない場合、フリップフロップ83はカウンタ21をイネーブルし、ゲート構成26は前述のとおり、カウンタ21のターミナルカウント出力TCにより制御される。それゆえ、フレームレートの低減は、所望のフレームレートの低減に従って、前述したように実施され、これは、さらなるデータがメモリ80に書き込まれない限り継続する。
【0074】
よって、アクティブマトリクスディスプレイのフレームリフレッシュレートが、ディスプレイの電力消費を低減または最小化するように制御される構成を提供することができる。低減された電力消費は、ディスプレイがリフレッシュされることを防ぐことにより達成される。例えば、低減された電力消費は、表示されるデータのタイプに従って、ディスプレイデータ生成構成により選択されるような低減されたレートでのリフレッシュをイネーブルすることを防ぐことにより達成される。例えば、テキストを表示するために、静的イメージが表示される場合、フレームリフレッシュレートは、ディスプレイの観察可能なちらつきを避けることに支障がない最小の値に低減され得る。ディスプレイは、例えば、フルカラーフルモーションの映像イメージのためにフルリフレッシュレートで動作され得る。イメージ信号が中間のレートに変更される場合、フレームリフレッシュレートは、実際の映像レートと一致するように低減され得る。よって、低減された電力消費は、製造費、複雑さ、および製造時の歩留まりに関して、不利な点がほとんどないか、または全くない、比較的に単純な構成により達成され得る。バッテリ駆動の機器の場合,それゆえ、バッテリの寿命が延びる。
【0075】
フレームレートコントローラ20は、アクティブマトリクスディスプレイのフレームリフレッシュレートを制御するために提供される。コントローラ20は、垂直同期信号VSYNCをカウントし、データのN番目のフレーム毎に(ここで、Nは、ゼロよりも大きな整数であり、選択可能である)、イネーブル信号FEを供給する、プリロード可能な同期カウンタ21等の第1の回路を備える。ゲート構成26は、アクティブマトリクスディスプレイがデータのN番目のフレーム毎にリフレッシュされるように、イネーブル信号FEにより制御されるため、ディスプレイの電力消費の低減が可能となる。
【0076】
【発明の効果】
本発明によって、アクティブマトリクスディスプレイのフレームリフレッシュレートが、ディスプレイの電力消費を低減または最小化するように制御される構成を提供するフレームレートコントローラを提供できる。
【図面の簡単な説明】
【図1】図1は、公知のタイプのアクティブマトリクスディスプレイの概略ブロック図である。
【図2】図2は、公知のタイプの集積回路ディスプレイコントローラのブロック回路図である。
【図3】図3は、本発明の1つの実施形態を構成するフレームレートコントローラのブロック回路図である。
【図4】図4は、図3のコントローラで発生する波形を示すタイミング図である。
【図5】(a)および(b)は、図3のコントローラで用いられる2つのタイプのゲート構成を示す回路図である。
【図6】図6は、アクティブマトリクス液晶ディスプレイのための極性反転制御構成を示す回路図である。
【図7】図7は、本発明の別の実施形態を構成するアクティブマトリクス液晶ディスプレイの概略ブロック図である。
【図8】図8は、本発明のさらなる実施形態を構成するアクティブマトリクス液晶ディスプレイの概略ブロック図である。
【図9】図9は、本発明のまたさらなる実施形態を構成するアクティブマトリクスディスプレイおよびディスプレイコントローラの概略ブロック図である。
【図10】図10は、図3のジャムカウンタの回路図である。
【図11】図11は、図10のトグル論理ブロックの回路図である。
【図12】図12は、本発明の別の実施形態を構成するフレームレートコントローラのブロック図である。
【図13】図13は、本発明のさらなる実施形態を構成するフレームレートコントローラのブロック図である。
【符号の説明】
20 フレームレートコントローラ
21 ジャムカウンタ
24 ORゲート
25 反転器
Claims (14)
- アクティブマトリクスディスプレイのフレームリフレッシュレートを制御するためのフレームレートコントローラであって、
単位時間当たり所定数Mのフレームを供給するディスプレイコントローラからの垂直同期信号(VSYNC)を受信するためのクロック入力(CP)と、該垂直同期信号のカウント値が前記所定数M(但しMはゼロより大きい整数)になるとイネーブル信号(FE)を出力するターミナルカウント出力(TC)と、ゼロより大きく前記所定数M以下の整数であるNの値を選択するための入力(FC(1:N))と、前記ターミナルカウント出力(TC)に接続されたロードイネーブル入力(PE)とを有し、該ロードイネーブル入力(PE)に前記イネーブル信号(FE)が入力されることによって前記垂直同期信号のカウント値を前記Nの値にプリセットして前記ターミナルカウント出力(TC)をスイッチする、同期カウンタと、
前記イネーブル信号(FE)に応答して、前記ディスプレイコントローラからのフレーム同期信号、線同期信号および少なくとも1つのイメージ決定信号における少なくとも1つの信号を遮断する第2の回路と、
を備える、フレームレートコントローラ。 - 前記同期カウンタが、前記Mの値のフレームの継続時間の間、前記イネーブル信号(FE)を供給するように構成されることを特徴とする、請求項1に記載のフレームレートコントローラ。
- 前記第2の回路が、前記ディスプレイコントローラと前記ディスプレイとの間の接続のための少なくとも1つのゲートを備えることを特徴とする、請求項1に記載のフレームレートコントローラ。
- 前記少なくとも1つのゲートが、少なくとも1つの論理ゲートを備えることを特徴とする、請求項3に記載のフレームレートコントローラ。
- 前記少なくとも1つのゲートが、少なくとも1つの伝送ゲートを備えることを特徴とする、請求項3に記載のフレームレートコントローラ。
- 前記第2の回路が、前記ディスプレイコントローラのメモリ読み出し制御信号(R’)を遮断するように構成されることを特徴とする、請求項1に記載のフレームレートコントローラ。
- 前記同期カウンタは、フレームレート低減イネーブル入力(FRC)に接続されたカウントイネーブル入力(CEP)を有し、該カウントイネーブル入力(CEP)がフレームレート低減イネーブル入力(FRC)のフレームレート低減イネーブル信号によりイネーブルされる、請求項1に記載のフレームレートコントローラ。
- 前記同期カウンタが、Dタイプラッチおよびセット/リセットフリップフロップを介して、フレームレート低減イネーブル入力(FRC)に接続されるカウントイネーブル入力(CEP)を有することを特徴とする、請求項1に記載のフレームレートコントローラ。
- 請求項1に記載のフレームレートコントローラを備えることを特徴とする、ディスプレイコントローラ。
- 前記フレームレートコントローラにおける前記同期カウンタは、Dタイプラッチおよびセット/リセットフリップフロップを介して、フレームレート低減イネーブル入力(FRC)に接続されるカウントイネーブル入力(CEP)を有し、該カウントイネーブル入力(FRC)は、前記ディスプレイコントローラのメモリ書込み制御信号(W)を受信するように接続されている、請求項9に記載のディスプレイコントローラ。
- 請求項1に記載のフレームレートコントローラを備えることを特徴とする、アクティブマトリクスディスプレイ。
- 前記フレームコントローラの第2の回路が、ディスプレイ信号全てを遮断するように構成されることを特徴とする、請求項11に記載のアクティブマトリクスディスプレイ。
- 前記フレームコントローラをそれぞれ備えた複数のデータ集積回路および複数の走査ドライバ集積回路が設けられていることを特徴とする、請求項11に記載のアクティブマトリクスディスプレイ。
- 液晶ディスプレイを含むことを特徴とする、請求項11に記載のアクティブマトリクスディスプレイ。
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