JP2000340792A - 半導体装置及びその製造方法 - Google Patents
半導体装置及びその製造方法Info
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- JP2000340792A JP2000340792A JP2000042495A JP2000042495A JP2000340792A JP 2000340792 A JP2000340792 A JP 2000340792A JP 2000042495 A JP2000042495 A JP 2000042495A JP 2000042495 A JP2000042495 A JP 2000042495A JP 2000340792 A JP2000340792 A JP 2000340792A
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Abstract
(57)【要約】
【課題】 ポリシリコン膜上に耐酸化性が低い低抵抗膜
を積層した多層構造のゲート電極を有し、セルフアライ
ンコンタクトを有する半導体装置を提供する。 【解決手段】 ゲート電極21は、ポリシリコン膜から
なる下部電極21aと、低抵抗膜を含む上部電極21b
とにより構成されている。第1の窒化膜サイドウォール
32は、少なくとも上部電極21b及び絶縁体キャップ
31の側面上に形成され、保護酸化膜34は下部電極2
1aの少なくとも一部の側面と半導体基板の上面との上
に形成されている。第1の窒化膜サイドウォール32及
び保護酸化膜34を覆う第2の窒化膜サイドウォール3
3が形成されているので、コンタクトを形成する際のエ
ッチングにおいては、セルフアラインコンタクト孔を形
成することができる。その結果、信頼性の高いセルフア
ラインコンタクトを有する半導体装置が得られる。
を積層した多層構造のゲート電極を有し、セルフアライ
ンコンタクトを有する半導体装置を提供する。 【解決手段】 ゲート電極21は、ポリシリコン膜から
なる下部電極21aと、低抵抗膜を含む上部電極21b
とにより構成されている。第1の窒化膜サイドウォール
32は、少なくとも上部電極21b及び絶縁体キャップ
31の側面上に形成され、保護酸化膜34は下部電極2
1aの少なくとも一部の側面と半導体基板の上面との上
に形成されている。第1の窒化膜サイドウォール32及
び保護酸化膜34を覆う第2の窒化膜サイドウォール3
3が形成されているので、コンタクトを形成する際のエ
ッチングにおいては、セルフアラインコンタクト孔を形
成することができる。その結果、信頼性の高いセルフア
ラインコンタクトを有する半導体装置が得られる。
Description
【0001】
【発明の属する技術分野】本発明は、ゲート電極に対し
て自己整合的に形成されたコンタクトを有する半導体装
置及びその製造方法に関するものである。
て自己整合的に形成されたコンタクトを有する半導体装
置及びその製造方法に関するものである。
【0002】
【従来の技術】近年、半導体装置の微細化・高集積化に
つれて、MOSトランジスタのゲート電極や拡散層と配
線層とを接続するための接続孔(つまり、接続孔を導電
性材料で埋めてなるコンタクト)の寸法は各世代毎にま
すます小さくなってきている。しかし、マスク合わせの
精度は加工寸法の縮小率に比例しなくなってきており、
そのため全体としては加工寸法の微細化ほどには素子の
集積度は向上しなくなってきている。
つれて、MOSトランジスタのゲート電極や拡散層と配
線層とを接続するための接続孔(つまり、接続孔を導電
性材料で埋めてなるコンタクト)の寸法は各世代毎にま
すます小さくなってきている。しかし、マスク合わせの
精度は加工寸法の縮小率に比例しなくなってきており、
そのため全体としては加工寸法の微細化ほどには素子の
集積度は向上しなくなってきている。
【0003】このマスク合わせの余裕度を改善する方法
として、最近ではゲート電極に対し自己整合的にコンタ
クトを形成する方法(以下、「セルフアラインコンタク
ト」と呼ぶ)の検討がさかんに行われている。一般に、
セルフアラインコンタクトを形成する際には、ゲート電
極をシリコン窒化膜で覆い、そのシリコン窒化膜をエッ
チングストッパーとしてシリコン酸化膜等の層間絶縁膜
をエッチングし、拡散層に到達する接続孔を形成する。
そのため、ゲート電極はシリコン窒化膜で完全に覆われ
ていることが望ましい。
として、最近ではゲート電極に対し自己整合的にコンタ
クトを形成する方法(以下、「セルフアラインコンタク
ト」と呼ぶ)の検討がさかんに行われている。一般に、
セルフアラインコンタクトを形成する際には、ゲート電
極をシリコン窒化膜で覆い、そのシリコン窒化膜をエッ
チングストッパーとしてシリコン酸化膜等の層間絶縁膜
をエッチングし、拡散層に到達する接続孔を形成する。
そのため、ゲート電極はシリコン窒化膜で完全に覆われ
ていることが望ましい。
【0004】図8は、従来例の半導体装置の断面図であ
る。同図に示すように、Si基板101上にはトレンチ
型の素子分離用絶縁膜102が設けられており、この素
子分離用絶縁膜102によって囲まれる活性領域にトラ
ンジスタが形成されている。トランジスタは、シリコン
酸化膜からなるゲート絶縁膜103と、ゲート絶縁膜1
03の上に形成されたポリシリコン膜からなるゲート電
極104と、ゲート電極104の上に形成されたシリコ
ン窒化膜からなる絶縁体キャップ105と、ゲート電極
104の側面上及び基板上に跨って形成されたシリコン
酸化膜からなる保護酸化膜106と、ゲート電極104
及び絶縁体キャップ105の各側面に跨って形成された
シリコン窒化膜からなる窒化膜サイドウォール107
と、Si基板101内に形成されたLDD領域110及
び高濃度ソース・ドレイン領域111とを備えている。
そして、基板上に形成された層間絶縁膜108を貫通し
て高濃度ソース・ドレイン領域111に到達するコンタ
クト109が設けられている。このコンタクト109の
一部は、マスクずれの方向によっては、絶縁体キャップ
105や窒化膜サイドウォール107に接触しており、
セルフアラインコンタクトとなっている。
る。同図に示すように、Si基板101上にはトレンチ
型の素子分離用絶縁膜102が設けられており、この素
子分離用絶縁膜102によって囲まれる活性領域にトラ
ンジスタが形成されている。トランジスタは、シリコン
酸化膜からなるゲート絶縁膜103と、ゲート絶縁膜1
03の上に形成されたポリシリコン膜からなるゲート電
極104と、ゲート電極104の上に形成されたシリコ
ン窒化膜からなる絶縁体キャップ105と、ゲート電極
104の側面上及び基板上に跨って形成されたシリコン
酸化膜からなる保護酸化膜106と、ゲート電極104
及び絶縁体キャップ105の各側面に跨って形成された
シリコン窒化膜からなる窒化膜サイドウォール107
と、Si基板101内に形成されたLDD領域110及
び高濃度ソース・ドレイン領域111とを備えている。
そして、基板上に形成された層間絶縁膜108を貫通し
て高濃度ソース・ドレイン領域111に到達するコンタ
クト109が設けられている。このコンタクト109の
一部は、マスクずれの方向によっては、絶縁体キャップ
105や窒化膜サイドウォール107に接触しており、
セルフアラインコンタクトとなっている。
【0005】製造工程においては、ウェル(図示せず)
が形成された半導体基板101上にシリコン酸化膜を形
成し、その後、ポリシリコン膜及びシリコン窒化膜を順
次堆積した後、リソグラフィ及びドライエッチングによ
り、シリコン窒化膜及びポリシリコン膜をパターニング
して、絶縁体キャップ105及びゲート電極104を形
成する。この時、シリコン酸化膜も同じ形状にパターニ
ングしてゲート絶縁膜103を形成するのが一般的であ
る。次に、酸素雰囲気中で熱処理することにより、ゲー
ト電極104の側面及びSi基板101に跨るシリコン
酸化膜からなる保護酸化膜106を形成する。その後、
基板の全面上にシリコン窒化膜を堆積し、全面エッチバ
ックすることにより、絶縁体キャップ105及びゲート
電極104の側面上にシリコン窒化膜からなる窒化膜サ
イドウォール107を形成する。その後、層間絶縁膜1
08を形成し、高濃度ソース・ドレイン領域111から
の電極引き出しのためのコンタクト109を形成する。
が形成された半導体基板101上にシリコン酸化膜を形
成し、その後、ポリシリコン膜及びシリコン窒化膜を順
次堆積した後、リソグラフィ及びドライエッチングによ
り、シリコン窒化膜及びポリシリコン膜をパターニング
して、絶縁体キャップ105及びゲート電極104を形
成する。この時、シリコン酸化膜も同じ形状にパターニ
ングしてゲート絶縁膜103を形成するのが一般的であ
る。次に、酸素雰囲気中で熱処理することにより、ゲー
ト電極104の側面及びSi基板101に跨るシリコン
酸化膜からなる保護酸化膜106を形成する。その後、
基板の全面上にシリコン窒化膜を堆積し、全面エッチバ
ックすることにより、絶縁体キャップ105及びゲート
電極104の側面上にシリコン窒化膜からなる窒化膜サ
イドウォール107を形成する。その後、層間絶縁膜1
08を形成し、高濃度ソース・ドレイン領域111から
の電極引き出しのためのコンタクト109を形成する。
【0006】この構造では、ゲート電極104を構成す
るポリシリコン膜がシリコン窒化膜からなる絶縁体キャ
ップ105及び窒化膜サイドウォール107で覆われて
いるために、コンタクト開口の際シリコン窒化膜をスト
ッパーにしたドライエッチングを行えばセルフアライン
コンタクトが形成できる。
るポリシリコン膜がシリコン窒化膜からなる絶縁体キャ
ップ105及び窒化膜サイドウォール107で覆われて
いるために、コンタクト開口の際シリコン窒化膜をスト
ッパーにしたドライエッチングを行えばセルフアライン
コンタクトが形成できる。
【0007】以上のように、上記従来例による半導体装
置の製造方法では、上記窒化膜サイドウォール107の
形成前に熱酸化を行なって保護酸化膜106を形成す
る。この酸化膜を形成しないと、窒化膜サイドウォール
107とSi基板101とが直接接するので、窒化膜か
ら加わるストレスによるゲート酸化膜の膜質劣化やシン
ターによるプロセス中のダメージ回復が不十分なための
トランジスタ特性のばらつきが生じる。故に、窒化膜サ
イドウォール107とSi基板101とが直接接するこ
とを避けるために保護酸化膜106は必要である。
置の製造方法では、上記窒化膜サイドウォール107の
形成前に熱酸化を行なって保護酸化膜106を形成す
る。この酸化膜を形成しないと、窒化膜サイドウォール
107とSi基板101とが直接接するので、窒化膜か
ら加わるストレスによるゲート酸化膜の膜質劣化やシン
ターによるプロセス中のダメージ回復が不十分なための
トランジスタ特性のばらつきが生じる。故に、窒化膜サ
イドウォール107とSi基板101とが直接接するこ
とを避けるために保護酸化膜106は必要である。
【0008】
【発明が解決しようとする課題】ところで、半導体装置
の微細化・高集積化にあわせて、ゲート電極の低抵抗化
も重要な課題となっている。そのため、MOSトランジ
スタのゲート電極構造も、図8に示すポリシリコン単層
膜から、ポリサイドやポリメタル等のようなポリシリコ
ン膜上に低抵抗の金属や金属化合物(珪化物や窒化物な
ど)またはそれらの多層膜を積層した構造へと変化して
きている。
の微細化・高集積化にあわせて、ゲート電極の低抵抗化
も重要な課題となっている。そのため、MOSトランジ
スタのゲート電極構造も、図8に示すポリシリコン単層
膜から、ポリサイドやポリメタル等のようなポリシリコ
ン膜上に低抵抗の金属や金属化合物(珪化物や窒化物な
ど)またはそれらの多層膜を積層した構造へと変化して
きている。
【0009】しかしながら、上記金属や金属化合物(珪
化物や窒化物など)の中には耐酸化性が極めて低いもの
が多い。そのために、ポリサイドやポリメタル構造のゲ
ート電極を有する半導体装置おいては、熱酸化により図
8に示す保護酸化膜106を形成する工程を導入するこ
とができないという不具合があった。
化物や窒化物など)の中には耐酸化性が極めて低いもの
が多い。そのために、ポリサイドやポリメタル構造のゲ
ート電極を有する半導体装置おいては、熱酸化により図
8に示す保護酸化膜106を形成する工程を導入するこ
とができないという不具合があった。
【0010】一方、熱酸化による保護酸化膜の形成の代
わりに、CVD等によるシリコン酸化膜の堆積によりシ
リコン窒化膜と半導体基板が直接接することを避ける方
法も考えられている。図9は、このような構造を有する
半導体装置の断面図である。同図に示すように、ポリシ
リコン膜からなる下部ゲート電極104aの上には、高
融点金属(又はその珪化物)からなる上部ゲート電極1
04bが設けられている。そして、絶縁体キャップ10
5,上部ゲート電極104b及び下部ゲート電極104
aの各側面に及びSi基板101に跨るL字状のCVD
保護酸化膜115を形成し、この上に窒化膜サイドウォ
ール107を形成している。その他の部分の構造は、図
8に示す構造と同じである。
わりに、CVD等によるシリコン酸化膜の堆積によりシ
リコン窒化膜と半導体基板が直接接することを避ける方
法も考えられている。図9は、このような構造を有する
半導体装置の断面図である。同図に示すように、ポリシ
リコン膜からなる下部ゲート電極104aの上には、高
融点金属(又はその珪化物)からなる上部ゲート電極1
04bが設けられている。そして、絶縁体キャップ10
5,上部ゲート電極104b及び下部ゲート電極104
aの各側面に及びSi基板101に跨るL字状のCVD
保護酸化膜115を形成し、この上に窒化膜サイドウォ
ール107を形成している。その他の部分の構造は、図
8に示す構造と同じである。
【0011】ところが、図9に示す構造においては、層
間絶縁膜108を貫通する接続孔を形成する際、図9中
の領域Retに示すように、窒化膜サイドウォール107
の上端部分がエッチングされてしまうことがあった。こ
れは、この方法では接続孔内に窒化膜サイドウォール,
絶縁体キャップが露出した際に、CVD保護酸化膜11
5の上端も接続孔内に露出するために、この部分がエッ
チングされると、窒化膜サイドウォール107が両面か
らエッチング作用を受ける結果、シリコン酸化膜などの
層間絶縁膜とシリコン窒化膜との充分な選択比がとれな
くなるためと考えられる。
間絶縁膜108を貫通する接続孔を形成する際、図9中
の領域Retに示すように、窒化膜サイドウォール107
の上端部分がエッチングされてしまうことがあった。こ
れは、この方法では接続孔内に窒化膜サイドウォール,
絶縁体キャップが露出した際に、CVD保護酸化膜11
5の上端も接続孔内に露出するために、この部分がエッ
チングされると、窒化膜サイドウォール107が両面か
らエッチング作用を受ける結果、シリコン酸化膜などの
層間絶縁膜とシリコン窒化膜との充分な選択比がとれな
くなるためと考えられる。
【0012】本発明の目的は、いわゆるポリメタルやポ
リサイド構造など、ポリシリコン膜の上に特に耐酸化性
が低い低抵抗層を有するゲート電極を備えた場合におい
ても、ゲート電極をシリコン窒化膜により有効に保護す
る手段を講ずることにより、信頼性の高い半導体装置及
びその製造方法を提供することにある。
リサイド構造など、ポリシリコン膜の上に特に耐酸化性
が低い低抵抗層を有するゲート電極を備えた場合におい
ても、ゲート電極をシリコン窒化膜により有効に保護す
る手段を講ずることにより、信頼性の高い半導体装置及
びその製造方法を提供することにある。
【0013】
【課題を解決するための手段】本発明の半導体装置は、
半導体基板の上に形成されたゲート絶縁膜と、上記ゲー
ト絶縁膜の上に形成され、シリコン膜からなる下部電極
と少なくとも最上部が金属を含む材料からなる上部電極
とを積層して構成されるゲート電極と、上記ゲート電極
の上に形成され少なくとも最上部がシリコン窒化膜によ
り構成される絶縁体キャップと、少なくとも上記ゲート
電極の上部電極及び上記絶縁体キャップの側面上に形成
された第1の窒化膜サイドウォールと、上記ゲート電極
のうち上記第1の窒化膜サイドウォールによって覆われ
ていない領域の側面と半導体基板の上面との上に形成さ
れた保護酸化膜と、上記第1の窒化膜サイドウォール及
び保護酸化膜の上に形成された第2の窒化膜サイドウォ
ールと、上記半導体基板内における上記ゲート電極の側
方に位置する領域に形成された不純物拡散領域と、上記
半導体基板上に形成された層間絶縁膜と、上記層間絶縁
膜を貫通して上記不純物拡散領域に到達する上記ゲート
電極に対して自己整合的に形成されたコンタクトとを備
えている。
半導体基板の上に形成されたゲート絶縁膜と、上記ゲー
ト絶縁膜の上に形成され、シリコン膜からなる下部電極
と少なくとも最上部が金属を含む材料からなる上部電極
とを積層して構成されるゲート電極と、上記ゲート電極
の上に形成され少なくとも最上部がシリコン窒化膜によ
り構成される絶縁体キャップと、少なくとも上記ゲート
電極の上部電極及び上記絶縁体キャップの側面上に形成
された第1の窒化膜サイドウォールと、上記ゲート電極
のうち上記第1の窒化膜サイドウォールによって覆われ
ていない領域の側面と半導体基板の上面との上に形成さ
れた保護酸化膜と、上記第1の窒化膜サイドウォール及
び保護酸化膜の上に形成された第2の窒化膜サイドウォ
ールと、上記半導体基板内における上記ゲート電極の側
方に位置する領域に形成された不純物拡散領域と、上記
半導体基板上に形成された層間絶縁膜と、上記層間絶縁
膜を貫通して上記不純物拡散領域に到達する上記ゲート
電極に対して自己整合的に形成されたコンタクトとを備
えている。
【0014】これにより、ゲート電極のうち耐酸化性の
よくない金属を含む材料からなる部分を含む上部電極の
上面及び側面は窒化膜で覆われているので、保護酸化膜
を形成するための酸化工程で上部電極がダメージを受け
ることはない。一方、コンタクトを形成する際の接続孔
を形成する際に、第2の窒化膜サイドウォール及び絶縁
体キャップが接続孔内に露出しても、第2の窒化膜サイ
ドウォールの上端部における下地が第1の窒化膜サイド
ウォールであるので、第2の窒化膜サイドウォールのエ
ッチング選択比の悪化を生じることはない。また、各窒
化膜サイドウォールと下部電極の少なくとも下端部との
間には保護酸化膜が介在しているので、窒化膜から下部
電極及び半導体基板へのストレスに印加に起因する不具
合は生じない。よって、信頼性の低下を招くことなく、
低抵抗化されたゲート電極とセルフアラインコンタクト
とを併せて有する半導体装置を得ることができる。
よくない金属を含む材料からなる部分を含む上部電極の
上面及び側面は窒化膜で覆われているので、保護酸化膜
を形成するための酸化工程で上部電極がダメージを受け
ることはない。一方、コンタクトを形成する際の接続孔
を形成する際に、第2の窒化膜サイドウォール及び絶縁
体キャップが接続孔内に露出しても、第2の窒化膜サイ
ドウォールの上端部における下地が第1の窒化膜サイド
ウォールであるので、第2の窒化膜サイドウォールのエ
ッチング選択比の悪化を生じることはない。また、各窒
化膜サイドウォールと下部電極の少なくとも下端部との
間には保護酸化膜が介在しているので、窒化膜から下部
電極及び半導体基板へのストレスに印加に起因する不具
合は生じない。よって、信頼性の低下を招くことなく、
低抵抗化されたゲート電極とセルフアラインコンタクト
とを併せて有する半導体装置を得ることができる。
【0015】上記上部電極が上記下部電極の上面に直接
接触するように、上記上部電極及び下部電極が積層され
ている場合には、上述の効果を発揮しうるポリメタルゲ
ート構造又はポリサイドゲート構造を有するMISFE
Tが得られる。
接触するように、上記上部電極及び下部電極が積層され
ている場合には、上述の効果を発揮しうるポリメタルゲ
ート構造又はポリサイドゲート構造を有するMISFE
Tが得られる。
【0016】その場合、上記第1の窒化膜サイドウォー
ルは、上記下部電極の一部の側面を覆っており、上記保
護酸化膜は、上記下部電極のうち上記一部を除く他の部
分の側面と上記半導体基板の上面との上に形成されてい
るのが一般的である。
ルは、上記下部電極の一部の側面を覆っており、上記保
護酸化膜は、上記下部電極のうち上記一部を除く他の部
分の側面と上記半導体基板の上面との上に形成されてい
るのが一般的である。
【0017】また、上記上部電極と上記下部電極との間
に介在する電極間絶縁膜をさらに備え、上記上部電極を
制御ゲート電極とし、上記下部電極を浮遊ゲート電極と
することができる。
に介在する電極間絶縁膜をさらに備え、上記上部電極を
制御ゲート電極とし、上記下部電極を浮遊ゲート電極と
することができる。
【0018】これにより、信頼性の低下を招くことな
く、低抵抗化されたゲート電極とセルフアラインコンタ
クトとを併せて有する不揮発性メモリのメモリセルトラ
ンジスタとして機能する半導体装置が得られる。
く、低抵抗化されたゲート電極とセルフアラインコンタ
クトとを併せて有する不揮発性メモリのメモリセルトラ
ンジスタとして機能する半導体装置が得られる。
【0019】その場合、上記制御ゲート電極である上部
電極は、単層の金属膜によって構成されていてもよい
し、シリコン膜と金属を含む導体膜とを順次積層して構
成されていてもよい。
電極は、単層の金属膜によって構成されていてもよい
し、シリコン膜と金属を含む導体膜とを順次積層して構
成されていてもよい。
【0020】また、上記第1の窒化膜サイドウォール
を、上記上部電極と上記電極間絶縁膜の少なくとも一部
との側面上のみに形成しておき、上記保護酸化膜を、少
なくとも上記下部電極全体の側面上に形成しておくこと
により、電極間絶縁膜の上方では上部電極の側面上に第
1の窒化膜サイドウォールが形成され、電極間絶縁膜の
下方では下部電極の側面上に保護酸化膜が形成された構
造となる。
を、上記上部電極と上記電極間絶縁膜の少なくとも一部
との側面上のみに形成しておき、上記保護酸化膜を、少
なくとも上記下部電極全体の側面上に形成しておくこと
により、電極間絶縁膜の上方では上部電極の側面上に第
1の窒化膜サイドウォールが形成され、電極間絶縁膜の
下方では下部電極の側面上に保護酸化膜が形成された構
造となる。
【0021】さらに、上記第1の窒化膜サイドウォール
を、上記上部電極と上記電極間絶縁膜と上記下部電極の
一部との側面上に形成しておき、上記保護酸化膜を、上
記下部電極の上記一部を除く他部の側面と上記半導体基
板の上面との上に形成しておくこともできる。これによ
り、バーズビークのない電極間絶縁膜が得られ、制御ゲ
ート電極と浮遊ゲート電極との容量カップリング機能が
高くなる。
を、上記上部電極と上記電極間絶縁膜と上記下部電極の
一部との側面上に形成しておき、上記保護酸化膜を、上
記下部電極の上記一部を除く他部の側面と上記半導体基
板の上面との上に形成しておくこともできる。これによ
り、バーズビークのない電極間絶縁膜が得られ、制御ゲ
ート電極と浮遊ゲート電極との容量カップリング機能が
高くなる。
【0022】本発明の半導体装置の製造方法は、半導体
基板の上に、ゲート絶縁膜と、シリコン膜からなる下部
電極膜と、少なくとも最上部が金属を含む材料からなる
上部電極膜と、少なくとも最上部がシリコン窒化膜から
なるキャップ用絶縁膜を形成する工程(a)と、少なく
とも上記キャップ用絶縁膜及び上記上部電極膜の全体を
エッチングして絶縁体キャップ及びゲート電極の上部電
極を形成し、遅くとも下部電極膜のエッチングが完了す
る前にエッチングを停止させる工程(b)と、上記工程
(b)でパターニングされた絶縁体キャップと、ゲート
電極の上部電極と、下部電極膜のエッチング終了部分と
の各側面の上に第1の窒化膜サイドウォールを形成する
工程(c)と、上記第1の窒化膜サイドウォール及び絶
縁体キャップをマスクとして、上記下部電極膜の未エッ
チングの領域をエッチングして、ゲート電極の下部電極
を形成する工程(d)と、熱酸化を行って、上記ゲート
電極の下部電極のうち上記第1の窒化膜サイドウォール
よりも下方に位置する領域の側面と上記半導体基板の上
面との上に保護酸化膜を形成する工程(e)と、上記第
1の窒化膜サイドウォール及び保護酸化膜の上に第2の
窒化膜サイドウォールを形成する工程(f)と、上記半
導体基板内における上記ゲート電極の側方に位置する領
域に不純物拡散領域を形成する工程(g)と、上記半導
体基板上に層間絶縁膜を形成する工程(h)と、上記層
間絶縁膜を貫通して上記不純物拡散領域に到達するコン
タクト孔を上記ゲート電極に対して自己整合的に形成す
る工程(i)とを備えている。
基板の上に、ゲート絶縁膜と、シリコン膜からなる下部
電極膜と、少なくとも最上部が金属を含む材料からなる
上部電極膜と、少なくとも最上部がシリコン窒化膜から
なるキャップ用絶縁膜を形成する工程(a)と、少なく
とも上記キャップ用絶縁膜及び上記上部電極膜の全体を
エッチングして絶縁体キャップ及びゲート電極の上部電
極を形成し、遅くとも下部電極膜のエッチングが完了す
る前にエッチングを停止させる工程(b)と、上記工程
(b)でパターニングされた絶縁体キャップと、ゲート
電極の上部電極と、下部電極膜のエッチング終了部分と
の各側面の上に第1の窒化膜サイドウォールを形成する
工程(c)と、上記第1の窒化膜サイドウォール及び絶
縁体キャップをマスクとして、上記下部電極膜の未エッ
チングの領域をエッチングして、ゲート電極の下部電極
を形成する工程(d)と、熱酸化を行って、上記ゲート
電極の下部電極のうち上記第1の窒化膜サイドウォール
よりも下方に位置する領域の側面と上記半導体基板の上
面との上に保護酸化膜を形成する工程(e)と、上記第
1の窒化膜サイドウォール及び保護酸化膜の上に第2の
窒化膜サイドウォールを形成する工程(f)と、上記半
導体基板内における上記ゲート電極の側方に位置する領
域に不純物拡散領域を形成する工程(g)と、上記半導
体基板上に層間絶縁膜を形成する工程(h)と、上記層
間絶縁膜を貫通して上記不純物拡散領域に到達するコン
タクト孔を上記ゲート電極に対して自己整合的に形成す
る工程(i)とを備えている。
【0023】この方法により、工程(e)で保護酸化膜
を形成する際には、すでに工程(d)において少なくと
も最上部が金属を含む材料からなる上部電極の側面は第
1の窒化膜サイドウォールによって覆われているので、
上部電極の金属を含む材料で構成されている領域が酸化
されて劣化をきたすことはない。一方、工程(i)にお
いて、コンタクトを形成する際には、接続孔がゲート電
極にオーバーラップしても、第2の窒化膜サイドウォー
ル,第1の窒化膜サイドウォール及び絶縁体キャップに
よって、接続孔がゲート電極にまで開口されるのが確実
に阻止される。さらに、最終の仕上がり形状では、下部
電極の下端部の側面は必ず保護酸化膜によって覆われた
構造となるので、第2の窒化膜サイドウォールによるス
トレスが半導体基板やゲート電極に作用することはな
い。したがって、信頼性の高いセルフアラインコンタク
ト構造を有する半導体装置が形成されることになる。
を形成する際には、すでに工程(d)において少なくと
も最上部が金属を含む材料からなる上部電極の側面は第
1の窒化膜サイドウォールによって覆われているので、
上部電極の金属を含む材料で構成されている領域が酸化
されて劣化をきたすことはない。一方、工程(i)にお
いて、コンタクトを形成する際には、接続孔がゲート電
極にオーバーラップしても、第2の窒化膜サイドウォー
ル,第1の窒化膜サイドウォール及び絶縁体キャップに
よって、接続孔がゲート電極にまで開口されるのが確実
に阻止される。さらに、最終の仕上がり形状では、下部
電極の下端部の側面は必ず保護酸化膜によって覆われた
構造となるので、第2の窒化膜サイドウォールによるス
トレスが半導体基板やゲート電極に作用することはな
い。したがって、信頼性の高いセルフアラインコンタク
ト構造を有する半導体装置が形成されることになる。
【0024】上記工程(a)では、上記上部電極膜が上
記下部電極膜の上面に直接接触するように、上記上部電
極膜及び下部電極膜を積層することにより、信頼性の高
いセルフアラインコンタクト構造を有するMISFET
として機能するトランジスタが形成される。
記下部電極膜の上面に直接接触するように、上記上部電
極膜及び下部電極膜を積層することにより、信頼性の高
いセルフアラインコンタクト構造を有するMISFET
として機能するトランジスタが形成される。
【0025】その場合、上記工程(b)では、上記下部
電極膜の一部がエッチングされ他部が未エッチングの状
態でエッチングを停止させ、上記工程(c)では、上記
第1の窒化膜サイドウォールを上記下部電極膜の一部の
側面上に形成し、上記工程(e)では、上記保護酸化膜
を上記下部電極のうち上記一部を除く他部の側面と半導
体基板の上面との上に形成することにより、上部電極膜
の全側面を第1の窒化膜サイドウォールによって確実に
覆うことができる。
電極膜の一部がエッチングされ他部が未エッチングの状
態でエッチングを停止させ、上記工程(c)では、上記
第1の窒化膜サイドウォールを上記下部電極膜の一部の
側面上に形成し、上記工程(e)では、上記保護酸化膜
を上記下部電極のうち上記一部を除く他部の側面と半導
体基板の上面との上に形成することにより、上部電極膜
の全側面を第1の窒化膜サイドウォールによって確実に
覆うことができる。
【0026】また、上記工程(a)では、上記シリコン
膜を互いに選択的にエッチングすることが可能な2つの
部分シリコン膜を積層して構成しておき、上記工程
(c)では、上記2つの部分シリコン膜のうち下側の部
分シリコン膜をエッチングストッパーとして用いること
により、工程(b)におけるエッチングの停止タイミン
グの制御が容易となる。
膜を互いに選択的にエッチングすることが可能な2つの
部分シリコン膜を積層して構成しておき、上記工程
(c)では、上記2つの部分シリコン膜のうち下側の部
分シリコン膜をエッチングストッパーとして用いること
により、工程(b)におけるエッチングの停止タイミン
グの制御が容易となる。
【0027】上記工程(a)では、上記上部電極膜と上
記下部電極膜との間に電極間絶縁膜を形成しておき、上
記工程(b)では、上記上部電極として制御ゲート電極
を形成し、上記工程(d)では、上記下部電極として浮
遊ゲート電極を形成することにより、信頼性の高いセル
フアラインコンタクト構造を有し、不揮発性メモリのメ
モリセルトランジスタとして機能する半導体装置が形成
される。
記下部電極膜との間に電極間絶縁膜を形成しておき、上
記工程(b)では、上記上部電極として制御ゲート電極
を形成し、上記工程(d)では、上記下部電極として浮
遊ゲート電極を形成することにより、信頼性の高いセル
フアラインコンタクト構造を有し、不揮発性メモリのメ
モリセルトランジスタとして機能する半導体装置が形成
される。
【0028】その場合、上記工程(a)では、上記上部
電極膜として、単層の金属膜を形成してもよいし、シリ
コン膜と金属を含む導体膜とを順次積層してもよい。
電極膜として、単層の金属膜を形成してもよいし、シリ
コン膜と金属を含む導体膜とを順次積層してもよい。
【0029】上記工程(b)では、上記電極間絶縁膜を
エッチングストッパーとして用い、上記下部電極膜全体
が未エッチングの状態でエッチングを停止させ、上記工
程(c)では、上記第1の窒化膜サイドウォールを上記
上部電極膜と上記電極間絶縁膜の少なくとも一部の側面
のみに形成し、上記工程(e)では、上記保護酸化膜を
少なくとも上記下部電極全体の側面上に形成することに
より、工程(b)におけるエッチングの停止タイミング
の制御が容易となる。
エッチングストッパーとして用い、上記下部電極膜全体
が未エッチングの状態でエッチングを停止させ、上記工
程(c)では、上記第1の窒化膜サイドウォールを上記
上部電極膜と上記電極間絶縁膜の少なくとも一部の側面
のみに形成し、上記工程(e)では、上記保護酸化膜を
少なくとも上記下部電極全体の側面上に形成することに
より、工程(b)におけるエッチングの停止タイミング
の制御が容易となる。
【0030】上記工程(b)では、上記下部電極膜の一
部がエッチングされ他部が未エッチングの状態でエッチ
ングを停止させ、上記工程(c)では、上記第1の窒化
膜サイドウォールを上記上部電極と上記電極間絶縁膜と
上記下部電極膜の一部との上に形成し、上記工程(e)
では、上記保護酸化膜を上記下部電極のうち上記一部を
除く他部の側面と半導体基板の上面との上に形成するこ
とにより、保護酸化膜を形成する時点で電極間絶縁膜の
側面が第1の窒化膜サイドウォールによって覆われてい
るので、電極間絶縁膜にバーズビークが形成されるのを
確実に防止することができ、制御ゲート電極と浮遊ゲー
ト電極との容量カップリング機能の高い半導体装置が形
成される。
部がエッチングされ他部が未エッチングの状態でエッチ
ングを停止させ、上記工程(c)では、上記第1の窒化
膜サイドウォールを上記上部電極と上記電極間絶縁膜と
上記下部電極膜の一部との上に形成し、上記工程(e)
では、上記保護酸化膜を上記下部電極のうち上記一部を
除く他部の側面と半導体基板の上面との上に形成するこ
とにより、保護酸化膜を形成する時点で電極間絶縁膜の
側面が第1の窒化膜サイドウォールによって覆われてい
るので、電極間絶縁膜にバーズビークが形成されるのを
確実に防止することができ、制御ゲート電極と浮遊ゲー
ト電極との容量カップリング機能の高い半導体装置が形
成される。
【0031】
【発明の実施の形態】以下、本発明の実施形態につい
て、図面を参照しながら説明する。
て、図面を参照しながら説明する。
【0032】(第1の実施形態)図1は、本発明の第1
の実施形態の半導体装置の断面図である。同図に示すよ
うに、Si基板10上にはトレンチ型素子分離用絶縁膜
11が設けられており、この素子分離用絶縁膜11によ
って囲まれる活性領域にトランジスタが配設されてい
る。トランジスタは、シリコン酸化膜からなるゲート絶
縁膜13と、ゲート絶縁膜13の上に形成されたポリシ
リコン膜及び低抵抗膜からなるゲート電極21と、ゲー
ト電極21の上に形成されたシリコン窒化膜からなる絶
縁体キャップ31と、ゲート電極21の一部の側面上及
び基板上に跨って形成されたシリコン酸化膜からなる保
護酸化膜34と、ゲート電極21の一部及び絶縁体キャ
ップ31の各側面に跨って形成されたシリコン窒化膜か
らなる第1の窒化膜サイドウォール32と、第1の窒化
膜サイドウォール32及び保護酸化膜34を覆うように
形成された第2の窒化膜サイドウォール33と、Si基
板10内に形成されたLDD領域14及び高濃度ソース
・ドレイン領域15とを備えている。そして、基板上に
形成された層間絶縁膜38を貫通して高濃度ソース・ド
レイン領域15に到達するコンタクト40と、該コンタ
クト40につながり層間絶縁膜38上に延びるメタル配
線41とが設けられている。このコンタクト40の一部
は、マスクずれの方向によっては、絶縁体キャップ31
や窒化膜サイドウォール32,33に接触しており、セ
ルフアラインコンタクトとなっている。
の実施形態の半導体装置の断面図である。同図に示すよ
うに、Si基板10上にはトレンチ型素子分離用絶縁膜
11が設けられており、この素子分離用絶縁膜11によ
って囲まれる活性領域にトランジスタが配設されてい
る。トランジスタは、シリコン酸化膜からなるゲート絶
縁膜13と、ゲート絶縁膜13の上に形成されたポリシ
リコン膜及び低抵抗膜からなるゲート電極21と、ゲー
ト電極21の上に形成されたシリコン窒化膜からなる絶
縁体キャップ31と、ゲート電極21の一部の側面上及
び基板上に跨って形成されたシリコン酸化膜からなる保
護酸化膜34と、ゲート電極21の一部及び絶縁体キャ
ップ31の各側面に跨って形成されたシリコン窒化膜か
らなる第1の窒化膜サイドウォール32と、第1の窒化
膜サイドウォール32及び保護酸化膜34を覆うように
形成された第2の窒化膜サイドウォール33と、Si基
板10内に形成されたLDD領域14及び高濃度ソース
・ドレイン領域15とを備えている。そして、基板上に
形成された層間絶縁膜38を貫通して高濃度ソース・ド
レイン領域15に到達するコンタクト40と、該コンタ
クト40につながり層間絶縁膜38上に延びるメタル配
線41とが設けられている。このコンタクト40の一部
は、マスクずれの方向によっては、絶縁体キャップ31
や窒化膜サイドウォール32,33に接触しており、セ
ルフアラインコンタクトとなっている。
【0033】本実施形態の半導体装置の構造上の特徴
は、ゲート電極21が、ポリシリコン膜からなる下部電
極21aと、窒化チタン膜及びタングステン膜の積層膜
である低抵抗膜からなる上部電極21bとにより構成さ
れており、保護酸化膜34は下部電極21aの下半分と
のみ接しており、保護酸化膜34の上方においては、第
1の窒化膜サイドウォール32が下部電極21aの上半
分,上部電極21b及び絶縁体キャップ31と接してい
る点である。つまり、第2の窒化膜サイドウォール32
の下地が、上方では第1の窒化膜サイドウォール32に
より構成され、下方では保護酸化膜34によって構成さ
れている。このような構造により、コンタクト40を形
成する際のエッチングにおいては、第2の窒化膜サイド
ウォール33及び絶縁体キャップ31が露出しても、第
2の窒化膜サイドウォール33の上端部における下地が
第1の窒化膜サイドウォール32であるので、図9に示
すように保護酸化膜の一部がエッチングされることに起
因する第2の窒化膜サイドウォール33のエッチング選
択比の悪化を生じることはない。また、耐酸化性のよく
ない低抵抗膜で構成される上部電極21bの上面及び側
面は窒化膜で覆われているので、後に説明するように、
保護酸化膜34を形成するための酸化工程で低抵抗膜が
ダメージを受けることはない。さらに、ゲート電極21
の下端部の側面は必ず保護酸化膜34によって覆われて
いるので、第1又は第2の窒化膜サイドウォール32,
33からゲート電極21,ゲート絶縁膜13又はシリコ
ン基板10へのストレスの印加に起因するゲート絶縁膜
13の膜質劣化やトランジスタ特性のばらつきなどの不
具合を抑制することができる。
は、ゲート電極21が、ポリシリコン膜からなる下部電
極21aと、窒化チタン膜及びタングステン膜の積層膜
である低抵抗膜からなる上部電極21bとにより構成さ
れており、保護酸化膜34は下部電極21aの下半分と
のみ接しており、保護酸化膜34の上方においては、第
1の窒化膜サイドウォール32が下部電極21aの上半
分,上部電極21b及び絶縁体キャップ31と接してい
る点である。つまり、第2の窒化膜サイドウォール32
の下地が、上方では第1の窒化膜サイドウォール32に
より構成され、下方では保護酸化膜34によって構成さ
れている。このような構造により、コンタクト40を形
成する際のエッチングにおいては、第2の窒化膜サイド
ウォール33及び絶縁体キャップ31が露出しても、第
2の窒化膜サイドウォール33の上端部における下地が
第1の窒化膜サイドウォール32であるので、図9に示
すように保護酸化膜の一部がエッチングされることに起
因する第2の窒化膜サイドウォール33のエッチング選
択比の悪化を生じることはない。また、耐酸化性のよく
ない低抵抗膜で構成される上部電極21bの上面及び側
面は窒化膜で覆われているので、後に説明するように、
保護酸化膜34を形成するための酸化工程で低抵抗膜が
ダメージを受けることはない。さらに、ゲート電極21
の下端部の側面は必ず保護酸化膜34によって覆われて
いるので、第1又は第2の窒化膜サイドウォール32,
33からゲート電極21,ゲート絶縁膜13又はシリコ
ン基板10へのストレスの印加に起因するゲート絶縁膜
13の膜質劣化やトランジスタ特性のばらつきなどの不
具合を抑制することができる。
【0034】よって、ゲート電極21の低抵抗化を図り
つつ、信頼性の低下を招くことなくセルフアラインコン
タクトの形成を実現できるのである。
つつ、信頼性の低下を招くことなくセルフアラインコン
タクトの形成を実現できるのである。
【0035】次に、図2(a)〜図2(e)及び図3
(a)〜図3(e)を参照しながら、本実施形態の半導
体装置の製造工程について説明する。
(a)〜図3(e)を参照しながら、本実施形態の半導
体装置の製造工程について説明する。
【0036】まず、図2(a)に示す工程で、Si基板
10上に、活性領域を取り囲むトレンチ構造の素子分離
用絶縁膜11を形成する。
10上に、活性領域を取り囲むトレンチ構造の素子分離
用絶縁膜11を形成する。
【0037】次に、図2(b)に示す工程で、熱酸化法
によりSi基板10を酸化して、厚みが約10nmのシ
リコン酸化膜3を形成した後、CVD法により、シリコ
ン酸化膜3の上に、厚みが100nmのポリシリコン膜
4と、厚みが約10nmの窒化チタン及び厚みが約90
nmのタングステンからなる低抵抗膜5と、厚みが約1
50nmのシリコン窒化膜16とを順次堆積する。
によりSi基板10を酸化して、厚みが約10nmのシ
リコン酸化膜3を形成した後、CVD法により、シリコ
ン酸化膜3の上に、厚みが100nmのポリシリコン膜
4と、厚みが約10nmの窒化チタン及び厚みが約90
nmのタングステンからなる低抵抗膜5と、厚みが約1
50nmのシリコン窒化膜16とを順次堆積する。
【0038】次に、図2(c)に示す工程で、ゲート電
極形成用のレジスト膜50の形成とドライエッチングと
を行なって、シリコン窒化膜16,低抵抗膜5及びポリ
シリコン膜4をパターニングして、絶縁体キャップ31
及び上部電極21bを形成する。ただし、ポリシリコン
膜4は約半分程度の厚み(50nm)分だけ除去する。
このようなエッチングを円滑に行なうためには、予めポ
リシリコン膜4を2段階に分けて堆積しておくことが好
ましい。例えば、下層ポリシリコン膜を厚み50nm程
度堆積した時点で下層ポリシリコン膜内に高濃度のn型
(又はp型)不純物をドープしておき、その上にノンド
ープの上層ポリシリコン膜を厚み50nmだけ堆積して
おくと、下層ポリシリコン膜と上層ポリシリコン膜との
エッチング選択比を大きくすることができる。そして、
上層ポリシリコン膜のみを効率よく除去できる条件でエ
ッチングを行なうことにより、図2(c)に示す状態
で、パターニングを停止させることが容易となる。
極形成用のレジスト膜50の形成とドライエッチングと
を行なって、シリコン窒化膜16,低抵抗膜5及びポリ
シリコン膜4をパターニングして、絶縁体キャップ31
及び上部電極21bを形成する。ただし、ポリシリコン
膜4は約半分程度の厚み(50nm)分だけ除去する。
このようなエッチングを円滑に行なうためには、予めポ
リシリコン膜4を2段階に分けて堆積しておくことが好
ましい。例えば、下層ポリシリコン膜を厚み50nm程
度堆積した時点で下層ポリシリコン膜内に高濃度のn型
(又はp型)不純物をドープしておき、その上にノンド
ープの上層ポリシリコン膜を厚み50nmだけ堆積して
おくと、下層ポリシリコン膜と上層ポリシリコン膜との
エッチング選択比を大きくすることができる。そして、
上層ポリシリコン膜のみを効率よく除去できる条件でエ
ッチングを行なうことにより、図2(c)に示す状態
で、パターニングを停止させることが容易となる。
【0039】次に、図2(d)に示す工程で、レジスト
膜50を除去した後、基板の全面上に厚みが約10nm
のサイドウォール用シリコン窒化膜を堆積し、これをエ
ッチバックして、図2(c)に示す工程でパターニング
された部分のみの側面に第1の窒化膜サイドウォール3
2を形成する。この時点で、絶縁体キャップ31及び上
部電極21bの側面は完全にシリコン窒化膜で覆われて
いる。
膜50を除去した後、基板の全面上に厚みが約10nm
のサイドウォール用シリコン窒化膜を堆積し、これをエ
ッチバックして、図2(c)に示す工程でパターニング
された部分のみの側面に第1の窒化膜サイドウォール3
2を形成する。この時点で、絶縁体キャップ31及び上
部電極21bの側面は完全にシリコン窒化膜で覆われて
いる。
【0040】次に、図2(e)に示す工程で、絶縁体キ
ャップ31及び第1の窒化膜サイドウォール32をマス
クとして、ポリシリコン膜4の残存部分及びシリコン酸
化膜3をパターニングして、下部電極21a及びゲート
絶縁膜13を形成する。さらに、絶縁体キャップ31や
第1の窒化膜サイドウォール32をマスクとして、Si
基板10内に低濃度不純物のイオン注入を行なって、ゲ
ート電極21に対して自己整合的にLDD(低濃度ソー
ス・ドレイン)領域14を形成する。なお、図3(a)
に示す保護酸化膜34の形成後にLDD領域14を形成
するためのイオン注入を行なってもよい。
ャップ31及び第1の窒化膜サイドウォール32をマス
クとして、ポリシリコン膜4の残存部分及びシリコン酸
化膜3をパターニングして、下部電極21a及びゲート
絶縁膜13を形成する。さらに、絶縁体キャップ31や
第1の窒化膜サイドウォール32をマスクとして、Si
基板10内に低濃度不純物のイオン注入を行なって、ゲ
ート電極21に対して自己整合的にLDD(低濃度ソー
ス・ドレイン)領域14を形成する。なお、図3(a)
に示す保護酸化膜34の形成後にLDD領域14を形成
するためのイオン注入を行なってもよい。
【0041】次に、図3(a)に示す工程で、ゲート電
極21の下部電極21a及びSi基板10の露出してい
る部分を酸化して、第1の窒化膜サイドウォール32の
下方に厚みが約10nmの保護酸化膜34を形成する。
その後、基板の全面上に厚みが約80nmのサイドウォ
ール用シリコン窒化膜を堆積した後、これをエッチバッ
クして、第1の窒化膜サイドウォール32及び保護酸化
膜34の上に第2の窒化膜サイドウォール33を形成す
る。その後、絶縁体キャップ31及び第2の窒化膜サイ
ドウォール33をマスクとして、Si基板10内に高濃
度不純物のイオン注入を行なって、高濃度ソース・ドレ
イン領域15を形成する。
極21の下部電極21a及びSi基板10の露出してい
る部分を酸化して、第1の窒化膜サイドウォール32の
下方に厚みが約10nmの保護酸化膜34を形成する。
その後、基板の全面上に厚みが約80nmのサイドウォ
ール用シリコン窒化膜を堆積した後、これをエッチバッ
クして、第1の窒化膜サイドウォール32及び保護酸化
膜34の上に第2の窒化膜サイドウォール33を形成す
る。その後、絶縁体キャップ31及び第2の窒化膜サイ
ドウォール33をマスクとして、Si基板10内に高濃
度不純物のイオン注入を行なって、高濃度ソース・ドレ
イン領域15を形成する。
【0042】その後、図3(b)に示す工程で、基板上
に厚みが約1μmのCVDシリコン酸化膜を堆積した
後、CMP研磨によりこれを平坦化して、厚みが約60
0nmの層間絶縁膜38を形成する。
に厚みが約1μmのCVDシリコン酸化膜を堆積した
後、CMP研磨によりこれを平坦化して、厚みが約60
0nmの層間絶縁膜38を形成する。
【0043】次に、図3(c)に示す工程で、層間絶縁
膜38の上にコンタクト開口用のレジスト膜51を形成
し、これをマスクとしてドライエッチングを行なって、
層間絶縁膜38を貫通して高濃度ソース・ドレイン領域
15に到達する接続孔39を開口する。なお、図3
(c)に示す断面とは別の断面において、もう一方の高
濃度ソース・ドレイン領域15に到達する接続孔39が
開口される。そのとき、各接続孔39間の距離に余裕度
がない時には、少なくともいずれかの接続孔39内に第
2の窒化膜サイドウォール33及び絶縁体キャップ31
の表面が露出する状態となる。
膜38の上にコンタクト開口用のレジスト膜51を形成
し、これをマスクとしてドライエッチングを行なって、
層間絶縁膜38を貫通して高濃度ソース・ドレイン領域
15に到達する接続孔39を開口する。なお、図3
(c)に示す断面とは別の断面において、もう一方の高
濃度ソース・ドレイン領域15に到達する接続孔39が
開口される。そのとき、各接続孔39間の距離に余裕度
がない時には、少なくともいずれかの接続孔39内に第
2の窒化膜サイドウォール33及び絶縁体キャップ31
の表面が露出する状態となる。
【0044】その後、図3(d)に示す工程で、接続孔
39をタングステンなどで埋めてコンタクト40を形成
した後、層間絶縁膜38の上にアルミニウム合金膜など
からなるメタル配線41を形成する。
39をタングステンなどで埋めてコンタクト40を形成
した後、層間絶縁膜38の上にアルミニウム合金膜など
からなるメタル配線41を形成する。
【0045】本実施形態の製造工程によると、図2
(e)に示すゲート電極21のパターニングを行なった
時点において、低抵抗膜からなる上部電極21bの上面
及び側面が窒化膜(絶縁体キャップ31及び第1の窒化
膜サイドウォール32)で覆われていてその表面が露出
していない。従って、図2(e)から図3(a)に示す
工程において、保護酸化膜34を形成するための酸化工
程を行なっても、低抵抗膜が異常に酸化されることはな
い。すなわち、上部電極21bを構成する低抵抗膜とし
て、窒化チタンや金属チタン、チタンシリサイド等の耐
酸化性の弱い材料からなる膜を使用することができる。
(e)に示すゲート電極21のパターニングを行なった
時点において、低抵抗膜からなる上部電極21bの上面
及び側面が窒化膜(絶縁体キャップ31及び第1の窒化
膜サイドウォール32)で覆われていてその表面が露出
していない。従って、図2(e)から図3(a)に示す
工程において、保護酸化膜34を形成するための酸化工
程を行なっても、低抵抗膜が異常に酸化されることはな
い。すなわち、上部電極21bを構成する低抵抗膜とし
て、窒化チタンや金属チタン、チタンシリサイド等の耐
酸化性の弱い材料からなる膜を使用することができる。
【0046】そして、図3(c)に示す接続孔形成工程
において、絶縁体キャップ31及び第2の窒化膜サイド
ウォール33が接続孔39内で露出することがあって
も、第2の窒化膜サイドウォール33と絶縁体キャップ
31との間にはシリコン酸化膜ではなく窒化膜(第1の
窒化膜サイドウォール32)が介在しているので、図9
に示す従来の半導体装置のごとく第2の窒化膜サイドウ
ォール33の上端部が選択比の劣化によってエッチング
されてしまうことはない。つまり、セルフアラインコン
タクトを容易に形成することができる。また、最終的に
ゲート電極21の下端部の側面は必ず保護酸化膜34に
よって覆われた構造になるので、第1又は第2の窒化膜
サイドウォール32,33からゲート電極21,ゲート
絶縁膜13又はシリコン基板10へのストレスの印加に
起因するゲート絶縁膜13の膜質劣化やトランジスタ特
性のばらつきなどの不具合を抑制することができる。
において、絶縁体キャップ31及び第2の窒化膜サイド
ウォール33が接続孔39内で露出することがあって
も、第2の窒化膜サイドウォール33と絶縁体キャップ
31との間にはシリコン酸化膜ではなく窒化膜(第1の
窒化膜サイドウォール32)が介在しているので、図9
に示す従来の半導体装置のごとく第2の窒化膜サイドウ
ォール33の上端部が選択比の劣化によってエッチング
されてしまうことはない。つまり、セルフアラインコン
タクトを容易に形成することができる。また、最終的に
ゲート電極21の下端部の側面は必ず保護酸化膜34に
よって覆われた構造になるので、第1又は第2の窒化膜
サイドウォール32,33からゲート電極21,ゲート
絶縁膜13又はシリコン基板10へのストレスの印加に
起因するゲート絶縁膜13の膜質劣化やトランジスタ特
性のばらつきなどの不具合を抑制することができる。
【0047】なお、本実施形態において、絶縁体キャッ
プ31は少なくとも最上層がシリコン窒化膜であればよ
く、例えばシリコン酸化膜とシリコン窒化膜の2層また
は3層の積層膜であってもよい。
プ31は少なくとも最上層がシリコン窒化膜であればよ
く、例えばシリコン酸化膜とシリコン窒化膜の2層また
は3層の積層膜であってもよい。
【0048】下部電極21aを構成するポリシリコン膜
4は、上述のように高濃度ドープポリシリコン膜とノン
ドープポリシリコン膜とを積層したものだけでなく、他
の構成を採ることもできる。例えば、ポリシリコン膜に
代えて単層の非晶質シリコン膜を用いてもよい。また、
成膜条件の異なるシリコン膜(例えばポリシリコン膜+
非晶質シリコン膜など)の積層膜を用いてもよい。ま
た、上下2層のポリシリコン膜の間に、図2(c)に示
す工程の際のストッパーとなる膜を挿入することも可能
である。
4は、上述のように高濃度ドープポリシリコン膜とノン
ドープポリシリコン膜とを積層したものだけでなく、他
の構成を採ることもできる。例えば、ポリシリコン膜に
代えて単層の非晶質シリコン膜を用いてもよい。また、
成膜条件の異なるシリコン膜(例えばポリシリコン膜+
非晶質シリコン膜など)の積層膜を用いてもよい。ま
た、上下2層のポリシリコン膜の間に、図2(c)に示
す工程の際のストッパーとなる膜を挿入することも可能
である。
【0049】また、本実施形態においては、ゲート絶縁
膜となるシリコン酸化膜3を形成する前にトレンチ型の
素子分離用絶縁膜11を形成しているが、LOCOS法
による素子分離用絶縁膜を設けても構わない。
膜となるシリコン酸化膜3を形成する前にトレンチ型の
素子分離用絶縁膜11を形成しているが、LOCOS法
による素子分離用絶縁膜を設けても構わない。
【0050】さらに、ゲート絶縁膜となるシリコン酸化
膜を形成した後にトレンチ型の素子分離用絶縁膜を形成
する方法(例えば特開平7―324749号公報に開示
されている方法など)に対しても、本実施形態を適用す
ることができる。
膜を形成した後にトレンチ型の素子分離用絶縁膜を形成
する方法(例えば特開平7―324749号公報に開示
されている方法など)に対しても、本実施形態を適用す
ることができる。
【0051】(第2の実施形態)図4は、本発明の第2
の実施形態に係る半導体装置である不揮発性メモリのメ
モリセルトランジスタの断面図である。同図に示すよう
に、Si基板10上にはトレンチ型の素子分離用絶縁膜
11が設けられており、この素子分離用絶縁膜11によ
って囲まれる活性領域に不揮発性メモリのメモリセルト
ランジスタが配設されている。このトランジスタは、S
i基板10の上に、シリコン酸化膜からなるトンネル絶
縁膜61と、ポリシリコン膜からなり下部電極に相当す
る浮遊ゲート電極62と、シリコン酸化膜からなる電極
間絶縁膜63と、ポリシリコン部64a及び低抵抗部6
4bからなり上部電極に相当する制御ゲート電極64
と、制御ゲート電極64の上に形成されたシリコン窒化
膜からなる絶縁体キャップ65と、浮遊ゲート電極62
の側面上及び基板上に跨って形成されたシリコン酸化膜
からなる保護酸化膜67と、制御ゲート電極64及び絶
縁体キャップ65の各側面に跨って形成されたシリコン
窒化膜からなる第1の窒化膜サイドウォール66と、第
1の窒化膜サイドウォール66及び保護酸化膜67を覆
うように形成された第2の窒化膜サイドウォール68
と、Si基板10内に形成されたソース・ドレイン領域
71とを備えている。そして、基板上に形成された層間
絶縁膜38を貫通してソース・ドレイン領域71に到達
するコンタクト69と、該コンタクト69につながり層
間絶縁膜38上に延びるメタル配線70とが設けられて
いる。このコンタクト69の一部は、マスクずれの方向
によっては、絶縁体キャップ65や窒化膜サイドウォー
ル66,68に接触しており、セルフアラインコンタク
トとなっている。
の実施形態に係る半導体装置である不揮発性メモリのメ
モリセルトランジスタの断面図である。同図に示すよう
に、Si基板10上にはトレンチ型の素子分離用絶縁膜
11が設けられており、この素子分離用絶縁膜11によ
って囲まれる活性領域に不揮発性メモリのメモリセルト
ランジスタが配設されている。このトランジスタは、S
i基板10の上に、シリコン酸化膜からなるトンネル絶
縁膜61と、ポリシリコン膜からなり下部電極に相当す
る浮遊ゲート電極62と、シリコン酸化膜からなる電極
間絶縁膜63と、ポリシリコン部64a及び低抵抗部6
4bからなり上部電極に相当する制御ゲート電極64
と、制御ゲート電極64の上に形成されたシリコン窒化
膜からなる絶縁体キャップ65と、浮遊ゲート電極62
の側面上及び基板上に跨って形成されたシリコン酸化膜
からなる保護酸化膜67と、制御ゲート電極64及び絶
縁体キャップ65の各側面に跨って形成されたシリコン
窒化膜からなる第1の窒化膜サイドウォール66と、第
1の窒化膜サイドウォール66及び保護酸化膜67を覆
うように形成された第2の窒化膜サイドウォール68
と、Si基板10内に形成されたソース・ドレイン領域
71とを備えている。そして、基板上に形成された層間
絶縁膜38を貫通してソース・ドレイン領域71に到達
するコンタクト69と、該コンタクト69につながり層
間絶縁膜38上に延びるメタル配線70とが設けられて
いる。このコンタクト69の一部は、マスクずれの方向
によっては、絶縁体キャップ65や窒化膜サイドウォー
ル66,68に接触しており、セルフアラインコンタク
トとなっている。
【0052】本実施形態の半導体装置の構造上の特徴
は、制御ゲート電極64が、ポリシリコン膜からなるポ
リシリコン部64aと、窒化チタン膜及びタングステン
膜の積層膜からなる低抵抗部64bとにより構成されて
おり、保護酸化膜67は電極間絶縁膜63の下方で浮遊
ゲート電極62のみに接しており、電極間絶縁膜63の
上方においては、第1の窒化膜サイドウォール66が制
御ゲート電極64のポリシリコン部64a,低抵抗部6
4b及び絶縁体キャップ65と接している点である。つ
まり、第2の窒化膜サイドウォール68の下地が、上方
では第1の窒化膜サイドウォール66により構成され、
下方では保護酸化膜67によって構成されている。この
ような構造により、コンタクト69を形成する際のエッ
チングにおいては、第2の窒化膜サイドウォール68及
び絶縁体キャップ65が露出しても、第2の窒化膜サイ
ドウォール68の上端部における下地が第1の窒化膜サ
イドウォール66であるので、図9に示すように保護酸
化膜の一部がエッチングされることに起因する第2の窒
化膜サイドウォール68のエッチング選択比の悪化を生
じることはない。また、耐酸化性のよくない制御ゲート
電極64の低抵抗部64bの上面及び側面は窒化膜で覆
われているので、後に説明するように、保護酸化膜67
を形成するための酸化工程で低抵抗部64bがダメージ
を受けることはない。よって、制御ゲート電極64の低
抵抗化を図りつつ、信頼性の向上を図ることができるの
である。
は、制御ゲート電極64が、ポリシリコン膜からなるポ
リシリコン部64aと、窒化チタン膜及びタングステン
膜の積層膜からなる低抵抗部64bとにより構成されて
おり、保護酸化膜67は電極間絶縁膜63の下方で浮遊
ゲート電極62のみに接しており、電極間絶縁膜63の
上方においては、第1の窒化膜サイドウォール66が制
御ゲート電極64のポリシリコン部64a,低抵抗部6
4b及び絶縁体キャップ65と接している点である。つ
まり、第2の窒化膜サイドウォール68の下地が、上方
では第1の窒化膜サイドウォール66により構成され、
下方では保護酸化膜67によって構成されている。この
ような構造により、コンタクト69を形成する際のエッ
チングにおいては、第2の窒化膜サイドウォール68及
び絶縁体キャップ65が露出しても、第2の窒化膜サイ
ドウォール68の上端部における下地が第1の窒化膜サ
イドウォール66であるので、図9に示すように保護酸
化膜の一部がエッチングされることに起因する第2の窒
化膜サイドウォール68のエッチング選択比の悪化を生
じることはない。また、耐酸化性のよくない制御ゲート
電極64の低抵抗部64bの上面及び側面は窒化膜で覆
われているので、後に説明するように、保護酸化膜67
を形成するための酸化工程で低抵抗部64bがダメージ
を受けることはない。よって、制御ゲート電極64の低
抵抗化を図りつつ、信頼性の向上を図ることができるの
である。
【0053】次に、図5(a)〜図5(d)を参照しな
がら、本実施形態の半導体装置の製造工程について説明
する。
がら、本実施形態の半導体装置の製造工程について説明
する。
【0054】まず、図5(a)に示す状態に至る前に、
上記第1の実施形態の製造工程と同様に、Si基板10
上に、活性領域を取り囲むトレンチ構造の素子分離用絶
縁膜11を形成する。次に、熱酸化法によりSi基板1
0を酸化して、厚みが約10nmのシリコン酸化膜60
を形成した後、CVD法により、シリコン酸化膜60の
上に、厚みが約100nmの第1のポリシリコン膜72
と、厚みが約20nmのシリコン酸化膜73と、厚みが
約100nmの第2のポリシリコン膜と、厚みが約10
nmの窒化チタン及び厚みが約90nmのタングステン
からなる低抵抗膜と、厚みが約150nmのシリコン窒
化膜とを順次堆積しておく。次に、ゲート電極形成用の
レジスト膜の形成とドライエッチングとを行なって、シ
リコン窒化膜,低抵抗膜及び第2のポリシリコン膜をパ
ターニングして、絶縁体キャップ65と、制御ゲート電
極64の低抵抗部64b及びポリシリコン部64aとを
順次形成する。このとき、シリコン酸化膜と第2のポリ
シリコン膜とのエッチング選択比を大きく採るのは容易
であるので、シリコン酸化膜73をエッチングストッパ
ー膜として利用することができる。その後、レジスト膜
を除去しておく。
上記第1の実施形態の製造工程と同様に、Si基板10
上に、活性領域を取り囲むトレンチ構造の素子分離用絶
縁膜11を形成する。次に、熱酸化法によりSi基板1
0を酸化して、厚みが約10nmのシリコン酸化膜60
を形成した後、CVD法により、シリコン酸化膜60の
上に、厚みが約100nmの第1のポリシリコン膜72
と、厚みが約20nmのシリコン酸化膜73と、厚みが
約100nmの第2のポリシリコン膜と、厚みが約10
nmの窒化チタン及び厚みが約90nmのタングステン
からなる低抵抗膜と、厚みが約150nmのシリコン窒
化膜とを順次堆積しておく。次に、ゲート電極形成用の
レジスト膜の形成とドライエッチングとを行なって、シ
リコン窒化膜,低抵抗膜及び第2のポリシリコン膜をパ
ターニングして、絶縁体キャップ65と、制御ゲート電
極64の低抵抗部64b及びポリシリコン部64aとを
順次形成する。このとき、シリコン酸化膜と第2のポリ
シリコン膜とのエッチング選択比を大きく採るのは容易
であるので、シリコン酸化膜73をエッチングストッパ
ー膜として利用することができる。その後、レジスト膜
を除去しておく。
【0055】次に、図5(b)に示す工程で、基板の全
面上に厚みが約10nmのサイドウォール用シリコン窒
化膜を堆積し、これをエッチバックして、図5(a)に
示す工程でパターニングされた部分のみの側面に第1の
窒化膜サイドウォール66を形成する。この時点で、絶
縁体キャップ65と制御ゲート電極64のポリシリコン
部64a及び低抵抗部64bの側面は完全にシリコン窒
化膜からなる第1の窒化膜サイドウォール66で覆われ
ている。次に、絶縁体キャップ65及び第1の窒化膜サ
イドウォール66をマスクとして、シリコン酸化膜7
3,第1のポリシリコン膜72及びシリコン酸化膜60
をパターニングし、電極間絶縁膜63,浮遊ゲート電極
62及びトンネル絶縁膜61を形成する。
面上に厚みが約10nmのサイドウォール用シリコン窒
化膜を堆積し、これをエッチバックして、図5(a)に
示す工程でパターニングされた部分のみの側面に第1の
窒化膜サイドウォール66を形成する。この時点で、絶
縁体キャップ65と制御ゲート電極64のポリシリコン
部64a及び低抵抗部64bの側面は完全にシリコン窒
化膜からなる第1の窒化膜サイドウォール66で覆われ
ている。次に、絶縁体キャップ65及び第1の窒化膜サ
イドウォール66をマスクとして、シリコン酸化膜7
3,第1のポリシリコン膜72及びシリコン酸化膜60
をパターニングし、電極間絶縁膜63,浮遊ゲート電極
62及びトンネル絶縁膜61を形成する。
【0056】次に、図5(c)に示す工程で、浮遊ゲー
ト電極62及びSi基板10の露出している部分を酸化
して、電極間絶縁膜63の下方に厚みが約10nmの保
護酸化膜67を形成する。このとき、トンネル絶縁膜6
1のうち露出している端部付近において、浮遊ゲート電
極62及びシリコン基板10が酸化されるので、トンネ
ル絶縁膜61の両端にはバーズビークが形成される。な
お、電極間絶縁膜63の両端部において一部が露出して
いる場合には、その部分で浮遊ゲート電極62及び制御
ゲート電極64が酸化されるので、電極間絶縁膜63の
両端部にもバーズビークが形成されることになる。
ト電極62及びSi基板10の露出している部分を酸化
して、電極間絶縁膜63の下方に厚みが約10nmの保
護酸化膜67を形成する。このとき、トンネル絶縁膜6
1のうち露出している端部付近において、浮遊ゲート電
極62及びシリコン基板10が酸化されるので、トンネ
ル絶縁膜61の両端にはバーズビークが形成される。な
お、電極間絶縁膜63の両端部において一部が露出して
いる場合には、その部分で浮遊ゲート電極62及び制御
ゲート電極64が酸化されるので、電極間絶縁膜63の
両端部にもバーズビークが形成されることになる。
【0057】その後、基板の全面上に厚みが約80nm
のサイドウォール用シリコン窒化膜を堆積した後、これ
をエッチバックして、第1の窒化膜サイドウォール66
及び保護酸化膜67の上に第2の窒化膜サイドウォール
68を形成する。さらに、絶縁体キャップ65や第2の
窒化膜サイドウォール68をマスクとして、Si基板1
0内に不純物のイオン注入を行なって、浮遊ゲート電極
62に対して自己整合的にソース・ドレイン領域71を
形成する。
のサイドウォール用シリコン窒化膜を堆積した後、これ
をエッチバックして、第1の窒化膜サイドウォール66
及び保護酸化膜67の上に第2の窒化膜サイドウォール
68を形成する。さらに、絶縁体キャップ65や第2の
窒化膜サイドウォール68をマスクとして、Si基板1
0内に不純物のイオン注入を行なって、浮遊ゲート電極
62に対して自己整合的にソース・ドレイン領域71を
形成する。
【0058】その後、図5(d)に示す工程で、基板上
に厚みが約1μmのCVDシリコン酸化膜を堆積した
後、CMP研磨によりこれを平坦化して、厚みが約60
0nmの層間絶縁膜38を形成する。次に、層間絶縁膜
38の上にコンタクト開口用のレジスト膜74を形成
し、これをマスクとしてドライエッチングを行なって、
層間絶縁膜38を貫通してソース・ドレイン領域71に
到達する接続孔75を開口する。なお、図5(d)に示
す断面とは別の断面において、もう一方のソース・ドレ
イン領域71に到達する接続孔75が開口される。その
とき、各接続孔75間の距離に余裕度がない時には、少
なくともいずれかの接続孔75内に第2の窒化膜サイド
ウォール68及び絶縁体キャップ65の表面が露出する
状態となる。
に厚みが約1μmのCVDシリコン酸化膜を堆積した
後、CMP研磨によりこれを平坦化して、厚みが約60
0nmの層間絶縁膜38を形成する。次に、層間絶縁膜
38の上にコンタクト開口用のレジスト膜74を形成
し、これをマスクとしてドライエッチングを行なって、
層間絶縁膜38を貫通してソース・ドレイン領域71に
到達する接続孔75を開口する。なお、図5(d)に示
す断面とは別の断面において、もう一方のソース・ドレ
イン領域71に到達する接続孔75が開口される。その
とき、各接続孔75間の距離に余裕度がない時には、少
なくともいずれかの接続孔75内に第2の窒化膜サイド
ウォール68及び絶縁体キャップ65の表面が露出する
状態となる。
【0059】その後の工程の図示は省略するが、第1の
実施形態の製造工程と同様に、接続孔75をタングステ
ンなどで埋めてコンタクト69を形成した後、層間絶縁
膜38の上にアルミニウム合金膜などからなるメタル配
線70を形成する。
実施形態の製造工程と同様に、接続孔75をタングステ
ンなどで埋めてコンタクト69を形成した後、層間絶縁
膜38の上にアルミニウム合金膜などからなるメタル配
線70を形成する。
【0060】本実施形態の製造工程によると、図5
(b)に示す浮遊ゲート電極62のパターニングを行な
った時点において、耐酸化性の小さいタングステン膜を
有する低抵抗部64bの上面及び側面が窒化膜(絶縁体
キャップ65及び第1の窒化膜サイドウォール66)で
覆われていてその表面が露出していない。従って、図5
(c)に示す工程において、保護酸化膜67を形成する
ための酸化工程を行なっても、低抵抗部64bが異常に
酸化されることはない。すなわち、低抵抗部64bを、
タングステン,窒化チタン,金属チタン、チタンシリサ
イド等の耐酸化性の弱い材料を含む膜によって構成する
ことができる。
(b)に示す浮遊ゲート電極62のパターニングを行な
った時点において、耐酸化性の小さいタングステン膜を
有する低抵抗部64bの上面及び側面が窒化膜(絶縁体
キャップ65及び第1の窒化膜サイドウォール66)で
覆われていてその表面が露出していない。従って、図5
(c)に示す工程において、保護酸化膜67を形成する
ための酸化工程を行なっても、低抵抗部64bが異常に
酸化されることはない。すなわち、低抵抗部64bを、
タングステン,窒化チタン,金属チタン、チタンシリサ
イド等の耐酸化性の弱い材料を含む膜によって構成する
ことができる。
【0061】また、トンネル絶縁膜61の両端部にゲー
トバーズビークが形成されることにより、浮遊ゲート電
極62とソース・ドレイン領域71との間に15V前後
の高い電圧が印加されても、トンネル絶縁膜61のうち
浮遊ゲート電極62とソース・ドレイン領域71との間
に位置する部分では比較的膜厚が大きいので、トンネル
絶縁膜61の信頼性が高く維持されることになる。
トバーズビークが形成されることにより、浮遊ゲート電
極62とソース・ドレイン領域71との間に15V前後
の高い電圧が印加されても、トンネル絶縁膜61のうち
浮遊ゲート電極62とソース・ドレイン領域71との間
に位置する部分では比較的膜厚が大きいので、トンネル
絶縁膜61の信頼性が高く維持されることになる。
【0062】そして、図5(d)に示す接続孔形成工程
において、絶縁体キャップ65及び第2の窒化膜サイド
ウォール68が接続孔75内で露出することがあって
も、第2の窒化膜サイドウォール68と絶縁体キャップ
65との間にはシリコン酸化膜ではなく窒化膜(第1の
窒化膜サイドウォール66)が介在しているので、図9
に示す従来の半導体装置のごとく第2の窒化膜サイドウ
ォール68の上端部が選択比の劣化によってエッチング
されてしまうことはない。つまり、セルフアラインコン
タクトを容易に形成することができる。また、浮遊ゲー
ト電極62の下端部の側面は必ず保護酸化膜67によっ
て覆われているので、第1又は第2の窒化膜サイドウォ
ール66,68によるトンネル絶縁膜61,浮遊ゲート
電極62又はシリコン基板10へのストレスの印加に起
因するトンネル絶縁膜61の膜質劣化やメモリセルトラ
ンジスタ特性のばらつきなどの不具合を抑制することが
できる。
において、絶縁体キャップ65及び第2の窒化膜サイド
ウォール68が接続孔75内で露出することがあって
も、第2の窒化膜サイドウォール68と絶縁体キャップ
65との間にはシリコン酸化膜ではなく窒化膜(第1の
窒化膜サイドウォール66)が介在しているので、図9
に示す従来の半導体装置のごとく第2の窒化膜サイドウ
ォール68の上端部が選択比の劣化によってエッチング
されてしまうことはない。つまり、セルフアラインコン
タクトを容易に形成することができる。また、浮遊ゲー
ト電極62の下端部の側面は必ず保護酸化膜67によっ
て覆われているので、第1又は第2の窒化膜サイドウォ
ール66,68によるトンネル絶縁膜61,浮遊ゲート
電極62又はシリコン基板10へのストレスの印加に起
因するトンネル絶縁膜61の膜質劣化やメモリセルトラ
ンジスタ特性のばらつきなどの不具合を抑制することが
できる。
【0063】なお、本実施形態において、絶縁体キャッ
プ65は少なくとも最上層がシリコン窒化膜であればよ
く、例えばシリコン酸化膜とシリコン窒化膜の2層また
は3層の積層膜であってもよい。
プ65は少なくとも最上層がシリコン窒化膜であればよ
く、例えばシリコン酸化膜とシリコン窒化膜の2層また
は3層の積層膜であってもよい。
【0064】また、電極間絶縁膜は、シリコン酸化膜の
単層膜ではなく上下2層のシリコン酸化膜の間にシリコ
ン窒化膜を挟んだいわゆるONO膜や、シリコン窒化膜
の上にシリコン酸化膜を積層したON膜により構成して
もよい。
単層膜ではなく上下2層のシリコン酸化膜の間にシリコ
ン窒化膜を挟んだいわゆるONO膜や、シリコン窒化膜
の上にシリコン酸化膜を積層したON膜により構成して
もよい。
【0065】また、本実施形態においては、トンネル絶
縁膜となるシリコン酸化膜60を形成する前にトレンチ
型の素子分離用絶縁膜11を形成しているが、LOCO
S法による素子分離用絶縁膜を設けても構わない。
縁膜となるシリコン酸化膜60を形成する前にトレンチ
型の素子分離用絶縁膜11を形成しているが、LOCO
S法による素子分離用絶縁膜を設けても構わない。
【0066】さらに、トンネル絶縁膜となるシリコン酸
化膜を形成した後にトレンチ型の素子分離用絶縁膜を形
成する方法(例えば特開平7―324749号公報に開
示されている方法など)に対しても、本実施形態を適用
することができる。
化膜を形成した後にトレンチ型の素子分離用絶縁膜を形
成する方法(例えば特開平7―324749号公報に開
示されている方法など)に対しても、本実施形態を適用
することができる。
【0067】(第3の実施形態)図6は、本発明の第3
の実施形態に係る半導体装置である不揮発性メモリのメ
モリセルトランジスタの断面図である。同図に示すよう
に、Si基板10上にはトレンチ型の素子分離用絶縁膜
11が設けられており、この素子分離用絶縁膜11によ
って囲まれる活性領域に不揮発性メモリセルのトランジ
スタが配設されている。このトランジスタは、Si基板
10の上に、シリコン酸化膜からなるトンネル絶縁膜6
1と、ポリシリコン膜からなる浮遊ゲート電極62と、
シリコン酸化膜からなる電極間絶縁膜63と、ポリシリ
コン膜及び低抵抗膜からなる制御ゲート電極64と、制
御ゲート電極64の上に形成されたシリコン窒化膜から
なる絶縁体キャップ65と、第1の窒化膜サイドウォー
ル66と、保護酸化膜67と、第2の窒化膜サイドウォ
ール68とを備えており、基本的には、上記第2の実施
形態と同様の構造を有している。
の実施形態に係る半導体装置である不揮発性メモリのメ
モリセルトランジスタの断面図である。同図に示すよう
に、Si基板10上にはトレンチ型の素子分離用絶縁膜
11が設けられており、この素子分離用絶縁膜11によ
って囲まれる活性領域に不揮発性メモリセルのトランジ
スタが配設されている。このトランジスタは、Si基板
10の上に、シリコン酸化膜からなるトンネル絶縁膜6
1と、ポリシリコン膜からなる浮遊ゲート電極62と、
シリコン酸化膜からなる電極間絶縁膜63と、ポリシリ
コン膜及び低抵抗膜からなる制御ゲート電極64と、制
御ゲート電極64の上に形成されたシリコン窒化膜から
なる絶縁体キャップ65と、第1の窒化膜サイドウォー
ル66と、保護酸化膜67と、第2の窒化膜サイドウォ
ール68とを備えており、基本的には、上記第2の実施
形態と同様の構造を有している。
【0068】ここで、本実施形態の半導体装置の特徴
は、絶縁体キャップ65及び制御ゲート電極64の側面
だけでなく浮遊ゲート電極62の一部(上部)の側面を
も覆う第1の窒化膜サイドウォール66が設けられてお
り、保護酸化膜67が浮遊ゲート電極62のうち上記一
部(上部)を除く他部(下部)の側面と半導体基板10
の上面とを覆っている点である。
は、絶縁体キャップ65及び制御ゲート電極64の側面
だけでなく浮遊ゲート電極62の一部(上部)の側面を
も覆う第1の窒化膜サイドウォール66が設けられてお
り、保護酸化膜67が浮遊ゲート電極62のうち上記一
部(上部)を除く他部(下部)の側面と半導体基板10
の上面とを覆っている点である。
【0069】このような構造により、上記第2の実施形
態の半導体装置と同じ効果に加えて、電極間絶縁膜63
の側面が第1の窒化膜サイドウォール66によって覆わ
れているので、保護酸化膜67の形成に伴うバーズビー
クのない電極間絶縁膜63が得られる。したがって、制
御ゲート電極64と浮遊ゲート電極62との間の容量カ
ップリング機能を確保することができる。
態の半導体装置と同じ効果に加えて、電極間絶縁膜63
の側面が第1の窒化膜サイドウォール66によって覆わ
れているので、保護酸化膜67の形成に伴うバーズビー
クのない電極間絶縁膜63が得られる。したがって、制
御ゲート電極64と浮遊ゲート電極62との間の容量カ
ップリング機能を確保することができる。
【0070】次に、図7(a)〜図7(d)を参照しな
がら、本実施形態の半導体装置の製造工程について説明
する。
がら、本実施形態の半導体装置の製造工程について説明
する。
【0071】まず、図7(a)に示す状態に至る前に、
上記第1の実施形態の製造工程と同様に、Si基板10
上に、活性領域を取り囲むトレンチ構造の素子分離用絶
縁膜11を形成する。次に、熱酸化法によりSi基板1
0を酸化して、厚みが約10nmのシリコン酸化膜60
を形成した後、CVD法により、シリコン酸化膜60の
上に、厚みが約100nmの第1のポリシリコン膜72
と、厚みが約20nmのシリコン酸化膜と、厚みが約1
00nmの第2のポリシリコン膜と、厚みが約10nm
の窒化チタン及び厚みが約90nmのタングステンから
なる低抵抗膜と、厚みが約150nmのシリコン窒化膜
とを順次堆積しておく。次に、ゲート電極形成用のレジ
スト膜の形成とドライエッチングとを行なって、シリコ
ン窒化膜,低抵抗膜,第2のポリシリコン膜及びシリコ
ン酸化膜に加えて、第1のポリシリコン膜72の一部を
もパターニングして、絶縁体キャップ65と、制御ゲー
ト電極64の低抵抗部64b及びポリシリコン部64a
と、電極間絶縁膜63とを順次形成した後、第1のポリ
シリコン膜72の一部をエッチングする。つまり、第1
のポリシリコン膜72の途中でエッチングを停止するの
である。
上記第1の実施形態の製造工程と同様に、Si基板10
上に、活性領域を取り囲むトレンチ構造の素子分離用絶
縁膜11を形成する。次に、熱酸化法によりSi基板1
0を酸化して、厚みが約10nmのシリコン酸化膜60
を形成した後、CVD法により、シリコン酸化膜60の
上に、厚みが約100nmの第1のポリシリコン膜72
と、厚みが約20nmのシリコン酸化膜と、厚みが約1
00nmの第2のポリシリコン膜と、厚みが約10nm
の窒化チタン及び厚みが約90nmのタングステンから
なる低抵抗膜と、厚みが約150nmのシリコン窒化膜
とを順次堆積しておく。次に、ゲート電極形成用のレジ
スト膜の形成とドライエッチングとを行なって、シリコ
ン窒化膜,低抵抗膜,第2のポリシリコン膜及びシリコ
ン酸化膜に加えて、第1のポリシリコン膜72の一部を
もパターニングして、絶縁体キャップ65と、制御ゲー
ト電極64の低抵抗部64b及びポリシリコン部64a
と、電極間絶縁膜63とを順次形成した後、第1のポリ
シリコン膜72の一部をエッチングする。つまり、第1
のポリシリコン膜72の途中でエッチングを停止するの
である。
【0072】なお、第1の実施形態で述べたように、本
実施形態においても、予め第1のポリシリコン膜72
を、高濃度に不純物がドープされた下層ポリシリコン膜
とノンドープの上層ポリシリコン膜とに分けて堆積して
おき、下層ポリシリコン膜と上層ポリシリコン膜とのエ
ッチング選択比を大きくすることが好ましい。
実施形態においても、予め第1のポリシリコン膜72
を、高濃度に不純物がドープされた下層ポリシリコン膜
とノンドープの上層ポリシリコン膜とに分けて堆積して
おき、下層ポリシリコン膜と上層ポリシリコン膜とのエ
ッチング選択比を大きくすることが好ましい。
【0073】その後、図7(b)〜(d)に示す工程
で、上記第2の実施形態における図5(b)〜図5
(d)に示す処理と同様の処理を行なって、図6に示す
構造を有するメモリセルトランジスタを形成する。
で、上記第2の実施形態における図5(b)〜図5
(d)に示す処理と同様の処理を行なって、図6に示す
構造を有するメモリセルトランジスタを形成する。
【0074】本実施形態の製造工程においては、上記第
2の実施形態と同様の効果に加えて、図7(c)に示す
工程で、電極間絶縁膜63の両端部が第1の窒化膜サイ
ドウォール66によって覆われているので、電極間絶縁
膜63の両端部におけるバーズビークの発生を抑制する
ことができる。すなわち、制御ゲート電極64と浮遊ゲ
ート電極62との容量カップリング機能をより確実に確
保することができる。
2の実施形態と同様の効果に加えて、図7(c)に示す
工程で、電極間絶縁膜63の両端部が第1の窒化膜サイ
ドウォール66によって覆われているので、電極間絶縁
膜63の両端部におけるバーズビークの発生を抑制する
ことができる。すなわち、制御ゲート電極64と浮遊ゲ
ート電極62との容量カップリング機能をより確実に確
保することができる。
【0075】なお、本実施形態においても、絶縁体キャ
ップ65は少なくとも最上層がシリコン窒化膜であれば
よく、例えばシリコン酸化膜とシリコン窒化膜の2層ま
たは3層の積層膜であってもよい。
ップ65は少なくとも最上層がシリコン窒化膜であれば
よく、例えばシリコン酸化膜とシリコン窒化膜の2層ま
たは3層の積層膜であってもよい。
【0076】また、電極間絶縁膜は、シリコン酸化膜の
単層膜ではなく上下2層のシリコン酸化膜の間にシリコ
ン窒化膜を挟んだいわゆるONO膜や、シリコン窒化膜
の上にシリコン酸化膜を積層したON膜により構成して
もよい。
単層膜ではなく上下2層のシリコン酸化膜の間にシリコ
ン窒化膜を挟んだいわゆるONO膜や、シリコン窒化膜
の上にシリコン酸化膜を積層したON膜により構成して
もよい。
【0077】また、本実施形態においても、トンネル絶
縁膜となるシリコン酸化膜60を形成する前にトレンチ
型の素子分離用絶縁膜11を形成しているが、LOCO
S法による素子分離用絶縁膜を設けても構わない。
縁膜となるシリコン酸化膜60を形成する前にトレンチ
型の素子分離用絶縁膜11を形成しているが、LOCO
S法による素子分離用絶縁膜を設けても構わない。
【0078】さらに、トンネル絶縁膜となるシリコン酸
化膜を形成した後にトレンチ型の素子分離用絶縁膜を形
成する方法(例えば特開平7―324749号公報に開
示されている方法など)に対しても、本実施形態を適用
することができる。
化膜を形成した後にトレンチ型の素子分離用絶縁膜を形
成する方法(例えば特開平7―324749号公報に開
示されている方法など)に対しても、本実施形態を適用
することができる。
【0079】(その他の実施形態)上記図4に示す第2
の実施形態の半導体装置の構造に代えて、第1の窒化膜
サイドウォール66を制御ゲート電極64のうち低抵抗
部64bとポリシリコン部64aの一部との側面上にの
み形成する構造を採ることもできる。その場合にも、上
記第2の実施形態と同様の効果を発揮することができ
る。
の実施形態の半導体装置の構造に代えて、第1の窒化膜
サイドウォール66を制御ゲート電極64のうち低抵抗
部64bとポリシリコン部64aの一部との側面上にの
み形成する構造を採ることもできる。その場合にも、上
記第2の実施形態と同様の効果を発揮することができ
る。
【0080】
【発明の効果】本発明の半導体装置によれば、シリコン
膜からなる下部電極の上に少なくとも最上部が金属を含
む材料からなる上部電極を積層したゲート電極を有する
とともにその上に絶縁体キャップを備えた半導体装置に
おいて、少なくとも上部電極及び絶縁体キャップの側面
上に形成された第1の窒化膜サイドウォールを設ける一
方、ゲート電極のうち第1の窒化膜サイドウォールによ
って覆われていない領域の側面と半導体基板の上面との
上に保護酸化膜とを設けて、この第1の窒化膜サイドウ
ォール及び保護酸化膜を下地とする第2の窒化膜サイド
ウォールによりゲート部の側面全体を覆う構造としたの
で、保護酸化膜を形成するための酸化工程における上部
電極のダメージと、コンタクトを形成する際の第2の窒
化膜サイドウォールのダメージとを防止しつつ、低抵抗
化されたゲート電極とセルフアラインコンタクトとを併
せて有する半導体装置を得ることができる。
膜からなる下部電極の上に少なくとも最上部が金属を含
む材料からなる上部電極を積層したゲート電極を有する
とともにその上に絶縁体キャップを備えた半導体装置に
おいて、少なくとも上部電極及び絶縁体キャップの側面
上に形成された第1の窒化膜サイドウォールを設ける一
方、ゲート電極のうち第1の窒化膜サイドウォールによ
って覆われていない領域の側面と半導体基板の上面との
上に保護酸化膜とを設けて、この第1の窒化膜サイドウ
ォール及び保護酸化膜を下地とする第2の窒化膜サイド
ウォールによりゲート部の側面全体を覆う構造としたの
で、保護酸化膜を形成するための酸化工程における上部
電極のダメージと、コンタクトを形成する際の第2の窒
化膜サイドウォールのダメージとを防止しつつ、低抵抗
化されたゲート電極とセルフアラインコンタクトとを併
せて有する半導体装置を得ることができる。
【0081】また、上記半導体装置は、本発明の半導体
装置の製造方法によって容易に実現することができる。
装置の製造方法によって容易に実現することができる。
【図1】本発明の第1の実施形態における半導体装置の
断面図である。
断面図である。
【図2】(a)〜(e)は、本発明の第1の実施形態に
おける半導体装置の製造工程のうちの前半部分を示す断
面図である。
おける半導体装置の製造工程のうちの前半部分を示す断
面図である。
【図3】(a)〜(d)は、本発明の第1の実施形態に
おける半導体装置の製造工程のうちの後半部分を示す断
面図である。
おける半導体装置の製造工程のうちの後半部分を示す断
面図である。
【図4】本発明の第2の実施形態における半導体装置の
断面図である。
断面図である。
【図5】(a)〜(d)は、本発明の第2の実施形態に
おける半導体装置の製造工程を示す断面図である。
おける半導体装置の製造工程を示す断面図である。
【図6】本発明の第7の実施形態における半導体装置の
断面図である。
断面図である。
【図7】(a)〜(d)は、本発明の第3の実施形態に
おける半導体装置の製造工程を示す断面図である。
おける半導体装置の製造工程を示す断面図である。
【図8】従来の熱酸化法を利用した製造方法によって形
成された半導体装置の断面図である。
成された半導体装置の断面図である。
【図9】従来のCVD酸化膜を利用した半導体装置の断
面図である。
面図である。
3 シリコン酸化膜 4 ポリシリコン膜 5 低抵抗膜 10 Si基板 11 素子分離用絶縁膜 13 ゲート絶縁膜 14 LDD領域 15 高濃度ソース・ドレイン領域 16 シリコン窒化膜 21 ゲート電極 21a 下部電極 21b 上部電極 31 絶縁体キャップ 32 第1の窒化膜サイドウォール 33 第2の窒化膜サイドウォール 34 保護酸化膜 38 層間絶縁膜 39 接続孔 40 コンタクト 41 メタル配線 50 レジスト膜 51 レジスト膜 60 シリコン酸化膜 61 トンネル絶縁膜 62 浮遊ゲート電極(下部電極) 63 電極間絶縁膜 64 制御ゲート電極(上部電極) 64a ポリシリコン部 64b 低抵抗部 65 絶縁体キャップ 66 第1の窒化膜サイドウォール 67 保護酸化膜 68 第2の窒化膜サイドウォール 69 コンタクト 70 メタル配線 71 ソース・ドレイン領域 72 第1のポリシリコン膜 73 シリコン酸化膜 74 レジスト膜 75 接続孔
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.7 識別記号 FI テーマコート゛(参考) H01L 27/115 H01L 29/78 301S 5F083 21/8247 371 29/788 29/792 Fターム(参考) 4M104 AA01 BB01 BB18 BB40 CC01 CC05 DD04 DD43 DD55 DD91 EE06 EE09 EE12 EE17 FF13 FF18 GG09 GG16 HH16 5F001 AA25 AB04 AB08 AD10 AD60 AD94 AF10 AG02 AG07 AG17 AG28 5F004 AA11 DB02 DB07 DB08 DB12 DB15 EA12 EA27 EA28 EA33 EB02 EB03 FA02 5F033 HH09 JJ19 KK01 MM05 MM15 NN03 NN30 PP06 QQ08 QQ09 QQ11 QQ24 QQ25 QQ31 QQ35 QQ48 RR04 RR06 SS11 TT08 VV04 VV05 VV06 VV16 XX10 5F040 DA01 DC01 EC02 EC04 EC05 EC07 EC19 EF02 EH02 EH08 EJ03 EK01 EK05 FA03 FA07 FA10 FA16 FA17 FA18 FA19 FB02 FB04 FC00 FC02 FC22 5F083 EP23 EP44 EP54 EP55 EP56 ER21 GA02 GA30 JA02 JA03 JA04 JA32 JA33 JA36 JA39 JA40 JA56 MA06 MA19 NA01 PR03 PR09 PR21 PR36 PR39 PR40
Claims (17)
- 【請求項1】 半導体基板の上に形成されたゲート絶縁
膜と、 上記ゲート絶縁膜の上に形成され、シリコン膜からなる
下部電極と少なくとも最上部が金属を含む材料からなる
上部電極とを積層して構成されるゲート電極と、 上記ゲート電極の上に形成され少なくとも最上部がシリ
コン窒化膜により構成される絶縁体キャップと、 少なくとも上記ゲート電極の上部電極及び上記絶縁体キ
ャップの側面上に形成された第1の窒化膜サイドウォー
ルと、 上記ゲート電極のうち上記第1の窒化膜サイドウォール
によって覆われていない領域の側面と半導体基板の上面
との上に形成された保護酸化膜と、 上記第1の窒化膜サイドウォール及び保護酸化膜の上に
形成された第2の窒化膜サイドウォールと、 上記半導体基板内における上記ゲート電極の側方に位置
する領域に形成された不純物拡散領域と、 上記半導体基板上に形成された層間絶縁膜と、 上記層間絶縁膜を貫通して上記不純物拡散領域に到達す
る上記ゲート電極に対して自己整合的に形成されたコン
タクトとを備えている半導体装置。 - 【請求項2】 請求項1記載の半導体装置において、 上記上部電極が上記下部電極の上面に直接接触するよう
に、上記上部電極及び下部電極が積層されていることを
特徴とする半導体装置。 - 【請求項3】 請求項2記載の半導体装置において、 上記第1の窒化膜サイドウォールは、上記下部電極の一
部の側面を覆っており、 上記保護酸化膜は、上記下部電極のうち上記一部を除く
他の部分の側面と上記半導体基板の上面との上に形成さ
れていることを特徴とする半導体装置。 - 【請求項4】 請求項1記載の半導体装置において、 上記上部電極と上記下部電極との間に介在する電極間絶
縁膜をさらに備え、 上記上部電極は制御ゲート電極であり、 上記下部電極は浮遊ゲート電極であることを特徴とする
半導体装置。 - 【請求項5】 請求項4記載の半導体装置において、 上記上部電極は、単層の金属膜からなることを特徴とす
る半導体装置。 - 【請求項6】 請求項4記載の半導体装置において、 上記上部電極は、シリコン膜と金属を含む導体膜とを順
次積層して構成されていることを特徴とする半導体装
置。 - 【請求項7】 請求項4記載の半導体装置において、 上記第1の窒化膜サイドウォールは、上記上部電極と上
記電極間絶縁膜の少なくとも一部との側面上のみに形成
されており、 上記保護酸化膜は、少なくとも上記下部電極全体の側面
上に形成されていることを特徴とする半導体装置。 - 【請求項8】 請求項4記載の半導体装置において、 上記第1の窒化膜サイドウォールは、上記上部電極と上
記電極間絶縁膜と上記下部電極の一部との側面上に形成
されており、 上記保護酸化膜は、上記下部電極の上記一部を除く他部
の側面と上記半導体基板の上面との上に形成されている
ことを特徴とする半導体装置。 - 【請求項9】 半導体基板の上に、ゲート絶縁膜と、シ
リコン膜からなる下部電極膜と、少なくとも最上部が金
属を含む材料からなる上部電極膜と、少なくとも最上部
がシリコン窒化膜からなるキャップ用絶縁膜を形成する
工程(a)と、 少なくとも上記キャップ用絶縁膜及び上記上部電極膜の
全体をエッチングして絶縁体キャップ及びゲート電極の
上部電極を形成し、遅くとも下部電極膜のエッチングが
完了する前にエッチングを停止させる工程(b)と、 上記工程(b)でパターニングされた絶縁体キャップ
と、ゲート電極の上部電極と、下部電極膜のエッチング
終了部分との各側面の上に第1の窒化膜サイドウォール
を形成する工程(c)と、 上記第1の窒化膜サイドウォール及び絶縁体キャップを
マスクとして、上記下部電極膜の未エッチングの領域を
エッチングして、ゲート電極の下部電極を形成する工程
(d)と、 熱酸化を行って、上記ゲート電極の下部電極のうち上記
第1の窒化膜サイドウォールよりも下方に位置する領域
の側面と上記半導体基板の上面との上に保護酸化膜を形
成する工程(e)と、 上記第1の窒化膜サイドウォール及び保護酸化膜の上に
第2の窒化膜サイドウォールを形成する工程(f)と、 上記半導体基板内における上記ゲート電極の側方に位置
する領域に不純物拡散領域を形成する工程(g)と、 上記半導体基板上に層間絶縁膜を形成する工程(h)
と、 上記層間絶縁膜を貫通して上記不純物拡散領域に到達す
るコンタクト孔を上記ゲート電極に対して自己整合的に
形成する工程(i)とを備えている半導体装置の製造方
法。 - 【請求項10】 請求項9記載の半導体装置の製造方法
において、 上記工程(a)では、上記上部電極膜が上記下部電極膜
の上面に直接接触するように、上記上部電極膜及び下部
電極膜を積層することを特徴とする半導体装置の製造方
法。 - 【請求項11】 請求項10記載の半導体装置の製造方
法において、 上記工程(b)では、上記下部電極膜の一部がエッチン
グされ他部が未エッチングの状態でエッチングを停止さ
せ、 上記工程(c)では、上記第1の窒化膜サイドウォール
を上記下部電極膜の一部の側面上に形成し、 上記工程(e)では、上記保護酸化膜を上記下部電極の
うち上記一部を除く他部の側面と半導体基板の上面との
上に形成することを特徴とする半導体装置の製造方法。 - 【請求項12】 請求項10記載の半導体装置の製造方
法において、 上記工程(a)では、上記シリコン膜を互いに選択的に
エッチングすることが可能な2つの部分シリコン膜を積
層して構成しておき、 上記工程(c)では、上記2つの部分シリコン膜のうち
下側の部分シリコン膜をエッチングストッパーとして用
いることを特徴とする半導体装置の製造方法。 - 【請求項13】 請求項9記載の半導体装置の製造方法
において、 上記工程(a)では、上記上部電極膜と上記下部電極膜
との間に電極間絶縁膜を形成しておき、 上記工程(b)では、上記上部電極として制御ゲート電
極を形成し、 上記工程(d)では、上記下部電極として浮遊ゲート電
極を形成することを特徴とする半導体装置の製造方法。 - 【請求項14】 請求項13記載の半導体装置の製造方
法において、 上記工程(a)では、上記上部電極膜として単層の金属
膜を形成することを特徴とする半導体装置の製造方法。 - 【請求項15】 請求項13記載の半導体装置の製造方
法において、 上記工程(a)では、上記上部電極膜としてシリコン膜
と金属を含む導体膜とを順次積層することを特徴とする
半導体装置の製造方法。 - 【請求項16】 請求項13記載の半導体装置の製造方
法において、 上記工程(b)では、上記電極間絶縁膜をエッチングス
トッパーとして用い、上記下部電極膜全体が未エッチン
グの状態でエッチングを停止させ、 上記工程(c)では、上記第1の窒化膜サイドウォール
を上記上部電極と上記電極間絶縁膜の少なくとも一部の
側面のみに形成し、 上記工程(e)では、上記保護酸化膜を少なくとも上記
下部電極全体の側面上に形成することを特徴とする半導
体装置の製造方法。 - 【請求項17】 請求項13記載の半導体装置の製造方
法において、 上記工程(b)では、上記下部電極膜の一部がエッチン
グされ他部が未エッチングの状態でエッチングを停止さ
せ、 上記工程(c)では、上記第1の窒化膜サイドウォール
を上記上部電極と上記電極間絶縁膜と上記下部電極膜の
一部との上に形成し、 上記工程(e)では、上記保護酸化膜を上記下部電極の
うち上記一部を除く他部の側面と半導体基板の上面との
上に形成することを特徴とする半導体装置の製造方法。
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---|---|---|---|
JP2000042495A JP3482171B2 (ja) | 1999-03-25 | 2000-02-21 | 半導体装置及びその製造方法 |
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---|---|---|---|
JP8151099 | 1999-03-25 | ||
JP11-81510 | 1999-03-25 | ||
JP2000042495A JP3482171B2 (ja) | 1999-03-25 | 2000-02-21 | 半導体装置及びその製造方法 |
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Cited By (7)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2003031707A (ja) * | 2001-06-29 | 2003-01-31 | Hynix Semiconductor Inc | 不揮発性メモリセルの製造方法 |
US6670711B2 (en) | 2001-11-15 | 2003-12-30 | Renesas Technology Corp. | Semiconductor device including low dielectric constant insulating film formed on upper and side surfaces of the gate electrode |
US7105438B2 (en) | 2004-02-20 | 2006-09-12 | Oki Electric Industry Co., Ltd. | Manufacturing method of a semiconductor device with a metal gate electrode and a structure thereof |
JP2008211212A (ja) * | 2001-03-12 | 2008-09-11 | Renesas Technology Corp | 半導体集積回路装置の製造方法 |
US7846826B2 (en) | 2004-10-15 | 2010-12-07 | Elpida Memory Inc. | Method of manufacturing a semiconductor device with multilayer sidewall |
US8022463B2 (en) | 2008-07-14 | 2011-09-20 | Kabushiki Kaisha Toshiba | Semiconductor device and method of manufacturing the same |
US9461138B2 (en) | 2012-02-28 | 2016-10-04 | Seiko Epson Corporation | Non-volatile semiconductor memory with nitride sidewall contacting nitride layer of ONO gate stack and methods for producing the same |
-
2000
- 2000-02-21 JP JP2000042495A patent/JP3482171B2/ja not_active Expired - Fee Related
Cited By (8)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2008211212A (ja) * | 2001-03-12 | 2008-09-11 | Renesas Technology Corp | 半導体集積回路装置の製造方法 |
JP4607197B2 (ja) * | 2001-03-12 | 2011-01-05 | ルネサスエレクトロニクス株式会社 | 半導体集積回路装置の製造方法 |
JP2003031707A (ja) * | 2001-06-29 | 2003-01-31 | Hynix Semiconductor Inc | 不揮発性メモリセルの製造方法 |
US6670711B2 (en) | 2001-11-15 | 2003-12-30 | Renesas Technology Corp. | Semiconductor device including low dielectric constant insulating film formed on upper and side surfaces of the gate electrode |
US7105438B2 (en) | 2004-02-20 | 2006-09-12 | Oki Electric Industry Co., Ltd. | Manufacturing method of a semiconductor device with a metal gate electrode and a structure thereof |
US7846826B2 (en) | 2004-10-15 | 2010-12-07 | Elpida Memory Inc. | Method of manufacturing a semiconductor device with multilayer sidewall |
US8022463B2 (en) | 2008-07-14 | 2011-09-20 | Kabushiki Kaisha Toshiba | Semiconductor device and method of manufacturing the same |
US9461138B2 (en) | 2012-02-28 | 2016-10-04 | Seiko Epson Corporation | Non-volatile semiconductor memory with nitride sidewall contacting nitride layer of ONO gate stack and methods for producing the same |
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