JPH10150356A - Ｃｍｏｓ半導体集積回路 - Google Patents
Ｃｍｏｓ半導体集積回路Info
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- JPH10150356A JPH10150356A JP8321114A JP32111496A JPH10150356A JP H10150356 A JPH10150356 A JP H10150356A JP 8321114 A JP8321114 A JP 8321114A JP 32111496 A JP32111496 A JP 32111496A JP H10150356 A JPH10150356 A JP H10150356A
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- supply voltage
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Abstract
(57)【要約】
【課題】 インピーダンス整合により高速な信号伝搬を
維持しながら、貫通電流をなくして低消費電力と高速動
作の両方が可能な集積回路を提供できるようにする。 【解決手段】 信号線４を抵抗器で終端する集積回路に
おいて、論理ゲートＩｎｖ２を構成するＰＭＯＳＦＥＴ
６及びＮＭＯＳＦＥＴ７のしきい値電圧の絶対値を第１
の電源電圧Ｖｄｄと第２の電源電圧Ｖｓｓの中間電位の
略半分以上とすることにより、前記論理ゲートＩｎｖ２
を構成するＰＭＯＳＦＥＴ６及びＮＭＯＳＦＥＴ７の両
方ともがオンしてしまう不都合を無くして貫通電流が流
れるのを防止する。
維持しながら、貫通電流をなくして低消費電力と高速動
作の両方が可能な集積回路を提供できるようにする。 【解決手段】 信号線４を抵抗器で終端する集積回路に
おいて、論理ゲートＩｎｖ２を構成するＰＭＯＳＦＥＴ
６及びＮＭＯＳＦＥＴ７のしきい値電圧の絶対値を第１
の電源電圧Ｖｄｄと第２の電源電圧Ｖｓｓの中間電位の
略半分以上とすることにより、前記論理ゲートＩｎｖ２
を構成するＰＭＯＳＦＥＴ６及びＮＭＯＳＦＥＴ７の両
方ともがオンしてしまう不都合を無くして貫通電流が流
れるのを防止する。
Description
【０００１】
【発明の属する技術分野】本発明はＣＭＯＳ半導体集積
回路に係わり、特に、ＣＭＯＳ技術を用いた集積回路の
うち、高速な信号を扱うＣＭＯＳ半導体集積回路に用い
て好適なものである。
回路に係わり、特に、ＣＭＯＳ技術を用いた集積回路の
うち、高速な信号を扱うＣＭＯＳ半導体集積回路に用い
て好適なものである。
【０００２】
【従来の技術】半導体集積回路で扱う信号が高速化して
行くに伴って、トランジスタ出力、配線、トランジスタ
入力のインピーダンスの不整合に起因する信号の反射に
より、信号の伝搬遅延時間が長くなることが問題となり
つつある。たとえば、配線とトランジスタ出力インピー
ダンスとの比が２０だったとする（通常、ＣＭＯＳの論
理ゲートでは、出力インピーダンスより入力インピーダ
ンスの方がかなり大きいため、入力側では全反射と考え
てよい）。
行くに伴って、トランジスタ出力、配線、トランジスタ
入力のインピーダンスの不整合に起因する信号の反射に
より、信号の伝搬遅延時間が長くなることが問題となり
つつある。たとえば、配線とトランジスタ出力インピー
ダンスとの比が２０だったとする（通常、ＣＭＯＳの論
理ゲートでは、出力インピーダンスより入力インピーダ
ンスの方がかなり大きいため、入力側では全反射と考え
てよい）。
【０００３】この場合には、信号は反射のため２０回往
復（正確には１９回半往復）しないと安定しないため、
信号伝搬遅延時間は最初の信号波形が届く時間の３９倍
となってしまう。したがって、ディジタル集積回路で
も、アナログ高周波回路で行われているように、入出力
のインピーダンス整合を行って信号伝搬遅延時間を短縮
することが好ましい。
復（正確には１９回半往復）しないと安定しないため、
信号伝搬遅延時間は最初の信号波形が届く時間の３９倍
となってしまう。したがって、ディジタル集積回路で
も、アナログ高周波回路で行われているように、入出力
のインピーダンス整合を行って信号伝搬遅延時間を短縮
することが好ましい。
【０００４】前述のようなインピーダンス整合の従来技
術として、特開平０６−１６３６３０号公報では、出力
回路部を複数のトランジスタにより構成し、外部回路の
インピーダンスに合わせてワイヤ・ボンディングで接続
するトランジスタの数を選択し、トランジスタのゲート
幅を調整することで出力回路部のインピーダンスを外部
回路と整合させて信号伝搬遅延を低減するようにしてい
る。
術として、特開平０６−１６３６３０号公報では、出力
回路部を複数のトランジスタにより構成し、外部回路の
インピーダンスに合わせてワイヤ・ボンディングで接続
するトランジスタの数を選択し、トランジスタのゲート
幅を調整することで出力回路部のインピーダンスを外部
回路と整合させて信号伝搬遅延を低減するようにしてい
る。
【０００５】具体的には、リードフレームにボンディン
グワイヤを、例えば３本接続して、トランジスタ２個分
のゲート幅を用いてインピーダンス整合を行ったり、リ
ードフレームに１本のボンディングワイヤを接続して、
トランジスタ１個分のゲート幅を用いてインピーダンス
整合を行ったりしている。
グワイヤを、例えば３本接続して、トランジスタ２個分
のゲート幅を用いてインピーダンス整合を行ったり、リ
ードフレームに１本のボンディングワイヤを接続して、
トランジスタ１個分のゲート幅を用いてインピーダンス
整合を行ったりしている。
【０００６】
【発明が解決しようとする課題】しかし、外部回路と信
号をやりとりするためのＩ／Ｏ回路は、もともと内部回
路に比べて信号のスピードは遅く、集積回路全体の回路
動作を向上させる観点からすれば寄与することが少なか
った。
号をやりとりするためのＩ／Ｏ回路は、もともと内部回
路に比べて信号のスピードは遅く、集積回路全体の回路
動作を向上させる観点からすれば寄与することが少なか
った。
【０００７】また、この手法を内部回路に取り入れると
すると、配線のインピーダンスに合わせてトランジスタ
のゲート幅を変えることになるが、配線のインピーダン
スは通常は数十Ω、トランジスタの単位ゲート幅（１μ
ｍ）あたりのインピーダンスは数ｋΩである。
すると、配線のインピーダンスに合わせてトランジスタ
のゲート幅を変えることになるが、配線のインピーダン
スは通常は数十Ω、トランジスタの単位ゲート幅（１μ
ｍ）あたりのインピーダンスは数ｋΩである。
【０００８】したがって、前記特開平０６−１６３６３
０号公報に示されている手法を用いてインピーダンスを
整合しようとする場合には、トランジスタのゲート幅が
数十〜数百μｍと大きくなり過ぎる問題があった。ま
た、この手法だけでは、もともと大きい論理ゲートの入
力インピーダンスの整合を行うことができない問題があ
った。
０号公報に示されている手法を用いてインピーダンスを
整合しようとする場合には、トランジスタのゲート幅が
数十〜数百μｍと大きくなり過ぎる問題があった。ま
た、この手法だけでは、もともと大きい論理ゲートの入
力インピーダンスの整合を行うことができない問題があ
った。
【０００９】したがって、通常は抵抗器を用いて信号線
を終端して、入力及び出力インピーダンスを整合する必
要がある。しかし、抵抗器を用いてインピーダンス整合
を行う構成にすると、信号を受けるトランジスタの入力
部での電位が正電源からも負電源からも離れた中間電位
となる。このため、ＣＭＯＳ回路のＰＭＯＳＦＥＴ及び
ＮＭＯＳＦＥＴの両方がＯＮになってしまうことがあ
り、両方がＯＮになると貫通電流を発生させるという問
題があった。
を終端して、入力及び出力インピーダンスを整合する必
要がある。しかし、抵抗器を用いてインピーダンス整合
を行う構成にすると、信号を受けるトランジスタの入力
部での電位が正電源からも負電源からも離れた中間電位
となる。このため、ＣＭＯＳ回路のＰＭＯＳＦＥＴ及び
ＮＭＯＳＦＥＴの両方がＯＮになってしまうことがあ
り、両方がＯＮになると貫通電流を発生させるという問
題があった。
【００１０】本発明は前述の問題点にかんがみ、インピ
ーダンス整合を行ってより高速な信号伝搬を可能にしな
がら、貫通電流をなくして低消費電力と高速動作とを両
立したＣＭＯＳ半導体集積回路を提供できるようにする
ことを目的とする。
ーダンス整合を行ってより高速な信号伝搬を可能にしな
がら、貫通電流をなくして低消費電力と高速動作とを両
立したＣＭＯＳ半導体集積回路を提供できるようにする
ことを目的とする。
【００１１】
【課題を解決するための手段】本発明のＣＭＯＳ半導体
集積回路は、信号線を抵抗器で終端してインピーダンス
整合を行う集積回路において、論理ゲートを構成するＰ
ＭＯＳＦＥＴ及びＮＭＯＳＦＥＴのしきい値電圧の絶対
値を、第１の電源電圧と第２の電源電圧の中間電位の略
半分以上にしたことを特徴としている。
集積回路は、信号線を抵抗器で終端してインピーダンス
整合を行う集積回路において、論理ゲートを構成するＰ
ＭＯＳＦＥＴ及びＮＭＯＳＦＥＴのしきい値電圧の絶対
値を、第１の電源電圧と第２の電源電圧の中間電位の略
半分以上にしたことを特徴としている。
【００１２】また、本発明の他の特徴とするところは、
前記ＰＭＯＳＦＥＴ及びＮＭＯＳＦＥＴのしきい値電圧
の絶対値を、第１の電源電圧と第２の電源電圧の四分の
一以上にしたことを特徴としている。
前記ＰＭＯＳＦＥＴ及びＮＭＯＳＦＥＴのしきい値電圧
の絶対値を、第１の電源電圧と第２の電源電圧の四分の
一以上にしたことを特徴としている。
【００１３】また、本発明のその他の特徴とするところ
は、信号線を抵抗器で終端してインピーダンス整合を行
う集積回路において、前記信号線を終端するための抵抗
器として、第１の抵抗器及び第２の抵抗器を直列に接続
して終端用抵抗回路を２つ構成し、前記２つの終端用抵
抗回路のうち、一方の終端用抵抗回路を前記信号線と第
１の電源電圧との間に接続するとともに、他方の終端用
抵抗回路を前記信号線と第２の電源電圧との間に接続
し、前記一方の終端用抵抗回路における第２の抵抗器と
並列に、そのゲート端子が入力論理ゲートの出力端子に
接続されたＰＭＯＳＦＥＴを接続するとともに、前記他
方の終端用抵抗回路における第２の抵抗器と並列に、そ
のゲート端子が入力論理ゲートの出力端子に接続された
ＮＭＯＳＦＥＴを接続し、前記一方及び他方の終端用抵
抗回路を構成する第１の抵抗器及び第２の抵抗器の抵抗
値を、第１の抵抗器の抵抗値をＲ1 とし、第２の抵抗器
の抵抗値をＲ2 としたときに、｛Ｒ1 （Ｒ1 ＋Ｒ2 ）／
（２Ｒ1 ＋Ｒ2 ）｝の値が前記信号線のインピーダンス
と等しくなるように設定したことを特徴としている。
は、信号線を抵抗器で終端してインピーダンス整合を行
う集積回路において、前記信号線を終端するための抵抗
器として、第１の抵抗器及び第２の抵抗器を直列に接続
して終端用抵抗回路を２つ構成し、前記２つの終端用抵
抗回路のうち、一方の終端用抵抗回路を前記信号線と第
１の電源電圧との間に接続するとともに、他方の終端用
抵抗回路を前記信号線と第２の電源電圧との間に接続
し、前記一方の終端用抵抗回路における第２の抵抗器と
並列に、そのゲート端子が入力論理ゲートの出力端子に
接続されたＰＭＯＳＦＥＴを接続するとともに、前記他
方の終端用抵抗回路における第２の抵抗器と並列に、そ
のゲート端子が入力論理ゲートの出力端子に接続された
ＮＭＯＳＦＥＴを接続し、前記一方及び他方の終端用抵
抗回路を構成する第１の抵抗器及び第２の抵抗器の抵抗
値を、第１の抵抗器の抵抗値をＲ1 とし、第２の抵抗器
の抵抗値をＲ2 としたときに、｛Ｒ1 （Ｒ1 ＋Ｒ2 ）／
（２Ｒ1 ＋Ｒ2 ）｝の値が前記信号線のインピーダンス
と等しくなるように設定したことを特徴としている。
【００１４】また、本発明のその他の特徴とするところ
は、前記一方の終端用抵抗回路を、前記第１の電源電圧
よりも高い電圧の正側終端電源電圧に接続するととも
に、他方の終端用抵抗回路を前記第２の電源電圧よりも
低い電圧の負側終端電源電圧に接続したことを特徴とし
ている。
は、前記一方の終端用抵抗回路を、前記第１の電源電圧
よりも高い電圧の正側終端電源電圧に接続するととも
に、他方の終端用抵抗回路を前記第２の電源電圧よりも
低い電圧の負側終端電源電圧に接続したことを特徴とし
ている。
【００１５】また、本発明のその他の特徴とするところ
は、信号線を抵抗器で終端してインピーダンス整合を行
う集積回路において、論理ゲートを構成するＰＭＯＳＦ
ＥＴ及びＮＭＯＳＦＥＴのうち、前記ＰＭＯＳＦＥＴの
基板を、抵抗器を介して内部回路の第１の電源電圧より
も高い電圧の正側終端電源電圧に接続するとともに、キ
ャパシタを介して信号線に接続し、前記ＮＭＯＳＦＥＴ
の基板を、抵抗器を介して内部回路の第２の電源電圧よ
り低い電圧の負側終端電源電圧に接続するとともに、キ
ャパシタを介して信号線に接続したことを特徴としてい
る。
は、信号線を抵抗器で終端してインピーダンス整合を行
う集積回路において、論理ゲートを構成するＰＭＯＳＦ
ＥＴ及びＮＭＯＳＦＥＴのうち、前記ＰＭＯＳＦＥＴの
基板を、抵抗器を介して内部回路の第１の電源電圧より
も高い電圧の正側終端電源電圧に接続するとともに、キ
ャパシタを介して信号線に接続し、前記ＮＭＯＳＦＥＴ
の基板を、抵抗器を介して内部回路の第２の電源電圧よ
り低い電圧の負側終端電源電圧に接続するとともに、キ
ャパシタを介して信号線に接続したことを特徴としてい
る。
【００１６】本発明は前記技術手段よりなるので、ＣＭ
ＯＳ半導体集積回路を構成するＰＭＯＳＦＥＴ及びＮＭ
ＯＳＦＥＴの両方ともがオンすることが無くなり、ＰＭ
ＯＳＦＥＴ及びＮＭＯＳＦＥＴの両方がオンすることに
より発生する貫通電流を確実に防止したインピーダンス
整合を行うことが可能となる。
ＯＳ半導体集積回路を構成するＰＭＯＳＦＥＴ及びＮＭ
ＯＳＦＥＴの両方ともがオンすることが無くなり、ＰＭ
ＯＳＦＥＴ及びＮＭＯＳＦＥＴの両方がオンすることに
より発生する貫通電流を確実に防止したインピーダンス
整合を行うことが可能となる。
【００１７】
【発明の実施の形態】以下、本発明のＣＭＯＳ半導体集
積回路の一実施形態を図面を参照して説明する。図１
に、本発明のＣＭＯＳ半導体集積回路の回路図を示す。
なお、図中、論理ゲートとしては、ＰＭＯＳＦＥＴ及び
ＮＭＯＳＦＥＴよりなるＣＭＯＳ構成のインバータＩｎ
ｖ１、２を一例として示しているが、勿論、ＮＡＮＤ、
ＮＯＲなどの他の論理ゲートであってもよい。また、理
解を容易にするために、論理ゲートの出力インピーダン
スは０Ωとし、入力インピーダンスは∞Ω（無限大）と
して説明する。
積回路の一実施形態を図面を参照して説明する。図１
に、本発明のＣＭＯＳ半導体集積回路の回路図を示す。
なお、図中、論理ゲートとしては、ＰＭＯＳＦＥＴ及び
ＮＭＯＳＦＥＴよりなるＣＭＯＳ構成のインバータＩｎ
ｖ１、２を一例として示しているが、勿論、ＮＡＮＤ、
ＮＯＲなどの他の論理ゲートであってもよい。また、理
解を容易にするために、論理ゲートの出力インピーダン
スは０Ωとし、入力インピーダンスは∞Ω（無限大）と
して説明する。
【００１８】図１において、１は駆動側のインバータＩ
ｎｖ１のＰＭＯＳＦＥＴ、２は駆動側のインバータＩｎ
ｖ１のＮＭＯＳＦＥＴである。３は駆動側のインバータ
Ｉｎｖ１の出力のインピーダンス整合を行うための抵抗
器であり、その値は配線４の特性インピーダンスＺ0 に
等しい。
ｎｖ１のＰＭＯＳＦＥＴ、２は駆動側のインバータＩｎ
ｖ１のＮＭＯＳＦＥＴである。３は駆動側のインバータ
Ｉｎｖ１の出力のインピーダンス整合を行うための抵抗
器であり、その値は配線４の特性インピーダンスＺ0 に
等しい。
【００１９】５は被駆動側のインバータＩｎｖ２の入力
インピーダンス整合を行うための抵抗器であり、その値
も配線４の特性インピーダンスＺ0 に等しい。６は被駆
動側のインバータＩｎｖ２のＰＭＯＳＦＥＴ、７は被駆
動側のインバータＩｎｖ２のＮＭＯＳＦＥＴである。
インピーダンス整合を行うための抵抗器であり、その値
も配線４の特性インピーダンスＺ0 に等しい。６は被駆
動側のインバータＩｎｖ２のＰＭＯＳＦＥＴ、７は被駆
動側のインバータＩｎｖ２のＮＭＯＳＦＥＴである。
【００２０】前記のＰＭＯＳＦＥＴ１及び６、ＮＭＯＳ
ＦＥＴ２及び７は、そのしきい値電圧の絶対値が電源電
圧の値（Ｖｄｄ−Ｖｓｓ）の四分の一より大きくされて
いる。なお、被駆動側のインバータＩｎｖ１の入力を終
端している抵抗器５を接続する中間電位Ｖｃｔｔは、両
電源の中央値（Ｖｄｄ＋Ｖｓｓ）／２とするのが回路動
作上好ましい。
ＦＥＴ２及び７は、そのしきい値電圧の絶対値が電源電
圧の値（Ｖｄｄ−Ｖｓｓ）の四分の一より大きくされて
いる。なお、被駆動側のインバータＩｎｖ１の入力を終
端している抵抗器５を接続する中間電位Ｖｃｔｔは、両
電源の中央値（Ｖｄｄ＋Ｖｓｓ）／２とするのが回路動
作上好ましい。
【００２１】次に、図１の回路の動作を説明する。駆動
側のインバータＩｎｖ１の出力端子の電位Ｖｏｕｔは、
最大で正電源Ｖｄｄの値となる。この時の被駆動側のイ
ンバータＩｎｖ２の入力端子の電位Ｖｉｎは、最大でＶ
ｏｕｔとＶｃｔｔの中央値、つまり、電源電圧幅の下か
ら３／４程度の大きさとなる。
側のインバータＩｎｖ１の出力端子の電位Ｖｏｕｔは、
最大で正電源Ｖｄｄの値となる。この時の被駆動側のイ
ンバータＩｎｖ２の入力端子の電位Ｖｉｎは、最大でＶ
ｏｕｔとＶｃｔｔの中央値、つまり、電源電圧幅の下か
ら３／４程度の大きさとなる。
【００２２】通常の回路では、トランジスタのしきい値
電圧は、電源電圧幅の１／１０〜１／５であるためＰＭ
ＯＳＦＥＴ６はＯＦＦにならず、貫通電流が流れてしま
う。しかし、本実施形態の回路では、ＰＭＯＳＦＥＴ６
もＮＭＯＳＦＥＴ７もしきい値電圧は電源電圧（Ｖｄｄ
−Ｖｓｓ）の１／４以上なので、ＰＭＯＳＦＥＴ６はＯ
ＦＦになる。このため、被駆動側のインバータＩｎｖ２
には貫通電流が流れないので、低消費電力とすることが
できる。
電圧は、電源電圧幅の１／１０〜１／５であるためＰＭ
ＯＳＦＥＴ６はＯＦＦにならず、貫通電流が流れてしま
う。しかし、本実施形態の回路では、ＰＭＯＳＦＥＴ６
もＮＭＯＳＦＥＴ７もしきい値電圧は電源電圧（Ｖｄｄ
−Ｖｓｓ）の１／４以上なので、ＰＭＯＳＦＥＴ６はＯ
ＦＦになる。このため、被駆動側のインバータＩｎｖ２
には貫通電流が流れないので、低消費電力とすることが
できる。
【００２３】一方、駆動側のインバータＩｎｖ１の出力
端子の電位Ｖｏｕｔが負電源Ｖｓｓの時は、同様にＮＭ
ＯＳＦＥＴ７がＯＦＦとなるので、この場合も被駆動側
のインバータＩｎｖ２には貫通電流が流れない。これに
より、この場合も貫通電流が流れるのを抑えられ、低消
費電力とすることができる。
端子の電位Ｖｏｕｔが負電源Ｖｓｓの時は、同様にＮＭ
ＯＳＦＥＴ７がＯＦＦとなるので、この場合も被駆動側
のインバータＩｎｖ２には貫通電流が流れない。これに
より、この場合も貫通電流が流れるのを抑えられ、低消
費電力とすることができる。
【００２４】なお、前述の説明では、被駆動側のインバ
ータＩｎｖ２の入力は、抵抗器５で中間電位Ｖｃｔｔに
終端されているが、図２に示すように、２・Ｚ0 の値を
持つ２つの抵抗器８、９で正電源電圧Ｖｄｄと負電源電
圧Ｖｓｓの両方に終端してもよい。この場合も回路動作
はまったく同じであり、かつ、この場合には抵抗器８、
９を接続するための中間電位Ｖｃｔｔを作る必要がない
ので、回路構成が簡単になる利点がある。
ータＩｎｖ２の入力は、抵抗器５で中間電位Ｖｃｔｔに
終端されているが、図２に示すように、２・Ｚ0 の値を
持つ２つの抵抗器８、９で正電源電圧Ｖｄｄと負電源電
圧Ｖｓｓの両方に終端してもよい。この場合も回路動作
はまったく同じであり、かつ、この場合には抵抗器８、
９を接続するための中間電位Ｖｃｔｔを作る必要がない
ので、回路構成が簡単になる利点がある。
【００２５】ところで、実際のデバイスでは、入力イン
ピーダンスは、配線の特性インピーダンスＺ0 に対して
十分に大きい（１０4 倍以上）ので、入力インピーダン
スは無限大と考えても問題ない。しかし、出力インピー
ダンスは必ずしも「０Ω」では無いので、インピーダン
ス整合に際してはこれを考慮する必要がある。
ピーダンスは、配線の特性インピーダンスＺ0 に対して
十分に大きい（１０4 倍以上）ので、入力インピーダン
スは無限大と考えても問題ない。しかし、出力インピー
ダンスは必ずしも「０Ω」では無いので、インピーダン
ス整合に際してはこれを考慮する必要がある。
【００２６】以下、図３を参照しながら駆動側のインバ
ータＩｎｖ１の出力のインピーダンス整合の行い方につ
いて述べる。まず、インピーダンス整合を行わない場合
や、論理ゲート１０の出力インピーダンスＲOUT （図３
中、抵抗器の記号で示している）が配線４の特性インピ
ーダンスＺ0 と等しい場合、すなわち、論理ゲート１０
の出力インピーダンスがＺ0の場合は、図３（ａ）に示
すように、論理ゲート１０の出力端子は配線４に直接接
続される。
ータＩｎｖ１の出力のインピーダンス整合の行い方につ
いて述べる。まず、インピーダンス整合を行わない場合
や、論理ゲート１０の出力インピーダンスＲOUT （図３
中、抵抗器の記号で示している）が配線４の特性インピ
ーダンスＺ0 と等しい場合、すなわち、論理ゲート１０
の出力インピーダンスがＺ0の場合は、図３（ａ）に示
すように、論理ゲート１０の出力端子は配線４に直接接
続される。
【００２７】次に、論理ゲート１０の出力インピーダン
スＲOUT が配線４の特性インピーダンスＺ0 よりも小さ
い場合には、図３（ｂ）に示すように、出力端子と配線
４との間に抵抗値がＲの抵抗器３を直列に挿入し、（Ｒ
OUT ＋Ｒ）＝Ｚ0 となるようにして、インピーダンス整
合を行う。
スＲOUT が配線４の特性インピーダンスＺ0 よりも小さ
い場合には、図３（ｂ）に示すように、出力端子と配線
４との間に抵抗値がＲの抵抗器３を直列に挿入し、（Ｒ
OUT ＋Ｒ）＝Ｚ0 となるようにして、インピーダンス整
合を行う。
【００２８】また、論理ゲート１０の出力インピーダン
スＲOUT が配線４の特性インピーダンスＺ0 よりも大き
い場合には、図３（ｃ）に示すように、出力端子を配線
４に直接接続するとともに、抵抗値がＲの抵抗器１１を
介して、出力端子を中間電位Ｖｃｔｔに接続し、ＲOUT
・Ｒ／（ＲOUT ＋Ｒ）＝Ｚ0 となるようにして、インピ
ーダンス整合を行う。
スＲOUT が配線４の特性インピーダンスＺ0 よりも大き
い場合には、図３（ｃ）に示すように、出力端子を配線
４に直接接続するとともに、抵抗値がＲの抵抗器１１を
介して、出力端子を中間電位Ｖｃｔｔに接続し、ＲOUT
・Ｒ／（ＲOUT ＋Ｒ）＝Ｚ0 となるようにして、インピ
ーダンス整合を行う。
【００２９】また、この場合、図３（ｄ）に示すよう
に、２つの抵抗器１２及び１３（それぞれの抵抗値は２
Ｒ）を介して、前記出力端子を正電源電圧Ｖｄｄと負電
源電圧Ｖｓｓにそれぞれ接続しても全く同じ効果が得ら
れる。
に、２つの抵抗器１２及び１３（それぞれの抵抗値は２
Ｒ）を介して、前記出力端子を正電源電圧Ｖｄｄと負電
源電圧Ｖｓｓにそれぞれ接続しても全く同じ効果が得ら
れる。
【００３０】図４に、本発明のＣＭＯＳ半導体集積回路
の他の構成の回路図を示す。なお、駆動側のインバータ
Ｉｎｖ１の構成は図１に示した回路と同様なので省略
し、被駆動側のみを示してある。図中、論理ゲートとし
てはインバータを例として用いてあるが、ＮＡＮＤ、Ｎ
ＯＲなどの他の論理ゲートであってもよい。
の他の構成の回路図を示す。なお、駆動側のインバータ
Ｉｎｖ１の構成は図１に示した回路と同様なので省略
し、被駆動側のみを示してある。図中、論理ゲートとし
てはインバータを例として用いてあるが、ＮＡＮＤ、Ｎ
ＯＲなどの他の論理ゲートであってもよい。
【００３１】第１の抵抗器１５及び第２の抵抗器１４が
信号線と内部回路の正電源電圧（Ｖｄｄ）より高い正終
端電源電圧Ｖｄｄ２（Ｖｄｄ２＞Ｖｄｄ）との間に配置
され、第３の抵抗器１７及び第４の抵抗器１６が信号線
と内部回路の負電源電圧（Ｖｓｓ）より低い負終端電源
電圧Ｖｓｓ２（Ｖｓｓ２＜Ｖｓｓ）との間に配置されて
いる。
信号線と内部回路の正電源電圧（Ｖｄｄ）より高い正終
端電源電圧Ｖｄｄ２（Ｖｄｄ２＞Ｖｄｄ）との間に配置
され、第３の抵抗器１７及び第４の抵抗器１６が信号線
と内部回路の負電源電圧（Ｖｓｓ）より低い負終端電源
電圧Ｖｓｓ２（Ｖｓｓ２＜Ｖｓｓ）との間に配置されて
いる。
【００３２】また、第２の抵抗器１４と並列に、そのゲ
ート端子が入力論理ゲートの出力端子に接続されたＰＭ
ＯＳＦＥＴ１８が接続されている。さらに、第４の抵抗
器１６と並列に、そのゲート端子が入力論理ゲートの出
力端子に接続されたＮＭＯＳＦＥＴ１９が接続されてい
る。
ート端子が入力論理ゲートの出力端子に接続されたＰＭ
ＯＳＦＥＴ１８が接続されている。さらに、第４の抵抗
器１６と並列に、そのゲート端子が入力論理ゲートの出
力端子に接続されたＮＭＯＳＦＥＴ１９が接続されてい
る。
【００３３】これらの終端抵抗器１４及び１６の抵抗値
はＲ2 である。また、第１の抵抗器１５及び第３の抵抗
器１７の抵抗値はＲ1 である。第１の抵抗値Ｒ1 及び第
２の抵抗値Ｒ2 は、Ｒ1 （Ｒ1 ＋Ｒ2 ）／（２・Ｒ1 ＋
Ｒ2 ）＝Ｚ0 の関係となっている。なお、前述の終端電
源電圧Ｖｄｄ２、Ｖｓｓ２はチャージポンプ回路（不図
示）によって容易に生成することができる。
はＲ2 である。また、第１の抵抗器１５及び第３の抵抗
器１７の抵抗値はＲ1 である。第１の抵抗値Ｒ1 及び第
２の抵抗値Ｒ2 は、Ｒ1 （Ｒ1 ＋Ｒ2 ）／（２・Ｒ1 ＋
Ｒ2 ）＝Ｚ0 の関係となっている。なお、前述の終端電
源電圧Ｖｄｄ２、Ｖｓｓ２はチャージポンプ回路（不図
示）によって容易に生成することができる。
【００３４】次に、図４の回路の動作を説明する。駆動
側の出力が“Ｈ”の時は、被駆動側の出力は“Ｌ”にな
る。つまり、ＰＭＯＳＦＥＴ６、ＮＭＯＳＦＥＴ７から
なるインバータＩｎｖ２の出力は“Ｌ”となるので、Ｐ
ＭＯＳＦＥＴ１８はＯＮ、ＮＭＯＳＦＥＴ１９はＯＦＦ
となる。
側の出力が“Ｈ”の時は、被駆動側の出力は“Ｌ”にな
る。つまり、ＰＭＯＳＦＥＴ６、ＮＭＯＳＦＥＴ７から
なるインバータＩｎｖ２の出力は“Ｌ”となるので、Ｐ
ＭＯＳＦＥＴ１８はＯＮ、ＮＭＯＳＦＥＴ１９はＯＦＦ
となる。
【００３５】したがって、第２の抵抗器１４は短絡され
ることにより、前記インバータＩｎｖ２の入力端子は正
終端電源電圧Ｖｄｄ２との間の抵抗値の方が小さくなる
ため、入力端子の電位は上昇し、ＰＭＯＳＦＥＴ６は確
実にＯＦＦとなる。これにより、図４の回路の場合も貫
通電流を確実に抑えることができ、高速性と低消費電力
を両立できる。また、駆動側の出力が“Ｌ”の時も同様
に動作し、この場合はＮＭＯＳＦＥＴ７がＯＦＦとな
り、貫通電流を抑えることができ、高速性と低消費電力
を両立できる。
ることにより、前記インバータＩｎｖ２の入力端子は正
終端電源電圧Ｖｄｄ２との間の抵抗値の方が小さくなる
ため、入力端子の電位は上昇し、ＰＭＯＳＦＥＴ６は確
実にＯＦＦとなる。これにより、図４の回路の場合も貫
通電流を確実に抑えることができ、高速性と低消費電力
を両立できる。また、駆動側の出力が“Ｌ”の時も同様
に動作し、この場合はＮＭＯＳＦＥＴ７がＯＦＦとな
り、貫通電流を抑えることができ、高速性と低消費電力
を両立できる。
【００３６】なお、本実施形態においては、正終端電源
電圧Ｖｄｄ２の電位を第１の電源電圧Ｖｄｄよりも高く
したので、入力端子の電位をその分だけ上昇させること
ができ、ＰＭＯＳＦＥＴ６のＯＦＦを更に確実に行うこ
とができる。
電圧Ｖｄｄ２の電位を第１の電源電圧Ｖｄｄよりも高く
したので、入力端子の電位をその分だけ上昇させること
ができ、ＰＭＯＳＦＥＴ６のＯＦＦを更に確実に行うこ
とができる。
【００３７】また、負終端電源電圧Ｖｓｓ２の電位を第
２の電源電圧Ｖｓｓよりも低くしたので、入力端子の電
位をその分だけ低下させることができ、ＮＭＯＳＦＥＴ
７のＯＦＦを更に確実に行うことができる。
２の電源電圧Ｖｓｓよりも低くしたので、入力端子の電
位をその分だけ低下させることができ、ＮＭＯＳＦＥＴ
７のＯＦＦを更に確実に行うことができる。
【００３８】図５に、本発明の集積回路のさらに別の構
成の回路図を示す。駆動側の構成は図１と同様なので省
略し、図５においては被駆動側のみを示している。な
お、図５中の論理ゲートとしてはインバータを例として
用いてあるが、勿論、ＮＡＮＤ、ＮＯＲなどの他の論理
ゲートであってもよい。
成の回路図を示す。駆動側の構成は図１と同様なので省
略し、図５においては被駆動側のみを示している。な
お、図５中の論理ゲートとしてはインバータを例として
用いてあるが、勿論、ＮＡＮＤ、ＮＯＲなどの他の論理
ゲートであってもよい。
【００３９】本実施形態においては、ＰＭＯＳＦＥＴ６
の基板（ボディ）が、抵抗値Ｒの抵抗器２０を介して内
部回路の正電源電圧（Ｖｄｄ）より高い正終端電源電圧
Ｖｄｄ２（Ｖｄｄ２＞Ｖｄｄ）に接続されているととも
に、キャパシタ２１を介して信号線に接続されている。
の基板（ボディ）が、抵抗値Ｒの抵抗器２０を介して内
部回路の正電源電圧（Ｖｄｄ）より高い正終端電源電圧
Ｖｄｄ２（Ｖｄｄ２＞Ｖｄｄ）に接続されているととも
に、キャパシタ２１を介して信号線に接続されている。
【００４０】また、ＮＭＯＳＦＥＴ７の基板（ボディ）
が、抵抗値Ｒの抵抗器２２を介して内部回路の負電源電
圧（Ｖｓｓ）より低い負終端電源電圧Ｖｓｓ２（Ｖｓｓ
２＜Ｖｓｓ）に接続されているとともに、キャパシタ２
３を介して信号線に接続されている。
が、抵抗値Ｒの抵抗器２２を介して内部回路の負電源電
圧（Ｖｓｓ）より低い負終端電源電圧Ｖｓｓ２（Ｖｓｓ
２＜Ｖｓｓ）に接続されているとともに、キャパシタ２
３を介して信号線に接続されている。
【００４１】このように構成された図５の回路の動作を
考えてみると、信号が変化していない時は、ＰＭＯＳＦ
ＥＴ６の基板（ボディ）の電位Ｖｐｂは正終端電源電圧
Ｖｄｄ２となっている。
考えてみると、信号が変化していない時は、ＰＭＯＳＦ
ＥＴ６の基板（ボディ）の電位Ｖｐｂは正終端電源電圧
Ｖｄｄ２となっている。
【００４２】また、ＮＭＯＳＦＥＴ７の基板（ボディ）
の電位Ｖｐｎは負終端電源電圧Ｖｓｓ２となっており、
ＰＭＯＳＦＥＴ６のしきい値電圧Ｖｔｐ、ＮＭＯＳＦＥ
Ｔ７のしきい値電圧Ｖｔｎはいずれも深く（絶対値が大
きく）なっている。このため、ＰＭＯＳＦＥＴ６、ＮＭ
ＯＳＦＥＴ７のいずれかはＯＦＦになっており、貫通電
流を抑えられるとともに、低消費電力を実現することが
できる。
の電位Ｖｐｎは負終端電源電圧Ｖｓｓ２となっており、
ＰＭＯＳＦＥＴ６のしきい値電圧Ｖｔｐ、ＮＭＯＳＦＥ
Ｔ７のしきい値電圧Ｖｔｎはいずれも深く（絶対値が大
きく）なっている。このため、ＰＭＯＳＦＥＴ６、ＮＭ
ＯＳＦＥＴ７のいずれかはＯＦＦになっており、貫通電
流を抑えられるとともに、低消費電力を実現することが
できる。
【００４３】次に、駆動側のインバータから立ち上がり
信号が入った時のことを考える。その時の電位Ｖｉｎ、
Ｖｐｂ、Ｖｎｂ、Ｖｔｐ、Ｖｔｎ、及び出力端子の電位
Ｖｉｎｔの電位の変化を図６に示す。なお、図６におい
て抵抗器２０、２２、キャパシタ２１、２３がない場合
の値を点線で示してある。信号の立ち上がりに合わせて
ＰＭＯＳＦＥＴ６の基板（ボディ）の電位Ｖｐｂ、ＮＭ
ＯＳＦＥＴ７の基板（ボディ）の電位Ｖｎｂが上昇し、
それによりＰＭＯＳＦＥＴ６のしきい値電圧Ｖｔｐ、Ｎ
ＭＯＳＦＥＴ７のしきい値電圧Ｖｔｎが低下する（ＰＭ
ＯＳＦＥＴ６のしきい値電圧Ｖｔｐの絶対値は増加す
る）。
信号が入った時のことを考える。その時の電位Ｖｉｎ、
Ｖｐｂ、Ｖｎｂ、Ｖｔｐ、Ｖｔｎ、及び出力端子の電位
Ｖｉｎｔの電位の変化を図６に示す。なお、図６におい
て抵抗器２０、２２、キャパシタ２１、２３がない場合
の値を点線で示してある。信号の立ち上がりに合わせて
ＰＭＯＳＦＥＴ６の基板（ボディ）の電位Ｖｐｂ、ＮＭ
ＯＳＦＥＴ７の基板（ボディ）の電位Ｖｎｂが上昇し、
それによりＰＭＯＳＦＥＴ６のしきい値電圧Ｖｔｐ、Ｎ
ＭＯＳＦＥＴ７のしきい値電圧Ｖｔｎが低下する（ＰＭ
ＯＳＦＥＴ６のしきい値電圧Ｖｔｐの絶対値は増加す
る）。
【００４４】このため、ＰＭＯＳＦＥＴ６は早くＯＦＦ
になり、かつ、ＮＭＯＳＦＥＴ７は早くＯＮになるの
で、図６（ｆ）に示すように、出力信号Ｖｉｎｔの立ち
下がりは早くなり、信号伝搬遅延時間は短くなり、高速
動作ができる。
になり、かつ、ＮＭＯＳＦＥＴ７は早くＯＮになるの
で、図６（ｆ）に示すように、出力信号Ｖｉｎｔの立ち
下がりは早くなり、信号伝搬遅延時間は短くなり、高速
動作ができる。
【００４５】前記では、被駆動側のインバータの入力は
抵抗器５で電位Ｖｃｔｔに終端されているが、図７に示
すように、２・Ｚ0 の抵抗値を持つ抵抗器８をＶｄｄま
たはＶｄｄ２に終端し、同じく２・Ｚ0 の抵抗値を持つ
抵抗器９をＶｓｓまたはＶｓｓ２に終端してもよい。こ
のようにしても、回路動作はまったく同じであり、か
つ、中間電位Ｖｃｔｔを作る必要がなく、回路構成が簡
単になる。
抵抗器５で電位Ｖｃｔｔに終端されているが、図７に示
すように、２・Ｚ0 の抵抗値を持つ抵抗器８をＶｄｄま
たはＶｄｄ２に終端し、同じく２・Ｚ0 の抵抗値を持つ
抵抗器９をＶｓｓまたはＶｓｓ２に終端してもよい。こ
のようにしても、回路動作はまったく同じであり、か
つ、中間電位Ｖｃｔｔを作る必要がなく、回路構成が簡
単になる。
【００４６】
（第１の実施例）次に、図１を参照しながら第１の実施
例を説明する。１が駆動側のインバータのＰＭＯＳＦＥ
Ｔ、２が駆動側のインバータのＮＭＯＳＦＥＴである。
３が駆動側のインバータの出力のインピーダンス整合を
行うための抵抗器でその抵抗値は、配線４の特性インピ
ーダンスＺ0 ＝３０Ωに等しくなるように設定されてい
る。５は被駆動側のインバータの入力のインピーダンス
整合を行うための抵抗器で、その値は、配線４の特性イ
ンピーダンス３０Ωに等しくなるように設定されてい
る。
例を説明する。１が駆動側のインバータのＰＭＯＳＦＥ
Ｔ、２が駆動側のインバータのＮＭＯＳＦＥＴである。
３が駆動側のインバータの出力のインピーダンス整合を
行うための抵抗器でその抵抗値は、配線４の特性インピ
ーダンスＺ0 ＝３０Ωに等しくなるように設定されてい
る。５は被駆動側のインバータの入力のインピーダンス
整合を行うための抵抗器で、その値は、配線４の特性イ
ンピーダンス３０Ωに等しくなるように設定されてい
る。
【００４７】６及び７は、ＣＭＯＳを構成しているＰＭ
ＯＳＦＥＴ及びＮＭＯＳＦＥＴであり、これらのＰＭＯ
ＳＦＥＴ６及びＮＭＯＳＦＥＴ７よりなるＣＭＯＳによ
り被駆動側のインバータが構成されている。
ＯＳＦＥＴ及びＮＭＯＳＦＥＴであり、これらのＰＭＯ
ＳＦＥＴ６及びＮＭＯＳＦＥＴ７よりなるＣＭＯＳによ
り被駆動側のインバータが構成されている。
【００４８】前記のＰＭＯＳＦＥＴ１及び６、ＮＭＯＳ
ＦＥＴ２及び７は、そのしきい値電圧の絶対値を電源電
圧の値（Ｖｄｄ−Ｖｓｓ）＝５Ｖの３０％である１．５
Ｖとした。また、被駆動側のインバータの入力を終端し
ている抵抗器５を接続する電位Ｖｃｔｔは、両電源の中
央値（Ｖｄｄ＋Ｖｓｓ）／２＝２．５Ｖとした。
ＦＥＴ２及び７は、そのしきい値電圧の絶対値を電源電
圧の値（Ｖｄｄ−Ｖｓｓ）＝５Ｖの３０％である１．５
Ｖとした。また、被駆動側のインバータの入力を終端し
ている抵抗器５を接続する電位Ｖｃｔｔは、両電源の中
央値（Ｖｄｄ＋Ｖｓｓ）／２＝２．５Ｖとした。
【００４９】駆動側のインバータの出力端子の電位Ｖｏ
ｕｔがＶｄｄの時の被駆動側のインバータの入力端子の
電位Ｖｉｎは、電源電圧幅の下から３／４＝７５％とな
る。一方、本実施例においては、ＰＭＯＳＦＥＴもＮＭ
ＯＳＦＥＴも、そのしきい値電圧の絶対値は電源電圧の
３０％である１．５Ｖなので、ＰＭＯＳＦＥＴはＯＦＦ
になり、貫通電流を抑えられ、低消費電力とすることが
できた。また、駆動側のインバータの下の電位Ｖｏｕｔ
がＶｓｓの時も、同様にＮＭＯＳＦＥＴがＯＦＦとな
り、貫通電流を抑えられ、低消費電力とすることができ
た。
ｕｔがＶｄｄの時の被駆動側のインバータの入力端子の
電位Ｖｉｎは、電源電圧幅の下から３／４＝７５％とな
る。一方、本実施例においては、ＰＭＯＳＦＥＴもＮＭ
ＯＳＦＥＴも、そのしきい値電圧の絶対値は電源電圧の
３０％である１．５Ｖなので、ＰＭＯＳＦＥＴはＯＦＦ
になり、貫通電流を抑えられ、低消費電力とすることが
できた。また、駆動側のインバータの下の電位Ｖｏｕｔ
がＶｓｓの時も、同様にＮＭＯＳＦＥＴがＯＦＦとな
り、貫通電流を抑えられ、低消費電力とすることができ
た。
【００５０】（第２の実施例）次に、図４を参照しなが
ら第２の実施例を説明する。駆動側回路の構成は、図１
と同様なので省略し、被駆動側のみ示してある。終端抵
抗器１４，１５を信号線と内部回路の正電源電圧（Ｖｄ
ｄ＝３．３Ｖ）より高い正終端電源電圧Ｖｄｄ２＝４．
３Ｖとの間に配置し、終端抵抗器１６，１７を信号線と
内部回路の負電源電圧（Ｖｓｓ＝０Ｖ）より低い負終端
電源電圧Ｖｓｓ２＝−１．０Ｖとの間に配置した。ここ
で、配線の特性インピーダンスＺ0 は６０Ωである。
ら第２の実施例を説明する。駆動側回路の構成は、図１
と同様なので省略し、被駆動側のみ示してある。終端抵
抗器１４，１５を信号線と内部回路の正電源電圧（Ｖｄ
ｄ＝３．３Ｖ）より高い正終端電源電圧Ｖｄｄ２＝４．
３Ｖとの間に配置し、終端抵抗器１６，１７を信号線と
内部回路の負電源電圧（Ｖｓｓ＝０Ｖ）より低い負終端
電源電圧Ｖｓｓ２＝−１．０Ｖとの間に配置した。ここ
で、配線の特性インピーダンスＺ0 は６０Ωである。
【００５１】終端抵抗器１４と並列に、ゲート端子が入
力論理ゲートの出力端子が接続されたＰＭＯＳＦＥＴ１
８を接続し。また、終端抵抗器１６と並列に、ゲート端
子が入力論理ゲートの出力端子が接続されたＮＭＯＳＦ
ＥＴ１９を接続している。そして、終端抵抗器１４、１
６の値はＲ2 ＝１６０Ω、終端抵抗器１５、１７の値は
Ｒ1 ＝８０Ωとした。
力論理ゲートの出力端子が接続されたＰＭＯＳＦＥＴ１
８を接続し。また、終端抵抗器１６と並列に、ゲート端
子が入力論理ゲートの出力端子が接続されたＮＭＯＳＦ
ＥＴ１９を接続している。そして、終端抵抗器１４、１
６の値はＲ2 ＝１６０Ω、終端抵抗器１５、１７の値は
Ｒ1 ＝８０Ωとした。
【００５２】これらの抵抗器Ｒ1 、及びＲ2 の値は、Ｒ
1 （Ｒ1 ＋Ｒ2 ）／（２・Ｒ1 ＋Ｒ 2 ）＝Ｚ0 （＝６０
Ω）の関係に設定されている。なお、終端電源電圧Ｖｄ
ｄ２＝４．３Ｖ、Ｖｓｓ２＝−０．１Ｖの電圧はチャー
ジポンプ回路（不図示）によって生成している。
1 （Ｒ1 ＋Ｒ2 ）／（２・Ｒ1 ＋Ｒ 2 ）＝Ｚ0 （＝６０
Ω）の関係に設定されている。なお、終端電源電圧Ｖｄ
ｄ２＝４．３Ｖ、Ｖｓｓ２＝−０．１Ｖの電圧はチャー
ジポンプ回路（不図示）によって生成している。
【００５３】駆動側の出力が“Ｈ”の時は、ＰＭＯＳＦ
ＥＴ１８はＯＮ、ＮＭＯＳＦＥＴ１９はＯＦＦとなり、
ＰＭＯＳＦＥＴ６はＯＦＦとなり、貫通電力を抑えるこ
とができ、高速性と低消費電力を両立できた。また、駆
動側の出力が“Ｌ”の時も同様に動作し、ＮＭＯＳＦＥ
Ｔ７はＯＦＦとなり、貫通電流を抑えることができ、高
速性と低消費電力を両立できた。
ＥＴ１８はＯＮ、ＮＭＯＳＦＥＴ１９はＯＦＦとなり、
ＰＭＯＳＦＥＴ６はＯＦＦとなり、貫通電力を抑えるこ
とができ、高速性と低消費電力を両立できた。また、駆
動側の出力が“Ｌ”の時も同様に動作し、ＮＭＯＳＦＥ
Ｔ７はＯＦＦとなり、貫通電流を抑えることができ、高
速性と低消費電力を両立できた。
【００５４】（第３の実施例）次に、図７を参照しなが
ら本発明の第３の実施例を説明する。駆動側の構成は図
１と同様なので省略し、被駆動側のみ示してある。ＰＭ
ＯＳＦＥＴ６の基板（ボディ）を、抵抗器２０を介して
内部回路の正電源電圧（Ｖｄｄ＝３．０Ｖ）より高い正
終端電源電圧Ｖｄｄ２＝５．０Ｖに、キャパシタ２１を
介して信号線に接続し、ＮＭＯＳＦＥＴ７の基板（ボデ
ィ）を、抵抗器２２を介して内部回路の負電源電圧（Ｖ
ｓｓ＝０Ｖ）より低い負終端電源電圧Ｖｓｓ２＝−２．
０Ｖに、キャパシタ２３を介して信号線に接続した。
ら本発明の第３の実施例を説明する。駆動側の構成は図
１と同様なので省略し、被駆動側のみ示してある。ＰＭ
ＯＳＦＥＴ６の基板（ボディ）を、抵抗器２０を介して
内部回路の正電源電圧（Ｖｄｄ＝３．０Ｖ）より高い正
終端電源電圧Ｖｄｄ２＝５．０Ｖに、キャパシタ２１を
介して信号線に接続し、ＮＭＯＳＦＥＴ７の基板（ボデ
ィ）を、抵抗器２２を介して内部回路の負電源電圧（Ｖ
ｓｓ＝０Ｖ）より低い負終端電源電圧Ｖｓｓ２＝−２．
０Ｖに、キャパシタ２３を介して信号線に接続した。
【００５５】信号が変化していない時は、ＰＭＯＳＦＥ
Ｔ６の基板（ボディ）の電位ＶｐｂはＶｄｄ２、ＮＭＯ
ＳＦＥＴ７の基板（ボディ）の電位ＶｎｂはＶｓｓ２と
なっている。このため、ＰＭＯＳＦＥＴ６、ＮＭＯＳＦ
ＥＴ７のしきい値電圧の絶対値は高くなっているため、
ＰＭＯＳＦＥＴ６、ＮＭＯＳＦＥＴ７のいずれかはＯＦ
Ｆになっており、貫通電流を抑えられ、低消費電力が実
現できた。
Ｔ６の基板（ボディ）の電位ＶｐｂはＶｄｄ２、ＮＭＯ
ＳＦＥＴ７の基板（ボディ）の電位ＶｎｂはＶｓｓ２と
なっている。このため、ＰＭＯＳＦＥＴ６、ＮＭＯＳＦ
ＥＴ７のしきい値電圧の絶対値は高くなっているため、
ＰＭＯＳＦＥＴ６、ＮＭＯＳＦＥＴ７のいずれかはＯＦ
Ｆになっており、貫通電流を抑えられ、低消費電力が実
現できた。
【００５６】図６に、駆動側のインバータから立ち上が
り信号が入った時の入力端子の電位Ｖｉｎ、Ｖｐｂ、Ｖ
ｎｂ、Ｖｔｐ、Ｖｔｎ、出力端子の電位Ｖｉｎｔの変化
を示す。抵抗器２０，２２、キャパシタ２１，２３がな
い場合の値を点線で示してある。
り信号が入った時の入力端子の電位Ｖｉｎ、Ｖｐｂ、Ｖ
ｎｂ、Ｖｔｐ、Ｖｔｎ、出力端子の電位Ｖｉｎｔの変化
を示す。抵抗器２０，２２、キャパシタ２１，２３がな
い場合の値を点線で示してある。
【００５７】図６の（ａ）の示した信号の立ち上がりに
合わせて、（ｂ）及び（ｃ）に示すようにＰＭＯＳＦＥ
Ｔ６の基板（ボディ）の電位Ｖｐｂ、ＮＭＯＳＦＥＴ７
の基板（ボディ）の電位Ｖｎｂが上昇する。それによ
り、（ｄ）及び（ｅ）に示すようにＰＭＯＳＦＥＴ６の
しきい値電位Ｖｔｐ、ＮＭＯＳＦＥＴ７のしきい値電圧
Ｖｔｎがそれぞれ低下する（ＰＭＯＳＦＥＴ６のしきい
値電圧Ｖｔｐは負の値なので、「絶対値」はさらに大き
くなる）。
合わせて、（ｂ）及び（ｃ）に示すようにＰＭＯＳＦＥ
Ｔ６の基板（ボディ）の電位Ｖｐｂ、ＮＭＯＳＦＥＴ７
の基板（ボディ）の電位Ｖｎｂが上昇する。それによ
り、（ｄ）及び（ｅ）に示すようにＰＭＯＳＦＥＴ６の
しきい値電位Ｖｔｐ、ＮＭＯＳＦＥＴ７のしきい値電圧
Ｖｔｎがそれぞれ低下する（ＰＭＯＳＦＥＴ６のしきい
値電圧Ｖｔｐは負の値なので、「絶対値」はさらに大き
くなる）。
【００５８】したがって、ＰＭＯＳＦＥＴ６は早くＯＦ
Ｆになるとともに、ＮＭＯＳＦＥＴ７は早くＯＮになる
ので、（ｆ）に示すように出力信号Ｖｉｎｔの立ち下が
りは早くなる。これにより、信号伝搬遅延時間は短くな
り、高速動作ができた。
Ｆになるとともに、ＮＭＯＳＦＥＴ７は早くＯＮになる
ので、（ｆ）に示すように出力信号Ｖｉｎｔの立ち下が
りは早くなる。これにより、信号伝搬遅延時間は短くな
り、高速動作ができた。
【００５９】
【発明の効果】本発明は前述したように、本発明によれ
ば、インピーダンス整合により信号伝搬遅延時間を短縮
する回路において、論理ゲートを構成するＰＭＯＳＦＥ
Ｔ及びＮＭＯＳＦＥＴのしきい値電圧の絶対値を、第１
の電源電圧と第２の電源電圧の中間電位の略半分以上に
したので、ＣＭＯＳ回路を構成するＰＭＯＳＦＥＴ及び
ＮＭＯＳＦＥＴの両方ともがオンしないようにすること
ができる。これにより、ＰＭＯＳＦＥＴ及びＮＭＯＳＦ
ＥＴの両方がオンすることにより貫通電流が流れてしま
う不都合を確実に防止したインピーダンス整合を行うこ
とが可能となり、低消費電力と高速動作性の両方を確実
に実現することできる。
ば、インピーダンス整合により信号伝搬遅延時間を短縮
する回路において、論理ゲートを構成するＰＭＯＳＦＥ
Ｔ及びＮＭＯＳＦＥＴのしきい値電圧の絶対値を、第１
の電源電圧と第２の電源電圧の中間電位の略半分以上に
したので、ＣＭＯＳ回路を構成するＰＭＯＳＦＥＴ及び
ＮＭＯＳＦＥＴの両方ともがオンしないようにすること
ができる。これにより、ＰＭＯＳＦＥＴ及びＮＭＯＳＦ
ＥＴの両方がオンすることにより貫通電流が流れてしま
う不都合を確実に防止したインピーダンス整合を行うこ
とが可能となり、低消費電力と高速動作性の両方を確実
に実現することできる。
【００６０】また、本発明の他の特徴によれば、第１の
抵抗器及び第２の抵抗器を直列に接続して終端用抵抗回
路を２つ構成し、一方の終端用抵抗回路を前記信号線と
第１の電源電圧との間に接続するとともに、他方の終端
用抵抗回路を前記信号線と第２の電源電圧との間に接続
し、入力信号の極性に応じて前記第１の抵抗器の何方か
一方を短絡させるようにしたので、ＰＭＯＳＦＥＴ及び
ＮＭＯＳＦＥＴの両方が同時にオンするのを防止して消
費電力を低減できるとともに、高速動作を実現すること
ができる。
抵抗器及び第２の抵抗器を直列に接続して終端用抵抗回
路を２つ構成し、一方の終端用抵抗回路を前記信号線と
第１の電源電圧との間に接続するとともに、他方の終端
用抵抗回路を前記信号線と第２の電源電圧との間に接続
し、入力信号の極性に応じて前記第１の抵抗器の何方か
一方を短絡させるようにしたので、ＰＭＯＳＦＥＴ及び
ＮＭＯＳＦＥＴの両方が同時にオンするのを防止して消
費電力を低減できるとともに、高速動作を実現すること
ができる。
【図１】本発明のＣＭＯＳ半導体集積回路の一例を示す
回路図である。
回路図である。
【図２】本発明のＣＭＯＳ半導体集積回路の他の構成例
を示す回路図である。
を示す回路図である。
【図３】駆動側論理ゲートの終端方法を説明する回路図
である。
である。
【図４】本発明のＣＭＯＳ半導体集積回路の別の構成の
回路図である。
回路図である。
【図５】本発明のＣＭＯＳ半導体集積回路のさらに別の
構成の回路図である。
構成の回路図である。
【図６】図６の回路の動作を説明するための図である。
【図７】本発明のＣＭＯＳ半導体集積回路のさらに別の
構成の回路図である。
構成の回路図である。
１，６ ＰＭＯＳＦＥＴ ２，７ ＮＭＯＳＦＥＴ ３，５ 抵抗器 ２１，２３ キャパシタ ４ 配線 Ｖｄｄ 正電源電圧（第１の電源電圧） Ｖｓｓ 負電源電圧（第２の電源電圧） Ｚ0 信号線の特性インピーダンス Ｖｃｔｔ 中間電位
Claims (5)
- 【請求項１】 信号線を抵抗器で終端してインピーダン
ス整合を行う集積回路において、 論理ゲートを構成するＰＭＯＳＦＥＴ及びＮＭＯＳＦＥ
Ｔのしきい値電圧の絶対値を、第１の電源電圧と第２の
電源電圧の中間電位の略半分以上にしたことを特徴とす
るＣＭＯＳ半導体集積回路。 - 【請求項２】 前記ＰＭＯＳＦＥＴ及びＮＭＯＳＦＥＴ
のしきい値電圧の絶対値を、第１の電源電圧と第２の電
源電圧の四分の一以上にしたことを特徴とする請求項１
に記載のＣＭＯＳ半導体集積回路。 - 【請求項３】 信号線を抵抗器で終端してインピーダン
ス整合を行う集積回路において、 前記信号線を終端するための抵抗器として、第１の抵抗
器及び第２の抵抗器を直列に接続して終端用抵抗回路を
２つ構成し、 前記２つの終端用抵抗回路のうち、一方の終端用抵抗回
路を前記信号線と第１の電源電圧との間に接続するとと
もに、他方の終端用抵抗回路を前記信号線と第２の電源
電圧との間に接続し、 前記一方の終端用抵抗回路における第２の抵抗器と並列
に、そのゲート端子が入力論理ゲートの出力端子に接続
されたＰＭＯＳＦＥＴを接続するとともに、前記他方の
終端用抵抗回路における第２の抵抗器と並列に、そのゲ
ート端子が入力論理ゲートの出力端子に接続されたＮＭ
ＯＳＦＥＴを接続し、 前記一方及び他方の終端用抵抗回路を構成する第１の抵
抗器及び第２の抵抗器の抵抗値を、第１の抵抗器の抵抗
値をＲ1 とし、第２の抵抗器の抵抗値をＲ2 としたとき
に、｛Ｒ1 （Ｒ1 ＋Ｒ2 ）／（２Ｒ1 ＋Ｒ2 ）｝の値が
前記信号線のインピーダンスと等しくなるように設定し
たことを特徴とするＣＭＯＳ半導体集積回路。 - 【請求項４】 前記一方の終端用抵抗回路を、前記第１
の電源電圧よりも高い電圧の正側終端電源電圧に接続す
るとともに、他方の終端用抵抗回路を前記第２の電源電
圧よりも低い電圧の負側終端電源電圧に接続したことを
特徴とする請求項３に記載のＣＭＯＳ半導体集積回路。 - 【請求項５】 信号線を抵抗器で終端してインピーダン
ス整合を行う集積回路において、 論理ゲートを構成するＰＭＯＳＦＥＴ及びＮＭＯＳＦＥ
Ｔのうち、前記ＰＭＯＳＦＥＴの基板を、抵抗器を介し
て内部回路の第１の電源電圧よりも高い電圧の正側終端
電源電圧に接続するとともに、キャパシタを介して信号
線に接続し、 前記ＮＭＯＳＦＥＴの基板を、抵抗器を介して内部回路
の第２の電源電圧より低い電圧の負側終端電源電圧に接
続するとともに、キャパシタを介して信号線に接続した
ことを特徴とするＣＭＯＳ半導体集積回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8321114A JPH10150356A (ja) | 1996-11-15 | 1996-11-15 | Ｃｍｏｓ半導体集積回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8321114A JPH10150356A (ja) | 1996-11-15 | 1996-11-15 | Ｃｍｏｓ半導体集積回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH10150356A true JPH10150356A (ja) | 1998-06-02 |
Family
ID=18128984
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP8321114A Withdrawn JPH10150356A (ja) | 1996-11-15 | 1996-11-15 | Ｃｍｏｓ半導体集積回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH10150356A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2001040955A3 (en) * | 1999-11-30 | 2001-12-27 | Intel Corp | Input-output bus driver |
| JP2003110419A (ja) * | 2001-06-26 | 2003-04-11 | Seiko Epson Corp | レベルシフタ及びそれを用いた電気光学装置 |
| KR100627944B1 (ko) * | 2001-08-29 | 2006-09-22 | 자링크 세미컨덕터, 인크 | 통신시스템에서 서브밴드 에코 위치 탐지 및 더블토크검출 장치 및 방법 |
| JP2008538692A (ja) * | 2005-07-06 | 2008-10-30 | 松下電器産業株式会社 | ブラシレスｄｃモータおよびそれを搭載した電気機器 |
-
1996
- 1996-11-15 JP JP8321114A patent/JPH10150356A/ja not_active Withdrawn
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2001040955A3 (en) * | 1999-11-30 | 2001-12-27 | Intel Corp | Input-output bus driver |
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| JP2008538692A (ja) * | 2005-07-06 | 2008-10-30 | 松下電器産業株式会社 | ブラシレスｄｃモータおよびそれを搭載した電気機器 |
| JP4682985B2 (ja) * | 2005-07-06 | 2011-05-11 | パナソニック株式会社 | ブラシレスｄｃモータおよびそれを搭載した電気機器 |
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