JPH10149682A - 半導体装置および該半導体装置を含むコンピュータシステム - Google Patents

Abstract

(57)【要約】 【課題】 外部信号を高速に取り込み、クロック信号の
デューティ比に依らず安定に動作する半導体装置および
コンピュータシステムを提供すること。 【解決手段】 外部信号ＡＤＤをレベルラッチでアドレ
スラッチ２２に取り込み、外部信号が確定するタイミン
グにはレベルラッチはスルー状態であるように制御し、
外部信号の確定期間内にレベルラッチをラッチ状態に制
御し、更にラッチをスルー状態に切り替えるタイミング
はチップ内部のパルス発生回路３０により所望のタイミ
ングに制御する手段を設ける。この構成によると、外部
信号ＡＤＤの取り込みがセットアップタイミングから決
まるため高速化できる。また、ラッチ期間をチップ内の
パルス発生回路で制御するため外部クロックＣＬＫのパ
ルス幅に依らず安定に動作する。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、クロック信号によ
り動作が制御させる同期式の半導体装置に関し、特に高
速で安定した動作が可能な半導体装置およびそれを構成
要素に含むコンピュータシステムに関する。

【０００２】

【従来の技術】従来のシンクロナスＳＲＡＭ（同期式Ｓ
ＲＡＭ）においては、アドレスなどのチップ外部からの
信号をクロックの立ち上がりエッヂで取り込むレジスタ
制御タイプが多く用いられている。例えば、特開平６−
２０４７９号公報には、クロックの立ち上がりエッヂで
信号の入出力を制御する技術が記載されている。レジス
タ制御タイプでのアドレス信号の取り込みの従来例を図
１４を用いて説明する。同図において、チップ外部から
のアドレス信号ＡＤＤはクロック信号ＣＬＫの立ち上が
りエッヂに対して、セットアップ時間（ｔｓ）およびホ
ールド時間（ｔｈ）を持って入力される。よって、チッ
プ外部からのアドレス信号の確定期間は、信号確定期間
＝セットアップ時間（ｔｓ）＋ホールド時間（ｔｈ）と
なる。アドレス信号ＡＤＤはアドレスバッファ２１など
を介し、回路や配線により遅延されてアドレスレジスタ
２３に入力される。アドレスレジスタ２３では、所望の
アドレス信号”Ａ０”アドレスを確実に取り込むため
に、アドレスレジスタ２３に入力されるアドレス信号ａ
１の確定期間の真中で取り込むように、アドレスレジス
タ２３を制御クロックＣＬＫ’で制御している。内部ア
ドレス信号ＡＤＤ’となるアドレスレジスタ２３の出力
は、制御クロックＣＬＫ’の立ち上がりエッヂからアド
レスレジスタ２３による遅延時間だけ遅れたｔ０のタイ
ミングで出力される。

【０００３】この従来のレジスタ制御方式では、アドレ
ス信号をクロックの立ち上がりエッヂによって取り込み
動作を行う。所望のアドレス信号を確実に取り込むため
には、アドレス信号確定期間の真中で取り込むように制
御クロックのタイミングを設定する。このため、アドレ
ス信号が確定するタイミングより遅れて、アドレスレジ
スタにアドレス信号が取り込まれる。この遅れはアドレ
ス信号確定期間の約２分の１の時間に相当する。このよ
うに、チップ内に取り込まれるアドレス信号は、アドレ
スレジスタ制御クロックから決まってくるため、アドレ
スが確定するタイミングに対して、アドレス信号確定期
間の約２分の１の時間だけ遅れることになる。

【０００４】ＳＲＡＭのアクセス時間およびサイクル時
間の高速化のためには、アドレス信号のチップ内部への
取り込みを、アドレス信号が確定するタイミングと同時
に取り込めばよい。しかしながら、クロックの立ち上が
りエッヂで信号を取り込むレジスタでは、信号を取り込
むためのセットアップマージンが無くなり、確実に所望
のデータを取り込む動作ができない。

【０００５】アドレス信号のチップ内部への取り込みを
アドレス信号が確定するタイミングから決める手段とし
て、レベルラッチを用いるラッチ制御タイプがある。例
えば、特開平６−６７６７０号公報には、クロックが”
Ｈｉ”の期間にリンクした期間信号をラッチする技術が
記載されている。

【０００６】

【発明が解決しようとする課題】ラッチ制御タイプでの
アドレス信号の取り込みの従来例を図１５を用いて説明
する。従来のラッチ制御タイプの信号取り込み方式で
は、クロックＣＬＫの立ち上がりタイミング（ｔ1r）か
らクロックの立ち下がりタイミング（ｔ1f）までの期間
（ｔＫＨ）をラッチ状態に制御し、クロックの立ち下が
りタイミング（ｔ1f）からクロックの立ち上がりタイミ
ング（ｔ2r）までの期間（ｔＫＬ）をスルー状態に制御
する。このため、ラッチ期間がクロックの（ｔＫＨ）に
リンクするため、動作周波数の高速化やクロックのデュ
ーティ比などにより、クロックの（ｔＫＨ）が短くなる
と、ラッチ期間、即ち内部アドレスＡＤＤ’の確定期間
が短くなり、読み出し動作や書き込み動作ができなくな
るという問題点がある。

【０００７】本発明の目的は、上記問題点を解消し、外
部信号の取り込みを高速化するとともに、クロック信号
のデューティ比によらず安定に動作するシンクロナス動
作の半導体装置およびそれを用いたコンピュータシステ
ムを提供することにある。

【０００８】

【課題を解決するための手段】上記の目的を達成するた
めに、本発明では、入力信号および出力信号の保持期間
を、外部クロック信号のパルス幅に無関係に、任意に制
御可能な保持期間制御信号発生回路（パルス発生回路）
を設け、正常な内部動作または出力信号保持に必要な期
間にわたって信号を保持するようにしている。

【０００９】また、上記の保持期間制御信号は、外部ク
ロック信号と該外部クロック信号の立ち上がりエッジか
ら生成したワンショットパルス信号との論理和をとるこ
とによって、外部クロック信号のパルス幅が短くなった
場合に、ワンショットパルス信号により、信号保持期間
を延長するようにしている。

【００１０】また、外部クロック信号のパルス幅に全く
影響されない信号保持期間を得るために、外部クロック
信号の立ち上がりエッジから生成したワンショットパル
ス信号により制御するようにしている。

【００１１】また、ラッチ期間を動作サイクル時間に対
するデューティ比で制御するために、保持期間制御信号
発生回路（パルス発生回路）にＰＬＬを用いている。

【００１２】また、ラッチ期間を外部クロックの立ち上
がりエッヂに対するタイミングから、次のサイクルの立
ち上がりエッヂに対するタイミングまでの期間に制御す
るために、クロックの立ち上がりエッヂに対する相対時
間で制御するために、保持期間制御信号発生回路（パル
ス発生回路）にＤＬＬを用いている。

【００１３】また、ラッチ期間をチップ完成後に調整で
きるように、保持期間制御信号をプログラム回路やヒュ
ーズ回路により調整する手段を設けている。

【００１４】また、保持期間制御信号のバラツキを抑え
るために、保持期間制御信号発生回路（パルス発生回
路）内の遅延回路などにＥＣＬのカレントスイッチで構
成した遅延回路や、定電流駆動のゲート遅延回路を用い
る。

【００１５】さらに、本発明では、外部クロックの立ち
上がりエッジのみで信号保持手段を制御し、かつ信号保
持手段への信号取り込みを高速化するために、信号保持
手段をマスタラッチとスレーブラッチとの２段の保持手
段で構成し、スレーブラッチの制御タイミングをマスタ
ラッチの制御タイミングより、動作サイクル時間の１０
％以上早くする手段を設けている。

【００１６】また、本発明では、高速なコンピュータシ
ステムを得るために、上述した如き半導体装置を構成要
素としている。

【００１７】回路構成としては、入力信号を保持する第
１の回路と、第１のパルス幅を有する第１のクロック信
号を入力とし、第２のパルス幅を有する第２のクロック
信号を出力して第１の回路に入力する第２の回路を有
し、第１の回路は入力信号を所望の期間保持し、その所
望の期間は第２のクロック信号により第１のクロック信
号のパルス幅とは独立に定められる。

【００１８】また、この回路において、入力信号はアド
レス信号であり、メモリ装置に内蔵するものが典型的な
実施態様である。さらに、第１の回路は第１のクロック
信号のパルスの立ち上がりのタイミングにより定められ
るタイミングに応答して動作し、第１のクロック信号の
パルスの立ち下がりのタイミングにより定められるタイ
ミングに無関係に動作するように構成されることが望ま
しい。

【００１９】

【発明の実施の形態】以下、本発明の実施例を図面を用
いて説明する。

【００２０】（実施例１）図１は本発明の信号取り込み
手段の一実施例を示すブロック図である。クロック信号
入力ＣＬＫは、クロックバッファ１１を介してパルス発
生回路３０に入力される。アドレス信号ＡＤＤは、アド
レスバッファ２１を介して、若しくは直接アドレスラッ
チ２２に入力される。アドレスラッチ２２はパルス発生
回路３０の出力であるアドレスラッチ制御クロック信号
ＣＬ’１により制御され、取り込んだ信号を内部アドレ
ス信号ＡＤＤ’として出力する。

【００２１】図１中のタイミング図に沿って動作を説明
する。クロック信号入力ＣＬＫは、時間ｔ1rで立ち上が
り、時間ｔ1fで立ち下がる。パルス発生回路３０では、
クロックバッファ１１を介して入力されるクロック信号
ＣＬＫの立ち上がりエッヂから、ワンショットパルスの
アドレスラッチ制御クロック信号ＣＬ’１を発生し、こ
の信号でアドレスラッチ２２を制御する。クロック信号
ＣＬ’１は、”Ｌｏ”でスルー状態に、”Ｈｉ”でラッ
チ状態にアドレスラッチ２２を制御する。

【００２２】一方、アドレス信号ＡＤＤは、”Ａ０”ア
ドレスが時間ｔ1rに対してｔｓのセットアップ時間およ
びｔｈのホールド時間を有してチップ外から入力され
る。”Ａ０”アドレスは、アドレスバッファ２１など、
若しくは、配線などにより遅延した信号ａ１のタイミン
グでアドレスラッチ２２に入力される。アドレスラッチ
２２のアドレス信号入力に”Ａ０”アドレスが確定した
時点ｔｓ’では、制御クロック信号ＣＬ’１は”Ｌｏ”
であり、アドレスラッチ２２はスルー状態に制御されて
いるため、”Ａ０”アドレスはアドレスラッチ２２の遅
延分だけ遅れて内部アドレス信号ＡＤＤ’として出力さ
れる。内部アドレス信号ＡＤＤ’は、ｔ１の時点で”Ａ
０”アドレスが確定する。制御クロック信号ＣＬ’１
は、ｔｒ’のタイミングで”Ｈｉ”に変わり、アドレス
ラッチ２２をラッチ状態に制御する。この時点で、アド
レスラッチ２２のアドレス入力ａ１には、”Ａ０”アド
レスが保持されているため、ｔｒ’からｔｆ’までの期
間、アドレスラッチ２２には”Ａ０”アドレスがラッチ
される。よって、内部アドレス信号ＡＤＤ’として、ｔ
１からｔ２までの期間において”Ａ０”アドレスが保持
される。

【００２３】本実施例では、内部アドレス信号ＡＤＤ’
が、アドレス入力信号ＡＤＤのセットアップ時間からの
遅延で確定するため、内部アドレスＡＤＤ’を高速化で
きる。また、内部アドレス確定期間は、クロック入力信
号のパルス幅（ｔＫＨおよびｔＫＬ）に依存せず、パル
ス発生回路でのパルス幅によりきまるため、所望の内部
アドレス確定期間を設定できる。

【００２４】図２および図３を用いて、書き込み動作お
よび読み出し動作のために必要なデコーダ入力信号（内
部アドレス信号）の確定期間について説明する。図２に
正常な書き込み動作に必要なデコーダ入力信号の確定期
間を表す図を示す。ＳＲＡＭでは、メモリセルにつなが
るビット線対の何れか一方を”Ｌｏ”レベルに引き下げ
てメモリセルへのデータ書き込みを行う。ビット線はラ
イトアンプにより”Ｌｏ”レベルに引き下げられる。メ
モリセルへのデータの書き込みのために”Ｌｏ”レベル
に引き下げるパルスを書き込みパルスと呼び、メモリセ
ルへの正常な書き込みに要する最小パルス幅をｔｗとす
る。

【００２５】誤書き込み（書き込みセル以外への書き込
みなど）を防止するために、ワード線の選択期間は、デ
ータ線が書き込みパルスにより”Ｌｏ”レベルになる期
間を包括することが理想である。このため、ワード線は
書き込みパルスの開始前に確定し、書き込みパルスの終
了以降まで保持するようなマージン（ｔｍ１およびｔｍ
２）を持って設計する。ワード線の選択期間は、デコー
ダ入力の確定時間により決まる。デコーダ入力の確定か
ら最も遅いデコーダの遅延時間ｔｄｒによりワード線は
確定し、デコーダ入力の不確定になってから最も速いデ
コーダの遅延時間ｔｄｆによりワード線は不確定とな
る。よって、デコーダ入力信号の確定期間はｔｖｗは、 ｔｖｗ＝ｔｗ＋ｔｍ１＋ｔｍ２＋ｔｄｒ−ｔｄｆ となる。このように、書き込み動作を正常に行うために
は、上記のように、最少デコーダ入力信号の確定期間ｔ
ｖｗが必要となる。

【００２６】また、図３に正常な読み出し動作に必要な
デコーダ入力信号の確定期間を表す図を示す。読み出し
動作に必要なワード線の確定期間は、ワード線が確定し
て、センスアンプ読み出し信号がイコライズ状態から、
振幅が拡がりラッチするまでの期間ｔｌ１と、ラッチ動
作に必要なホールド時間ｔｈ１とを足した値になる。ワ
ード線の確定期間は書き込みの場合と同様であり、読み
出し動作のために必要なデコーダ入力信号の確定期間は
ｔｖｒは、 ｔｖｒ＝ｔｌ１＋ｔｈ１＋ｔｄｒ−ｔｄｆ となる。このように、読み出し動作を正常に行うために
は、上記のように、最少デコーダ入力信号の確定期間ｔ
ｖｒが必要となる。

【００２７】このように、アドレス信号などの取り込み
に、レベルラッチを用い、従来の外部クロック幅にリン
クしたラッチ期間の制御を行うと、、動作サイクルの高
速化やクロックのデューティ比により、正常な動作がで
きなくなる。そこで、ラッチ期間を所望の値に制御する
必要が生じる。

【００２８】（実施例２）図４は本発明の信号取り込み
制御手段である図１のブロック図を具体的に回路に置き
換えた一実施例の回路図である。アドレスバッファ２１
はインバータｉｂ２，ｉｂ３で構成される。アドレスラ
ッチ２２は、クロック信号を反転するインバータｉｖ
１、スルー用のクロックドインバータ５１、ラッチ用の
クロックドインバータ５２、負荷駆動用のＢｉＮＭＯＳ
インバータ５０から構成される。クロックバッファ１１
はインバータｉｂ１で構成される。また、パルス発生回
路３０は、偶数段のインバータ（ｉｄ１，ｉｄ２，・・
・，ｄｉｎ）で構成される遅延回路４０と、ＮＡＮＤゲ
ートｇｄ１で構成される。

【００２９】アドレスラッチ２２を制御するパルス発生
回路について動作を説明する。クロックバッファ１１の
出力であるクロック信号Ｃｋ１がパルス発生回路３０に
入力される。ＮＡＮＤゲートｇｄ１には、クロック信号
Ｃｋ１と、該クロック信号Ｃｋ１を遅延回路４０により
遅延したクロック信号Ｃｋ２とが入力される。ＮＡＮＤ
ゲートｇｄ１の出力には、クロック信号Ｃｋ１の立ち下
がりエッジから、遅延回路４０の出力Ｃｋ２が立ち上が
りエッヂまでの期間にわたって”Ｈｉ”レベルのワンシ
ョットパルス信号が発生する。このパルス幅はクロック
入力ＣＬＫの”Ｈｉ”レベルの期間を、遅延回路４０の
遅延時間だけ延ばすことができる。よって、クロック入
力ＣＬＫの”Ｈｉ”レベルの期間が短くなっても、遅延
回路４０の遅延時間によりラッチ期間を延ばすことが可
能になる。

【００３０】図５にディレイ段に用いるインバータの一
実施例を示す。ラッチ制御用のパルス幅のバラツキは遅
延回路の遅延時間のバラツキで決まるために、遅延時間
のバラツキが少ない定電流駆動のインバータで構成する
ことが有効である。高電位電源と低電位電源との間に、
縦積みされた、ｐＭＯＳ（ｐ２），ｐＭＯＳ（ｐ１），
ｎＭＯＳ（ｎ１），ｎＭＯＳ（ｎ１）で構成される。ｐ
ＭＯＳ（ｐ２）のゲートには、ｐＭＯＳの定電流用バイ
アス電位Ｖｉｅｐが印加され、ｎＭＯＳ（ｎ２）のゲー
トには、ｎＭＯＳの定電流用バイアス電位Ｖｉｅｎが印
加される。ｐＭＯＳ（ｐ１）とｎＭＯＳ（ｎ１）のゲー
トは共通接続され、インバータの入力端子ｉｎとなる。
共通ノードであるｐＭＯＳ（ｐ１）のドレインおよびｎ
ＭＯＳ（ｎ１）のドレインはインバータの出力ノードｏ
ｕｔとなる。

【００３１】本実施例によれば、ラッチ期間を制御する
ワンショットパルスは遅延回路のインバータの段数で延
ばすことができるため、正常動作に必要なラッチ期間を
設計できる。また、遅延時間のバラツキを抑えたインバ
ータを用いることによりラッチ期間のバラツキを抑える
ことができる。

【００３２】（実施例３）パルス発生回路にＰＬＬを用
いた信号入出力制御回路のブロック図を図６に示す。パ
ルス発生回路にＰＬＬ（Phase-Locked-Loop）を用いた
点を除けば実施例１と差異はない。ＰＬＬ３２はクロッ
クバッファ１１を介して外部クロック信号ＣＬＫを入力
し、この外部クロック信号ＣＬＫを基に内部制御用のク
ロック信号を発生する。ＰＬＬでは、外部クロックのサ
イクル時間に対する比で、内部クロックパルスを生成で
き、用途により様々な内部クロック信号を作ることが可
能である。レベルラッチを用いた入出力制御回路では、
外部クロック信号ＣＬＫのｔＫＨが短かくなっても、内
部クロックのｔＫＨの長さ（サイクルに対する比：ｒａ
ｔｉｏ）は所望の値に設定できる。

【００３３】本実施例によれば、内部クロックのｔＫＨ
の長さを調整することで、ラッチ制御の期間を読み出し
および書き込み安定動作のする時間に調整できるため、
外部クロック信号のｔＫＨの期間が短くなっても安定に
動作する。

【００３４】（実施例４）パルス発生回路にＤＬＬを用
いた信号入出力制御回路のブロック図を図７に示す。パ
ルス発生回路にＤＬＬ（Delay-Locked-Loop）を用いた
点を除けば実施例１と差異はない。ＤＬＬ３３はクロッ
クバッファ１１を介して外部クロック信号ＣＬＫを入力
し、この外部クロック信号ＣＬＫを基に内部制御用のク
ロック信号を発生する。ＤＬＬでは、ＰＬＬでのサイク
ル時間に対する比を制御する場合と異なり、遅延時間を
制御することが可能である。このため、外部クロックの
エッヂに対する相対時間で内部クロックを生成すること
ができる。この特徴を生かし、アドレスラッチ２２のア
ドレス入力信号ａ１のセットアップ時間に対しアドレス
ラッチ２２をスルーに制御し、また、アドレス入力信号
ａ１が確定している期間の真中でラッチ制御をすること
が可能である。よって、外部クロック信号ＣＬＫのｔＫ
Ｈの長さに依らずラッチ回路を制御することが可能にな
る。ＤＬＬ３３の出力であるラッチの制御クロックＣ
Ｌ’３は、立ち下がりエッヂでアドレスラッチ２２をス
ルー状態に制御し、立ち上がりエッヂでラッチ状態に制
御する。スルー状態への制御を決めるタイミングｔｄｌ
１を、アドレスラッチ入力信号のセットアップタイミン
グｔｓ’３と同タイミングにすれば、アドレスラッチの
出力に不確定なアドレスを出すことなく、高速に内部ア
ドレスを確定することができる。

【００３５】本実施例によれば、入出力信号のセットア
ップ時間に対してラッチ回路をスルーに制御することが
可能であるため、動作サイクルおよび外部クロック信号
のｔＫＨの期間に依らず不確定な信号をラッチ回路に取
り込むことなく、高速に信号をラッチすることが可能に
なる。

【００３６】（実施例５）図８および図９を用いて、本
発明のＥＣＬクロック信号による入出力制御回路および
パルス回路の実施例を説明する。１２はＥＣＬクロック
バッファ回路、３４はＥＣＬクロックバッファ１２の出
力を受けてワンショットパルスを発生するパルス発生回
路、３５はＥＣＬ信号レベルをＣＭＯＳレベルに変換す
るレベル変換回路である。相補信号のＥＣＬクロック信
号ＣＬＫ＋，ＣＬＫ−は、ＥＣＬカレントスイッチで構
成されるＣＬクロックバッファ１２に入力される。Ｖｉ
ｅｎは定電流制御用のバイアス電源、ＣＳは回路の動作
を制御するセレクト信号である。クロックバッファ１２
ではＥＣＬクロック信号を定電流で増幅することにより
所望の内部振幅を発生してパルス発生回路３４にクロッ
ク信号を転送する。セレクト信号ＣＳは非活性時には低
電位電源レベルになり、定電流をオフしてスタンバイ状
態へ制御する。３４のＥＣＬ信号のパルス発生回路を図
９に示す。

【００３７】図９において、４１はＥＣＬのカレントス
イッチで構成された遅延回路である。４２はＥＣＬの遅
延回路であるが、後段のＥＣＬ−論理和（ＯＲ）回路に
はシングルエンドの信号のみを利用するので、シングル
エンド出力を用いる。４３はＥＣＬのＯＲ回路で、ＥＣ
Ｌクロックバッファのポジ出力ＣＫＰと遅延回路４１，
４２により遅延したクロックのポジ信号ＣＫＰＤとのＯ
Ｒ論理の相補出力ＣＯＰ，ＣＯＢを出力し、レベル変換
回路３５により、ＥＣＬレベルをＣＭＯＳレベルに変換
する。本実施例ではクロックバッファ１２およびパルス
発生回路３４は共に定電流で駆動するＥＣＬ構成の回路
であるため、電源電圧や温度によるパルス発生のバラツ
キを低減することが可能である。

【００３８】（実施例６）ラッチ制御用パルスを書き込
み制御用パルスにリンクして制御する実施例を図１０に
示す。１１はクロックバッファで外部クロック信号ＣＬ
Ｋを入力してクロックバッファ出力信号Ｃｋ１を出力す
る。３６は基本パルス発生回路でワンショットの基本パ
ルスｍｐｌｓを出力する。３７はＮＡＮＤ回路で、クロ
ックバッファ出力Ｃｋ１と基本パルス発生回路３６の出
力ｍｐｌｓとの論理をとって、その出力ＣＬ’６により
アドレスラッチ２２を制御する。ａｆはアドレスラッチ
の出力でデコーダ回路２４に入力される。ＷＬはデコー
ダにより出力されるワード線である。６３はワード線Ｗ
Ｌにより選択されるメモリセルで、データ線対のＤＬ，
ＤＬ’へメモリセルデータを出力する。６２は書き込み
用カラム選択スイッチで、書き込み用カラム選択信号Ｗ
ＹＳにより制御される。６０は書き込み制御回路で、ワ
ード線の選択タイミングとのタイミングを調整すると共
に選択信号との論理をとり所望のライトアンプに書き込
み用パルス信号ｗｐｌｓを提供する。６１はライトアン
プで書き込み制御パルスｗｐｌｓと書き込みデータＤＴ
との論理をとって、コモンデータ線ＣＬＤ，ＣＬＤ’の
いずれかを”Ｌｏ”レベルに下げてメモリセルへのデー
タ書き込みを行う。

【００３９】（ｂ）の波形を用いて動作を説明する。基
本パルスｍｐｌｓは、Ｃｋ１によりワンショットパルス
として生成される。ラッチ制御用クロックＣＬ’６は、
Ｃｋ１およびｍｐｌｓのいずれかが”Ｌｏ”である期
間”Ｈｉ”が出力される。ＣＬ’６はＣｋ１の立ち下が
りエッヂを受けて、アドレスラッチ２２をラッチ状態に
制御し、ｍｐｌｓの立ち上がりエッヂを受けて、スルー
状態に制御する。デコーダ入力信号ａｆは、アドレスラ
ッチ２２のアドレス入力信号ａ１の確定を受けて、アド
レスラッチ２２による遅延だけ遅れて確定し、ラッチ制
御信号ＣＬ’６の立ち下がりエッヂを受けるまでの期間
ラッチされる。ワード線ＷＬは、デコーダ入力信号ａｆ
の立ち上がりエッヂを受け、デコーダ２４の最も遅い遅
延時間で確定し、立ち下がりエッヂを受け、デコーダ２
４の最も早い遅延時間で不確定になるまでの期間選択さ
れる。

【００４０】一方、メモリセルへの書き込みは以下のよ
うに動作する。基本パルスｍｐｌｓを選択信号との論理
をとると共にタイミング調整された書き込み制御パルス
ｗｐｌｓはライトアンプ６１に入力される。書き込み用
カラムスイッチ６２は、書き込み用カラム選択信号ＷＹ
Ｓにより制御され、書き込みサイクルでしかもデータ線
対ＤＬ，ＤＬ’が選択されたときに導通状態となり、メ
モリセルへの書き込みを実行する。データ線対ＤＬ，Ｄ
Ｌ’の何れかは、ライトアンプ６１により、”Ｌｏ”レ
ベルに制御されメモリセルへの書き込みが行われる。ラ
イトアンプ６１のパルス幅は基本パルスｍｐｌｓのみに
より決まる。一方、ワード線選択期間は、基本パルスｍ
ｐｌｓのパルス幅とアドレス信号ａ１のセットアップ時
間を足した値からデコーダの遅延時間の差（最も遅い遅
延時間−最も早い遅延時間）を引いた期間となる。アド
レス信号ａ１のセットアップ時間をデコーダの遅延時間
の差よりも大きく設定すれば、ワード線の選択期間内に
データ線を立ち下げによるメモリセルへの書き込み動作
を完了することが可能になる。

【００４１】このように、本実施例に依れば、アドレス
の確定時間を書き込み動作に連動して制御できるため、
クロック信号のパルス幅などに依らず、安定に書き込み
動作を制御することができる。

【００４２】（実施例７）本発明をシンクロナスＳＲＡ
Ｍに適用した実施例のブロック図を図１１に示す。本実
施例はレイトライト機能を有するシンクロナスＳＲＡＭ
である。レイトライトとは、書き込みサイクルに取り込
んだ、書き込みアドレス（メモリセル）への書き込み動
作を、次の書き込みサイクルで実施することに特徴があ
る。このことにより、実際に書き込み動作を実行するま
で、書き込みアドレスおよび書き込みデータを保持する
必要がある。更に、メモリセルへの書き込みが実行され
るまでの期間、その書き込みアドレス（メモリセル）に
は所望のデータが無いため、書き込みデータを保持した
ラッチ（或いはレジスタ）から所望のデータを読み出す
動作をする必要がある。

【００４３】ここではレイトライトを前提として構成お
よび動作を説明する。Ａ０〜Ａ（ｎ−１）はアドレス信
号、ＷＥはライトイネーブル（以下、ＷＥと称す）信
号、ＳＳは同期選択信号、ＣＬＫはクロック信号、ＤＱ
０〜ＤＱ（ｍ−１）は入出力データである。

【００４４】１ｓｔアドレスラッチ１０１は外部からの
アドレス信号を取り込み、該取り込んだアドレス信号を
マルチプレクサ（以下、ＭＵＸと称す）１３１とミドル
アドレスレジスタ１０２とに出力する。ミドルアドレス
レジスタ１０２は、１ｓｔアドレスラッチ１０１からの
アドレス信号を書き込みサイクル時のみ取り込み、２ｎ
ｄアドレスラッチ１０３に出力する。この動作により、
２ｎｄアドレスラッチ１０３は常に書き込み用のアドレ
スが入力され、ＭＵＸ１３１に書き込みアドレスを提供
する働きをする。ミドルアドレスレジスタ１０２制御用
の信号発生回路１２１は、アドレスラッチ制御クロック
ＣＬ’７と、ＷＥ系の信号との論理をとることにより、
書き込みサイクル時のみ、１ｓｔアドレスラッチ１０１
からのアドレス信号をミドルアドレスレジスタ１０２に
取り込む制御を実現する。

【００４５】ＭＵＸ１３１は、ＷＥ系の信号により、書
き込みサイクル時には２ｎｄアドレスラッチ１０３から
の書き込みアドレス信号を、また、読み出しサイクル時
には１ｓｔアドレスラッチ１０１からの読み出しアドレ
ス信号を選択して、デコーダ１３２に出力する。このア
ドレスの切り替えにより、書き込みサイクルには書き込
みアドレスを、また、読み出しサイクルには読み出しア
ドレスを選択することができる。デコーダ１３２、ワー
ドドライバ１３３、およびカラムスイッチ１３５によ
り、メモリセルアレイ１３４の所望のメモリセルが選択
される。

【００４６】メモリセルへの書き込み動作は、書き込み
制御回路１２３により制御される。基本パルス発生回路
１２０で生成した基本パルスｍｐｌｓを基に、デコーダ
１３２によるデコード信号出力、および、ＷＥ系の信号
により制御された書き込み制御パルスｗｐｌｓにより、
ライト（書き込み）アンプ１２４を制御する。ライトア
ンプ１２４は、書き込み制御パルスｗｐｌｓと、データ
入力ラッチ１０６で取り込んだ書き込みデータＤ２とに
より書き込み動作を行う。

【００４７】読み出し動作は、メモリセルアレイ１３４
からの読み出しデータを、カラムスイッチ１３５を介
し、センスアンプ１３６により増幅して、ＭＵＸ１３７
に出力する。ＭＵＸ１３７は、メモリセルからの読み出
しデータか、まだメモリセルへ書き込まれていないデー
タ入力ラッチ１０６に保持された書き込みデータかを、
選択して出力ラッチ１３８に出力する。出力ラッチ１３
８の出力は、出力ラッチ制御用クロックＱＣＬＫにより
制御され、出力バッファ１３９へ出力される。出力バッ
ファ１３９は、出力制御回路１３１により制御され、出
力ラッチ１３８からのデータをチップ外部に出力する。
ＭＵＸ１３７は、アドレス比較回路１２２により、読み
出しアドレスと書き込みアドレスとを、各アドレス毎に
比較して、まだメモリセルへ書き込が完了していないア
ドレスか否かを判定して、出力切り替え制御回路１２５
により、出力すべきデータの選択を制御する。

【００４８】クロック系の信号は、チップ内部のクロッ
ク系の負荷を分散して高速化するために、用途毎にクロ
ックバッファを設ける。出力ラッチ制御用クロックは、
クロックバッファ１１０およびクロック信号制御駆動回
路１１１により、出力ラッチを制御する。クロック信号
制御駆動回路１１１には基本パルスｍｐｌｓ信号も供給
されており、ラッチ期間の制御に基本パルスｍｐｌｓを
用いることも可能である。クロックバッファ１１４およ
びクロック信号制御駆動回路１１５は出力制御回路１３
１制御用のクロックを供給する。クロックバッファ１１
２およびクロック信号制御駆動回路１１３はＷＥ系入力
制御用、クロックバッファ１１６およびクロック信号制
御駆動回路１１７はアドレス入力およびデータ入力制御
用である。１１８および１１９は、それぞれ外部クロッ
クに連動した内部クロック信号と基本パルス発生回路１
２０で生成した基本パルスｍｐｌｓとをマージしてライ
トイネーブル信号ラッチ１０４，同期選択信号ラッチ１
０５、および１ｓｔアドレスラッチ１０１，２ｎｄアド
レスラッチ１０３のラッチ制御信号を出力する駆動回路
である。

【００４９】本実施例では入力信号の取り込みおよび出
力ラッチの制御に実施例１以降に詳細に説明したラッチ
手段制御方式を用いるためアクセスの高速化、並びに、
動作サイクルの高速化が図れる。

【００５０】（実施例８）２次キャッシュに本発明の入
出力制御手段を具備したＳＲＡＭを用いたシステムの一
部を図１２に示す。本実施例はプロセッサチップＣＰＵ
と本発明により高速に動作するＳＲＡＭとを、クロック
信号Ｃｌｏｃｋ、データバスＤａｔａ、アドレスバスＡ
ｄｄｒ．、コントロール信号バスＣｔｒｌ．により接続
したシステムの一部分である。

【００５１】本実施例では高速動作が可能なＳＲＡＭを
２次キャッシュに用いることによりシステムの高速化が
図れる。更に、プロセッサチップＣＰＵなどからＳＲＡ
Ｍに供給されるコントロール信号、アドレス信号および
データなどのセットアップ時間を大きく取ることによ
り、より一層の高速化を図ることが可能になる。

【００５２】（実施例９）本発明の入出力制御手段を具
備したＤＲＡＭを用いたシステムの一部を図１３に示
す。本実施例はプロセッサチップＣＰＵと本発明により
高速に動作するＤＲＡＭとを、クロック信号Ｃｌｏｃ
ｋ、データバスＤａｔａ、アドレスバスＡｄｄｒ．、コ
ントロール信号バスＣｔｒｌ．により接続したシステム
の一部分である。

【００５３】本実施例では高速動作が可能なＤＲＡＭを
用いることによりシステムの高速化が図れる。更に、プ
ロセッサチップＣＰＵなどからＤＲＡＭに供給されるコ
ントロール信号、アドレス信号およびデータなどのセッ
トアップ時間を大きく取ることにより、より一層の高速
化を図ることが可能になる。

【００５４】（実施例１０）本発明のラッチ期間制御信
号発生回路に用いるパルス発生回路の一実施例のブロッ
ク図を図１６に示す。外部クロック信号ＣＬＫは、クロ
ックバッファ１１を介してパルス発生回路３７に入力さ
れる。ｉｐ１，ｉｐ２はそれぞれ、インバータ回路であ
る。ｇｄ３，ｇｄ４はそれぞれ、ＮＡＮＤ回路である。
３８はそれぞれ、ワンショットパルス発生回路で、隣接
するワンショットパルス発生回路からは、パルスの一部
がオーバーラップするパルスを発生する。ワンショット
パルス発生回路３８で発生したパルスのＯＲ論理をＮＡ
ＮＤ回路ｇｄ４でとり、ラッチ制御用パルスＣＬ’８を
生成する。所望のパルス幅はことにより、ワンショット
パルス発生回路３８のセット数で容易に設定できる。

【００５５】パルス発生回路３７内のインバータ回路お
よびＮＡＮＤ回路は、ＣＭＯＳゲートまたはＥＣＬゲー
トなどで実現できるが本発明が限定するところではな
い。

【００５６】本実施例では、ラッチ制御用パルスＣＬ’
８を外部クロック信号ＣＬＫのパルス幅に依存せず、パ
ルス発生回路３７内のワンショットパルス発生回路３８
ワンショットパルス発生回路３８のセット数および回路
定数などにより所望の値に設定できる。

【００５７】（実施例１１）ラッチ制御用パルス生成の
ためのパルス合成切り替え手段の一実施例を図１７に示
す。Ｆ１，Ｆ２はヒューズ、Ｆ１ｅ，Ｆ２ｅはヒューズ
信号安定化回路、ｆｓ１，ｆｓ２はそれぞれ、ヒューズ
回路出力信号であり、ヒューズＦ１，Ｆ２が切断されて
いるか否かを示す信号である。Ｔｒｇ１，Ｔｒｇ２はそ
れぞれトランスファゲート回路であり、入力段の信号を
後段に転送するか、”Ｈｉ”レベルに固定するかを制御
する。ｇｄ５はクロックバッファ１１の出力Ｃｋ１と、
パルス発生回路３７の出力ＣＬ’８とのパルスの論理和
をとり、ラッチ制御用信号ＣＬ’９を作るＮＡＮＤ回路
である。ヒューズを切らない状態では、ラッチ制御用信
号ＣＬ’９は、クロックバッファ１１の出力Ｃｋ１と、
パルス発生回路３７の出力ＣＬ’８とをマージしたパル
スにある。ヒューズＦ１を切ると、ラッチ制御用信号Ｃ
Ｌ’９は、クロックバッファ１１の出力Ｃｋ１にのみ連
動したパルスになる。一方、ヒューズＦ２を切ると、ラ
ッチ制御用信号ＣＬ’９は、パルス発生回路３７の出力
ＣＬ’８にのみ連動したパルスになる。

【００５８】このように本実施例ではヒューズなどの切
り替えにより、パルスの履歴を変更することが可能に
り、半導体集積回路装置のスペックなどにより要求され
る性能を得ることが可能になる。

【００５９】（実施例１２）パルス発生回路内の遅延回
路に用いる定電流バイアスの切り替え手段の一実施例を
図１８に示す。ｎｃ１，ｎｃ２，ｎｃ３は定電流源のｎ
ＭＯＳで、それぞれ、定電流源ｎＭＯＳ制御バイアスＶ
ｉｅにゲートが接続され、低電位電源にソースが接続さ
れている。ｎｓ１，ｎｓ２，ｎｓ３はそれぞれ、ゲート
に制御信号ｆｃ１，ｆｃ２，ｆｃ３が接続され、定電流
源のｎＭＯＳによる定電流のオン／オフを制御してい
る。ｐＭＯＳｐｖ１には、定電流源のｎＭＯＳによる定
電流が流れ、カレントミラーにより、ｐＭＯＳｐｖｉｅ
にカレントミラーの比による定電流を流す。ｎＭＯＳｎ
ｖｉｅのゲートとドレインは、ｐＭＯＳｐｖｉｅのドレ
インに接続され、定電流源ｎＭＯＳ制御バイアスＶｉｅ
ｎを造る。本定電流バイアスの切り替え手段の制御信号
ｆｃ１，ｆｃ２，ｆｃ３には、図１７で説明したヒュー
ズ回路による信号などはもとより、外部からの制御信号
などを用いることができる。

【００６０】本実施例の定電流バイアスの切り替え手段
を用いると、遅延回路などの遅延時間を容易に制御でき
る。このため、チップのテスティング後にパルス幅を制
御することが容易になる。

【００６１】（実施例１３）入出力信号のラッチ手段に
マスタラッチおよびスレーブラッチで構成されるレジス
タを用いた場合の実施例のブロック図を図１９に示す。
７０はマスタラッチ、７１はスレーブラッチで、この両
者でレジスタを構成する。

【００６２】マスタラッチ７０はラッチ制御信号Ｃｒ２
が“Ｈｉ”レベルの期間ラッチ状態に、また、“Ｌｏ”
レベルの期間スルー状態に制御される。一方スレーブラ
ッチ７１はラッチ制御信号Ｃｒ１が“Ｈｉ”レベルの期
間スルー状態に、また、“Ｌｏ”レベルの期間ラッチ状
態に制御される。

【００６３】ＤＬＬ回路７２により、スレーブラッチ７
１の制御信号Ｃｒ１を生成する。制御信号Ｃｒ１のタイ
ミング（スレーブラッチ７１をスルー状態に制御するタ
イミング）は、スルー状態のマスタラッチ７０を経由し
て、スレーブラッチ７１の入力ａ２に、所望の入力信号
が確定するタイミング（ＣＬＫよりｔｄＩ１だけ早いタ
イミング）に設定する。

【００６４】また、マスタラッチの制御信号Ｃｒ２のタ
イミング（マスタラッチ７０をラッチ状態に制御するタ
イミング）は、制御信号Ｃｒ１を遅延回路７３でｔｄ３
だけ遅延させたタイミングになる。マスタラッチ７０を
ラッチ状態に制御するタイミングが、マスタラッチ７０
の入力信号ａ１の信号確定期間（ｔｖ３）のほぼ中央に
なるように、遅延回路７３の遅延時間（ｔｄ３）を設定
する。遅延回路７３の遅延時間（ｔｄ３）を、外部入力
信号の確定期間（セットアップ時間＋ホールド時間）の
５０％程度に設定することで、外部信号の取り込みが外
部信号の確定タイミングから決まるようにできる。

【００６５】本実施例では、スレーブラッチ７１のスル
ーへの制御タイミングを、マスタラッチ７０のラッチへ
の制御タイミングより早く設定することで、外部信号の
取り込みを高速化できるため、半導体集積回路装置の高
速化が図れる。 （実施例１４）本発明の出力ラッチ制御手段の一実施例
のブロック図を図２０に示す。本実施例は、実施例１の
アドレス入力信号を出力データに置き換えた場合の実施
例である。動作などについては実施例１の説明のアドレ
ス入力信号を出力データに置き換えれば、容易に理解で
きるであろう。

【００６６】本実施例によれば、出力データを保持する
期間をパルス発生回路などにより、容易に制御できる。

【００６７】以上説明したように、本発明の実施例によ
れば、入力または出力の保持期間を、外部クロック信号
のパルス幅に無関係に任意に制御可能にしたことによ
り、出力信号保持に必要な期間だけ信号を保持するよう
にでき、高速で安定した動作が可能な半導体装置が得ら
れる。

【００６８】また、外部クロック信号と該外部クロック
信号の立ち上がりエッジから生成したワンショットパル
ス信号との論理和をとって保持期間制御信号を生成する
ことにより、外部クロック信号のパルス幅が短くなった
場合にも該ワンショットパルス信号により信号保持期間
を延長でき、誤動作をなくすことができる。

【００６９】さらに、外部クロックの立ち上がりエッジ
から生成したワンショットパルス信号を保持期間制御信
号として用いることにより、外部クロック信号のパルス
幅に影響されない制御信号をえることができる。

【００７０】また、保持期間制御信号発生回路としてＰ
ＬＬを用いることにより、ラッチ期間を動作サイクル時
間に対するデューティ比で制御することが可能になる。

【００７１】また、保持期間制御信号発生回路としてＤ
ＬＬを用いることにより、ラッチ期間を、外部クロック
信号の立ち上がりエッジに対するタイミングから次のサ
イクルの立ち上がりエッジに対するタイミングまでの期
間とすることが可能になる。また、保持期間制御信号
を、プログラム回路やヒューズ回路により調整する手段
を設けることにより、ラッチ期間をチップ完成後に調整
することが可能になる。

【００７２】また、保持期間制御信号発生回路内の構成
要素としてＥＣＬのカレントスイッチで構成した遅延回
路や定電流駆動のゲート遅延回路を用いることにより、
保持期間制御信号のバラツキを抑えることができる。

【００７３】さらに、外部クロック信号の立ち上がりエ
ッジで信号保持手段を制御するとともに、該信号保持手
段をマスタラッチとスレーブラッチとの２段構成にし、
スレーブラッチの制御タイミングをマスタラッチの制御
タイミングより動作サイクル時間の１０％以上早くする
ことにより、さらに信号保持手段への信号取込みを高速
化できる。

【００７４】また、以上の如き半導体装置を用いてシス
テムを構成することにより、高速なシステムを実現でき
る。

【００７５】（実施例１５）図２１にデコーダ入力信号
確定期間と読み出し動作のタイミングを連動したメモリ
の実施例の概略ブロック図を示す。１１はクロックバッ
ファで外部クロック信号ＣＬＫを入力してクロックバッ
ファ出力信号Ｃｋ１を出力する。３６は基本パルス発生
回路でワンショットの基本パルスｍｐｌｕｓを出力す
る。３７はＮＡＮＤ回路で、クロックバッファ出力Ｃｋ
１と基本パルス発生回路３６の出力ｍｐｌｓとの論理を
取って、その出力ＣＬ‘６によりアドレス入力ラッチ２
２を制御する。ａｆはアドレスラッチの出力でデコーダ
回路２４に入力される。ＷＬはデコーダ回路２４により
出力されるワード線である。６３はワード線ＷＬにより
選択されるメモリセルで、データ線対のＤＬ、ＤＬ’へ
メモリセルのデータを出力する６２ｒは読み出し用カラ
ム選択スイッチで、読み出し用カラム選択信号ＲＹＳに
より制御される。６５はイコライズ制御回路（ＥＱＣ）
であり、コモンデータ線対ＣＤＬ，ＣＤＬ‘間のイコラ
イズ手段（ＥＱ）を制御する。６６はメインセンス制御
回路（ＭＳＣ）で、メインセンスアンプ（ＭＳＡ）のラ
ッチタイミングを制御する。

【００７６】図２１（ｂ）の波形を用いて動作を説明す
る。クロックバッファ１１の出力信号Ｃｋ１から、基本
パルス発生回路３６により、パルス幅ｔｗｍのワンショ
ットの基本パルスｍｐｌｓを生成する。ラッチ制御用ク
ロックＣＬ‘６は、Ｃｋ１及びｍｐｌｓのいずれもが、
“Ｈｉ”である期間“Ｌｏ”が出力される。ＣＬ’６は
Ｃｋ１の立ち下がりエッジを受けて、アドレスラッチ２
２をラッチ状態に制御し、ｍｐｌｓの立ち上がりエッジ
を受けてスルー状態に制御する。デコーダ入力信号ａｆ
は、アドレスラッチ２２のアドレス入力信号ａ１の確定
を受けて、アドレスラッチ２２による遅延だけ遅れて確
定し、ラッチ制御信号ＣＬ‘６の立ち下がりエッジを受
けるまでの期間ラッチされる。ワード線ＷＬは、デコー
ダ入力信号ａｆの立ち上がりエッジを受け、デコーダ２
４の最も遅い遅延時間で確定し、立ち下がりエッジを受
け、デコーダ２４の最も早い遅延時間で不確定になるま
での期間選択される、このように、ワード線選択期間
は、外部クロックＣＬＫのパルス幅ｔＫＨが、基本パル
スｍｐｌｓのパルス幅ｔｗｍよりも短い場合でも、基本
パルスｍｐｌｓのパルス幅ｔｗｍ以上に設定することが
できる。

【００７７】一方、メモリセルからの読み出しは以下の
ように動作する。基本パルスｍｐｌｓを元にイコライズ
制御回路（ＱＣ）でタイミングを調整したイコライズ制
御パルスＥＱｓにより、イコライズ手段（ＥＱ）を制御
する、イコライズ手段は、ワード線ＷＬや読み出し用カ
ラムスイッチＲＹＳが選択され、メモリセル６３が選択
されてデータが読み出し可能になるタイミングに連動し
てイコライズを解除し、メモリセル６３が非選択になる
タイミングに連動してイコライズするように制御する、
また、メインセンス制御回路（ＭＳＣ）では、イコライ
ズを解除期間内に、プリセンスアンプ（ＰＳＡ）で増幅
されたデータバスＧＤＬ、ＧＤＫ‘の読み出し信号を確
実にラッチできるように、メインセンスアンプ（ＭＳ
Ａ）のラッチタイミングを制御する。

【００７８】このように、本実施例によれば、メインセ
ンスアンプのラッチ動作をアドレスの確定時間に連動し
て制御できるので、クロック信号のパルス幅などに関わ
らず安定に読み出し信号のラッチ動作を制御することが
できる。

【００７９】（実施例１６）図２２にパルス発生回路に
シンクロナス・ミラー・ディレイ回路（ＳＭＤ）を用い
た信号入出力制御回路のブロック図を示す。ＳＭＤ３３
ｓは外部クロック信号ＣＬＫを入力し、この外部クロッ
ク信号ＣＬＫを元にＳＭＤクロック回路を用いて内部制
御用のクロック信号を発生する。ＳＭＤではＤＬＬと同
様に、外部クロックのエッジに対する相対時間で内部ク
ロックを生成することができる。この特徴を生かし、ア
ドレスラッチ２２のアドレス入力信号ａ１のセットアッ
プ時間に連動してアドレスラッチ２２をスルーに制御
し、また、アドレス入力信号ａ１が確定している期間の
真ん中近傍で、アドレスラッチ２２をラッチ状態に制御
することが可能である。よって、外部クロック信号ＣＬ
ＫのｔＫＨの長さによらずラッチ回路を制御する事が可
能になる。ＳＭＤ３３ｓの出力であるラッチの制御クロ
ックＣＬ‘３は、立ち下がりエッジでアドレスラッチ２
２をスルー状態に制御し、立ち上がりエッジでラッチ状
態に制御する。スルー状態への制御を決めるタイミング
ｔｄ１１を、アドレスラッチ入力信号のセットアップタ
イミングｔｓ’３と同じタイミングにすれば、アドレス
ラッチの出力に不確定なアドレスを出すことなく高速に
内部アドレスを確定することができる。

【００８０】図２３に佐伯などによる、アイ・エス・エ
ス・シー・シー ９６、セッション２３、ＤＲＡＭ、エ
ス・ピー・２３．４(ISSCC96/SESSION 23/DRAM/PAPER S
P23.4)のブロック図及びタイミング図を示す。

【００８１】ＳＭＤは、入力バッファ回路ＩＢ、ディレ
イモニタ回路ＤＭＣ、フォワード・ディレイ・アレイＦ
ＤＡ、バックワード・ディレイ・アレイＢＡＤ、ミラー
・コントロール回路ＭＣＣおよび、クロックドライバ回
路ＣＫＤを有する。

【００８２】ＳＭＤの動作について説明する。外部クロ
ック信号ＣＫ０を入力した入力バッファ回路ＩＢは遅延
時間“ｄ１”だけ遅れたクロック信号ＣＫ１をディレイ
モニタ回路ＤＭＣとミラーコントロール回路ＭＣＣとに
出力する。ディレイモニタ回路ＤＭＣは入力バッファ回
路ＩＢとクロックドライバ回路ＣＫＤとのシリーズで構
成され、入力バッファ回路ＩＢの遅延時間“ｄ１”とク
ロックドライバ回路ＣＫＤの遅延時間を“ｄ２”とを足
した時間“ｄ１＋ｄ２”だけ遅延したクロック信号ＣＫ
２をフォワード・ディレイ・アレイＦＤＡに出力する。

【００８３】フォワード・ディレイ・アレイＦＤＡおよ
びバックワード・ディレイ・アレイＢＤＡは、それぞれ
同様の遅延時間を持つ複数のディレイ弾で構成される。
ミラーコントロール回路ＭＣＣはフォワードディレイア
レイＦＤＡの各ディレイ段で遅延したクロック信号と、
入力バッファ回路ＩＢの出力クロックＣＫ１とを比較し
て、ＣＫ１に対して１サイクル遅延したクロック信号Ｃ
Ｋ３を検出する。フォワード・ディレイ・アレイＦＤＡ
では、クロックサイクル時間“ｔＣＫ”から“ｄ１＋ｄ
２”を引いた遅延時間“ｔＣＫ−（ｄ１＋ｄ２）”に相
当するディレイ段“ｍ段目”の出力クロックＣＫ３がＣ
Ｋ１と一致し、バックワード・ディレイ・アレイＢＤＡ
のディレイ段“ｍ段目”に入力される。バックワードデ
ィレイアレイＢＤＡで遅延時間”ｔＣＫ−（ｄ１＋ｄ
２）“だけ遅れたクロックＣＫ４はクロックドライバ回
路ＣＫＤに入力され、クロックドライバ回路ＣＫＤの遅
延時間“ｄ２”だけ更に遅れてクロックドライバ回路Ｃ
ＫＤの出力ＣＫ５とした所望の内部回路に供給される。
よって、クロックドライバ回路ＣＫＤの出力ＣＫ５は外
部クロックＣＫ０に対して２サイクル遅れでＣＫ０に同
期した内部クロック信号となる。

【００８４】上記の引用文献によれば、クロックドライ
バ回路の出力クロックは、外部クロックに同期するもの
であるが、クロックドライバ回路の出力段より前段の出
力を用いることにより、クロックの立ち上がりエッジに
対し、早い信号を利用することができる。

【００８５】本実施例によれば、入出力信号のセットア
ップ時間に対してラッチ回路をスルーに制御することが
可能であるため、動作サイクル及び、外部クロック信号
のｔＫＨの期間によらず不確定な信号をラッチ回路に取
り込むことなく、高速に信号をラッチする事が可能にな
る。更に、アドレスラッチ回路のスルー制御のタイミン
グを調整することで、従来のレジスタ入力方式と同様に
アドレス信号の切り替わり時に不確定アドレスを出力す
ることがなくなる。

【００８６】

【発明の効果】上記の説明で明らかなように、本発明に
よれば、信号の取り込みを高速化できると共に、外部ク
ロックのデューティに依らず、所望の期間だけ信号を保
持するように制御することが可能になり、動作サイクル
を高速化した場合にも正常に動作する半導体装置および
コンピュータシステムが得られる。

【図面の簡単な説明】

【図１】本発明の信号取り込み手段の一実施例を示すブ
ロック図である。

【図２】正常な書き込み動作に必要なデコーダ入力信号
の確定期間を表す図である。

【図３】正常な読み出し動作に必要なデコーダ入力信号
の確定期間を表す図である。

【図４】本発明の信号取り込み手段の一実施例を示す回
路図である。

【図５】遅延時間のバラツキを抑えるインバータ回路図
である。

【図６】ＰＬＬを用いた信号入出力制御回路図である。

【図７】ＤＬＬを用いた信号入出力制御回路図である。

【図８】ＥＣＬクロック信号に適用した実施例を示す回
路図である。

【図９】ＥＣＬカレントスイッチで遅延回路を構成した
回路図である。

【図１０】書き込みパルスにリンクしてラッチ期間を制
御するブロック図である。

【図１１】本発明を用いたＳＲＡＭのブロック図であ
る。

【図１２】プロセッサとＳＲＡＭチップで構成されたシ
ステムのブロック図である。

【図１３】プロセッサとＤＲＡＭチップで構成されたシ
ステムのブロック図である。

【図１４】従来のレジスタ制御方式を用いた出力制御回
路のブロック図である。

【図１５】従来のラッチ制御方式を用いた出力制御回路
のブロック図である。

【図１６】本発明のラッチ期間制御信号発生回路に用い
るパルス発生回路の一実施例のブロック図である。

【図１７】ラッチ制御用パルス生成のためのパルス合成
切り替え手段の一実施例の回路図である。

【図１８】パルス発生回路内の遅延回路に用いる定電流
バイアスの切り替え手段の一実施例の回路図である。

【図１９】入出力信号のラッチ手段にマスタラッチおよ
びスレーブラッチで構成されるレジスタを用いた場合の
実施例のブロック図である。

【図２０】本発明の出力ラッチ制御手段の一実施例のブ
ロック図である。

【図２１】本発明のデコーダ入力信号確定期間と読み出
し動作のタイミングを連動したメモリの概略ブロック図
である。

【図２２】ＳＭＤを用いた信号入出力制御回路の回路図
である。

【図２３】ＳＭＤの回路構成図である。

【符号の説明】

１１：クロックバッファ、１２：クロックバッファ回
路、２１：アドレスバッファ、２２，１０１：アドレス
ラッチ、２３：アドレスレジスタ、２４：デコーダ回
路、３０，３４，３７，７２：パルス発生回路、３２：
ＰＬＬ、３３：ＤＬＬ、３５：レベル変換回路、３６，
１２０：基本パルス発生回路、３７：ＮＡＮＤ回路、３
７：３８：ワンショットパルス発生回路、４０〜４２，
７３：遅延回路、４３：ＯＲ回路、５０：ＢｉＮＭＯＳ
インバータ、５１，５２：クロックドインバータ、６
０：書き込み制御回路、６１：ライトアンプ、６２：書
き込み用カラム選択スイッチ、６３：メモリセル、７
０：マスタラッチ、７１：スレーブラッチ、１０１：１
ｓｔアドレスラッチ、１０２：ミドルアドレスレジス
タ、１０３：２ｎｄアドレスラッチ、１０４：ライトイ
ネーブル信号ラッチ、１０５：同期選択信号ラッチ、１
０６：データ入力ラッチ、１１０，１１２，１１４，１
１６：クロックバッファ、１１１，１１３，１１５，１
１７：クロック信号制御駆動回路、１１８，１１９：駆
動回路、１２１：信号発生回路、１２２：アドレス比較
回路、１２３：書き込み制御回路、１２４：ライトアン
プ、１２５：出力切り替え制御回路、１３１，１３７：
マルチプレクサ（ＭＵＸ）、１３２：デコーダ、１３
３：ワードドライバ、１３４：メモリセルアレイ、１３
５：カラムスイッチ、１３６：センスアンプ、１３８：
出力ラッチ、１３９：出力バッファ、１４０：出力制御
回路ＣＬＫ：外部入力クロック信号、ＣＬＫ’：内部ク
ロック信号、ＡＤＤ：外部入力アドレス信号，ＡＤ
Ｄ’：内部アドレス信号、Ｖｉｅｎ，Ｖｉｅ：定電流源
ｎＭＯＳ制御バイアス、Ｖｉｅｐ’：定電流源ｐＭＯＳ
制御バイアス。

───────────────────────────────────────────────────── フロントページの続き (72)発明者 長野 隆洋 東京都小平市上水本町五丁目20番１号 株 式会社日立製作所半導体事業部内 (72)発明者 前島 英雄 東京都小平市上水本町五丁目20番１号 株 式会社日立製作所半導体事業部内

Claims (22)

【特許請求の範囲】
1. 【請求項１】外部クロック信号により同期して動作し、
   外部からの入力信号を保持する手段を有する半導体装置
   において、 入力信号の保持期間を外部クロック信号のパルス幅に無
   関係に任意に制御する保持期間制御信号を発生する保持
   期間制御信号発生回路を具備したことを特徴とする半導
   体装置。
2. 【請求項２】外部クロック信号により同期して動作し、
   内部からの出力信号を保持する手段を有する半導体装置
   において、 出力信号の保持期間を外部クロック信号のパルス幅に無
   関係に任意に制御する保持期間制御信号を発生する保持
   期間制御信号発生回路を具備したことを特徴とする半導
   体装置。
3. 【請求項３】請求項１または２記載の半導体装置におい
   て、前記保持期間制御信号は、外部クロック信号と該外
   部クロック信号の立ち上がりエッジから生成したワンシ
   ョットパルス信号との論理和をとった信号であることを
   特徴とする半導体装置。
4. 【請求項４】請求項１または２記載の半導体装置におい
   て、前記保持期間制御信号は、外部クロック信号の立ち
   上がりエッジから生成したワンショットパルス信号であ
   ることを特徴とする半導体装置。
5. 【請求項５】請求項１または２記載の半導体装置におい
   て、前記保持期間制御信号は、位相固定ループ（ＰＬ
   Ｌ）により生成した信号であることを特徴とする半導体
   装置。
6. 【請求項６】請求項１または２記載の半導体装置におい
   て、前記保持期間制御信号は、遅延固定ループ（ＤＬ
   Ｌ）により生成した信号であることを特徴とする半導体
   装置。
7. 【請求項７】請求項１ないし６のいずれか１項に記載の
   半導体装置において、前記保持期間をプログラム回路ま
   たはヒューズ回路により選択可能にしたことを特徴とす
   る半導体装置。
8. 【請求項８】請求項１において、ＥＣＬのカレントスイ
   ッチで構成した遅延回路を保持期間制御信号発生回路の
   構成要素の少なくとも一部に持つことを特徴とする半導
   体装置。
9. 【請求項９】請求項１ないし８のいずれか１項に記載の
   半導体装置において、前記保持期間制御信号発生回路
   は、その構成要素の少なくとも一部に定電流駆動のゲー
   ト回路で構成した遅延回路を有することを特徴とする半
   導体装置。
10. 【請求項１０】外部クロック信号により同期して動作
    し、外部からの入力信号を保持する手段を有する半導体
    装置において、 外部からの入力信号を保持する手段が、マスタラッチと
    スレーブラッチとの２段の保持手段で構成され、スレー
    ブラッチの制御タイミングをマスタラッチの制御タイミ
    ングより動作サイクル時間の１０％以上早くしたことを
    特徴とする半導体装置。
11. 【請求項１１】請求項１ないし１０のいずれか１項に記
    載の半導体装置を構成要素として有することを特徴とす
    るコンピュータシステム。
12. 【請求項１２】請求項１ないし９のいずれか１項に記載
    の半導体装置において、前記保持期間制御信号発生回路
    はシンクロナス・ミラー・ディレイ回路で構成されるこ
    とを特徴とする半導体装置。
13. 【請求項１３】外部信号を入力するための第１の入力端
    子、 上記外部信号を保持するラッチ、 所定のデューティーサイクルを持つクロック信号を入力
    する第２の入力端子、 上記クロック信号を処理し、処理されたクロック信号を
    上記ラッチに与える処理回路を有し、 上記ラッチは上記処理されたクロック信号によってコン
    トロールされ、上記外部信号は上記ラッチによって、上
    記クロック信号のデューティーサイクルとは独立に決め
    られる期間保持されることを特徴とするランダムアクセ
    スメモリ。
14. 【請求項１４】前記外部信号はアドレス信号である請求
    項１３記載のランダムアクセスメモリ。
15. 【請求項１５】前記処理回路はパルス発生回路を含むこ
    とを特徴とする請求項１３または１４記載のランダムア
    クセスメモリ。
16. 【請求項１６】前記処理回路はフェイズ・ロック・ルー
    プ回路（ＰＬＬ）を含むことを特徴とする請求項１３ま
    たは１４記載のランダムアクセスメモリ。
17. 【請求項１７】前記処理回路はディレイ・ロック・ルー
    プ回路（ＤＬＬ）を含むことを特徴とする請求項１３ま
    たは１４記載のランダムアクセスメモリ。
18. 【請求項１８】前記処理回路はシンクロナス・ミラー・
    ディレイ回路（ＳＭＤ）を含むことを特徴とする請求項
    １３または１４記載のランダムアクセスメモリ。
19. 【請求項１９】入力信号を保持するラッチ、 第１のクロック信号を入力とし、第２のクロック信号を
    出力して上記ラッチに入力するパルス生成回路を有し、 上記ラッチは上記入力信号を所望の期間保持し、該所望
    の期間は上記第２のクロック信号により上記第１のクロ
    ック信号のパルス幅とは独立に定められることを特徴と
    する回路。
20. 【請求項２０】入力信号を保持する第１の回路、 第１のパルス幅を有する第１のクロック信号を入力と
    し、第２のパルス幅を有する第２のクロック信号を出力
    して上記第１の回路に入力する第２の回路を有し、 上記第１の回路は上記入力信号を所望の期間保持し、該
    所望の期間は上記第２のクロック信号により上記第１の
    クロック信号のパルス幅とは独立に定められることを特
    徴とする回路。
21. 【請求項２１】前記入力信号はアドレス信号であり、メ
    モリ装置に内蔵されることを特徴とする請求項２０記載
    の回路。
22. 【請求項２２】前記第１の回路は前記第１のクロック信
    号のパルスの立ち上がりのタイミングにより定められる
    タイミングに応答して動作し、前記第１のクロック信号
    のパルスの立ち下がりのタイミングにより定められるタ
    イミングに無関係に動作することを特徴とする請求項２
    ０または２１記載の回路。