JPH10149682A - Semiconductor device and computer system including the semiconductor device - Google Patents

Abstract

PROBLEM TO BE SOLVED: To provide a semiconductor device and a computer system capable of fetching an external signal and being stably operated independently of the duty ratio of a clock signal. SOLUTION: This system is provided with a means for fetching an external signal ADD to an address latch 22 by a level latch, and controlling the level latch so as to be a through state at the timing when the external signal is established, controlling the level latch to a latch state in the establishing period of the external signal and moreover controlling the timing when the latch is changed over to the through state to the desired timing by the pulse generating circuit 30 inside a chip. In this constitution, since the fetching of the external signal ADD is determined from a set up timing, the system can be made high in operation speed. Moreover, the system is stably operated independently of the pulse width of an external clock CLK since the latch period is controlled by the pulse generating circuit inside the chip.

Description

【発明の詳細な説明】DETAILED DESCRIPTION OF THE INVENTION

【０００１】[0001]

【発明の属する技術分野】本発明は、クロック信号によ
り動作が制御させる同期式の半導体装置に関し、特に高
速で安定した動作が可能な半導体装置およびそれを構成
要素に含むコンピュータシステムに関する。The present invention relates to a synchronous semiconductor device whose operation is controlled by a clock signal, and more particularly to a semiconductor device capable of high-speed and stable operation and a computer system including the semiconductor device as a component.

【０００２】[0002]

【従来の技術】従来のシンクロナスＳＲＡＭ（同期式Ｓ
ＲＡＭ）においては、アドレスなどのチップ外部からの
信号をクロックの立ち上がりエッヂで取り込むレジスタ
制御タイプが多く用いられている。例えば、特開平６−
２０４７９号公報には、クロックの立ち上がりエッヂで
信号の入出力を制御する技術が記載されている。レジス
タ制御タイプでのアドレス信号の取り込みの従来例を図
１４を用いて説明する。同図において、チップ外部から
のアドレス信号ＡＤＤはクロック信号ＣＬＫの立ち上が
りエッヂに対して、セットアップ時間（ｔｓ）およびホ
ールド時間（ｔｈ）を持って入力される。よって、チッ
プ外部からのアドレス信号の確定期間は、信号確定期間
＝セットアップ時間（ｔｓ）＋ホールド時間（ｔｈ）と
なる。アドレス信号ＡＤＤはアドレスバッファ２１など
を介し、回路や配線により遅延されてアドレスレジスタ
２３に入力される。アドレスレジスタ２３では、所望の
アドレス信号”Ａ０”アドレスを確実に取り込むため
に、アドレスレジスタ２３に入力されるアドレス信号ａ
１の確定期間の真中で取り込むように、アドレスレジス
タ２３を制御クロックＣＬＫ’で制御している。内部ア
ドレス信号ＡＤＤ’となるアドレスレジスタ２３の出力
は、制御クロックＣＬＫ’の立ち上がりエッヂからアド
レスレジスタ２３による遅延時間だけ遅れたｔ０のタイ
ミングで出力される。2. Description of the Related Art A conventional synchronous SRAM (synchronous SRAM)
RAM), a register control type that takes in a signal such as an address from the outside of the chip at the rising edge of a clock is often used. For example, Japanese Unexamined Patent Publication
Japanese Patent Application Publication No. 20479 describes a technique for controlling input / output of a signal at a rising edge of a clock. A conventional example of fetching an address signal in a register control type will be described with reference to FIG. In the figure, an address signal ADD from outside the chip is input with a setup time (ts) and a hold time (th) with respect to a rising edge of a clock signal CLK. Therefore, the fixed period of the address signal from the outside of the chip is: signal fixed period = setup time (ts) + hold time (th). The address signal ADD is input to the address register 23 after being delayed by a circuit or wiring via the address buffer 21 or the like. In the address register 23, an address signal a input to the address register 23 is input in order to reliably capture a desired address signal "A0".
The address register 23 is controlled by the control clock CLK 'so that it is taken in the middle of the fixed period of 1. The output of the address register 23 serving as the internal address signal ADD 'is output at a timing t0 which is delayed from the rising edge of the control clock CLK' by the delay time of the address register 23.

【０００３】この従来のレジスタ制御方式では、アドレ
ス信号をクロックの立ち上がりエッヂによって取り込み
動作を行う。所望のアドレス信号を確実に取り込むため
には、アドレス信号確定期間の真中で取り込むように制
御クロックのタイミングを設定する。このため、アドレ
ス信号が確定するタイミングより遅れて、アドレスレジ
スタにアドレス信号が取り込まれる。この遅れはアドレ
ス信号確定期間の約２分の１の時間に相当する。このよ
うに、チップ内に取り込まれるアドレス信号は、アドレ
スレジスタ制御クロックから決まってくるため、アドレ
スが確定するタイミングに対して、アドレス信号確定期
間の約２分の１の時間だけ遅れることになる。In this conventional register control method, an address signal is fetched at the rising edge of a clock. In order to reliably capture a desired address signal, the timing of the control clock is set so as to capture in the middle of the address signal determination period. Therefore, the address signal is taken into the address register later than the timing at which the address signal is determined. This delay corresponds to about one half of the address signal determination period. As described above, since the address signal taken into the chip is determined by the address register control clock, it is delayed from the timing at which the address is determined by about one half of the address signal determination period.

【０００４】ＳＲＡＭのアクセス時間およびサイクル時
間の高速化のためには、アドレス信号のチップ内部への
取り込みを、アドレス信号が確定するタイミングと同時
に取り込めばよい。しかしながら、クロックの立ち上が
りエッヂで信号を取り込むレジスタでは、信号を取り込
むためのセットアップマージンが無くなり、確実に所望
のデータを取り込む動作ができない。In order to shorten the access time and the cycle time of the SRAM, it is sufficient to take in the address signal into the chip at the same time when the address signal is determined. However, in a register that captures a signal at the rising edge of a clock, a setup margin for capturing a signal is lost, and an operation of reliably capturing desired data cannot be performed.

【０００５】アドレス信号のチップ内部への取り込みを
アドレス信号が確定するタイミングから決める手段とし
て、レベルラッチを用いるラッチ制御タイプがある。例
えば、特開平６−６７６７０号公報には、クロックが”
Ｈｉ”の期間にリンクした期間信号をラッチする技術が
記載されている。There is a latch control type using a level latch as a means for determining the taking of the address signal into the chip from the timing at which the address signal is determined. For example, Japanese Patent Application Laid-Open No. Hei 6-67670 discloses that
A technique of latching a period signal linked to a period of Hi ”is described.

【０００６】[0006]

【発明が解決しようとする課題】ラッチ制御タイプでの
アドレス信号の取り込みの従来例を図１５を用いて説明
する。従来のラッチ制御タイプの信号取り込み方式で
は、クロックＣＬＫの立ち上がりタイミング（ｔ1r）か
らクロックの立ち下がりタイミング（ｔ1f）までの期間
（ｔＫＨ）をラッチ状態に制御し、クロックの立ち下が
りタイミング（ｔ1f）からクロックの立ち上がりタイミ
ング（ｔ2r）までの期間（ｔＫＬ）をスルー状態に制御
する。このため、ラッチ期間がクロックの（ｔＫＨ）に
リンクするため、動作周波数の高速化やクロックのデュ
ーティ比などにより、クロックの（ｔＫＨ）が短くなる
と、ラッチ期間、即ち内部アドレスＡＤＤ’の確定期間
が短くなり、読み出し動作や書き込み動作ができなくな
るという問題点がある。A conventional example of taking in an address signal in a latch control type will be described with reference to FIG. In the conventional latch control type signal fetching method, a period (tKH) from the rising timing (t1r) of the clock CLK to the falling timing (t1f) of the clock is controlled to the latch state, and the period from the falling timing (t1f) of the clock CLK is controlled. The through-state is controlled during the period (tKL) until the clock rising timing (t2r). For this reason, since the latch period is linked to the clock (tKH), if the clock (tKH) is shortened due to an increase in the operating frequency or the duty ratio of the clock, the latch period, that is, the fixed period of the internal address ADD ′ is reduced. There is a problem that the read operation and the write operation cannot be performed.

【０００７】本発明の目的は、上記問題点を解消し、外
部信号の取り込みを高速化するとともに、クロック信号
のデューティ比によらず安定に動作するシンクロナス動
作の半導体装置およびそれを用いたコンピュータシステ
ムを提供することにある。SUMMARY OF THE INVENTION An object of the present invention is to solve the above-mentioned problems, to speed up the capture of an external signal, and to operate a synchronous semiconductor device stably irrespective of the duty ratio of a clock signal and a computer using the same. It is to provide a system.

【０００８】[0008]

【課題を解決するための手段】上記の目的を達成するた
めに、本発明では、入力信号および出力信号の保持期間
を、外部クロック信号のパルス幅に無関係に、任意に制
御可能な保持期間制御信号発生回路（パルス発生回路）
を設け、正常な内部動作または出力信号保持に必要な期
間にわたって信号を保持するようにしている。In order to achieve the above object, according to the present invention, a holding period control capable of arbitrarily controlling a holding period of an input signal and an output signal regardless of a pulse width of an external clock signal. Signal generation circuit (pulse generation circuit)
And a signal is held for a period necessary for normal internal operation or output signal holding.

【０００９】また、上記の保持期間制御信号は、外部ク
ロック信号と該外部クロック信号の立ち上がりエッジか
ら生成したワンショットパルス信号との論理和をとるこ
とによって、外部クロック信号のパルス幅が短くなった
場合に、ワンショットパルス信号により、信号保持期間
を延長するようにしている。In addition, the above-mentioned holding period control signal performs a logical OR operation of the external clock signal and a one-shot pulse signal generated from the rising edge of the external clock signal, so that the pulse width of the external clock signal is shortened. In this case, the signal holding period is extended by the one-shot pulse signal.

【００１０】また、外部クロック信号のパルス幅に全く
影響されない信号保持期間を得るために、外部クロック
信号の立ち上がりエッジから生成したワンショットパル
ス信号により制御するようにしている。Further, in order to obtain a signal holding period which is not affected by the pulse width of the external clock signal at all, control is performed by a one-shot pulse signal generated from a rising edge of the external clock signal.

【００１１】また、ラッチ期間を動作サイクル時間に対
するデューティ比で制御するために、保持期間制御信号
発生回路（パルス発生回路）にＰＬＬを用いている。In order to control the latch period by a duty ratio with respect to the operation cycle time, a PLL is used for a holding period control signal generation circuit (pulse generation circuit).

【００１２】また、ラッチ期間を外部クロックの立ち上
がりエッヂに対するタイミングから、次のサイクルの立
ち上がりエッヂに対するタイミングまでの期間に制御す
るために、クロックの立ち上がりエッヂに対する相対時
間で制御するために、保持期間制御信号発生回路（パル
ス発生回路）にＤＬＬを用いている。Further, in order to control the latch period from the timing for the rising edge of the external clock to the timing for the rising edge of the next cycle, the holding period control is performed in order to control the latch period by the relative time to the rising edge of the clock. A DLL is used for a signal generation circuit (pulse generation circuit).

【００１３】また、ラッチ期間をチップ完成後に調整で
きるように、保持期間制御信号をプログラム回路やヒュ
ーズ回路により調整する手段を設けている。Further, a means for adjusting the holding period control signal by a program circuit or a fuse circuit is provided so that the latch period can be adjusted after completion of the chip.

【００１４】また、保持期間制御信号のバラツキを抑え
るために、保持期間制御信号発生回路（パルス発生回
路）内の遅延回路などにＥＣＬのカレントスイッチで構
成した遅延回路や、定電流駆動のゲート遅延回路を用い
る。In order to suppress the variation of the holding period control signal, a delay circuit constituted by an ECL current switch and a gate delay of a constant current drive are provided in a delay circuit in a holding period control signal generation circuit (pulse generation circuit). Use a circuit.

【００１５】さらに、本発明では、外部クロックの立ち
上がりエッジのみで信号保持手段を制御し、かつ信号保
持手段への信号取り込みを高速化するために、信号保持
手段をマスタラッチとスレーブラッチとの２段の保持手
段で構成し、スレーブラッチの制御タイミングをマスタ
ラッチの制御タイミングより、動作サイクル時間の１０
％以上早くする手段を設けている。Further, in the present invention, in order to control the signal holding means only at the rising edge of the external clock and to speed up the signal fetch into the signal holding means, the signal holding means is provided in two stages of a master latch and a slave latch. , And the control timing of the slave latch is set to be smaller than the control timing of the master latch by 10% of the operation cycle time.
% Or more is provided.

【００１６】また、本発明では、高速なコンピュータシ
ステムを得るために、上述した如き半導体装置を構成要
素としている。In the present invention, in order to obtain a high-speed computer system, the above-described semiconductor device is used as a component.

【００１７】回路構成としては、入力信号を保持する第
１の回路と、第１のパルス幅を有する第１のクロック信
号を入力とし、第２のパルス幅を有する第２のクロック
信号を出力して第１の回路に入力する第２の回路を有
し、第１の回路は入力信号を所望の期間保持し、その所
望の期間は第２のクロック信号により第１のクロック信
号のパルス幅とは独立に定められる。As a circuit configuration, a first circuit for holding an input signal, a first clock signal having a first pulse width as an input, and a second clock signal having a second pulse width are output. A second circuit for inputting the first signal to the first circuit, the first circuit holding the input signal for a desired period, and for the desired period, the pulse width of the first clock signal is adjusted by the second clock signal. Is determined independently.

【００１８】また、この回路において、入力信号はアド
レス信号であり、メモリ装置に内蔵するものが典型的な
実施態様である。さらに、第１の回路は第１のクロック
信号のパルスの立ち上がりのタイミングにより定められ
るタイミングに応答して動作し、第１のクロック信号の
パルスの立ち下がりのタイミングにより定められるタイ
ミングに無関係に動作するように構成されることが望ま
しい。In this circuit, the input signal is an address signal, and a typical embodiment is one built in a memory device. Further, the first circuit operates in response to a timing determined by the rising timing of the pulse of the first clock signal, and operates irrespective of the timing determined by the falling timing of the pulse of the first clock signal. It is desirable to be configured as follows.

【００１９】[0019]

【発明の実施の形態】以下、本発明の実施例を図面を用
いて説明する。Embodiments of the present invention will be described below with reference to the drawings.

【００２０】（実施例１）図１は本発明の信号取り込み
手段の一実施例を示すブロック図である。クロック信号
入力ＣＬＫは、クロックバッファ１１を介してパルス発
生回路３０に入力される。アドレス信号ＡＤＤは、アド
レスバッファ２１を介して、若しくは直接アドレスラッ
チ２２に入力される。アドレスラッチ２２はパルス発生
回路３０の出力であるアドレスラッチ制御クロック信号
ＣＬ’１により制御され、取り込んだ信号を内部アドレ
ス信号ＡＤＤ’として出力する。(Embodiment 1) FIG. 1 is a block diagram showing an embodiment of a signal capturing means according to the present invention. The clock signal input CLK is input to the pulse generation circuit 30 via the clock buffer 11. The address signal ADD is input to the address latch 22 via the address buffer 21 or directly. The address latch 22 is controlled by an address latch control clock signal CL′1 output from the pulse generation circuit 30, and outputs a fetched signal as an internal address signal ADD ′.

【００２１】図１中のタイミング図に沿って動作を説明
する。クロック信号入力ＣＬＫは、時間ｔ1rで立ち上が
り、時間ｔ1fで立ち下がる。パルス発生回路３０では、
クロックバッファ１１を介して入力されるクロック信号
ＣＬＫの立ち上がりエッヂから、ワンショットパルスの
アドレスラッチ制御クロック信号ＣＬ’１を発生し、こ
の信号でアドレスラッチ２２を制御する。クロック信号
ＣＬ’１は、”Ｌｏ”でスルー状態に、”Ｈｉ”でラッ
チ状態にアドレスラッチ２２を制御する。The operation will be described with reference to the timing chart in FIG. The clock signal input CLK rises at time t1r and falls at time t1f. In the pulse generation circuit 30,
The one-shot pulse address latch control clock signal CL'1 is generated from the rising edge of the clock signal CLK input via the clock buffer 11, and the address latch 22 is controlled by this signal. The clock signal CL′1 controls the address latch 22 in a through state at “Lo” and a latch state at “Hi”.

【００２２】一方、アドレス信号ＡＤＤは、”Ａ０”ア
ドレスが時間ｔ1rに対してｔｓのセットアップ時間およ
びｔｈのホールド時間を有してチップ外から入力され
る。”Ａ０”アドレスは、アドレスバッファ２１など、
若しくは、配線などにより遅延した信号ａ１のタイミン
グでアドレスラッチ２２に入力される。アドレスラッチ
２２のアドレス信号入力に”Ａ０”アドレスが確定した
時点ｔｓ’では、制御クロック信号ＣＬ’１は”Ｌｏ”
であり、アドレスラッチ２２はスルー状態に制御されて
いるため、”Ａ０”アドレスはアドレスラッチ２２の遅
延分だけ遅れて内部アドレス信号ＡＤＤ’として出力さ
れる。内部アドレス信号ＡＤＤ’は、ｔ１の時点で”Ａ
０”アドレスが確定する。制御クロック信号ＣＬ’１
は、ｔｒ’のタイミングで”Ｈｉ”に変わり、アドレス
ラッチ２２をラッチ状態に制御する。この時点で、アド
レスラッチ２２のアドレス入力ａ１には、”Ａ０”アド
レスが保持されているため、ｔｒ’からｔｆ’までの期
間、アドレスラッチ２２には”Ａ０”アドレスがラッチ
される。よって、内部アドレス信号ＡＤＤ’として、ｔ
１からｔ２までの期間において”Ａ０”アドレスが保持
される。On the other hand, the address signal ADD is input from the outside of the chip with the "A0" address having a setup time of ts and a hold time of th with respect to time t1r. The “A0” address is stored in the address buffer 21 or the like.
Alternatively, the signal is input to the address latch 22 at the timing of the signal a1 delayed by wiring or the like. At the time ts ′ when the address “A0” is determined as the address signal input to the address latch 22, the control clock signal CL′1 becomes “Lo”.
Since the address latch 22 is controlled to be in the through state, the address “A0” is output as the internal address signal ADD ′ with a delay corresponding to the delay of the address latch 22. The internal address signal ADD ′ is “A” at time t1.
The 0 "address is determined. The control clock signal CL'1
Changes to "Hi" at the timing of tr ', and controls the address latch 22 to the latch state. At this time, since the address "a0" is held in the address input a1 of the address latch 22, the "A0" address is latched in the address latch 22 during the period from tr 'to tf'. Therefore, as the internal address signal ADD ', t
The “A0” address is held during the period from 1 to t2.

【００２３】本実施例では、内部アドレス信号ＡＤＤ’
が、アドレス入力信号ＡＤＤのセットアップ時間からの
遅延で確定するため、内部アドレスＡＤＤ’を高速化で
きる。また、内部アドレス確定期間は、クロック入力信
号のパルス幅（ｔＫＨおよびｔＫＬ）に依存せず、パル
ス発生回路でのパルス幅によりきまるため、所望の内部
アドレス確定期間を設定できる。In this embodiment, the internal address signal ADD '
However, since the address input signal ADD is determined by the delay from the setup time, the internal address ADD 'can be sped up. Further, the internal address determination period does not depend on the pulse width (tKH and tKL) of the clock input signal, and is determined by the pulse width of the pulse generation circuit. Therefore, a desired internal address determination period can be set.

【００２４】図２および図３を用いて、書き込み動作お
よび読み出し動作のために必要なデコーダ入力信号（内
部アドレス信号）の確定期間について説明する。図２に
正常な書き込み動作に必要なデコーダ入力信号の確定期
間を表す図を示す。ＳＲＡＭでは、メモリセルにつなが
るビット線対の何れか一方を”Ｌｏ”レベルに引き下げ
てメモリセルへのデータ書き込みを行う。ビット線はラ
イトアンプにより”Ｌｏ”レベルに引き下げられる。メ
モリセルへのデータの書き込みのために”Ｌｏ”レベル
に引き下げるパルスを書き込みパルスと呼び、メモリセ
ルへの正常な書き込みに要する最小パルス幅をｔｗとす
る。Referring to FIG. 2 and FIG. 3, a period for determining a decoder input signal (internal address signal) necessary for a write operation and a read operation will be described. FIG. 2 is a diagram showing a fixed period of a decoder input signal necessary for a normal write operation. In the SRAM, one of the bit line pairs connected to the memory cell is lowered to the “Lo” level, and data is written to the memory cell. The bit line is pulled down to the “Lo” level by the write amplifier. A pulse that is lowered to the “Lo” level for writing data to the memory cell is called a write pulse, and the minimum pulse width required for normal writing to the memory cell is tw.

【００２５】誤書き込み（書き込みセル以外への書き込
みなど）を防止するために、ワード線の選択期間は、デ
ータ線が書き込みパルスにより”Ｌｏ”レベルになる期
間を包括することが理想である。このため、ワード線は
書き込みパルスの開始前に確定し、書き込みパルスの終
了以降まで保持するようなマージン（ｔｍ１およびｔｍ
２）を持って設計する。ワード線の選択期間は、デコー
ダ入力の確定時間により決まる。デコーダ入力の確定か
ら最も遅いデコーダの遅延時間ｔｄｒによりワード線は
確定し、デコーダ入力の不確定になってから最も速いデ
コーダの遅延時間ｔｄｆによりワード線は不確定とな
る。よって、デコーダ入力信号の確定期間はｔｖｗは、 ｔｖｗ＝ｔｗ＋ｔｍ１＋ｔｍ２＋ｔｄｒ−ｔｄｆ となる。このように、書き込み動作を正常に行うために
は、上記のように、最少デコーダ入力信号の確定期間ｔ
ｖｗが必要となる。In order to prevent erroneous writing (such as writing to a cell other than the writing cell), it is ideal that the word line selection period includes a period in which the data line is at the “Lo” level by the writing pulse. Therefore, the word lines are determined before the start of the write pulse, and the margins (tm1 and tm1) are held until after the end of the write pulse.
Design with 2). The selection period of the word line is determined by the fixed time of the decoder input. The word line is determined by the delay time tdr of the slowest decoder from the determination of the decoder input, and the word line is undefined by the fastest decoder delay time tdf after the indefiniteness of the decoder input. Therefore, tvw is tvw = tw + tm1 + tm2 + tdr-tdf during the fixed period of the decoder input signal. As described above, in order to perform the write operation normally, as described above, the minimum decoder input signal determination period t
vw is required.

【００２６】また、図３に正常な読み出し動作に必要な
デコーダ入力信号の確定期間を表す図を示す。読み出し
動作に必要なワード線の確定期間は、ワード線が確定し
て、センスアンプ読み出し信号がイコライズ状態から、
振幅が拡がりラッチするまでの期間ｔｌ１と、ラッチ動
作に必要なホールド時間ｔｈ１とを足した値になる。ワ
ード線の確定期間は書き込みの場合と同様であり、読み
出し動作のために必要なデコーダ入力信号の確定期間は
ｔｖｒは、 ｔｖｒ＝ｔｌ１＋ｔｈ１＋ｔｄｒ−ｔｄｆ となる。このように、読み出し動作を正常に行うために
は、上記のように、最少デコーダ入力信号の確定期間ｔ
ｖｒが必要となる。FIG. 3 is a diagram showing a fixed period of a decoder input signal necessary for a normal read operation. During the word line determination period required for the read operation, the word line is determined and the sense amplifier read signal changes from the equalized state to
The value is obtained by adding the period tl1 until the amplitude is spread and latched, and the hold time th1 required for the latch operation. The fixed period of the word line is the same as in the case of writing, and the fixed period of the decoder input signal necessary for the read operation is tvr: tvr = tl1 + th1 + tdr-tdf. As described above, in order to perform the read operation normally, as described above, the minimum decoder input signal determination period t
vr is required.

【００２７】このように、アドレス信号などの取り込み
に、レベルラッチを用い、従来の外部クロック幅にリン
クしたラッチ期間の制御を行うと、、動作サイクルの高
速化やクロックのデューティ比により、正常な動作がで
きなくなる。そこで、ラッチ期間を所望の値に制御する
必要が生じる。As described above, when a level latch is used to take in an address signal and the like and the conventional control of the latch period linked to the external clock width is performed, the normal operation speed and the duty ratio of the clock can increase the normal operation. Operation becomes impossible. Therefore, it is necessary to control the latch period to a desired value.

【００２８】（実施例２）図４は本発明の信号取り込み
制御手段である図１のブロック図を具体的に回路に置き
換えた一実施例の回路図である。アドレスバッファ２１
はインバータｉｂ２，ｉｂ３で構成される。アドレスラ
ッチ２２は、クロック信号を反転するインバータｉｖ
１、スルー用のクロックドインバータ５１、ラッチ用の
クロックドインバータ５２、負荷駆動用のＢｉＮＭＯＳ
インバータ５０から構成される。クロックバッファ１１
はインバータｉｂ１で構成される。また、パルス発生回
路３０は、偶数段のインバータ（ｉｄ１，ｉｄ２，・・
・，ｄｉｎ）で構成される遅延回路４０と、ＮＡＮＤゲ
ートｇｄ１で構成される。(Embodiment 2) FIG. 4 is a circuit diagram of an embodiment in which the block diagram of FIG. 1 as the signal capture control means of the present invention is specifically replaced with a circuit. Address buffer 21
Is composed of inverters ib2 and ib3. The address latch 22 includes an inverter iv for inverting the clock signal.
1. Clocked inverter 51 for through, clocked inverter 52 for latch, BiNMOS for driving load
It comprises an inverter 50. Clock buffer 11
Is composed of an inverter ib1. Further, the pulse generation circuit 30 includes an even number of inverters (id1, id2,.
., Din) and a NAND gate gd1.

【００２９】アドレスラッチ２２を制御するパルス発生
回路について動作を説明する。クロックバッファ１１の
出力であるクロック信号Ｃｋ１がパルス発生回路３０に
入力される。ＮＡＮＤゲートｇｄ１には、クロック信号
Ｃｋ１と、該クロック信号Ｃｋ１を遅延回路４０により
遅延したクロック信号Ｃｋ２とが入力される。ＮＡＮＤ
ゲートｇｄ１の出力には、クロック信号Ｃｋ１の立ち下
がりエッジから、遅延回路４０の出力Ｃｋ２が立ち上が
りエッヂまでの期間にわたって”Ｈｉ”レベルのワンシ
ョットパルス信号が発生する。このパルス幅はクロック
入力ＣＬＫの”Ｈｉ”レベルの期間を、遅延回路４０の
遅延時間だけ延ばすことができる。よって、クロック入
力ＣＬＫの”Ｈｉ”レベルの期間が短くなっても、遅延
回路４０の遅延時間によりラッチ期間を延ばすことが可
能になる。The operation of the pulse generation circuit for controlling the address latch 22 will be described. The clock signal Ck1 output from the clock buffer 11 is input to the pulse generation circuit 30. The clock signal Ck1 and the clock signal Ck2 obtained by delaying the clock signal Ck1 by the delay circuit 40 are input to the NAND gate gd1. NAND
At the output of the gate gd1, a "Hi" level one-shot pulse signal is generated from the falling edge of the clock signal Ck1 to the rising edge of the output Ck2 of the delay circuit 40. This pulse width can extend the “Hi” level period of the clock input CLK by the delay time of the delay circuit 40. Therefore, even if the period of the “Hi” level of the clock input CLK becomes short, the latch period can be extended by the delay time of the delay circuit 40.

【００３０】図５にディレイ段に用いるインバータの一
実施例を示す。ラッチ制御用のパルス幅のバラツキは遅
延回路の遅延時間のバラツキで決まるために、遅延時間
のバラツキが少ない定電流駆動のインバータで構成する
ことが有効である。高電位電源と低電位電源との間に、
縦積みされた、ｐＭＯＳ（ｐ２），ｐＭＯＳ（ｐ１），
ｎＭＯＳ（ｎ１），ｎＭＯＳ（ｎ１）で構成される。ｐ
ＭＯＳ（ｐ２）のゲートには、ｐＭＯＳの定電流用バイ
アス電位Ｖｉｅｐが印加され、ｎＭＯＳ（ｎ２）のゲー
トには、ｎＭＯＳの定電流用バイアス電位Ｖｉｅｎが印
加される。ｐＭＯＳ（ｐ１）とｎＭＯＳ（ｎ１）のゲー
トは共通接続され、インバータの入力端子ｉｎとなる。
共通ノードであるｐＭＯＳ（ｐ１）のドレインおよびｎ
ＭＯＳ（ｎ１）のドレインはインバータの出力ノードｏ
ｕｔとなる。FIG. 5 shows an embodiment of the inverter used in the delay stage. Since the variation in the pulse width for latch control is determined by the variation in the delay time of the delay circuit, it is effective to use a constant current driven inverter with a small variation in the delay time. Between the high-potential power supply and the low-potential power supply,
PMOS (p2), pMOS (p1),
It is composed of nMOS (n1) and nMOS (n1). p
The constant potential bias potential Viep of the pMOS is applied to the gate of the MOS (p2), and the constant potential bias potential Vien of the nMOS is applied to the gate of the nMOS (n2). The gates of the pMOS (p1) and the nMOS (n1) are commonly connected and serve as an input terminal in of the inverter.
The drain of pMOS (p1), which is a common node, and n
The drain of the MOS (n1) is connected to the output node o of the inverter.
ut.

【００３１】本実施例によれば、ラッチ期間を制御する
ワンショットパルスは遅延回路のインバータの段数で延
ばすことができるため、正常動作に必要なラッチ期間を
設計できる。また、遅延時間のバラツキを抑えたインバ
ータを用いることによりラッチ期間のバラツキを抑える
ことができる。According to the present embodiment, the one-shot pulse for controlling the latch period can be extended by the number of inverters in the delay circuit, so that the latch period necessary for normal operation can be designed. In addition, by using an inverter that suppresses the variation in the delay time, the variation in the latch period can be suppressed.

【００３２】（実施例３）パルス発生回路にＰＬＬを用
いた信号入出力制御回路のブロック図を図６に示す。パ
ルス発生回路にＰＬＬ（Phase-Locked-Loop）を用いた
点を除けば実施例１と差異はない。ＰＬＬ３２はクロッ
クバッファ１１を介して外部クロック信号ＣＬＫを入力
し、この外部クロック信号ＣＬＫを基に内部制御用のク
ロック信号を発生する。ＰＬＬでは、外部クロックのサ
イクル時間に対する比で、内部クロックパルスを生成で
き、用途により様々な内部クロック信号を作ることが可
能である。レベルラッチを用いた入出力制御回路では、
外部クロック信号ＣＬＫのｔＫＨが短かくなっても、内
部クロックのｔＫＨの長さ（サイクルに対する比：ｒａ
ｔｉｏ）は所望の値に設定できる。(Embodiment 3) FIG. 6 shows a block diagram of a signal input / output control circuit using a PLL for a pulse generation circuit. There is no difference from the first embodiment except that a PLL (Phase-Locked-Loop) is used for the pulse generation circuit. The PLL 32 receives an external clock signal CLK via the clock buffer 11 and generates a clock signal for internal control based on the external clock signal CLK. In the PLL, an internal clock pulse can be generated at a ratio to the cycle time of the external clock, and various internal clock signals can be generated depending on the application. In an input / output control circuit using a level latch,
Even if tKH of external clock signal CLK becomes shorter, the length of tKH of internal clock (ratio to cycle: ra
tio) can be set to a desired value.

【００３３】本実施例によれば、内部クロックのｔＫＨ
の長さを調整することで、ラッチ制御の期間を読み出し
および書き込み安定動作のする時間に調整できるため、
外部クロック信号のｔＫＨの期間が短くなっても安定に
動作する。According to this embodiment, the internal clock tKH
By adjusting the length of, the period of the latch control can be adjusted to the time for stable reading and writing,
It operates stably even when the period of tKH of the external clock signal is shortened.

【００３４】（実施例４）パルス発生回路にＤＬＬを用
いた信号入出力制御回路のブロック図を図７に示す。パ
ルス発生回路にＤＬＬ（Delay-Locked-Loop）を用いた
点を除けば実施例１と差異はない。ＤＬＬ３３はクロッ
クバッファ１１を介して外部クロック信号ＣＬＫを入力
し、この外部クロック信号ＣＬＫを基に内部制御用のク
ロック信号を発生する。ＤＬＬでは、ＰＬＬでのサイク
ル時間に対する比を制御する場合と異なり、遅延時間を
制御することが可能である。このため、外部クロックの
エッヂに対する相対時間で内部クロックを生成すること
ができる。この特徴を生かし、アドレスラッチ２２のア
ドレス入力信号ａ１のセットアップ時間に対しアドレス
ラッチ２２をスルーに制御し、また、アドレス入力信号
ａ１が確定している期間の真中でラッチ制御をすること
が可能である。よって、外部クロック信号ＣＬＫのｔＫ
Ｈの長さに依らずラッチ回路を制御することが可能にな
る。ＤＬＬ３３の出力であるラッチの制御クロックＣ
Ｌ’３は、立ち下がりエッヂでアドレスラッチ２２をス
ルー状態に制御し、立ち上がりエッヂでラッチ状態に制
御する。スルー状態への制御を決めるタイミングｔｄｌ
１を、アドレスラッチ入力信号のセットアップタイミン
グｔｓ’３と同タイミングにすれば、アドレスラッチの
出力に不確定なアドレスを出すことなく、高速に内部ア
ドレスを確定することができる。(Embodiment 4) FIG. 7 is a block diagram of a signal input / output control circuit using a DLL for a pulse generation circuit. There is no difference from the first embodiment except that a DLL (Delay-Locked-Loop) is used for the pulse generation circuit. The DLL 33 receives an external clock signal CLK via the clock buffer 11 and generates a clock signal for internal control based on the external clock signal CLK. In the DLL, the delay time can be controlled, unlike the case of controlling the ratio to the cycle time in the PLL. Therefore, the internal clock can be generated with a relative time to the edge of the external clock. By taking advantage of this feature, it is possible to control the address latch 22 to be through for the setup time of the address input signal a1 of the address latch 22, and to perform the latch control in the middle of the period in which the address input signal a1 is determined. is there. Therefore, tK of external clock signal CLK is
The latch circuit can be controlled regardless of the length of H. Control clock C of the latch which is the output of DLL 33
L'3 controls the address latch 22 to the through state at the falling edge and the latch state at the rising edge. Timing tdl for determining control to the through state
If 1 is set to the same timing as the setup timing ts'3 of the address latch input signal, the internal address can be determined at high speed without giving an uncertain address to the output of the address latch.

【００３５】本実施例によれば、入出力信号のセットア
ップ時間に対してラッチ回路をスルーに制御することが
可能であるため、動作サイクルおよび外部クロック信号
のｔＫＨの期間に依らず不確定な信号をラッチ回路に取
り込むことなく、高速に信号をラッチすることが可能に
なる。According to the present embodiment, since the latch circuit can be controlled to be through for the setup time of the input / output signal, an undefined signal is independent of the operation cycle and the period of tKH of the external clock signal. Signal can be latched at a high speed without taking into the latch circuit.

【００３６】（実施例５）図８および図９を用いて、本
発明のＥＣＬクロック信号による入出力制御回路および
パルス回路の実施例を説明する。１２はＥＣＬクロック
バッファ回路、３４はＥＣＬクロックバッファ１２の出
力を受けてワンショットパルスを発生するパルス発生回
路、３５はＥＣＬ信号レベルをＣＭＯＳレベルに変換す
るレベル変換回路である。相補信号のＥＣＬクロック信
号ＣＬＫ＋，ＣＬＫ−は、ＥＣＬカレントスイッチで構
成されるＣＬクロックバッファ１２に入力される。Ｖｉ
ｅｎは定電流制御用のバイアス電源、ＣＳは回路の動作
を制御するセレクト信号である。クロックバッファ１２
ではＥＣＬクロック信号を定電流で増幅することにより
所望の内部振幅を発生してパルス発生回路３４にクロッ
ク信号を転送する。セレクト信号ＣＳは非活性時には低
電位電源レベルになり、定電流をオフしてスタンバイ状
態へ制御する。３４のＥＣＬ信号のパルス発生回路を図
９に示す。(Embodiment 5) An embodiment of an input / output control circuit and a pulse circuit using an ECL clock signal according to the present invention will be described with reference to FIGS. Numeral 12 denotes an ECL clock buffer circuit, numeral 34 denotes a pulse generating circuit which receives an output of the ECL clock buffer 12 and generates a one-shot pulse, and numeral 35 denotes a level conversion circuit which converts an ECL signal level to a CMOS level. Complementary ECL clock signals CLK + and CLK− are input to a CL clock buffer 12 composed of an ECL current switch. Vi
en is a bias power supply for constant current control, and CS is a select signal for controlling the operation of the circuit. Clock buffer 12
Then, a desired internal amplitude is generated by amplifying the ECL clock signal with a constant current, and the clock signal is transferred to the pulse generation circuit 34. When the select signal CS is inactive, it goes to the low potential power supply level, turns off the constant current and controls the standby state. FIG. 9 shows a pulse generation circuit for 34 ECL signals.

【００３７】図９において、４１はＥＣＬのカレントス
イッチで構成された遅延回路である。４２はＥＣＬの遅
延回路であるが、後段のＥＣＬ−論理和（ＯＲ）回路に
はシングルエンドの信号のみを利用するので、シングル
エンド出力を用いる。４３はＥＣＬのＯＲ回路で、ＥＣ
Ｌクロックバッファのポジ出力ＣＫＰと遅延回路４１，
４２により遅延したクロックのポジ信号ＣＫＰＤとのＯ
Ｒ論理の相補出力ＣＯＰ，ＣＯＢを出力し、レベル変換
回路３５により、ＥＣＬレベルをＣＭＯＳレベルに変換
する。本実施例ではクロックバッファ１２およびパルス
発生回路３４は共に定電流で駆動するＥＣＬ構成の回路
であるため、電源電圧や温度によるパルス発生のバラツ
キを低減することが可能である。In FIG. 9, reference numeral 41 denotes a delay circuit composed of an ECL current switch. An ECL delay circuit 42 uses a single-ended output because only a single-ended signal is used in a subsequent ECL-OR (OR) circuit. 43 is an OR circuit of ECL, EC
The positive output CKP of the L clock buffer and the delay circuit 41,
O with the positive signal CKPD of the clock delayed by 42
The complementary outputs COP and COB of the R logic are output, and the level conversion circuit 35 converts the ECL level to the CMOS level. In this embodiment, since both the clock buffer 12 and the pulse generation circuit 34 are circuits having an ECL configuration driven by a constant current, it is possible to reduce variations in pulse generation due to power supply voltage and temperature.

【００３８】（実施例６）ラッチ制御用パルスを書き込
み制御用パルスにリンクして制御する実施例を図１０に
示す。１１はクロックバッファで外部クロック信号ＣＬ
Ｋを入力してクロックバッファ出力信号Ｃｋ１を出力す
る。３６は基本パルス発生回路でワンショットの基本パ
ルスｍｐｌｓを出力する。３７はＮＡＮＤ回路で、クロ
ックバッファ出力Ｃｋ１と基本パルス発生回路３６の出
力ｍｐｌｓとの論理をとって、その出力ＣＬ’６により
アドレスラッチ２２を制御する。ａｆはアドレスラッチ
の出力でデコーダ回路２４に入力される。ＷＬはデコー
ダにより出力されるワード線である。６３はワード線Ｗ
Ｌにより選択されるメモリセルで、データ線対のＤＬ，
ＤＬ’へメモリセルデータを出力する。６２は書き込み
用カラム選択スイッチで、書き込み用カラム選択信号Ｗ
ＹＳにより制御される。６０は書き込み制御回路で、ワ
ード線の選択タイミングとのタイミングを調整すると共
に選択信号との論理をとり所望のライトアンプに書き込
み用パルス信号ｗｐｌｓを提供する。６１はライトアン
プで書き込み制御パルスｗｐｌｓと書き込みデータＤＴ
との論理をとって、コモンデータ線ＣＬＤ，ＣＬＤ’の
いずれかを”Ｌｏ”レベルに下げてメモリセルへのデー
タ書き込みを行う。(Embodiment 6) FIG. 10 shows an embodiment in which a latch control pulse is linked to a write control pulse for control. 11 is a clock buffer which is an external clock signal CL.
Inputting K outputs a clock buffer output signal Ck1. A basic pulse generating circuit 36 outputs a one-shot basic pulse mpls. Numeral 37 denotes a NAND circuit which takes the logic of the clock buffer output Ck1 and the output mpls of the basic pulse generation circuit 36, and controls the address latch 22 by the output CL'6. af is an output of the address latch and is input to the decoder circuit 24. WL is a word line output by the decoder. 63 is the word line W
L, the memory cell selected by the data line pair DL,
The memory cell data is output to DL '. A write column selection switch 62 is a write column selection signal W.
Controlled by YS. Reference numeral 60 denotes a write control circuit which adjusts the timing with respect to the selection timing of the word line, takes a logic with the selection signal, and supplies a write pulse signal wpls to a desired write amplifier. Reference numeral 61 denotes a write amplifier, which includes a write control pulse wpls and write data DT.
According to the above logic, one of the common data lines CLD and CLD 'is lowered to the "Lo" level to write data to the memory cell.

【００３９】（ｂ）の波形を用いて動作を説明する。基
本パルスｍｐｌｓは、Ｃｋ１によりワンショットパルス
として生成される。ラッチ制御用クロックＣＬ’６は、
Ｃｋ１およびｍｐｌｓのいずれかが”Ｌｏ”である期
間”Ｈｉ”が出力される。ＣＬ’６はＣｋ１の立ち下が
りエッヂを受けて、アドレスラッチ２２をラッチ状態に
制御し、ｍｐｌｓの立ち上がりエッヂを受けて、スルー
状態に制御する。デコーダ入力信号ａｆは、アドレスラ
ッチ２２のアドレス入力信号ａ１の確定を受けて、アド
レスラッチ２２による遅延だけ遅れて確定し、ラッチ制
御信号ＣＬ’６の立ち下がりエッヂを受けるまでの期間
ラッチされる。ワード線ＷＬは、デコーダ入力信号ａｆ
の立ち上がりエッヂを受け、デコーダ２４の最も遅い遅
延時間で確定し、立ち下がりエッヂを受け、デコーダ２
４の最も早い遅延時間で不確定になるまでの期間選択さ
れる。The operation will be described with reference to the waveform (b). The basic pulse mpls is generated as a one-shot pulse by Ck1. The latch control clock CL'6 is
“Hi” is output while either Ck1 or mpls is “Lo”. CL'6 receives the falling edge of Ck1 and controls the address latch 22 to the latch state, and receives the rising edge of mpls and controls the address latch 22 to the through state. The decoder input signal af is determined with a delay by the address latch 22 in response to the determination of the address input signal a1 of the address latch 22, and is latched until a falling edge of the latch control signal CL'6 is received. The word line WL is connected to the decoder input signal af.
, The delay time of the decoder 24 is determined by the slowest delay time, and the falling edge is received.
The period until the data becomes indeterminate with the earliest delay time of 4 is selected.

【００４０】一方、メモリセルへの書き込みは以下のよ
うに動作する。基本パルスｍｐｌｓを選択信号との論理
をとると共にタイミング調整された書き込み制御パルス
ｗｐｌｓはライトアンプ６１に入力される。書き込み用
カラムスイッチ６２は、書き込み用カラム選択信号ＷＹ
Ｓにより制御され、書き込みサイクルでしかもデータ線
対ＤＬ，ＤＬ’が選択されたときに導通状態となり、メ
モリセルへの書き込みを実行する。データ線対ＤＬ，Ｄ
Ｌ’の何れかは、ライトアンプ６１により、”Ｌｏ”レ
ベルに制御されメモリセルへの書き込みが行われる。ラ
イトアンプ６１のパルス幅は基本パルスｍｐｌｓのみに
より決まる。一方、ワード線選択期間は、基本パルスｍ
ｐｌｓのパルス幅とアドレス信号ａ１のセットアップ時
間を足した値からデコーダの遅延時間の差（最も遅い遅
延時間−最も早い遅延時間）を引いた期間となる。アド
レス信号ａ１のセットアップ時間をデコーダの遅延時間
の差よりも大きく設定すれば、ワード線の選択期間内に
データ線を立ち下げによるメモリセルへの書き込み動作
を完了することが可能になる。On the other hand, writing to a memory cell operates as follows. The write control pulse wpls, which takes the logic of the basic pulse mpls with the selection signal and adjusts the timing, is input to the write amplifier 61. The write column switch 62 outputs a write column selection signal WY.
Controlled by S, when the data line pair DL, DL 'is selected in a write cycle, the state becomes conductive, and the write to the memory cell is executed. Data line pair DL, D
Either of L ′ is controlled to “Lo” level by the write amplifier 61 and writing to the memory cell is performed. The pulse width of the write amplifier 61 is determined only by the basic pulse mpls. On the other hand, the basic pulse m
This is a period obtained by subtracting the difference of the decoder delay time (slowest delay time−earliest delay time) from a value obtained by adding the pulse width of pls and the setup time of the address signal a1. If the setup time of the address signal a1 is set to be longer than the difference between the delay times of the decoders, it becomes possible to complete the write operation to the memory cells by falling the data line within the word line selection period.

【００４１】このように、本実施例に依れば、アドレス
の確定時間を書き込み動作に連動して制御できるため、
クロック信号のパルス幅などに依らず、安定に書き込み
動作を制御することができる。As described above, according to the present embodiment, since the address determination time can be controlled in conjunction with the write operation,
The writing operation can be controlled stably irrespective of the pulse width of the clock signal.

【００４２】（実施例７）本発明をシンクロナスＳＲＡ
Ｍに適用した実施例のブロック図を図１１に示す。本実
施例はレイトライト機能を有するシンクロナスＳＲＡＭ
である。レイトライトとは、書き込みサイクルに取り込
んだ、書き込みアドレス（メモリセル）への書き込み動
作を、次の書き込みサイクルで実施することに特徴があ
る。このことにより、実際に書き込み動作を実行するま
で、書き込みアドレスおよび書き込みデータを保持する
必要がある。更に、メモリセルへの書き込みが実行され
るまでの期間、その書き込みアドレス（メモリセル）に
は所望のデータが無いため、書き込みデータを保持した
ラッチ（或いはレジスタ）から所望のデータを読み出す
動作をする必要がある。(Embodiment 7) The present invention relates to a synchronous SRA
FIG. 11 shows a block diagram of an embodiment applied to M. This embodiment is a synchronous SRAM having a late write function.
It is. The late write is characterized in that a write operation to a write address (memory cell) taken in a write cycle is performed in the next write cycle. Thus, it is necessary to hold the write address and the write data until the write operation is actually performed. Further, during a period until the writing to the memory cell is performed, since there is no desired data at the write address (memory cell), the operation of reading the desired data from the latch (or register) holding the write data is performed. There is a need.

【００４３】ここではレイトライトを前提として構成お
よび動作を説明する。Ａ０〜Ａ（ｎ−１）はアドレス信
号、ＷＥはライトイネーブル（以下、ＷＥと称す）信
号、ＳＳは同期選択信号、ＣＬＫはクロック信号、ＤＱ
０〜ＤＱ（ｍ−１）は入出力データである。Here, the configuration and operation will be described on the premise of late writing. A0 to A (n-1) are address signals, WE is a write enable (hereinafter referred to as WE) signal, SS is a synchronization selection signal, CLK is a clock signal, DQ
0 to DQ (m-1) are input / output data.

【００４４】１ｓｔアドレスラッチ１０１は外部からの
アドレス信号を取り込み、該取り込んだアドレス信号を
マルチプレクサ（以下、ＭＵＸと称す）１３１とミドル
アドレスレジスタ１０２とに出力する。ミドルアドレス
レジスタ１０２は、１ｓｔアドレスラッチ１０１からの
アドレス信号を書き込みサイクル時のみ取り込み、２ｎ
ｄアドレスラッチ１０３に出力する。この動作により、
２ｎｄアドレスラッチ１０３は常に書き込み用のアドレ
スが入力され、ＭＵＸ１３１に書き込みアドレスを提供
する働きをする。ミドルアドレスレジスタ１０２制御用
の信号発生回路１２１は、アドレスラッチ制御クロック
ＣＬ’７と、ＷＥ系の信号との論理をとることにより、
書き込みサイクル時のみ、１ｓｔアドレスラッチ１０１
からのアドレス信号をミドルアドレスレジスタ１０２に
取り込む制御を実現する。The first address latch 101 fetches an external address signal, and outputs the fetched address signal to a multiplexer (hereinafter, referred to as a MUX) 131 and a middle address register 102. The middle address register 102 takes in the address signal from the first address latch 101 only in a write cycle, and
Output to the d address latch 103. By this operation,
The second address latch 103 always receives a write address, and functions to provide the MUX 131 with a write address. The signal generation circuit 121 for controlling the middle address register 102 takes the logic of the address latch control clock CL'7 and the signal of the WE system,
Only in the write cycle, the first address latch 101
Control to take in an address signal from the middle address register 102.

【００４５】ＭＵＸ１３１は、ＷＥ系の信号により、書
き込みサイクル時には２ｎｄアドレスラッチ１０３から
の書き込みアドレス信号を、また、読み出しサイクル時
には１ｓｔアドレスラッチ１０１からの読み出しアドレ
ス信号を選択して、デコーダ１３２に出力する。このア
ドレスの切り替えにより、書き込みサイクルには書き込
みアドレスを、また、読み出しサイクルには読み出しア
ドレスを選択することができる。デコーダ１３２、ワー
ドドライバ１３３、およびカラムスイッチ１３５によ
り、メモリセルアレイ１３４の所望のメモリセルが選択
される。The MUX 131 selects a write address signal from the second address latch 103 in a write cycle and a read address signal from the first address latch 101 in a read cycle and outputs the selected signal to the decoder 132 in response to a WE signal. . By this address switching, a write address can be selected in a write cycle, and a read address can be selected in a read cycle. A desired memory cell of the memory cell array 134 is selected by the decoder 132, the word driver 133, and the column switch 135.

【００４６】メモリセルへの書き込み動作は、書き込み
制御回路１２３により制御される。基本パルス発生回路
１２０で生成した基本パルスｍｐｌｓを基に、デコーダ
１３２によるデコード信号出力、および、ＷＥ系の信号
により制御された書き込み制御パルスｗｐｌｓにより、
ライト（書き込み）アンプ１２４を制御する。ライトア
ンプ１２４は、書き込み制御パルスｗｐｌｓと、データ
入力ラッチ１０６で取り込んだ書き込みデータＤ２とに
より書き込み動作を行う。The write operation to the memory cell is controlled by the write control circuit 123. On the basis of the basic pulse mpls generated by the basic pulse generation circuit 120, a decode signal output by the decoder 132 and a write control pulse wpls controlled by a WE signal are used.
The write (write) amplifier 124 is controlled. The write amplifier 124 performs a write operation using the write control pulse wpls and the write data D2 captured by the data input latch 106.

【００４７】読み出し動作は、メモリセルアレイ１３４
からの読み出しデータを、カラムスイッチ１３５を介
し、センスアンプ１３６により増幅して、ＭＵＸ１３７
に出力する。ＭＵＸ１３７は、メモリセルからの読み出
しデータか、まだメモリセルへ書き込まれていないデー
タ入力ラッチ１０６に保持された書き込みデータかを、
選択して出力ラッチ１３８に出力する。出力ラッチ１３
８の出力は、出力ラッチ制御用クロックＱＣＬＫにより
制御され、出力バッファ１３９へ出力される。出力バッ
ファ１３９は、出力制御回路１３１により制御され、出
力ラッチ１３８からのデータをチップ外部に出力する。
ＭＵＸ１３７は、アドレス比較回路１２２により、読み
出しアドレスと書き込みアドレスとを、各アドレス毎に
比較して、まだメモリセルへ書き込が完了していないア
ドレスか否かを判定して、出力切り替え制御回路１２５
により、出力すべきデータの選択を制御する。The read operation is performed in the memory cell array 134
The read data from the MUX 137 is amplified by the sense amplifier 136 through the column switch 135 and the
Output to The MUX 137 determines whether the data is read data from the memory cell or write data held in the data input latch 106 that has not been written to the memory cell yet.
And outputs it to the output latch 138. Output latch 13
8 is controlled by the output latch control clock QCLK and output to the output buffer 139. The output buffer 139 is controlled by the output control circuit 131, and outputs data from the output latch 138 to the outside of the chip.
The MUX 137 compares the read address and the write address for each address by the address comparison circuit 122 to determine whether or not the address has not yet been written to the memory cell, and the output switching control circuit 125
Controls the selection of data to be output.

【００４８】クロック系の信号は、チップ内部のクロッ
ク系の負荷を分散して高速化するために、用途毎にクロ
ックバッファを設ける。出力ラッチ制御用クロックは、
クロックバッファ１１０およびクロック信号制御駆動回
路１１１により、出力ラッチを制御する。クロック信号
制御駆動回路１１１には基本パルスｍｐｌｓ信号も供給
されており、ラッチ期間の制御に基本パルスｍｐｌｓを
用いることも可能である。クロックバッファ１１４およ
びクロック信号制御駆動回路１１５は出力制御回路１３
１制御用のクロックを供給する。クロックバッファ１１
２およびクロック信号制御駆動回路１１３はＷＥ系入力
制御用、クロックバッファ１１６およびクロック信号制
御駆動回路１１７はアドレス入力およびデータ入力制御
用である。１１８および１１９は、それぞれ外部クロッ
クに連動した内部クロック信号と基本パルス発生回路１
２０で生成した基本パルスｍｐｌｓとをマージしてライ
トイネーブル信号ラッチ１０４，同期選択信号ラッチ１
０５、および１ｓｔアドレスラッチ１０１，２ｎｄアド
レスラッチ１０３のラッチ制御信号を出力する駆動回路
である。For the clock system signals, a clock buffer is provided for each application in order to distribute the clock system load in the chip and increase the speed. The output latch control clock is
The output latch is controlled by the clock buffer 110 and the clock signal control drive circuit 111. The basic pulse mpls signal is also supplied to the clock signal control drive circuit 111, and the basic pulse mpls can be used for controlling the latch period. The clock buffer 114 and the clock signal control drive circuit 115
1 supplies a control clock. Clock buffer 11
2 and the clock signal control drive circuit 113 are for WE input control, and the clock buffer 116 and the clock signal control drive circuit 117 are for address input and data input control. Reference numerals 118 and 119 denote an internal clock signal linked to an external clock and the basic pulse generation circuit 1 respectively.
20 is merged with the basic pulse mpls generated in step 20, and the write enable signal latch 104 and the synchronization selection signal latch 1
05 and a drive circuit that outputs a latch control signal for the first address latch 101 and the second address latch 103.

【００４９】本実施例では入力信号の取り込みおよび出
力ラッチの制御に実施例１以降に詳細に説明したラッチ
手段制御方式を用いるためアクセスの高速化、並びに、
動作サイクルの高速化が図れる。In this embodiment, since the latch means control system described in detail in the first embodiment and thereafter is used for fetching an input signal and controlling an output latch, the access speed is increased, and
The operation cycle can be speeded up.

【００５０】（実施例８）２次キャッシュに本発明の入
出力制御手段を具備したＳＲＡＭを用いたシステムの一
部を図１２に示す。本実施例はプロセッサチップＣＰＵ
と本発明により高速に動作するＳＲＡＭとを、クロック
信号Ｃｌｏｃｋ、データバスＤａｔａ、アドレスバスＡ
ｄｄｒ．、コントロール信号バスＣｔｒｌ．により接続
したシステムの一部分である。(Eighth Embodiment) FIG. 12 shows a part of a system using an SRAM having the input / output control means of the present invention in a secondary cache. This embodiment is a processor chip CPU
And an SRAM operating at a high speed according to the present invention, the clock signal Clock, the data bus Data, and the address bus A
ddr. , Control signal bus Ctrl. Part of the system connected by

【００５１】本実施例では高速動作が可能なＳＲＡＭを
２次キャッシュに用いることによりシステムの高速化が
図れる。更に、プロセッサチップＣＰＵなどからＳＲＡ
Ｍに供給されるコントロール信号、アドレス信号および
データなどのセットアップ時間を大きく取ることによ
り、より一層の高速化を図ることが可能になる。In this embodiment, the speed of the system can be increased by using an SRAM capable of high-speed operation for the secondary cache. Furthermore, the SRA from the processor chip CPU, etc.
By increasing the setup time for the control signal, address signal, data, and the like supplied to M, it is possible to further increase the speed.

【００５２】（実施例９）本発明の入出力制御手段を具
備したＤＲＡＭを用いたシステムの一部を図１３に示
す。本実施例はプロセッサチップＣＰＵと本発明により
高速に動作するＤＲＡＭとを、クロック信号Ｃｌｏｃ
ｋ、データバスＤａｔａ、アドレスバスＡｄｄｒ．、コ
ントロール信号バスＣｔｒｌ．により接続したシステム
の一部分である。(Embodiment 9) FIG. 13 shows a part of a system using a DRAM having input / output control means of the present invention. In this embodiment, a processor chip CPU and a DRAM operating at high speed according to the present invention are connected to a clock signal Cloc.
k, data bus Data, address bus Addr. , Control signal bus Ctrl. Part of the system connected by

【００５３】本実施例では高速動作が可能なＤＲＡＭを
用いることによりシステムの高速化が図れる。更に、プ
ロセッサチップＣＰＵなどからＤＲＡＭに供給されるコ
ントロール信号、アドレス信号およびデータなどのセッ
トアップ時間を大きく取ることにより、より一層の高速
化を図ることが可能になる。In this embodiment, the speed of the system can be increased by using a DRAM which can operate at high speed. Further, by increasing the setup time for the control signals, address signals, data, and the like supplied from the processor chip CPU to the DRAM, it is possible to further increase the speed.

【００５４】（実施例１０）本発明のラッチ期間制御信
号発生回路に用いるパルス発生回路の一実施例のブロッ
ク図を図１６に示す。外部クロック信号ＣＬＫは、クロ
ックバッファ１１を介してパルス発生回路３７に入力さ
れる。ｉｐ１，ｉｐ２はそれぞれ、インバータ回路であ
る。ｇｄ３，ｇｄ４はそれぞれ、ＮＡＮＤ回路である。
３８はそれぞれ、ワンショットパルス発生回路で、隣接
するワンショットパルス発生回路からは、パルスの一部
がオーバーラップするパルスを発生する。ワンショット
パルス発生回路３８で発生したパルスのＯＲ論理をＮＡ
ＮＤ回路ｇｄ４でとり、ラッチ制御用パルスＣＬ’８を
生成する。所望のパルス幅はことにより、ワンショット
パルス発生回路３８のセット数で容易に設定できる。(Embodiment 10) FIG. 16 is a block diagram showing an embodiment of a pulse generation circuit used in a latch period control signal generation circuit according to the present invention. The external clock signal CLK is input to the pulse generation circuit 37 via the clock buffer 11. Each of ip1 and ip2 is an inverter circuit. gd3 and gd4 are NAND circuits, respectively.
Numerals 38 denote one-shot pulse generation circuits, respectively, from adjacent one-shot pulse generation circuits, which generate pulses whose pulses partially overlap. The OR logic of the pulse generated by the one-shot pulse generation circuit 38 is set to NA
The ND circuit gd4 generates a latch control pulse CL'8. The desired pulse width can be easily set by the number of sets of the one-shot pulse generation circuit 38.

【００５５】パルス発生回路３７内のインバータ回路お
よびＮＡＮＤ回路は、ＣＭＯＳゲートまたはＥＣＬゲー
トなどで実現できるが本発明が限定するところではな
い。The inverter circuit and the NAND circuit in the pulse generation circuit 37 can be realized by a CMOS gate or an ECL gate, but the present invention is not limited to this.

【００５６】本実施例では、ラッチ制御用パルスＣＬ’
８を外部クロック信号ＣＬＫのパルス幅に依存せず、パ
ルス発生回路３７内のワンショットパルス発生回路３８
ワンショットパルス発生回路３８のセット数および回路
定数などにより所望の値に設定できる。In this embodiment, the latch control pulse CL '
8 does not depend on the pulse width of the external clock signal CLK, and the one-shot pulse generation circuit 38 in the pulse generation circuit 37
A desired value can be set by the number of sets of one-shot pulse generation circuit 38, circuit constants, and the like.

【００５７】（実施例１１）ラッチ制御用パルス生成の
ためのパルス合成切り替え手段の一実施例を図１７に示
す。Ｆ１，Ｆ２はヒューズ、Ｆ１ｅ，Ｆ２ｅはヒューズ
信号安定化回路、ｆｓ１，ｆｓ２はそれぞれ、ヒューズ
回路出力信号であり、ヒューズＦ１，Ｆ２が切断されて
いるか否かを示す信号である。Ｔｒｇ１，Ｔｒｇ２はそ
れぞれトランスファゲート回路であり、入力段の信号を
後段に転送するか、”Ｈｉ”レベルに固定するかを制御
する。ｇｄ５はクロックバッファ１１の出力Ｃｋ１と、
パルス発生回路３７の出力ＣＬ’８とのパルスの論理和
をとり、ラッチ制御用信号ＣＬ’９を作るＮＡＮＤ回路
である。ヒューズを切らない状態では、ラッチ制御用信
号ＣＬ’９は、クロックバッファ１１の出力Ｃｋ１と、
パルス発生回路３７の出力ＣＬ’８とをマージしたパル
スにある。ヒューズＦ１を切ると、ラッチ制御用信号Ｃ
Ｌ’９は、クロックバッファ１１の出力Ｃｋ１にのみ連
動したパルスになる。一方、ヒューズＦ２を切ると、ラ
ッチ制御用信号ＣＬ’９は、パルス発生回路３７の出力
ＣＬ’８にのみ連動したパルスになる。(Embodiment 11) FIG. 17 shows an embodiment of a pulse synthesizing switching means for generating a latch control pulse. F1 and F2 are fuses, F1e and F2e are fuse signal stabilizing circuits, fs1 and fs2 are fuse circuit output signals, respectively, and are signals indicating whether the fuses F1 and F2 are cut. Each of Trg1 and Trg2 is a transfer gate circuit, which controls whether the signal of the input stage is transferred to the subsequent stage or is fixed at the “Hi” level. gd5 is the output Ck1 of the clock buffer 11,
This is a NAND circuit that takes the logical sum of a pulse with the output CL′8 of the pulse generation circuit 37 and generates a latch control signal CL′9. In a state where the fuse is not blown, the latch control signal CL'9 is output from the clock buffer 11 as the output Ck1.
This is a pulse obtained by merging the output CL′8 of the pulse generation circuit 37. When the fuse F1 is blown, the latch control signal C
L'9 is a pulse linked only to the output Ck1 of the clock buffer 11. On the other hand, when the fuse F2 is blown, the latch control signal CL'9 becomes a pulse that is linked only to the output CL'8 of the pulse generation circuit 37.

【００５８】このように本実施例ではヒューズなどの切
り替えにより、パルスの履歴を変更することが可能に
り、半導体集積回路装置のスペックなどにより要求され
る性能を得ることが可能になる。As described above, in this embodiment, the history of the pulse can be changed by switching the fuse and the like, and the performance required by the specifications of the semiconductor integrated circuit device can be obtained.

【００５９】（実施例１２）パルス発生回路内の遅延回
路に用いる定電流バイアスの切り替え手段の一実施例を
図１８に示す。ｎｃ１，ｎｃ２，ｎｃ３は定電流源のｎ
ＭＯＳで、それぞれ、定電流源ｎＭＯＳ制御バイアスＶ
ｉｅにゲートが接続され、低電位電源にソースが接続さ
れている。ｎｓ１，ｎｓ２，ｎｓ３はそれぞれ、ゲート
に制御信号ｆｃ１，ｆｃ２，ｆｃ３が接続され、定電流
源のｎＭＯＳによる定電流のオン／オフを制御してい
る。ｐＭＯＳｐｖ１には、定電流源のｎＭＯＳによる定
電流が流れ、カレントミラーにより、ｐＭＯＳｐｖｉｅ
にカレントミラーの比による定電流を流す。ｎＭＯＳｎ
ｖｉｅのゲートとドレインは、ｐＭＯＳｐｖｉｅのドレ
インに接続され、定電流源ｎＭＯＳ制御バイアスＶｉｅ
ｎを造る。本定電流バイアスの切り替え手段の制御信号
ｆｃ１，ｆｃ２，ｆｃ３には、図１７で説明したヒュー
ズ回路による信号などはもとより、外部からの制御信号
などを用いることができる。(Embodiment 12) FIG. 18 shows an embodiment of a constant current bias switching means used for a delay circuit in a pulse generation circuit. nc1, nc2, nc3 are constant current sources n
In MOS, a constant current source nMOS control bias V
The gate is connected to ie and the source is connected to the low potential power supply. Control signals fc1, fc2, and fc3 are connected to gates of ns1, ns2, and ns3, respectively, and control on / off of a constant current by an nMOS as a constant current source. A constant current from the constant current source nMOS flows through the pMOSpv1.
A constant current according to the ratio of the current mirror. nMOSn
The gate and the drain of the via are connected to the drain of the pMOS pvie, and the constant current source nMOS control bias Vie
Build n. As the control signals fc1, fc2, fc3 of the switching means for the constant current bias, not only signals from the fuse circuit described with reference to FIG. 17 but also external control signals can be used.

【００６０】本実施例の定電流バイアスの切り替え手段
を用いると、遅延回路などの遅延時間を容易に制御でき
る。このため、チップのテスティング後にパルス幅を制
御することが容易になる。When the constant current bias switching means of this embodiment is used, the delay time of a delay circuit or the like can be easily controlled. For this reason, it becomes easy to control the pulse width after testing the chip.

【００６１】（実施例１３）入出力信号のラッチ手段に
マスタラッチおよびスレーブラッチで構成されるレジス
タを用いた場合の実施例のブロック図を図１９に示す。
７０はマスタラッチ、７１はスレーブラッチで、この両
者でレジスタを構成する。(Embodiment 13) FIG. 19 is a block diagram showing an embodiment in which a register constituted by a master latch and a slave latch is used as an input / output signal latch means.
70 is a master latch, 71 is a slave latch, and both form a register.

【００６２】マスタラッチ７０はラッチ制御信号Ｃｒ２
が“Ｈｉ”レベルの期間ラッチ状態に、また、“Ｌｏ”
レベルの期間スルー状態に制御される。一方スレーブラ
ッチ７１はラッチ制御信号Ｃｒ１が“Ｈｉ”レベルの期
間スルー状態に、また、“Ｌｏ”レベルの期間ラッチ状
態に制御される。The master latch 70 receives a latch control signal Cr2
Is in the latched state during the “Hi” level, and “Lo”
The through state is controlled during the level period. On the other hand, the slave latch 71 is controlled to be in the through state while the latch control signal Cr1 is at the “Hi” level, and to be in the latched state when the latch control signal Cr1 is at the “Lo” level.

【００６３】ＤＬＬ回路７２により、スレーブラッチ７
１の制御信号Ｃｒ１を生成する。制御信号Ｃｒ１のタイ
ミング（スレーブラッチ７１をスルー状態に制御するタ
イミング）は、スルー状態のマスタラッチ７０を経由し
て、スレーブラッチ７１の入力ａ２に、所望の入力信号
が確定するタイミング（ＣＬＫよりｔｄＩ１だけ早いタ
イミング）に設定する。The slave latch 7 is provided by the DLL circuit 72.
1 is generated. The timing of the control signal Cr1 (the timing of controlling the slave latch 71 to the through state) is the timing at which a desired input signal is determined at the input a2 of the slave latch 71 via the through state master latch 70 (tdI1 from CLK). Early timing).

【００６４】また、マスタラッチの制御信号Ｃｒ２のタ
イミング（マスタラッチ７０をラッチ状態に制御するタ
イミング）は、制御信号Ｃｒ１を遅延回路７３でｔｄ３
だけ遅延させたタイミングになる。マスタラッチ７０を
ラッチ状態に制御するタイミングが、マスタラッチ７０
の入力信号ａ１の信号確定期間（ｔｖ３）のほぼ中央に
なるように、遅延回路７３の遅延時間（ｔｄ３）を設定
する。遅延回路７３の遅延時間（ｔｄ３）を、外部入力
信号の確定期間（セットアップ時間＋ホールド時間）の
５０％程度に設定することで、外部信号の取り込みが外
部信号の確定タイミングから決まるようにできる。The timing of the control signal Cr2 for the master latch (the timing for controlling the master latch 70 to the latched state) is determined by the delay circuit 73 that outputs the control signal Cr1 to td3.
Timing. The timing for controlling the master latch 70 to the latched state
The delay time (td3) of the delay circuit 73 is set to be substantially at the center of the signal determination period (tv3) of the input signal a1. By setting the delay time (td3) of the delay circuit 73 to about 50% of the fixed period (setup time + hold time) of the external input signal, the capture of the external signal can be determined from the fixed timing of the external signal.

【００６５】本実施例では、スレーブラッチ７１のスル
ーへの制御タイミングを、マスタラッチ７０のラッチへ
の制御タイミングより早く設定することで、外部信号の
取り込みを高速化できるため、半導体集積回路装置の高
速化が図れる。 （実施例１４）本発明の出力ラッチ制御手段の一実施例
のブロック図を図２０に示す。本実施例は、実施例１の
アドレス入力信号を出力データに置き換えた場合の実施
例である。動作などについては実施例１の説明のアドレ
ス入力信号を出力データに置き換えれば、容易に理解で
きるであろう。In this embodiment, by setting the control timing of the slave latch 71 to the through operation earlier than the control timing of the master latch 70 to the latch, the external signal can be fetched at high speed. Can be achieved. (Embodiment 14) FIG. 20 is a block diagram showing an embodiment of the output latch control means of the present invention. This embodiment is an embodiment in which the address input signal of the first embodiment is replaced with output data. The operation and the like can be easily understood by replacing the address input signal described in the first embodiment with output data.

【００６６】本実施例によれば、出力データを保持する
期間をパルス発生回路などにより、容易に制御できる。According to this embodiment, the period during which the output data is held can be easily controlled by the pulse generation circuit or the like.

【００６７】以上説明したように、本発明の実施例によ
れば、入力または出力の保持期間を、外部クロック信号
のパルス幅に無関係に任意に制御可能にしたことによ
り、出力信号保持に必要な期間だけ信号を保持するよう
にでき、高速で安定した動作が可能な半導体装置が得ら
れる。As described above, according to the embodiment of the present invention, the input or output holding period can be arbitrarily controlled irrespective of the pulse width of the external clock signal. A semiconductor device which can hold a signal only for a period and can operate stably at high speed can be obtained.

【００６８】また、外部クロック信号と該外部クロック
信号の立ち上がりエッジから生成したワンショットパル
ス信号との論理和をとって保持期間制御信号を生成する
ことにより、外部クロック信号のパルス幅が短くなった
場合にも該ワンショットパルス信号により信号保持期間
を延長でき、誤動作をなくすことができる。The pulse width of the external clock signal is shortened by generating the holding period control signal by calculating the logical sum of the external clock signal and the one-shot pulse signal generated from the rising edge of the external clock signal. In such a case, the signal holding period can be extended by the one-shot pulse signal, and malfunction can be eliminated.

【００６９】さらに、外部クロックの立ち上がりエッジ
から生成したワンショットパルス信号を保持期間制御信
号として用いることにより、外部クロック信号のパルス
幅に影響されない制御信号をえることができる。Further, by using the one-shot pulse signal generated from the rising edge of the external clock as the holding period control signal, a control signal which is not affected by the pulse width of the external clock signal can be obtained.

【００７０】また、保持期間制御信号発生回路としてＰ
ＬＬを用いることにより、ラッチ期間を動作サイクル時
間に対するデューティ比で制御することが可能になる。Further, the holding period control signal generating circuit P
By using LL, the latch period can be controlled by the duty ratio with respect to the operation cycle time.

【００７１】また、保持期間制御信号発生回路としてＤ
ＬＬを用いることにより、ラッチ期間を、外部クロック
信号の立ち上がりエッジに対するタイミングから次のサ
イクルの立ち上がりエッジに対するタイミングまでの期
間とすることが可能になる。また、保持期間制御信号
を、プログラム回路やヒューズ回路により調整する手段
を設けることにより、ラッチ期間をチップ完成後に調整
することが可能になる。Further, D is used as a holding period control signal generation circuit.
By using LL, the latch period can be set to a period from the timing for the rising edge of the external clock signal to the timing for the rising edge of the next cycle. Further, by providing a means for adjusting the holding period control signal by a program circuit or a fuse circuit, the latch period can be adjusted after the chip is completed.

【００７２】また、保持期間制御信号発生回路内の構成
要素としてＥＣＬのカレントスイッチで構成した遅延回
路や定電流駆動のゲート遅延回路を用いることにより、
保持期間制御信号のバラツキを抑えることができる。By using a delay circuit constituted by an ECL current switch or a gate delay circuit driven by a constant current as a component in the holding period control signal generating circuit,
Variations in the holding period control signal can be suppressed.

【００７３】さらに、外部クロック信号の立ち上がりエ
ッジで信号保持手段を制御するとともに、該信号保持手
段をマスタラッチとスレーブラッチとの２段構成にし、
スレーブラッチの制御タイミングをマスタラッチの制御
タイミングより動作サイクル時間の１０％以上早くする
ことにより、さらに信号保持手段への信号取込みを高速
化できる。Further, the signal holding means is controlled at the rising edge of the external clock signal, and the signal holding means has a two-stage structure of a master latch and a slave latch.
By making the control timing of the slave latch earlier than the control timing of the master latch by 10% or more of the operation cycle time, it is possible to further speed up the signal fetch into the signal holding means.

【００７４】また、以上の如き半導体装置を用いてシス
テムを構成することにより、高速なシステムを実現でき
る。Further, by configuring a system using the above-described semiconductor device, a high-speed system can be realized.

【００７５】（実施例１５）図２１にデコーダ入力信号
確定期間と読み出し動作のタイミングを連動したメモリ
の実施例の概略ブロック図を示す。１１はクロックバッ
ファで外部クロック信号ＣＬＫを入力してクロックバッ
ファ出力信号Ｃｋ１を出力する。３６は基本パルス発生
回路でワンショットの基本パルスｍｐｌｕｓを出力す
る。３７はＮＡＮＤ回路で、クロックバッファ出力Ｃｋ
１と基本パルス発生回路３６の出力ｍｐｌｓとの論理を
取って、その出力ＣＬ‘６によりアドレス入力ラッチ２
２を制御する。ａｆはアドレスラッチの出力でデコーダ
回路２４に入力される。ＷＬはデコーダ回路２４により
出力されるワード線である。６３はワード線ＷＬにより
選択されるメモリセルで、データ線対のＤＬ、ＤＬ’へ
メモリセルのデータを出力する６２ｒは読み出し用カラ
ム選択スイッチで、読み出し用カラム選択信号ＲＹＳに
より制御される。６５はイコライズ制御回路（ＥＱＣ）
であり、コモンデータ線対ＣＤＬ，ＣＤＬ‘間のイコラ
イズ手段（ＥＱ）を制御する。６６はメインセンス制御
回路（ＭＳＣ）で、メインセンスアンプ（ＭＳＡ）のラ
ッチタイミングを制御する。(Embodiment 15) FIG. 21 is a schematic block diagram of an embodiment of a memory in which the decoder input signal fixed period and the read operation timing are linked. A clock buffer 11 receives an external clock signal CLK and outputs a clock buffer output signal Ck1. A basic pulse generating circuit 36 outputs a one-shot basic pulse plus. 37 is a NAND circuit, which is a clock buffer output Ck
1 and the output mpls of the basic pulse generation circuit 36, and the output CL'6 outputs the address input latch 2
2 is controlled. af is an output of the address latch and is input to the decoder circuit 24. WL is a word line output by the decoder circuit 24. 63 is a memory cell selected by the word line WL, and 62r which outputs data of the memory cell to the data line pair DL and DL 'is a read column select switch, which is controlled by a read column select signal RYS. 65 is an equalization control circuit (EQC)
And controls an equalizing means (EQ) between the pair of common data lines CDL and CDL '. A main sense control circuit (MSC) 66 controls the latch timing of the main sense amplifier (MSA).

【００７６】図２１（ｂ）の波形を用いて動作を説明す
る。クロックバッファ１１の出力信号Ｃｋ１から、基本
パルス発生回路３６により、パルス幅ｔｗｍのワンショ
ットの基本パルスｍｐｌｓを生成する。ラッチ制御用ク
ロックＣＬ‘６は、Ｃｋ１及びｍｐｌｓのいずれもが、
“Ｈｉ”である期間“Ｌｏ”が出力される。ＣＬ’６は
Ｃｋ１の立ち下がりエッジを受けて、アドレスラッチ２
２をラッチ状態に制御し、ｍｐｌｓの立ち上がりエッジ
を受けてスルー状態に制御する。デコーダ入力信号ａｆ
は、アドレスラッチ２２のアドレス入力信号ａ１の確定
を受けて、アドレスラッチ２２による遅延だけ遅れて確
定し、ラッチ制御信号ＣＬ‘６の立ち下がりエッジを受
けるまでの期間ラッチされる。ワード線ＷＬは、デコー
ダ入力信号ａｆの立ち上がりエッジを受け、デコーダ２
４の最も遅い遅延時間で確定し、立ち下がりエッジを受
け、デコーダ２４の最も早い遅延時間で不確定になるま
での期間選択される、このように、ワード線選択期間
は、外部クロックＣＬＫのパルス幅ｔＫＨが、基本パル
スｍｐｌｓのパルス幅ｔｗｍよりも短い場合でも、基本
パルスｍｐｌｓのパルス幅ｔｗｍ以上に設定することが
できる。The operation will be described with reference to the waveform of FIG. From the output signal Ck1 of the clock buffer 11, the basic pulse generation circuit 36 generates a one-shot basic pulse mpls having a pulse width twm. The latch control clock CL′6 is such that both Ck1 and mpls are:
“Lo” is output during the period of “Hi”. CL′6 receives the falling edge of Ck1 and receives address latch 2
2 is controlled to a latching state, and is controlled to a through state in response to a rising edge of mpls. Decoder input signal af
Are determined with a delay by the address latch 22 in response to the determination of the address input signal a1 of the address latch 22, and are latched until a falling edge of the latch control signal CL'6 is received. The word line WL receives the rising edge of the decoder input signal af, and
4 is selected with the latest delay time of 4 and a period from the falling edge to the indefinite state with the earliest delay time of the decoder 24 is selected. Thus, the word line selection period is the pulse of the external clock CLK. Even when the width tKH is shorter than the pulse width twm of the basic pulse mpls, it can be set to be equal to or larger than the pulse width twm of the basic pulse mpls.

【００７７】一方、メモリセルからの読み出しは以下の
ように動作する。基本パルスｍｐｌｓを元にイコライズ
制御回路（ＱＣ）でタイミングを調整したイコライズ制
御パルスＥＱｓにより、イコライズ手段（ＥＱ）を制御
する、イコライズ手段は、ワード線ＷＬや読み出し用カ
ラムスイッチＲＹＳが選択され、メモリセル６３が選択
されてデータが読み出し可能になるタイミングに連動し
てイコライズを解除し、メモリセル６３が非選択になる
タイミングに連動してイコライズするように制御する、
また、メインセンス制御回路（ＭＳＣ）では、イコライ
ズを解除期間内に、プリセンスアンプ（ＰＳＡ）で増幅
されたデータバスＧＤＬ、ＧＤＫ‘の読み出し信号を確
実にラッチできるように、メインセンスアンプ（ＭＳ
Ａ）のラッチタイミングを制御する。On the other hand, reading from a memory cell operates as follows. The equalizing means (EQ) is controlled by an equalizing control pulse EQs whose timing is adjusted by an equalizing control circuit (QC) based on the basic pulse mpls. The equalizing means selects a word line WL or a read column switch RYS, and The equalization is released in synchronization with the timing at which the cell 63 is selected and the data becomes readable, and the equalization is controlled in synchronization with the timing at which the memory cell 63 is deselected.
In the main sense control circuit (MSC), a read signal of the data buses GDL and GDK 'amplified by the pre-sense amplifier (PSA) can be surely latched within the equalization release period so that the main sense amplifier (MSC) can be latched.
The latch timing of A) is controlled.

【００７８】このように、本実施例によれば、メインセ
ンスアンプのラッチ動作をアドレスの確定時間に連動し
て制御できるので、クロック信号のパルス幅などに関わ
らず安定に読み出し信号のラッチ動作を制御することが
できる。As described above, according to the present embodiment, the latch operation of the main sense amplifier can be controlled in conjunction with the address determination time, so that the latch operation of the read signal can be stably performed regardless of the pulse width of the clock signal. Can be controlled.

【００７９】（実施例１６）図２２にパルス発生回路に
シンクロナス・ミラー・ディレイ回路（ＳＭＤ）を用い
た信号入出力制御回路のブロック図を示す。ＳＭＤ３３
ｓは外部クロック信号ＣＬＫを入力し、この外部クロッ
ク信号ＣＬＫを元にＳＭＤクロック回路を用いて内部制
御用のクロック信号を発生する。ＳＭＤではＤＬＬと同
様に、外部クロックのエッジに対する相対時間で内部ク
ロックを生成することができる。この特徴を生かし、ア
ドレスラッチ２２のアドレス入力信号ａ１のセットアッ
プ時間に連動してアドレスラッチ２２をスルーに制御
し、また、アドレス入力信号ａ１が確定している期間の
真ん中近傍で、アドレスラッチ２２をラッチ状態に制御
することが可能である。よって、外部クロック信号ＣＬ
ＫのｔＫＨの長さによらずラッチ回路を制御する事が可
能になる。ＳＭＤ３３ｓの出力であるラッチの制御クロ
ックＣＬ‘３は、立ち下がりエッジでアドレスラッチ２
２をスルー状態に制御し、立ち上がりエッジでラッチ状
態に制御する。スルー状態への制御を決めるタイミング
ｔｄ１１を、アドレスラッチ入力信号のセットアップタ
イミングｔｓ’３と同じタイミングにすれば、アドレス
ラッチの出力に不確定なアドレスを出すことなく高速に
内部アドレスを確定することができる。(Embodiment 16) FIG. 22 is a block diagram of a signal input / output control circuit using a synchronous mirror delay circuit (SMD) as a pulse generation circuit. SMD33
s receives an external clock signal CLK and generates a clock signal for internal control using an SMD clock circuit based on the external clock signal CLK. In the SMD, similarly to the DLL, the internal clock can be generated at a relative time to the edge of the external clock. Taking advantage of this feature, the address latch 22 is controlled to be through in conjunction with the setup time of the address input signal a1 of the address latch 22, and the address latch 22 is set near the middle of the period in which the address input signal a1 is determined. It is possible to control to the latch state. Therefore, the external clock signal CL
The latch circuit can be controlled irrespective of the length of tKH of K. The control clock CL'3 of the latch, which is the output of the SMD 33s, is supplied to the address latch 2 at the falling edge.
2 is controlled to a through state, and is controlled to a latch state at a rising edge. If the timing td11 for determining the control to the through state is set to the same timing as the setup timing ts'3 of the address latch input signal, the internal address can be determined at high speed without outputting an undefined address to the output of the address latch. it can.

【００８０】図２３に佐伯などによる、アイ・エス・エ
ス・シー・シー ９６、セッション２３、ＤＲＡＭ、エ
ス・ピー・２３．４(ISSCC96/SESSION 23/DRAM/PAPER S
P23.4)のブロック図及びタイミング図を示す。FIG. 23 is a diagram of ISSC 96, Session 23, DRAM, and SP 23.4 (ISSCC96 / SESSION 23 / DRAM / PAPER S) by Saeki and others.
The block diagram and timing diagram of (P23.4) are shown.

【００８１】ＳＭＤは、入力バッファ回路ＩＢ、ディレ
イモニタ回路ＤＭＣ、フォワード・ディレイ・アレイＦ
ＤＡ、バックワード・ディレイ・アレイＢＡＤ、ミラー
・コントロール回路ＭＣＣおよび、クロックドライバ回
路ＣＫＤを有する。The SMD includes an input buffer circuit IB, a delay monitor circuit DMC, a forward delay array F
DA, a backward delay array BAD, a mirror control circuit MCC, and a clock driver circuit CKD.

【００８２】ＳＭＤの動作について説明する。外部クロ
ック信号ＣＫ０を入力した入力バッファ回路ＩＢは遅延
時間“ｄ１”だけ遅れたクロック信号ＣＫ１をディレイ
モニタ回路ＤＭＣとミラーコントロール回路ＭＣＣとに
出力する。ディレイモニタ回路ＤＭＣは入力バッファ回
路ＩＢとクロックドライバ回路ＣＫＤとのシリーズで構
成され、入力バッファ回路ＩＢの遅延時間“ｄ１”とク
ロックドライバ回路ＣＫＤの遅延時間を“ｄ２”とを足
した時間“ｄ１＋ｄ２”だけ遅延したクロック信号ＣＫ
２をフォワード・ディレイ・アレイＦＤＡに出力する。The operation of the SMD will be described. The input buffer circuit IB that has received the external clock signal CK0 outputs the clock signal CK1 delayed by the delay time “d1” to the delay monitor circuit DMC and the mirror control circuit MCC. The delay monitor circuit DMC is composed of a series of an input buffer circuit IB and a clock driver circuit CKD, and a time “d1 + d2” obtained by adding a delay time “d1” of the input buffer circuit IB and a delay time “d2” of the clock driver circuit CKD. Clock signal CK delayed by "
2 is output to the forward delay array FDA.

【００８３】フォワード・ディレイ・アレイＦＤＡおよ
びバックワード・ディレイ・アレイＢＤＡは、それぞれ
同様の遅延時間を持つ複数のディレイ弾で構成される。
ミラーコントロール回路ＭＣＣはフォワードディレイア
レイＦＤＡの各ディレイ段で遅延したクロック信号と、
入力バッファ回路ＩＢの出力クロックＣＫ１とを比較し
て、ＣＫ１に対して１サイクル遅延したクロック信号Ｃ
Ｋ３を検出する。フォワード・ディレイ・アレイＦＤＡ
では、クロックサイクル時間“ｔＣＫ”から“ｄ１＋ｄ
２”を引いた遅延時間“ｔＣＫ−（ｄ１＋ｄ２）”に相
当するディレイ段“ｍ段目”の出力クロックＣＫ３がＣ
Ｋ１と一致し、バックワード・ディレイ・アレイＢＤＡ
のディレイ段“ｍ段目”に入力される。バックワードデ
ィレイアレイＢＤＡで遅延時間”ｔＣＫ−（ｄ１＋ｄ
２）“だけ遅れたクロックＣＫ４はクロックドライバ回
路ＣＫＤに入力され、クロックドライバ回路ＣＫＤの遅
延時間“ｄ２”だけ更に遅れてクロックドライバ回路Ｃ
ＫＤの出力ＣＫ５とした所望の内部回路に供給される。
よって、クロックドライバ回路ＣＫＤの出力ＣＫ５は外
部クロックＣＫ０に対して２サイクル遅れでＣＫ０に同
期した内部クロック信号となる。The forward delay array FDA and the backward delay array BDA are each composed of a plurality of delay bullets having similar delay times.
The mirror control circuit MCC includes a clock signal delayed at each delay stage of the forward delay array FDA,
A clock signal C delayed by one cycle with respect to CK1 is compared with the output clock CK1 of the input buffer circuit IB.
K3 is detected. Forward delay array FDA
Then, from the clock cycle time “tCK” to “d1 + d
The output clock CK3 of the delay stage “m-th stage” corresponding to the delay time “tCK− (d1 + d2)” obtained by subtracting “2” is C
K1 and backward delay array BDA
Is input to the delay stage “m-th stage”. In the backward delay array BDA, the delay time “tCK− (d1 + d
2) The clock CK4 delayed by "is input to the clock driver circuit CKD, and the clock driver circuit CKD is further delayed by the delay time" d2 "of the clock driver circuit CKD.
The output of the KD is supplied to a desired internal circuit CK5.
Therefore, the output CK5 of the clock driver circuit CKD becomes an internal clock signal synchronized with CK0 with a delay of two cycles with respect to the external clock CK0.

【００８４】上記の引用文献によれば、クロックドライ
バ回路の出力クロックは、外部クロックに同期するもの
であるが、クロックドライバ回路の出力段より前段の出
力を用いることにより、クロックの立ち上がりエッジに
対し、早い信号を利用することができる。According to the above cited document, the output clock of the clock driver circuit is synchronized with the external clock, but by using the output of the output stage of the output stage of the clock driver circuit, the rising edge of the clock can be reduced. , Faster signal is available.

【００８５】本実施例によれば、入出力信号のセットア
ップ時間に対してラッチ回路をスルーに制御することが
可能であるため、動作サイクル及び、外部クロック信号
のｔＫＨの期間によらず不確定な信号をラッチ回路に取
り込むことなく、高速に信号をラッチする事が可能にな
る。更に、アドレスラッチ回路のスルー制御のタイミン
グを調整することで、従来のレジスタ入力方式と同様に
アドレス信号の切り替わり時に不確定アドレスを出力す
ることがなくなる。According to the present embodiment, the latch circuit can be controlled to be through for the setup time of the input / output signal. Therefore, the operation is undefined regardless of the operation cycle and the period of tKH of the external clock signal. The signal can be latched at high speed without taking the signal into the latch circuit. Further, by adjusting the timing of the through control of the address latch circuit, an indefinite address is not output at the time of switching of the address signal as in the conventional register input method.

【００８６】[0086]

【発明の効果】上記の説明で明らかなように、本発明に
よれば、信号の取り込みを高速化できると共に、外部ク
ロックのデューティに依らず、所望の期間だけ信号を保
持するように制御することが可能になり、動作サイクル
を高速化した場合にも正常に動作する半導体装置および
コンピュータシステムが得られる。As is apparent from the above description, according to the present invention, it is possible to speed up the fetching of a signal and to control the signal to be held for a desired period regardless of the duty of the external clock. And a semiconductor device and a computer system that operate normally even when the operation cycle is accelerated can be obtained.

【図面の簡単な説明】[Brief description of the drawings]

【図１】本発明の信号取り込み手段の一実施例を示すブ
ロック図である。FIG. 1 is a block diagram showing one embodiment of a signal capturing means of the present invention.

【図２】正常な書き込み動作に必要なデコーダ入力信号
の確定期間を表す図である。FIG. 2 is a diagram illustrating a fixed period of a decoder input signal required for a normal write operation.

【図３】正常な読み出し動作に必要なデコーダ入力信号
の確定期間を表す図である。FIG. 3 is a diagram illustrating a fixed period of a decoder input signal required for a normal read operation.

【図４】本発明の信号取り込み手段の一実施例を示す回
路図である。FIG. 4 is a circuit diagram showing one embodiment of a signal capturing means of the present invention.

【図５】遅延時間のバラツキを抑えるインバータ回路図
である。FIG. 5 is an inverter circuit diagram that suppresses variations in delay time.

【図６】ＰＬＬを用いた信号入出力制御回路図である。FIG. 6 is a signal input / output control circuit diagram using a PLL.

【図７】ＤＬＬを用いた信号入出力制御回路図である。FIG. 7 is a signal input / output control circuit diagram using a DLL.

【図８】ＥＣＬクロック信号に適用した実施例を示す回
路図である。FIG. 8 is a circuit diagram showing an embodiment applied to an ECL clock signal.

【図９】ＥＣＬカレントスイッチで遅延回路を構成した
回路図である。FIG. 9 is a circuit diagram in which a delay circuit is configured by an ECL current switch.

【図１０】書き込みパルスにリンクしてラッチ期間を制
御するブロック図である。FIG. 10 is a block diagram for controlling a latch period by linking to a write pulse.

【図１１】本発明を用いたＳＲＡＭのブロック図であ
る。FIG. 11 is a block diagram of an SRAM using the present invention.

【図１２】プロセッサとＳＲＡＭチップで構成されたシ
ステムのブロック図である。FIG. 12 is a block diagram of a system including a processor and an SRAM chip.

【図１３】プロセッサとＤＲＡＭチップで構成されたシ
ステムのブロック図である。FIG. 13 is a block diagram of a system including a processor and a DRAM chip.

【図１４】従来のレジスタ制御方式を用いた出力制御回
路のブロック図である。FIG. 14 is a block diagram of an output control circuit using a conventional register control method.

【図１５】従来のラッチ制御方式を用いた出力制御回路
のブロック図である。FIG. 15 is a block diagram of an output control circuit using a conventional latch control method.

【図１６】本発明のラッチ期間制御信号発生回路に用い
るパルス発生回路の一実施例のブロック図である。FIG. 16 is a block diagram of one embodiment of a pulse generation circuit used in the latch period control signal generation circuit of the present invention.

【図１７】ラッチ制御用パルス生成のためのパルス合成
切り替え手段の一実施例の回路図である。FIG. 17 is a circuit diagram of an embodiment of a pulse synthesis switching unit for generating a latch control pulse.

【図１８】パルス発生回路内の遅延回路に用いる定電流
バイアスの切り替え手段の一実施例の回路図である。FIG. 18 is a circuit diagram of an embodiment of a constant current bias switching means used for a delay circuit in a pulse generation circuit.

【図１９】入出力信号のラッチ手段にマスタラッチおよ
びスレーブラッチで構成されるレジスタを用いた場合の
実施例のブロック図である。FIG. 19 is a block diagram of an embodiment in which a register composed of a master latch and a slave latch is used as input / output signal latch means.

【図２０】本発明の出力ラッチ制御手段の一実施例のブ
ロック図である。FIG. 20 is a block diagram of one embodiment of the output latch control means of the present invention.

【図２１】本発明のデコーダ入力信号確定期間と読み出
し動作のタイミングを連動したメモリの概略ブロック図
である。FIG. 21 is a schematic block diagram of a memory according to the present invention in which a decoder input signal determination period and read operation timing are linked.

【図２２】ＳＭＤを用いた信号入出力制御回路の回路図
である。FIG. 22 is a circuit diagram of a signal input / output control circuit using an SMD.

【図２３】ＳＭＤの回路構成図である。FIG. 23 is a circuit configuration diagram of an SMD.

【符号の説明】[Explanation of symbols]

１１：クロックバッファ、１２：クロックバッファ回
路、２１：アドレスバッファ、２２，１０１：アドレス
ラッチ、２３：アドレスレジスタ、２４：デコーダ回
路、３０，３４，３７，７２：パルス発生回路、３２：
ＰＬＬ、３３：ＤＬＬ、３５：レベル変換回路、３６，
１２０：基本パルス発生回路、３７：ＮＡＮＤ回路、３
７：３８：ワンショットパルス発生回路、４０〜４２，
７３：遅延回路、４３：ＯＲ回路、５０：ＢｉＮＭＯＳ
インバータ、５１，５２：クロックドインバータ、６
０：書き込み制御回路、６１：ライトアンプ、６２：書
き込み用カラム選択スイッチ、６３：メモリセル、７
０：マスタラッチ、７１：スレーブラッチ、１０１：１
ｓｔアドレスラッチ、１０２：ミドルアドレスレジス
タ、１０３：２ｎｄアドレスラッチ、１０４：ライトイ
ネーブル信号ラッチ、１０５：同期選択信号ラッチ、１
０６：データ入力ラッチ、１１０，１１２，１１４，１
１６：クロックバッファ、１１１，１１３，１１５，１
１７：クロック信号制御駆動回路、１１８，１１９：駆
動回路、１２１：信号発生回路、１２２：アドレス比較
回路、１２３：書き込み制御回路、１２４：ライトアン
プ、１２５：出力切り替え制御回路、１３１，１３７：
マルチプレクサ（ＭＵＸ）、１３２：デコーダ、１３
３：ワードドライバ、１３４：メモリセルアレイ、１３
５：カラムスイッチ、１３６：センスアンプ、１３８：
出力ラッチ、１３９：出力バッファ、１４０：出力制御
回路ＣＬＫ：外部入力クロック信号、ＣＬＫ’：内部ク
ロック信号、ＡＤＤ：外部入力アドレス信号，ＡＤ
Ｄ’：内部アドレス信号、Ｖｉｅｎ，Ｖｉｅ：定電流源
ｎＭＯＳ制御バイアス、Ｖｉｅｐ’：定電流源ｐＭＯＳ
制御バイアス。11: clock buffer, 12: clock buffer circuit, 21: address buffer, 22, 101: address latch, 23: address register, 24: decoder circuit, 30, 34, 37, 72: pulse generation circuit, 32:
PLL, 33: DLL, 35: level conversion circuit, 36,
120: basic pulse generation circuit, 37: NAND circuit, 3
7:38: one-shot pulse generation circuit, 40 to 42,
73: delay circuit, 43: OR circuit, 50: BiNMOS
Inverters 51 and 52: Clocked inverter, 6
0: write control circuit, 61: write amplifier, 62: write column selection switch, 63: memory cell, 7
0: master latch, 71: slave latch, 101: 1
st address latch, 102: middle address register, 103: 2nd address latch, 104: write enable signal latch, 105: synchronization selection signal latch, 1
06: data input latch, 110, 112, 114, 1
16: clock buffer, 111, 113, 115, 1
17: clock signal control drive circuit, 118, 119: drive circuit, 121: signal generation circuit, 122: address comparison circuit, 123: write control circuit, 124: write amplifier, 125: output switching control circuit, 131, 137:
Multiplexer (MUX), 132: Decoder, 13
3: Word driver, 134: Memory cell array, 13
5: column switch, 136: sense amplifier, 138:
Output latch, 139: output buffer, 140: output control circuit CLK: external input clock signal, CLK ': internal clock signal, ADD: external input address signal, AD
D ': internal address signal, Vien, Vie: constant current source nMOS control bias, View': constant current source pMOS
Control bias.

───────────────────────────────────────────────────── フロントページの続き (72)発明者 長野 隆洋 東京都小平市上水本町五丁目20番１号 株 式会社日立製作所半導体事業部内 (72)発明者 前島 英雄 東京都小平市上水本町五丁目20番１号 株 式会社日立製作所半導体事業部内 ──────────────────────────────────────────────────続 き Continuing from the front page (72) Inventor Takahiro Nagano 5-2-1, Josuihoncho, Kodaira-shi, Tokyo Inside Semiconductor Division, Hitachi, Ltd. (72) Inventor Hideo Maejima Gojokami-cho, Kodaira-shi, Tokyo 20-1 chome Semiconductor Division, Hitachi, Ltd.

Claims (22)

【特許請求の範囲】[Claims] 【請求項１】外部クロック信号により同期して動作し、
外部からの入力信号を保持する手段を有する半導体装置
において、 入力信号の保持期間を外部クロック信号のパルス幅に無
関係に任意に制御する保持期間制御信号を発生する保持
期間制御信号発生回路を具備したことを特徴とする半導
体装置。1. An operation in synchronization with an external clock signal,
In a semiconductor device having means for holding an input signal from outside, a holding period control signal generating circuit for generating a holding period control signal for arbitrarily controlling a holding period of an input signal regardless of a pulse width of an external clock signal is provided. A semiconductor device, comprising: 【請求項２】外部クロック信号により同期して動作し、
内部からの出力信号を保持する手段を有する半導体装置
において、 出力信号の保持期間を外部クロック信号のパルス幅に無
関係に任意に制御する保持期間制御信号を発生する保持
期間制御信号発生回路を具備したことを特徴とする半導
体装置。And operating in synchronization with an external clock signal.
In a semiconductor device having means for holding an output signal from inside, a holding period control signal generating circuit for generating a holding period control signal for arbitrarily controlling a holding period of an output signal regardless of a pulse width of an external clock signal is provided. A semiconductor device, comprising: 【請求項３】請求項１または２記載の半導体装置におい
て、前記保持期間制御信号は、外部クロック信号と該外
部クロック信号の立ち上がりエッジから生成したワンシ
ョットパルス信号との論理和をとった信号であることを
特徴とする半導体装置。3. The semiconductor device according to claim 1, wherein the holding period control signal is a signal obtained by performing a logical sum of an external clock signal and a one-shot pulse signal generated from a rising edge of the external clock signal. A semiconductor device, comprising: 【請求項４】請求項１または２記載の半導体装置におい
て、前記保持期間制御信号は、外部クロック信号の立ち
上がりエッジから生成したワンショットパルス信号であ
ることを特徴とする半導体装置。4. The semiconductor device according to claim 1, wherein said holding period control signal is a one-shot pulse signal generated from a rising edge of an external clock signal. 【請求項５】請求項１または２記載の半導体装置におい
て、前記保持期間制御信号は、位相固定ループ（ＰＬ
Ｌ）により生成した信号であることを特徴とする半導体
装置。5. The semiconductor device according to claim 1, wherein the holding period control signal is a phase locked loop (PL).
L) The semiconductor device characterized in that the signal is a signal generated according to (L). 【請求項６】請求項１または２記載の半導体装置におい
て、前記保持期間制御信号は、遅延固定ループ（ＤＬ
Ｌ）により生成した信号であることを特徴とする半導体
装置。6. The semiconductor device according to claim 1, wherein said holding period control signal is a delay locked loop (DL).
L) The semiconductor device characterized in that the signal is a signal generated according to (L). 【請求項７】請求項１ないし６のいずれか１項に記載の
半導体装置において、前記保持期間をプログラム回路ま
たはヒューズ回路により選択可能にしたことを特徴とす
る半導体装置。7. The semiconductor device according to claim 1, wherein said holding period is selectable by a program circuit or a fuse circuit. 【請求項８】請求項１において、ＥＣＬのカレントスイ
ッチで構成した遅延回路を保持期間制御信号発生回路の
構成要素の少なくとも一部に持つことを特徴とする半導
体装置。8. The semiconductor device according to claim 1, wherein a delay circuit constituted by an ECL current switch is included in at least a part of components of the holding period control signal generation circuit. 【請求項９】請求項１ないし８のいずれか１項に記載の
半導体装置において、前記保持期間制御信号発生回路
は、その構成要素の少なくとも一部に定電流駆動のゲー
ト回路で構成した遅延回路を有することを特徴とする半
導体装置。9. The semiconductor device according to claim 1, wherein said holding period control signal generating circuit includes a gate circuit driven by a constant current for at least a part of its constituent elements. A semiconductor device comprising: 【請求項１０】外部クロック信号により同期して動作
し、外部からの入力信号を保持する手段を有する半導体
装置において、 外部からの入力信号を保持する手段が、マスタラッチと
スレーブラッチとの２段の保持手段で構成され、スレー
ブラッチの制御タイミングをマスタラッチの制御タイミ
ングより動作サイクル時間の１０％以上早くしたことを
特徴とする半導体装置。10. A semiconductor device which operates in synchronization with an external clock signal and has means for holding an external input signal, wherein the means for holding an external input signal has two stages of a master latch and a slave latch. A semiconductor device comprising holding means, wherein a control timing of a slave latch is set to be earlier than a control timing of a master latch by 10% or more of an operation cycle time. 【請求項１１】請求項１ないし１０のいずれか１項に記
載の半導体装置を構成要素として有することを特徴とす
るコンピュータシステム。11. A computer system comprising the semiconductor device according to claim 1 as a component. 【請求項１２】請求項１ないし９のいずれか１項に記載
の半導体装置において、前記保持期間制御信号発生回路
はシンクロナス・ミラー・ディレイ回路で構成されるこ
とを特徴とする半導体装置。12. The semiconductor device according to claim 1, wherein said holding period control signal generating circuit comprises a synchronous mirror delay circuit. 【請求項１３】外部信号を入力するための第１の入力端
子、 上記外部信号を保持するラッチ、 所定のデューティーサイクルを持つクロック信号を入力
する第２の入力端子、 上記クロック信号を処理し、処理されたクロック信号を
上記ラッチに与える処理回路を有し、 上記ラッチは上記処理されたクロック信号によってコン
トロールされ、上記外部信号は上記ラッチによって、上
記クロック信号のデューティーサイクルとは独立に決め
られる期間保持されることを特徴とするランダムアクセ
スメモリ。13. A first input terminal for receiving an external signal, a latch for holding the external signal, a second input terminal for receiving a clock signal having a predetermined duty cycle, and processing the clock signal. A processing circuit for providing a processed clock signal to the latch, wherein the latch is controlled by the processed clock signal, and wherein the external signal is determined by the latch independently of a duty cycle of the clock signal. Random access memory characterized by being retained. 【請求項１４】前記外部信号はアドレス信号である請求
項１３記載のランダムアクセスメモリ。14. The random access memory according to claim 13, wherein said external signal is an address signal. 【請求項１５】前記処理回路はパルス発生回路を含むこ
とを特徴とする請求項１３または１４記載のランダムア
クセスメモリ。15. The random access memory according to claim 13, wherein said processing circuit includes a pulse generation circuit. 【請求項１６】前記処理回路はフェイズ・ロック・ルー
プ回路（ＰＬＬ）を含むことを特徴とする請求項１３ま
たは１４記載のランダムアクセスメモリ。16. The random access memory according to claim 13, wherein said processing circuit includes a phase locked loop circuit (PLL). 【請求項１７】前記処理回路はディレイ・ロック・ルー
プ回路（ＤＬＬ）を含むことを特徴とする請求項１３ま
たは１４記載のランダムアクセスメモリ。17. The random access memory according to claim 13, wherein said processing circuit includes a delay locked loop circuit (DLL). 【請求項１８】前記処理回路はシンクロナス・ミラー・
ディレイ回路（ＳＭＤ）を含むことを特徴とする請求項
１３または１４記載のランダムアクセスメモリ。18. The processing circuit according to claim 17, wherein said processing circuit is a synchronous mirror.
15. The random access memory according to claim 13, further comprising a delay circuit (SMD). 【請求項１９】入力信号を保持するラッチ、 第１のクロック信号を入力とし、第２のクロック信号を
出力して上記ラッチに入力するパルス生成回路を有し、 上記ラッチは上記入力信号を所望の期間保持し、該所望
の期間は上記第２のクロック信号により上記第１のクロ
ック信号のパルス幅とは独立に定められることを特徴と
する回路。19. A latch for holding an input signal, a pulse generating circuit for receiving a first clock signal, outputting a second clock signal, and inputting the second clock signal to the latch, wherein the latch receives the input signal. Wherein the desired period is determined by the second clock signal independently of the pulse width of the first clock signal. 【請求項２０】入力信号を保持する第１の回路、 第１のパルス幅を有する第１のクロック信号を入力と
し、第２のパルス幅を有する第２のクロック信号を出力
して上記第１の回路に入力する第２の回路を有し、 上記第１の回路は上記入力信号を所望の期間保持し、該
所望の期間は上記第２のクロック信号により上記第１の
クロック信号のパルス幅とは独立に定められることを特
徴とする回路。20. A first circuit for holding an input signal, receiving a first clock signal having a first pulse width as an input, outputting a second clock signal having a second pulse width, and outputting the first clock signal. And a second circuit for inputting the input signal to the first circuit, wherein the first circuit holds the input signal for a desired period, and the pulse width of the first clock signal is controlled by the second clock signal during the desired period. A circuit characterized by being independently determined. 【請求項２１】前記入力信号はアドレス信号であり、メ
モリ装置に内蔵されることを特徴とする請求項２０記載
の回路。21. The circuit according to claim 20, wherein said input signal is an address signal and is incorporated in a memory device. 【請求項２２】前記第１の回路は前記第１のクロック信
号のパルスの立ち上がりのタイミングにより定められる
タイミングに応答して動作し、前記第１のクロック信号
のパルスの立ち下がりのタイミングにより定められるタ
イミングに無関係に動作することを特徴とする請求項２
０または２１記載の回路。22. The first circuit operates in response to a timing determined by a rising timing of a pulse of the first clock signal, and is determined by a falling timing of a pulse of the first clock signal. 3. The operation according to claim 2, wherein the operation is performed regardless of timing.
The circuit according to 0 or 21.