JPH0831180A - 半導体記憶装置 - Google Patents
半導体記憶装置Info
- Publication number
- JPH0831180A JPH0831180A JP15692794A JP15692794A JPH0831180A JP H0831180 A JPH0831180 A JP H0831180A JP 15692794 A JP15692794 A JP 15692794A JP 15692794 A JP15692794 A JP 15692794A JP H0831180 A JPH0831180 A JP H0831180A
- Authority
- JP
- Japan
- Prior art keywords
- signal
- semiconductor memory
- address
- memory device
- data
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Landscapes
- Static Random-Access Memory (AREA)
- Memory System Of A Hierarchy Structure (AREA)
- Dram (AREA)
Abstract
(57)【要約】
【目的】 電源電圧、温度、および製造プロセスのばら
つきの影響を受けずに、高速にデータをマイクロプロセ
ッサ（ＭＰＵ）に供給できる半導体記憶装置を提供す
る。 【構成】 半導体チップ１内のアドレスバッファ３から
出力バッファ９までの各内部回路には、チップ内に内蔵
するＰＬＬ２０から順次位相がずれて発生する制御信号
Φ1〜Φ7が接続される。ＰＬＬは制御信号の位相を温度
や電源電圧の変動によらず一定に制御できる。この制御
信号により、各内部回路はプリチャージ又はイコライズ
を行ない、その後信号の増幅を順次行う。従って、動作
サイクル時間をアクセス時間よりも高速化すると共にア
クセス時間を一定にできる。
つきの影響を受けずに、高速にデータをマイクロプロセ
ッサ（ＭＰＵ）に供給できる半導体記憶装置を提供す
る。 【構成】 半導体チップ１内のアドレスバッファ３から
出力バッファ９までの各内部回路には、チップ内に内蔵
するＰＬＬ２０から順次位相がずれて発生する制御信号
Φ1〜Φ7が接続される。ＰＬＬは制御信号の位相を温度
や電源電圧の変動によらず一定に制御できる。この制御
信号により、各内部回路はプリチャージ又はイコライズ
を行ない、その後信号の増幅を順次行う。従って、動作
サイクル時間をアクセス時間よりも高速化すると共にア
クセス時間を一定にできる。
Description
【０００１】
【産業上の利用分野】本発明は半導体記憶装置に係り、
特に外部のクロック信号に同期する同期式メモリに好適
な半導体記憶装置に関する。
特に外部のクロック信号に同期する同期式メモリに好適
な半導体記憶装置に関する。
【０００２】
【従来の技術】近年、マイクロプロセッサ（以下、ＭＰ
Ｕと称する。）のクロック周波数の高速化の傾向は著し
い。それに伴い、ＭＰＵに直接データを供給するキャッ
シュメモリも、サイクル時間の高速化が要求されてきて
いる。従来、アドレス入力によってデータ書き込み／読
み出しの動作を開始する非同期式のメモリ装置では、ア
クセス時間の高速化を行うことによって、ＭＰＵのクロ
ック周波数の高速化に対応してきた。しかし、一般的に
メモリ装置は、電源電圧、温度、製造プロセスのばらつ
きによるアクセス時間の変動が大きいため、従来の非同
期式のメモリ装置ではアクセス時間の一番遅い条件でク
ロックの周期を決める必要があった。これがＭＰＵのク
ロック周期を短くする上での障害となっていた。そこで
最近は、高速化の面で、ＭＰＵのクロックと同期して動
作する同期式メモリ装置が注目を集めている。
Ｕと称する。）のクロック周波数の高速化の傾向は著し
い。それに伴い、ＭＰＵに直接データを供給するキャッ
シュメモリも、サイクル時間の高速化が要求されてきて
いる。従来、アドレス入力によってデータ書き込み／読
み出しの動作を開始する非同期式のメモリ装置では、ア
クセス時間の高速化を行うことによって、ＭＰＵのクロ
ック周波数の高速化に対応してきた。しかし、一般的に
メモリ装置は、電源電圧、温度、製造プロセスのばらつ
きによるアクセス時間の変動が大きいため、従来の非同
期式のメモリ装置ではアクセス時間の一番遅い条件でク
ロックの周期を決める必要があった。これがＭＰＵのク
ロック周期を短くする上での障害となっていた。そこで
最近は、高速化の面で、ＭＰＵのクロックと同期して動
作する同期式メモリ装置が注目を集めている。
【０００３】この種の同期式メモリ装置としては、外部
クロックに同期して内部クロックを発生するフェーズロ
ックトループ（以下、ＰＬＬと称する。）を内蔵し、こ
のＰＬＬからの内部クロックをアドレスバッファと出力
バッファとに供給するようにした図２（ａ）に示す構成
が知られている。図２（ａ）において、参照符号１は半
導体メモリチップを示し、この半導体メモリチップ１は
外部クロックに同期して内部クロックΦ0を発生するＰ
ＬＬ２を内蔵する。ＰＬＬ２の発生する内部クロックΦ
0は、アドレスバッファ３と出力バッファ９に供給され
る。ＰＬＬ２で発生した内部クロックΦ0によりアドレ
ス信号が入力された後、信号の処理がアドレスバッファ
３、デコーダ４、ワードドライバ５、データ線６、セン
スアンプ７、メインアンプ８、出力バッファ９の順で順
次行われる。出力バッファ９では、ＰＬＬ２の発生する
内部クロックΦ0によりデータを外部端子（不図示）に
出力する。この図２（ａ）に示す同期式の半導体メモリ
チップ１によれば、データ出力がクロック信号により制
御されるために、クロック信号からデータ出力までの電
源電圧、温度、製造ばらつきによる時間変動を小さくで
きる。なお、このようなＰＬＬを用いた同期式メモリと
しては、例えば、１９９３シンポジウム オン ＶＬＳ
Ｉ サーキッツ 第１５頁〜第１６頁(1993 Symposium
on VLSI Circuits, pp.15-16)に記載されたものがあ
る。
クロックに同期して内部クロックを発生するフェーズロ
ックトループ（以下、ＰＬＬと称する。）を内蔵し、こ
のＰＬＬからの内部クロックをアドレスバッファと出力
バッファとに供給するようにした図２（ａ）に示す構成
が知られている。図２（ａ）において、参照符号１は半
導体メモリチップを示し、この半導体メモリチップ１は
外部クロックに同期して内部クロックΦ0を発生するＰ
ＬＬ２を内蔵する。ＰＬＬ２の発生する内部クロックΦ
0は、アドレスバッファ３と出力バッファ９に供給され
る。ＰＬＬ２で発生した内部クロックΦ0によりアドレ
ス信号が入力された後、信号の処理がアドレスバッファ
３、デコーダ４、ワードドライバ５、データ線６、セン
スアンプ７、メインアンプ８、出力バッファ９の順で順
次行われる。出力バッファ９では、ＰＬＬ２の発生する
内部クロックΦ0によりデータを外部端子（不図示）に
出力する。この図２（ａ）に示す同期式の半導体メモリ
チップ１によれば、データ出力がクロック信号により制
御されるために、クロック信号からデータ出力までの電
源電圧、温度、製造ばらつきによる時間変動を小さくで
きる。なお、このようなＰＬＬを用いた同期式メモリと
しては、例えば、１９９３シンポジウム オン ＶＬＳ
Ｉ サーキッツ 第１５頁〜第１６頁(1993 Symposium
on VLSI Circuits, pp.15-16)に記載されたものがあ
る。
【０００４】他に同期式メモリとしては、ＰＬＬを用い
ないで、外部クロックに同期して内部共通クロック信号
を生成し、行アドレス、列アドレス、データ出力等の内
部回路にこの共通クロックを供給して各回路を動作させ
る構成が、特開平５−１２０１１４号公報に開示されて
いる。
ないで、外部クロックに同期して内部共通クロック信号
を生成し、行アドレス、列アドレス、データ出力等の内
部回路にこの共通クロックを供給して各回路を動作させ
る構成が、特開平５−１２０１１４号公報に開示されて
いる。
【０００５】また、非同期式メモリで高速化を図った例
としては、複数Ｉ／Ｏ線への並列読み出しによる連続デ
ータの高速転送方式が、特開昭５７−１５０１９０号公
報に開示されている。これは、連続データの少なくとも
一部をまとめて出力し、これらを一時的に所定のバッフ
ァ領域に記憶しておき、このバッファ領域から高速に順
次出力する方式のメモリ装置である。
としては、複数Ｉ／Ｏ線への並列読み出しによる連続デ
ータの高速転送方式が、特開昭５７−１５０１９０号公
報に開示されている。これは、連続データの少なくとも
一部をまとめて出力し、これらを一時的に所定のバッフ
ァ領域に記憶しておき、このバッファ領域から高速に順
次出力する方式のメモリ装置である。
【０００６】
【発明が解決しようとする課題】しかしながら、前述し
たＰＬＬを用いた同期式メモリでは、クロック信号Φ0
によりアドレス信号が入力されてから、出力バッファ９
へデータ信号が届くまでの時間は、出力バッファ９に到
達したデータがクロックΦ0により出力されるまでの時
間に比べて相対的にかなり長い。このため、アドレス信
号がクロック信号Φ0により入力されてから出力バッフ
ァ９へデータ信号が届くまでの信号処理時間のばらつき
は、製造プロセス、環境温度や電源電圧の変動によりか
なり大きくなるので、クロック信号のサイクル時間ｔ
cycleは以下に説明するような制限を受ける。
たＰＬＬを用いた同期式メモリでは、クロック信号Φ0
によりアドレス信号が入力されてから、出力バッファ９
へデータ信号が届くまでの時間は、出力バッファ９に到
達したデータがクロックΦ0により出力されるまでの時
間に比べて相対的にかなり長い。このため、アドレス信
号がクロック信号Φ0により入力されてから出力バッフ
ァ９へデータ信号が届くまでの信号処理時間のばらつき
は、製造プロセス、環境温度や電源電圧の変動によりか
なり大きくなるので、クロック信号のサイクル時間ｔ
cycleは以下に説明するような制限を受ける。
【０００７】例えば、図２（ｂ）の信号の流れで示すよ
うに、上記信号処理時間が温度及び電源電圧の変動によ
り、最小時間ｔa(min)の場合と、最大時間ｔa(max)に変
化することがあるとする。ある温度及び電源電圧で、
で示す時点のクロックで入力されたアドレス入力に対応
して出力バッファに到達したデータと、で示す次の時
点のクロックで入力されたアドレス入力に対応して出力
バッファに到達したデータが、それぞれｂで示す最遅の
場合であったとする。このときで示す時点のクロック
で入力されたアドレス入力に対応して出力バッファに到
達したデータを判別するためには、判定時間が最大時間
ｔa(max)よりあとの時間である必要がある。一方、温度
及び電源電圧は外部状況により変化することがあるの
で、このとき、データの流れがａで示す最速の状態であ
ったとする。この場合には、上記した判定時間ではに
示す時点のクロックで入力されたアドレス入力に対応し
たデータとして判定されてしまう。したがって、で示
す時点のクロックで入力されたアドレス入力に対応する
データの流れが最遅の場合ｂと、で示す時点のクロッ
クで入力されたデータの流れが最速の場合ａとが交差す
ると、どちらのアドレスに対応したデータかを判別でき
ずシステムとして成立しない。
うに、上記信号処理時間が温度及び電源電圧の変動によ
り、最小時間ｔa(min)の場合と、最大時間ｔa(max)に変
化することがあるとする。ある温度及び電源電圧で、
で示す時点のクロックで入力されたアドレス入力に対応
して出力バッファに到達したデータと、で示す次の時
点のクロックで入力されたアドレス入力に対応して出力
バッファに到達したデータが、それぞれｂで示す最遅の
場合であったとする。このときで示す時点のクロック
で入力されたアドレス入力に対応して出力バッファに到
達したデータを判別するためには、判定時間が最大時間
ｔa(max)よりあとの時間である必要がある。一方、温度
及び電源電圧は外部状況により変化することがあるの
で、このとき、データの流れがａで示す最速の状態であ
ったとする。この場合には、上記した判定時間ではに
示す時点のクロックで入力されたアドレス入力に対応し
たデータとして判定されてしまう。したがって、で示
す時点のクロックで入力されたアドレス入力に対応する
データの流れが最遅の場合ｂと、で示す時点のクロッ
クで入力されたデータの流れが最速の場合ａとが交差す
ると、どちらのアドレスに対応したデータかを判別でき
ずシステムとして成立しない。
【０００８】つまり、入力されたアドレスに対応したデ
ータを区別できるためには、上記交差が生じないように
しなければならず、そのためにはクロック信号のサイク
ル時間ｔcycleが、次式に示す関係とならなければなら
ない。
ータを区別できるためには、上記交差が生じないように
しなければならず、そのためにはクロック信号のサイク
ル時間ｔcycleが、次式に示す関係とならなければなら
ない。
【０００９】
【数１】ｔcycle ＞ ｔa(max) − ｔa(min) …(１) すなわち、クロック信号のサイクル時間ｔcycleは、ア
ドレス信号がクロック信号Φ0により入力されてから、
出力バッファ９にデータ信号が届くまでの時間のばらつ
きの最大と最小の差、すなわちｔa(max)−ｔa(min)より
も短くすることはできない。このことが、図２（ａ）に
示す同期式メモリの場合には、サイクル時間ｔcycleを
高速化するのに、（１）式で示す限界を生じていた。
尚、ここでは電源電圧や使用環境温度が変動した場合の
信号処理時間のばらつきについて説明したが、製造ばら
つきによる別チップの場合の信号処理時間のばらつきに
ついても同様である。
ドレス信号がクロック信号Φ0により入力されてから、
出力バッファ９にデータ信号が届くまでの時間のばらつ
きの最大と最小の差、すなわちｔa(max)−ｔa(min)より
も短くすることはできない。このことが、図２（ａ）に
示す同期式メモリの場合には、サイクル時間ｔcycleを
高速化するのに、（１）式で示す限界を生じていた。
尚、ここでは電源電圧や使用環境温度が変動した場合の
信号処理時間のばらつきについて説明したが、製造ばら
つきによる別チップの場合の信号処理時間のばらつきに
ついても同様である。
【００１０】また、従来のＰＬＬを用いずに、外部クロ
ックに同期した共通の内部クロック信号に従って各内部
回路の信号処理をする同期式メモリでは、アドレスバッ
ファ、デコーダ、ワードドライバ等と、順次信号が伝達
するのに、各々1サイクルずつ時間がかってしまう。こ
の場合アドレスバッファから出力バッファまでクロック
信号の７サイクル分の時間がかかってしまい、それ以上
短くできないという難点が有った。
ックに同期した共通の内部クロック信号に従って各内部
回路の信号処理をする同期式メモリでは、アドレスバッ
ファ、デコーダ、ワードドライバ等と、順次信号が伝達
するのに、各々1サイクルずつ時間がかってしまう。こ
の場合アドレスバッファから出力バッファまでクロック
信号の７サイクル分の時間がかかってしまい、それ以上
短くできないという難点が有った。
【００１１】さらに、前述した従来の複数Ｉ／Ｏ線への
並列読み出しによる連続データの高速転送方式の非同期
式メモリ装置の場合は、並列にデータを出力するため
に、入出力線、メインアンプなどが複数個必要となりチ
ップ面積の増大を招くという問題点があった。
並列読み出しによる連続データの高速転送方式の非同期
式メモリ装置の場合は、並列にデータを出力するため
に、入出力線、メインアンプなどが複数個必要となりチ
ップ面積の増大を招くという問題点があった。
【００１２】そこで、本発明の目的は、上記従来の問題
点を解決し、クロック時間を短くして少ないクロック信
号のサイクル数で、ＭＰＵに高速にデータを供給可能な
キャッシュメモリとして使用できる半導体記憶装置を提
供することにある。
点を解決し、クロック時間を短くして少ないクロック信
号のサイクル数で、ＭＰＵに高速にデータを供給可能な
キャッシュメモリとして使用できる半導体記憶装置を提
供することにある。
【００１３】
【課題を解決するための手段】前記目的を達成するため
に、本発明に係る半導体記憶装置は、アドレス信号を取
り込みラッチするアドレスバッファ、すなわち図１
（ａ）に示す実施例１で言えば、アドレスバッファ３
と、アドレスバッファ３からのアドレス信号をデコード
するデコーダ４と、デコーダ出力を増幅してワード線を
駆動するワードドライバ５と、ワード線によって選択さ
れたメモリセル内の信号を取り出すデータ線６と、デー
タ線６の信号を検出するセンスアンプ７と、センスアン
プ７で検出した信号を増幅するメインアンプ８と、メイ
ンアンプ８で増幅された信号を外部へデータとして出力
する出力バッファ９とを少なくとも具備し、外部から入
力されるクロック信号に同期してアドレス入力及びデー
タ信号の出力を行う同期式の半導体記憶装置において、
前記外部クロック信号に同期して位相の異なる複数の制
御信号Φ1〜Φ7を発生する制御信号発生回路、すなわち
ＰＬＬ２を内蔵する制御回路を有し、少なくとも前記ア
ドレスバッファ３、デコーダ４、データ線６、センスア
ンプ７、メインアンプ８及び出力バッファ９に対し、信
号の流れに沿って前記位相の異なる複数の制御信号Φ1
〜Φ7のうちの位相の早いものから順にそれぞれに制御
信号を接続配置し、予め前記アドレスバッファ３及びデ
コーダ４のプリチャージと、データ線６、センスアンプ
７、メインアンプ８及び出力バッファ９のイコライズと
をそれぞれの制御信号により所定時間ｔpre行い、か
つ、前記アドレスバッファ３へのアドレス信号の入力か
ら対応するデータを外部へ出力する前記出力バッファ９
までの各回路をそれぞれの前記所定時間ｔpre後に順次
所要時間ｔｏｐｅ実行するように構成したことを特徴と
するものである。
に、本発明に係る半導体記憶装置は、アドレス信号を取
り込みラッチするアドレスバッファ、すなわち図１
（ａ）に示す実施例１で言えば、アドレスバッファ３
と、アドレスバッファ３からのアドレス信号をデコード
するデコーダ４と、デコーダ出力を増幅してワード線を
駆動するワードドライバ５と、ワード線によって選択さ
れたメモリセル内の信号を取り出すデータ線６と、デー
タ線６の信号を検出するセンスアンプ７と、センスアン
プ７で検出した信号を増幅するメインアンプ８と、メイ
ンアンプ８で増幅された信号を外部へデータとして出力
する出力バッファ９とを少なくとも具備し、外部から入
力されるクロック信号に同期してアドレス入力及びデー
タ信号の出力を行う同期式の半導体記憶装置において、
前記外部クロック信号に同期して位相の異なる複数の制
御信号Φ1〜Φ7を発生する制御信号発生回路、すなわち
ＰＬＬ２を内蔵する制御回路を有し、少なくとも前記ア
ドレスバッファ３、デコーダ４、データ線６、センスア
ンプ７、メインアンプ８及び出力バッファ９に対し、信
号の流れに沿って前記位相の異なる複数の制御信号Φ1
〜Φ7のうちの位相の早いものから順にそれぞれに制御
信号を接続配置し、予め前記アドレスバッファ３及びデ
コーダ４のプリチャージと、データ線６、センスアンプ
７、メインアンプ８及び出力バッファ９のイコライズと
をそれぞれの制御信号により所定時間ｔpre行い、か
つ、前記アドレスバッファ３へのアドレス信号の入力か
ら対応するデータを外部へ出力する前記出力バッファ９
までの各回路をそれぞれの前記所定時間ｔpre後に順次
所要時間ｔｏｐｅ実行するように構成したことを特徴と
するものである。
【００１４】前記半導体記憶装置において、図８に示す
ように、前記デコーダを構成するロウ系のプリデコーダ
８２，ロウデコーダ８４と、更にカラム系のプリデコー
ダ８３，カラムデコーダ８６に対して、制御信号発生回
路すなわちＰＬＬ８０から発生する同じ位相の制御信号
Φ２，Φ3をそれぞれ接続配置すれば好適である。そし
て、上記制御信号発生回路はＤＬＬで構成してもよい。
ように、前記デコーダを構成するロウ系のプリデコーダ
８２，ロウデコーダ８４と、更にカラム系のプリデコー
ダ８３，カラムデコーダ８６に対して、制御信号発生回
路すなわちＰＬＬ８０から発生する同じ位相の制御信号
Φ２，Φ3をそれぞれ接続配置すれば好適である。そし
て、上記制御信号発生回路はＤＬＬで構成してもよい。
【００１５】また、本発明に係る半導体記憶装置は、第
１導電形の第１のＭＯＳトランジスタ、すなわち図６に
示す実施例で言えばｎ形のＭＯＳトランジスタ６１のゲ
ート端子にプリチャージ信号Φpreが接続され、ソース
端子に第１導電形の第２のＭＯＳトランジスタすなわち
ｎ形のＭＯＳトランジスタ６２のドレイン端子が接続さ
れ、第２のＭＯＳトランジスタ６２のソース端子に第１
導電形の第３のＭＯＳトランジスタすなわちｎ形のＭＯ
Ｓトランジスタ６３のドレイン端子が接続されており、
プリチャージ信号Φpreにより第１のＭＯＳトランジス
タ６１のソース端子のプリチャージを行い、その後第２
及び第３のＭＯＳトランジスタ６２，６３のゲート電極
に印加されているアドレス信号にしたがってデコードを
行う回路を有することを特徴とする。
１導電形の第１のＭＯＳトランジスタ、すなわち図６に
示す実施例で言えばｎ形のＭＯＳトランジスタ６１のゲ
ート端子にプリチャージ信号Φpreが接続され、ソース
端子に第１導電形の第２のＭＯＳトランジスタすなわち
ｎ形のＭＯＳトランジスタ６２のドレイン端子が接続さ
れ、第２のＭＯＳトランジスタ６２のソース端子に第１
導電形の第３のＭＯＳトランジスタすなわちｎ形のＭＯ
Ｓトランジスタ６３のドレイン端子が接続されており、
プリチャージ信号Φpreにより第１のＭＯＳトランジス
タ６１のソース端子のプリチャージを行い、その後第２
及び第３のＭＯＳトランジスタ６２，６３のゲート電極
に印加されているアドレス信号にしたがってデコードを
行う回路を有することを特徴とする。
【００１６】さらに、前記いずれかの半導体記憶装置、
すなわち図９に示す実施例で言えばキャッシュメモリ９
２と、マイクロプロセッサ９１とをアドレスバス９３お
よびデ−タバス９４を介して接続すると共に、それぞれ
共通のシステムクロック９５を入力として、前記半導体
記憶装置９２がマイクロプロセッサ９１にデータを供給
するようにしてコンピュータシステムを構成することが
できる。
すなわち図９に示す実施例で言えばキャッシュメモリ９
２と、マイクロプロセッサ９１とをアドレスバス９３お
よびデ−タバス９４を介して接続すると共に、それぞれ
共通のシステムクロック９５を入力として、前記半導体
記憶装置９２がマイクロプロセッサ９１にデータを供給
するようにしてコンピュータシステムを構成することが
できる。
【００１７】
【作用】図面を用いて、本発明の作用を説明する。図１
は、本発明に係る半導体記憶装置の（ａ）チップ概念図
と（ｂ）信号の流れを示す図である。図１（ａ）に示す
ように、ＰＬＬ２０は外部クロックを入力とする。ＰＬ
Ｌ２０は、それぞれ位相の少しずつずれた制御信号パル
スΦ1〜Φ7を順次発生し、添字の番号が若いほど早い位
相である。これらの制御信号パルスΦ1〜Φ7は、図１
（ｂ）に示すように、それぞれ信号線が１本ずつあるア
ドレスバッファ３、デコーダ４、ワードドライバ５のプ
リチャージを一定の時間ｔpre行う。また、信号線がペ
アになっているメモリセル６、センスアンプ７、メイン
アンプ８、出力バッファ９のイコライズを一定の時間ｔ
pre行う。その後プリチャージあるいはイコライズは、
各回路に前の段の信号が到達すると共に終了して、その
回路の動作を一定の時間ｔope行う。アドレス信号は、
最初アドレスバッファ３からデコーダ４を経てワードド
ライバ５に伝達され、データ線６に接続されたメモリセ
ルが選択される。メモリセルから出力されたデータ線６
のデータ信号は、センスアンプ７、メインアンプ８で増
幅され、出力バッファ９を通して出力される。このよう
な動作をする場合、クロック信号のサイクル時間ｔ
cycleの最小値は、次式で与えられる。
は、本発明に係る半導体記憶装置の（ａ）チップ概念図
と（ｂ）信号の流れを示す図である。図１（ａ）に示す
ように、ＰＬＬ２０は外部クロックを入力とする。ＰＬ
Ｌ２０は、それぞれ位相の少しずつずれた制御信号パル
スΦ1〜Φ7を順次発生し、添字の番号が若いほど早い位
相である。これらの制御信号パルスΦ1〜Φ7は、図１
（ｂ）に示すように、それぞれ信号線が１本ずつあるア
ドレスバッファ３、デコーダ４、ワードドライバ５のプ
リチャージを一定の時間ｔpre行う。また、信号線がペ
アになっているメモリセル６、センスアンプ７、メイン
アンプ８、出力バッファ９のイコライズを一定の時間ｔ
pre行う。その後プリチャージあるいはイコライズは、
各回路に前の段の信号が到達すると共に終了して、その
回路の動作を一定の時間ｔope行う。アドレス信号は、
最初アドレスバッファ３からデコーダ４を経てワードド
ライバ５に伝達され、データ線６に接続されたメモリセ
ルが選択される。メモリセルから出力されたデータ線６
のデータ信号は、センスアンプ７、メインアンプ８で増
幅され、出力バッファ９を通して出力される。このよう
な動作をする場合、クロック信号のサイクル時間ｔ
cycleの最小値は、次式で与えられる。
【００１８】
【数２】ｔcycle ＝ ｔpre ＋ ｔope …(２) 従って、サイクル時間ｔcycleはｔpre及びｔopeを短く
することによって短くできるので、従来の非同期式のよ
うにアクセス時間の変動でサイクル時間を長くすること
はない。また、入力部と出力部のみにＰＬＬを用いた同
期式のように、アドレス信号がクロック信号によってア
ドレスバッファ３に入力されてからデータ出力バッファ
９に届くまでの時間の最大と最小の差によって制限され
るということもない。
することによって短くできるので、従来の非同期式のよ
うにアクセス時間の変動でサイクル時間を長くすること
はない。また、入力部と出力部のみにＰＬＬを用いた同
期式のように、アドレス信号がクロック信号によってア
ドレスバッファ３に入力されてからデータ出力バッファ
９に届くまでの時間の最大と最小の差によって制限され
るということもない。
【００１９】本発明に係る半導体記憶装置では、全ての
制御信号パルスにＰＬＬを用いている。ＰＬＬは、外部
から与えられるクロックに同期して任意の位相の制御信
号パルスを発生することができる。従って、各制御信号
パルスの位相を温度や電源電圧の変動によらず一定に制
御できるので、本発明に係る半導体記憶装置で必要な、
プリチャージあるいはイコライズと信号処理とを行う制
御信号パルスを、所定の時間に発生させることができ
る。これにより、クロック信号の入力からデータ信号の
出力を、温度や電源電圧、製造プロセスの変動によらず
に一定の時間に出力することができる。なお、ワードド
ライバに関しては、後述するように、ＰＬＬからの制御
信号パルスを接続しないタイプで構成しても良い。ま
た、外部パルスに遅延回路を設けて内部クロックを発生
するＤＬＬを用いて制御信号パルスを発生してもよい。
制御信号パルスにＰＬＬを用いている。ＰＬＬは、外部
から与えられるクロックに同期して任意の位相の制御信
号パルスを発生することができる。従って、各制御信号
パルスの位相を温度や電源電圧の変動によらず一定に制
御できるので、本発明に係る半導体記憶装置で必要な、
プリチャージあるいはイコライズと信号処理とを行う制
御信号パルスを、所定の時間に発生させることができ
る。これにより、クロック信号の入力からデータ信号の
出力を、温度や電源電圧、製造プロセスの変動によらず
に一定の時間に出力することができる。なお、ワードド
ライバに関しては、後述するように、ＰＬＬからの制御
信号パルスを接続しないタイプで構成しても良い。ま
た、外部パルスに遅延回路を設けて内部クロックを発生
するＤＬＬを用いて制御信号パルスを発生してもよい。
【００２０】
【実施例】以下、本発明に係る半導体記憶装置の好適な
幾つかの実施例につき、図面を用いて説明する。
幾つかの実施例につき、図面を用いて説明する。
【００２１】＜実施例１＞図３は、本発明に係る半導体
記憶装置の一実施例を示す全体回路図である。図３にお
いて、参照符号３はアドレスバッファ、４はデコーダ、
５はワードドライバ、３１はビット線の負荷、３２，３
３はビット線、３４はメモリセル、３５はビット線のイ
コライズ用ＭＯＳ、３６はカラムセレクタ、３７，３８
は共通データ線、３９は共通データ線の負荷、４０は共
通データ線のイコライズ用ＭＯＳ、７はセンスアンプと
マルチプレクサ、４１，４２はデータバス、４３はデー
タバスのイコライズ用ＭＯＳ、８はメインアンプ、９は
出力バッファである。
記憶装置の一実施例を示す全体回路図である。図３にお
いて、参照符号３はアドレスバッファ、４はデコーダ、
５はワードドライバ、３１はビット線の負荷、３２，３
３はビット線、３４はメモリセル、３５はビット線のイ
コライズ用ＭＯＳ、３６はカラムセレクタ、３７，３８
は共通データ線、３９は共通データ線の負荷、４０は共
通データ線のイコライズ用ＭＯＳ、７はセンスアンプと
マルチプレクサ、４１，４２はデータバス、４３はデー
タバスのイコライズ用ＭＯＳ、８はメインアンプ、９は
出力バッファである。
【００２２】また、アドレスバッファ３、デコーダ４、
ワードドライバ５、ビット線のイコライズ用ＭＯＳ３
５、センスアンプ７、メインアンプ８、出力バッファ９
に入力される制御信号パルスΦ1〜Φ7はＰＬＬ２０によ
って生成されている。このＰＬＬ２０の構成を、図１１
に示す。図１１（ａ）はＰＬＬ２０のブロック図であ
り、外部クロックと内部クロック信号の位相を比較し、
その誤差信号を出力する位相比較器２１と、誤差信号を
積分して誤差電圧に変換するローパスフィルタ２２と、
この誤差電圧に比例した制御電圧により発振周波数が制
御される電圧制御型発振器２３とから構成される。図１
１（ｂ）は電圧制御型発振器２３の具体的な構成を示す
回路図であり、複数のインバータと、各インバータの速
度を調整するゲートが共通接続された複数のＭＯＳトラ
ンジスタとから構成される。この電圧制御型発振器２３
から位相が少しずつずれた信号、すなわち、この場合イ
ンバータ２段分ずつずれた信号パルスΦ1〜Φ7を取り出
して、図３の各回路に供給する制御信号パルスとして使
用すれば良い。
ワードドライバ５、ビット線のイコライズ用ＭＯＳ３
５、センスアンプ７、メインアンプ８、出力バッファ９
に入力される制御信号パルスΦ1〜Φ7はＰＬＬ２０によ
って生成されている。このＰＬＬ２０の構成を、図１１
に示す。図１１（ａ）はＰＬＬ２０のブロック図であ
り、外部クロックと内部クロック信号の位相を比較し、
その誤差信号を出力する位相比較器２１と、誤差信号を
積分して誤差電圧に変換するローパスフィルタ２２と、
この誤差電圧に比例した制御電圧により発振周波数が制
御される電圧制御型発振器２３とから構成される。図１
１（ｂ）は電圧制御型発振器２３の具体的な構成を示す
回路図であり、複数のインバータと、各インバータの速
度を調整するゲートが共通接続された複数のＭＯＳトラ
ンジスタとから構成される。この電圧制御型発振器２３
から位相が少しずつずれた信号、すなわち、この場合イ
ンバータ２段分ずつずれた信号パルスΦ1〜Φ7を取り出
して、図３の各回路に供給する制御信号パルスとして使
用すれば良い。
【００２３】また、上記ＰＬＬ２０の代わりにＤＬＬ２
０ａを用いることもできる。図１３にＤＬＬ２０ａの構
成を示す。図１３（ａ）はＤＬＬ２０ａのブロック図で
あり、遅延比較器２１ａ、ローパスフィルタ２２、およ
び電圧制御型遅延回路２４から構成される。ＤＬＬ２０
ａは、外部クロックに電圧制御型遅延回路２４を用いて
遅延をかけることにより内部クロックを発生する。図１
３（ｂ）は電圧制御型遅延回路２４の具体的な構成を示
す回路図であり、外部クロックを入力とし、これを増幅
する複数のインバータと、各インバータの速度を調整す
るゲートが共通接続された複数のＭＯＳトランジスタと
から構成される。この回路により作られた内部クロック
は遅延比較器２１ａにより比較され、その結果を制御電
圧にローパスフィルタ２２を介してフィードバックする
ことにより外部クロックと内部クロックの位相を合わせ
るようにする。この電圧制御型遅延回路２４から位相が
少しずつずれた信号、すなわち、この場合インバータ２
段ずつずれた信号パルスΦ1〜Φ7を取り出して、図３の
各回路に供給する制御信号パルスとして使用すればよ
い。
０ａを用いることもできる。図１３にＤＬＬ２０ａの構
成を示す。図１３（ａ）はＤＬＬ２０ａのブロック図で
あり、遅延比較器２１ａ、ローパスフィルタ２２、およ
び電圧制御型遅延回路２４から構成される。ＤＬＬ２０
ａは、外部クロックに電圧制御型遅延回路２４を用いて
遅延をかけることにより内部クロックを発生する。図１
３（ｂ）は電圧制御型遅延回路２４の具体的な構成を示
す回路図であり、外部クロックを入力とし、これを増幅
する複数のインバータと、各インバータの速度を調整す
るゲートが共通接続された複数のＭＯＳトランジスタと
から構成される。この回路により作られた内部クロック
は遅延比較器２１ａにより比較され、その結果を制御電
圧にローパスフィルタ２２を介してフィードバックする
ことにより外部クロックと内部クロックの位相を合わせ
るようにする。この電圧制御型遅延回路２４から位相が
少しずつずれた信号、すなわち、この場合インバータ２
段ずつずれた信号パルスΦ1〜Φ7を取り出して、図３の
各回路に供給する制御信号パルスとして使用すればよ
い。
【００２４】このような構成を有する本実施例の半導体
記憶装置の動作波形図を図４に示し、図３とともに以下
動作を説明する。アドレスバッファ３には、アドレス入
力端子ＡINからアドレス信号Ａiが入力されている。ア
ドレスバッファ３に制御信号パルスΦ1が入力されてい
るが、この制御信号パルスΦ1が正のエッジのときにｐ
チャネルおよびｎチャネルＭＯＳＦＥＴから構成される
パストランジスタ・スイッチＳＷ3が導通し、入力され
ているアドレス信号Ａiが２個のインバータからなるラ
ッチ回路にラッチされ、内部アドレス信号ａiを出力す
る。ここまでは、従来の同期式の半導体記憶装置と同様
である。
記憶装置の動作波形図を図４に示し、図３とともに以下
動作を説明する。アドレスバッファ３には、アドレス入
力端子ＡINからアドレス信号Ａiが入力されている。ア
ドレスバッファ３に制御信号パルスΦ1が入力されてい
るが、この制御信号パルスΦ1が正のエッジのときにｐ
チャネルおよびｎチャネルＭＯＳＦＥＴから構成される
パストランジスタ・スイッチＳＷ3が導通し、入力され
ているアドレス信号Ａiが２個のインバータからなるラ
ッチ回路にラッチされ、内部アドレス信号ａiを出力す
る。ここまでは、従来の同期式の半導体記憶装置と同様
である。
【００２５】次に、デコーダ４は、これら内部アドレス
信号ａiをＮＡＮＤ回路を介してデコードしてデコード
信号ＶDを発生し、制御信号パルスΦ2の正のエッジのと
きにスイッチＳＷ4が導通してデコード信号ＶDがラッチ
回路にラッチされ、出力される。
信号ａiをＮＡＮＤ回路を介してデコードしてデコード
信号ＶDを発生し、制御信号パルスΦ2の正のエッジのと
きにスイッチＳＷ4が導通してデコード信号ＶDがラッチ
回路にラッチされ、出力される。
【００２６】ワードドライバ５では、このデコード信号
ＶDをさらにＮＡＮＤ回路を介してデコードしてワード
線電圧ＶWを発生し、制御信号パルスΦ3の正のエッジの
ときにスイッチＳＷ5が導通してワード線電圧ＶWがラッ
チ回路にラッチされ、出力される。なお、ワードドライ
バをこのように制御信号パルスΦ3により駆動する構成
としても良いが、ワード線の本数と同じだけワードドラ
イバの数があるので、この数は非常に大きくなる場合が
ある。この場合、制御信号パルスΦ3の負荷容量が大き
くなり、制御信号パルスΦ3を駆動するために必要な消
費電流が非常に大きくなるので、制御信号パルスΦ3を
省略して、図１２に示すようなプリチャージの必要のな
い、ＮＡＮＤとインバータの直列回路で構成した非同期
のワードドライバ５ａを用いても良い。このようにワー
ドドライバだけ、従来方式にしても、伝送時間に占める
割合は小さいので電源電圧や温度等のばらつきによる影
響は少ない。
ＶDをさらにＮＡＮＤ回路を介してデコードしてワード
線電圧ＶWを発生し、制御信号パルスΦ3の正のエッジの
ときにスイッチＳＷ5が導通してワード線電圧ＶWがラッ
チ回路にラッチされ、出力される。なお、ワードドライ
バをこのように制御信号パルスΦ3により駆動する構成
としても良いが、ワード線の本数と同じだけワードドラ
イバの数があるので、この数は非常に大きくなる場合が
ある。この場合、制御信号パルスΦ3の負荷容量が大き
くなり、制御信号パルスΦ3を駆動するために必要な消
費電流が非常に大きくなるので、制御信号パルスΦ3を
省略して、図１２に示すようなプリチャージの必要のな
い、ＮＡＮＤとインバータの直列回路で構成した非同期
のワードドライバ５ａを用いても良い。このようにワー
ドドライバだけ、従来方式にしても、伝送時間に占める
割合は小さいので電源電圧や温度等のばらつきによる影
響は少ない。
【００２７】次に、ワード線電圧ＶWが”Ｈ（ハイ）”
状態になる前にビット線対Ｂit３３及びバーＢit３２
（以下、バーＢitはＢit￣のように、記号「￣」を用い
てバーを表わす）は、制御信号パルスΦ4￣が”Ｌ（ロ
ー）”になることにより、ビット線のイコライズ用ＭＯ
Ｓ３５が導通し、イコライズされる。その後、制御信号
パルスΦ4￣が”Ｈ”になるのと同時にイコライズが終
了し、メモリセル３４の信号をビット線対３２，３３に
出力する。共通データ線３７，３８も制御信号パルスΦ
4￣により、共通データ線のイコライズ用ＭＯＳ４０が
導通してイコライズされ、制御信号パルスΦ4￣が”
Ｈ”になるとイコライズ用ＭＯＳ４０が遮断してイコラ
イズが終了し、ビット線対３２，３３の信号をセンスア
ンプ７に伝える。
状態になる前にビット線対Ｂit３３及びバーＢit３２
（以下、バーＢitはＢit￣のように、記号「￣」を用い
てバーを表わす）は、制御信号パルスΦ4￣が”Ｌ（ロ
ー）”になることにより、ビット線のイコライズ用ＭＯ
Ｓ３５が導通し、イコライズされる。その後、制御信号
パルスΦ4￣が”Ｈ”になるのと同時にイコライズが終
了し、メモリセル３４の信号をビット線対３２，３３に
出力する。共通データ線３７，３８も制御信号パルスΦ
4￣により、共通データ線のイコライズ用ＭＯＳ４０が
導通してイコライズされ、制御信号パルスΦ4￣が”
Ｈ”になるとイコライズ用ＭＯＳ４０が遮断してイコラ
イズが終了し、ビット線対３２，３３の信号をセンスア
ンプ７に伝える。
【００２８】センスアンプ７では、制御信号パルスΦ5
￣が”Ｌ”になることによりスイッチＳＷ7が導通し、
その出力電圧ＳA，ＳA￣はイコライズされる。その後、
制御信号パルスΦ5￣が”Ｈ”になると同時にスイッチ
ＳＷ7が遮断してイコライズが終了し、センスアンプ７
により増幅された出力電圧ＳA，ＳA￣がデータバス４
１，４２に出力される。
￣が”Ｌ”になることによりスイッチＳＷ7が導通し、
その出力電圧ＳA，ＳA￣はイコライズされる。その後、
制御信号パルスΦ5￣が”Ｈ”になると同時にスイッチ
ＳＷ7が遮断してイコライズが終了し、センスアンプ７
により増幅された出力電圧ＳA，ＳA￣がデータバス４
１，４２に出力される。
【００２９】また、メインアンプ８では、最初、制御信
号パルスΦ6￣が”Ｌ”になることによりスイッチＳＷ8
が導通し、その出力電圧ＭA，ＭA￣はイコライズされ
る。その後、制御信号パルスΦ6￣が”Ｈ”になると同
時にスイッチＳＷ8が遮断してイコライズが終了し、メ
インアンプ８により増幅された出力電圧ＭA，ＭA￣を出
力バッファ９に出力する。出力バッファ９では制御信号
パルスΦ7￣によりラッチを行い、データ信号ＤOを外部
端子ＤOUTに出力する。
号パルスΦ6￣が”Ｌ”になることによりスイッチＳＷ8
が導通し、その出力電圧ＭA，ＭA￣はイコライズされ
る。その後、制御信号パルスΦ6￣が”Ｈ”になると同
時にスイッチＳＷ8が遮断してイコライズが終了し、メ
インアンプ８により増幅された出力電圧ＭA，ＭA￣を出
力バッファ９に出力する。出力バッファ９では制御信号
パルスΦ7￣によりラッチを行い、データ信号ＤOを外部
端子ＤOUTに出力する。
【００３０】以上述べてきたように、本実施例において
は、アドレスバッファ３、デコーダ４、ワードドライバ
５、ビット線３２，３３、共通データ線３７，３８、セ
ンスアンプ７、メインアンプ８、出力バッファ９と信号
が伝達増幅される経路で、図４に示した動作波形図から
分かるように、それぞれ外部からのクロック信号ＣＬＫ
に同期してＰＬＬ２０から順次少しずつ位相がずれて発
生する制御信号パルスΦ1〜Φ7により、ラッチ回路への
信号の伝達、プリチャージ、又はイコライズを行い、そ
の後信号の増幅を行なっている。従って、図１で示した
ように、イコライズの時間ｔpreと信号の処理に必要な
時間ｔopeの和の時間まで、サイクル時間ｔcycleを短く
することが可能になる。
は、アドレスバッファ３、デコーダ４、ワードドライバ
５、ビット線３２，３３、共通データ線３７，３８、セ
ンスアンプ７、メインアンプ８、出力バッファ９と信号
が伝達増幅される経路で、図４に示した動作波形図から
分かるように、それぞれ外部からのクロック信号ＣＬＫ
に同期してＰＬＬ２０から順次少しずつ位相がずれて発
生する制御信号パルスΦ1〜Φ7により、ラッチ回路への
信号の伝達、プリチャージ、又はイコライズを行い、そ
の後信号の増幅を行なっている。従って、図１で示した
ように、イコライズの時間ｔpreと信号の処理に必要な
時間ｔopeの和の時間まで、サイクル時間ｔcycleを短く
することが可能になる。
【００３１】このように構成したことにより、アドレス
バッファから出力バッファまで信号が伝達するのに、従
来技術で述べたＰＬＬを用いずに外部クロックに同期し
た共通の内部クロック信号を供給する同期式メモリで
は、外部クロック信号の７サイクル分の時間を要したの
に対して、図４に示したように、本実施例の場合は２サ
イクル分程度の時間を要するだけであり、高速動作が可
能である。
バッファから出力バッファまで信号が伝達するのに、従
来技術で述べたＰＬＬを用いずに外部クロックに同期し
た共通の内部クロック信号を供給する同期式メモリで
は、外部クロック信号の７サイクル分の時間を要したの
に対して、図４に示したように、本実施例の場合は２サ
イクル分程度の時間を要するだけであり、高速動作が可
能である。
【００３２】また、ＰＬＬ２０から発生する制御信号パ
ルスは、電源電圧、温度、製造プロセスに対する依存性
を持たないため、信号の伝達においてもこれらの変動要
因に対する依存性を持つことがなく、アドレス信号の入
力からデータの出力までの時間を一定に保つことができ
る。
ルスは、電源電圧、温度、製造プロセスに対する依存性
を持たないため、信号の伝達においてもこれらの変動要
因に対する依存性を持つことがなく、アドレス信号の入
力からデータの出力までの時間を一定に保つことができ
る。
【００３３】さらに、本実施例では制御信号パルスをＰ
ＬＬを用いて発生したが、電源電圧、温度、製造プロセ
スに対する依存性を持たないＤＬＬを用いて発生するこ
とも可能である。
ＬＬを用いて発生したが、電源電圧、温度、製造プロセ
スに対する依存性を持たないＤＬＬを用いて発生するこ
とも可能である。
【００３４】＜実施例２＞図７は、本発明に係る半導体
記憶装置の別の実施例を示す全体回路図である。図７に
おいて、参照符号７１はアドレスバッファ、７２はデコ
ーダ、７３はワードドライバ、７８はビット線の負荷、
３２，３３はビット線、３４はメモリセル、３６はカラ
ムセレクタ、３７，３８は共通データ線、７４は共通デ
ータ線の負荷、４０は共通データ線のイコライズ用ＭＯ
Ｓ、７５はセンスアンプとマルチプレクサ、４１，４２
はデータバス、４３はデータバスのイコライズ用ＭＯ
Ｓ、７６はメインアンプ、７７は出力バッファである。
記憶装置の別の実施例を示す全体回路図である。図７に
おいて、参照符号７１はアドレスバッファ、７２はデコ
ーダ、７３はワードドライバ、７８はビット線の負荷、
３２，３３はビット線、３４はメモリセル、３６はカラ
ムセレクタ、３７，３８は共通データ線、７４は共通デ
ータ線の負荷、４０は共通データ線のイコライズ用ＭＯ
Ｓ、７５はセンスアンプとマルチプレクサ、４１，４２
はデータバス、４３はデータバスのイコライズ用ＭＯ
Ｓ、７６はメインアンプ、７７は出力バッファである。
【００３５】また、アドレスバッファ３、デコーダ７
２、センスアンプ７５、メインアンプ７６、出力バッフ
ァ７７に入力される制御信号パルスΦ1〜Φ7は実施例１
と同様にＰＬＬ２０によって生成されている。ただし、
本実施例では、制御信号パルスΦ3は負荷容量が大きく
なるため、ワードドライバ７３は、制御信号パルスΦ3
を用いない従来のＮＡＮＤ回路とインバータの構成にし
ている。なお、同図中で、Ｖrefsはセンスアンプ７４の
基準電圧、Ｖrefmはメインアンプ７５の基準電圧、ＯＥ
￣は出力イネーブル信号である。
２、センスアンプ７５、メインアンプ７６、出力バッフ
ァ７７に入力される制御信号パルスΦ1〜Φ7は実施例１
と同様にＰＬＬ２０によって生成されている。ただし、
本実施例では、制御信号パルスΦ3は負荷容量が大きく
なるため、ワードドライバ７３は、制御信号パルスΦ3
を用いない従来のＮＡＮＤ回路とインバータの構成にし
ている。なお、同図中で、Ｖrefsはセンスアンプ７４の
基準電圧、Ｖrefmはメインアンプ７５の基準電圧、ＯＥ
￣は出力イネーブル信号である。
【００３６】更に、本実施例におけるデコーダ７２は、
従来のダイナミックデコーダ回路よりも高速にデコード
することが可能な新規なダイナミックデコーダ回路を用
いている。以下、本発明に係るダイナミックデコーダ回
路について、従来のダイナミックデコーダ回路と比較し
て説明する。
従来のダイナミックデコーダ回路よりも高速にデコード
することが可能な新規なダイナミックデコーダ回路を用
いている。以下、本発明に係るダイナミックデコーダ回
路について、従来のダイナミックデコーダ回路と比較し
て説明する。
【００３７】先ず、図５に従来のダイナミックデコーダ
回路を示す。図５（ａ）は基本構成を示し、このダイナ
ミックデコーダ回路は直列接続されたＰＭＯＳトランジ
スタ５１，ＮＭＯＳトランジスタ５２，５３と、インバ
ータ５４とから構成され、インバータ５４の入力はＰＭ
ＯＳトランジスタ５１とＮＭＯＳトランジスタ５２との
接続端子ＶNに接続されている。図５（ｂ）は、このよ
うに構成される従来のダイナミックデコーダ回路の動作
波形図である。端子ＶNは、信号Φpre￣によりＰＭＯＳ
トランジスタ５１を介してプリチャージが行われるの
で、電源電圧ＶCCまで充電される。その後、信号Φpre
￣が反転すると、アドレス信号Ａ1及びＡ2に従ってデコ
ードを行う。アドレス信号Ａ1及びＡ2が共に”Ｈ”の場
合には、この回路が選択されて、端子ＶNの電圧は電圧
ＶCCからＧＮＤまで放電される。この時、ＮＭＯＳトラ
ンジスタ５２，５３に流れる電流をＩ、端子ＶNの容量
をＣとすると、端子ＶNの電圧が電源電圧ＶCCの１／２
まで放電するのに要する時間ｔ1は、次式で与えられ
る。
回路を示す。図５（ａ）は基本構成を示し、このダイナ
ミックデコーダ回路は直列接続されたＰＭＯＳトランジ
スタ５１，ＮＭＯＳトランジスタ５２，５３と、インバ
ータ５４とから構成され、インバータ５４の入力はＰＭ
ＯＳトランジスタ５１とＮＭＯＳトランジスタ５２との
接続端子ＶNに接続されている。図５（ｂ）は、このよ
うに構成される従来のダイナミックデコーダ回路の動作
波形図である。端子ＶNは、信号Φpre￣によりＰＭＯＳ
トランジスタ５１を介してプリチャージが行われるの
で、電源電圧ＶCCまで充電される。その後、信号Φpre
￣が反転すると、アドレス信号Ａ1及びＡ2に従ってデコ
ードを行う。アドレス信号Ａ1及びＡ2が共に”Ｈ”の場
合には、この回路が選択されて、端子ＶNの電圧は電圧
ＶCCからＧＮＤまで放電される。この時、ＮＭＯＳトラ
ンジスタ５２，５３に流れる電流をＩ、端子ＶNの容量
をＣとすると、端子ＶNの電圧が電源電圧ＶCCの１／２
まで放電するのに要する時間ｔ1は、次式で与えられ
る。
【００３８】
【数３】ｔ1 ＝ (Ｃ／２Ｉ)・ＶCC …(３） これに対して、本発明に係るダイナミックデコーダ回路
は、図６（ａ）に示すように、ＮＭＯＳトランジスタ６
１，６２，６３の直列回路とインバータ６４とから構成
されている。図６（ｂ）は、このように構成される本発
明に係るダイナミックデコーダ回路の動作波形図であ
る。端子ＶNは、信号ΦpreによりＮＭＯＳトランジスタ
６１を介してプリチャージが行われるが、このプリチャ
ージを行うトランジスタがｎ形のＭＯＳトランジスタで
あるため、端子ＶNの電圧は、ＮＭＯＳトランジスタ６
１のしきい値電圧をＶthとすれば、ＶCC−Ｖthまでしか
充電されない。その後、信号Φpreが反転すると、アド
レス信号Ａ1及びＡ2に従ってデコードを行う。アドレス
信号Ａ1及びＡ2が共に”Ｈ”の場合には、この回路が選
択されて、端子ＶNの電圧は、ＶCC−ＶthからＧＮＤま
で放電される。この時、ＮＭＯＳトランジスタ６２，６
３に流れる電流をＩ、端子ＶNの容量をＣとすると、端
子ＶNが電源電圧ＶCCの１／２まで放電するのに要する
時間ｔ2は、次式で与えられる。
は、図６（ａ）に示すように、ＮＭＯＳトランジスタ６
１，６２，６３の直列回路とインバータ６４とから構成
されている。図６（ｂ）は、このように構成される本発
明に係るダイナミックデコーダ回路の動作波形図であ
る。端子ＶNは、信号ΦpreによりＮＭＯＳトランジスタ
６１を介してプリチャージが行われるが、このプリチャ
ージを行うトランジスタがｎ形のＭＯＳトランジスタで
あるため、端子ＶNの電圧は、ＮＭＯＳトランジスタ６
１のしきい値電圧をＶthとすれば、ＶCC−Ｖthまでしか
充電されない。その後、信号Φpreが反転すると、アド
レス信号Ａ1及びＡ2に従ってデコードを行う。アドレス
信号Ａ1及びＡ2が共に”Ｈ”の場合には、この回路が選
択されて、端子ＶNの電圧は、ＶCC−ＶthからＧＮＤま
で放電される。この時、ＮＭＯＳトランジスタ６２，６
３に流れる電流をＩ、端子ＶNの容量をＣとすると、端
子ＶNが電源電圧ＶCCの１／２まで放電するのに要する
時間ｔ2は、次式で与えられる。
【００３９】
【数４】 ｔ2 ＝ (Ｃ／２Ｉ)・(ＶCC − ２Ｖth) …(４) 上式より、端子ＶNが電源電圧ＶCCの１／２まで放電す
るのに要する時間ｔ2は、図５に示した従来構成の場合
に要する時間ｔ1よりも、Ｃ・Ｖth／Ｉだけ短くなる。
すなわち、本発明に係るダイナミックデコーダ回路は、
図５に示した従来のダイナミックデコーダ回路よりも高
速に動作することが可能である。
るのに要する時間ｔ2は、図５に示した従来構成の場合
に要する時間ｔ1よりも、Ｃ・Ｖth／Ｉだけ短くなる。
すなわち、本発明に係るダイナミックデコーダ回路は、
図５に示した従来のダイナミックデコーダ回路よりも高
速に動作することが可能である。
【００４０】従って、本実施例で図７に示した半導体記
憶装置におけるデコーダ７２は、プリチャージにＮＭＯ
Ｓトランジスタを用いる本発明のダイナミックデコーダ
回路の構成を採用しているので、図５に示した従来タイ
プのダイナミックデコーダ回路の構成を用いるよりも高
速にデコードすることができる。
憶装置におけるデコーダ７２は、プリチャージにＮＭＯ
Ｓトランジスタを用いる本発明のダイナミックデコーダ
回路の構成を採用しているので、図５に示した従来タイ
プのダイナミックデコーダ回路の構成を用いるよりも高
速にデコードすることができる。
【００４１】本実施例においても実施例１と同様に、ア
ドレスバッファ３、デコーダ７２、共通データ線３７，
３８、センスアンプ７５、メインアンプ７６、出力バッ
ファ７７と順次信号が伝達増幅される経路で、ＰＬＬ２
０から順次発生する制御信号パルスΦ1〜Φ7によりラッ
チ回路への信号の伝達、プリチャージ又はイコライズを
行っている。従って、本実施例においても図１で示した
ように、イコライズの時間ｔpreと信号の処理に必要な
時間ｔopeの和の時間までサイクル時間ｔcycleを短くす
ることが可能になる。
ドレスバッファ３、デコーダ７２、共通データ線３７，
３８、センスアンプ７５、メインアンプ７６、出力バッ
ファ７７と順次信号が伝達増幅される経路で、ＰＬＬ２
０から順次発生する制御信号パルスΦ1〜Φ7によりラッ
チ回路への信号の伝達、プリチャージ又はイコライズを
行っている。従って、本実施例においても図１で示した
ように、イコライズの時間ｔpreと信号の処理に必要な
時間ｔopeの和の時間までサイクル時間ｔcycleを短くす
ることが可能になる。
【００４２】また、ＰＬＬ２０から発生する制御信号パ
ルスΦ1〜Φ7は、電源電圧、温度、製造プロセスに対す
る依存性を持たないため、信号の伝達においてもこれら
の変動要因に対する依存性を持つことがなく、アドレス
信号の入力からデータの出力までの時間を一定に保つこ
とが可能になる。
ルスΦ1〜Φ7は、電源電圧、温度、製造プロセスに対す
る依存性を持たないため、信号の伝達においてもこれら
の変動要因に対する依存性を持つことがなく、アドレス
信号の入力からデータの出力までの時間を一定に保つこ
とが可能になる。
【００４３】なお、本実施例の半導体記憶装置では、前
述した実施例１と異なり、センスアンプとしてビット線
３２，３３及び共通データ線３７，３８の振幅を小さく
する電流センス型のセンスアンプ７５を用いている。ま
た、ビット線の負荷７８と共通データ線の負荷７４はＰ
ＭＯＳを用いているが、これは電流センスアンプ７５の
働きでビット線３２，３３、共通データ線３７，３８の
電位が下がり過ぎてメモリセル３４内の情報記憶ノード
の電圧が下がるのを防ぐためである。このため、ビット
線３２，３３のイコライズをかける必要がなくなる。従
って、図３に示したビット線のイコライズ用ＭＯＳ３５
が必要なくなる。このような場合でも、データバス４
１，４２、メインアンプ７６及び出力バッファ７７には
ＰＬＬ２０からの位相が少しずつずれた制御信号パルス
Φ5〜Φ7が入力されているので、制御信号パルスは電源
電圧、温度、製造プロセスのばらつきの影響を受けず一
定に保つことができ、サイクル時間ｔcycleを高速化す
ることが可能である。
述した実施例１と異なり、センスアンプとしてビット線
３２，３３及び共通データ線３７，３８の振幅を小さく
する電流センス型のセンスアンプ７５を用いている。ま
た、ビット線の負荷７８と共通データ線の負荷７４はＰ
ＭＯＳを用いているが、これは電流センスアンプ７５の
働きでビット線３２，３３、共通データ線３７，３８の
電位が下がり過ぎてメモリセル３４内の情報記憶ノード
の電圧が下がるのを防ぐためである。このため、ビット
線３２，３３のイコライズをかける必要がなくなる。従
って、図３に示したビット線のイコライズ用ＭＯＳ３５
が必要なくなる。このような場合でも、データバス４
１，４２、メインアンプ７６及び出力バッファ７７には
ＰＬＬ２０からの位相が少しずつずれた制御信号パルス
Φ5〜Φ7が入力されているので、制御信号パルスは電源
電圧、温度、製造プロセスのばらつきの影響を受けず一
定に保つことができ、サイクル時間ｔcycleを高速化す
ることが可能である。
【００４４】＜実施例３＞図８は、外部クロックに同期
して位相の少しずつずれた複数の制御信号パルスを発生
するＰＬＬを内蔵し、このＰＬＬからの制御信号パルス
を各内部回路に供給して高速に動作させるように構成し
た本発明に係る半導体記憶装置において、上記ＰＬＬか
らの制御信号パルスを各内部回路に供給する際の、好適
な供給配置構成の例を示す半導体記憶装置のブロック図
である。
して位相の少しずつずれた複数の制御信号パルスを発生
するＰＬＬを内蔵し、このＰＬＬからの制御信号パルス
を各内部回路に供給して高速に動作させるように構成し
た本発明に係る半導体記憶装置において、上記ＰＬＬか
らの制御信号パルスを各内部回路に供給する際の、好適
な供給配置構成の例を示す半導体記憶装置のブロック図
である。
【００４５】図８において、参照符号８０はＰＬＬ、８
１はアドレスバッファ、８２はロウ系のプリデコーダ、
８３はカラム系のプリデコーダ、８４はロウデコーダ、
８５はワードドライバ、８６はカラムデコーダ、８７は
センスアンプ、８８はＹセレクタ、８９はメインアン
プ、９０は出力バッファである。
１はアドレスバッファ、８２はロウ系のプリデコーダ、
８３はカラム系のプリデコーダ、８４はロウデコーダ、
８５はワードドライバ、８６はカラムデコーダ、８７は
センスアンプ、８８はＹセレクタ、８９はメインアン
プ、９０は出力バッファである。
【００４６】図１の概念図で述べたように、ＰＬＬ８０
からの制御信号パルスΦ1はアドレスバッファ８１に、
制御信号パルスΦ2はプリデコーダ８２に、制御信号パ
ルスΦ3は図８の場合ワードドライバ８５を駆動するロ
ウデコーダ８４に、制御信号パルスΦ4はビット線３
２，３３に、制御信号パルスΦ5はセンスアンプ８７
に、制御信号パルスΦ6はメインアンプ８９に、制御信
号パルスΦ7は出力バッファ９０に供給するように接続
配置され、それぞれプリチャージ又はイコライズとして
用いている。
からの制御信号パルスΦ1はアドレスバッファ８１に、
制御信号パルスΦ2はプリデコーダ８２に、制御信号パ
ルスΦ3は図８の場合ワードドライバ８５を駆動するロ
ウデコーダ８４に、制御信号パルスΦ4はビット線３
２，３３に、制御信号パルスΦ5はセンスアンプ８７
に、制御信号パルスΦ6はメインアンプ８９に、制御信
号パルスΦ7は出力バッファ９０に供給するように接続
配置され、それぞれプリチャージ又はイコライズとして
用いている。
【００４７】この場合、特に重要なのはワード線を選択
するタイミングとＹセレクタを選択するタイミングを同
時にする必要があることである。本ブロック図によれ
ば、ワードを選択するためのロウ系のプリデコーダ８２
とＹセレクタ８８を選択するためのカラム系のプリデコ
ーダ８３に同じタイミングを有する制御信号パルスΦ2
を供給している。従って、これらのプリデコーダ８２，
８３の出力電圧も同じタイミングで出力される。同様に
ロウデコーダ８４とカラムデコーダ８６も同じ制御信号
パルスΦ3が供給されているので、その出力のタイミン
グが同時になる。すなわち、ワード線とＹセレクタが同
時に選択され、タイミングがずれて誤動作するようなこ
とはない。
するタイミングとＹセレクタを選択するタイミングを同
時にする必要があることである。本ブロック図によれ
ば、ワードを選択するためのロウ系のプリデコーダ８２
とＹセレクタ８８を選択するためのカラム系のプリデコ
ーダ８３に同じタイミングを有する制御信号パルスΦ2
を供給している。従って、これらのプリデコーダ８２，
８３の出力電圧も同じタイミングで出力される。同様に
ロウデコーダ８４とカラムデコーダ８６も同じ制御信号
パルスΦ3が供給されているので、その出力のタイミン
グが同時になる。すなわち、ワード線とＹセレクタが同
時に選択され、タイミングがずれて誤動作するようなこ
とはない。
【００４８】＜実施例４＞図９は、実施例１乃至実施例
３で述べた本発明に係る半導体記憶装置をキャッシュメ
モリとして用いたコンピュータシステムのブロック図で
ある。図９において、参照符号９１はＭＰＵを示し、こ
のＭＰＵ９１とキャッシュメモリ９２との間はアドレス
バス９３及びデータバス９４で接続されている。また、
ＭＰＵ９１とキャッシュメモリ９２には、共にシステム
クロック９５が入力されている。
３で述べた本発明に係る半導体記憶装置をキャッシュメ
モリとして用いたコンピュータシステムのブロック図で
ある。図９において、参照符号９１はＭＰＵを示し、こ
のＭＰＵ９１とキャッシュメモリ９２との間はアドレス
バス９３及びデータバス９４で接続されている。また、
ＭＰＵ９１とキャッシュメモリ９２には、共にシステム
クロック９５が入力されている。
【００４９】ＭＰＵ９１とキャッシュ９２は、アドレス
バス９３及びデータバス９４を介して信号のやりとりを
行うが、この信号の授受はシステムクロック９５に基づ
くタイミングで行われる。図１０の動作波形図に示すよ
うに、システムクロック９５がＣ0のタイミングでアド
レス信号Ａ0を入力する。このアドレスＡ0に相当するデ
ータがＤ0であるが、このデータＤ0は電源電圧、温度、
及び製造プロセスのばらつきの影響を受けず一定の所定
時間に、例えば、図４に示したように２サイクル程度で
出力バッファに届くことができ、システムクロック９５
がＣ2のタイミングでデータ信号として出力されるの
で、ＭＰＵ９１はこのデータ信号をデータバス９４を介
して内部に取り込むことができる。
バス９３及びデータバス９４を介して信号のやりとりを
行うが、この信号の授受はシステムクロック９５に基づ
くタイミングで行われる。図１０の動作波形図に示すよ
うに、システムクロック９５がＣ0のタイミングでアド
レス信号Ａ0を入力する。このアドレスＡ0に相当するデ
ータがＤ0であるが、このデータＤ0は電源電圧、温度、
及び製造プロセスのばらつきの影響を受けず一定の所定
時間に、例えば、図４に示したように２サイクル程度で
出力バッファに届くことができ、システムクロック９５
がＣ2のタイミングでデータ信号として出力されるの
で、ＭＰＵ９１はこのデータ信号をデータバス９４を介
して内部に取り込むことができる。
【００５０】図２に示した従来方式では、同様に図１０
の動作波形図に示したように、キャッシュメモリのデー
タ信号が出力バッファに届くまでに電源電圧、温度、及
び製造プロセスのばらつきの影響を受けて、システムク
ロックのＣ1のタイミングよりも時間がかかるとする
と、Ｃ2のタイミングで出力バッファに出力命令を行
い、Ｃ2のタイミングからｔOE時間かかってデータが出
力される。従って、従来方式の場合はＭＰＵがデータを
取り込むのはＣ3のタイミングになる。
の動作波形図に示したように、キャッシュメモリのデー
タ信号が出力バッファに届くまでに電源電圧、温度、及
び製造プロセスのばらつきの影響を受けて、システムク
ロックのＣ1のタイミングよりも時間がかかるとする
と、Ｃ2のタイミングで出力バッファに出力命令を行
い、Ｃ2のタイミングからｔOE時間かかってデータが出
力される。従って、従来方式の場合はＭＰＵがデータを
取り込むのはＣ3のタイミングになる。
【００５１】これに対して、本発明に係る半導体記憶装
置では、ＰＬＬからの位相が少しずつずれてシステムク
ロックと同期した制御信号パルスにより信号処理されて
送られてきたデータ信号を、所定の制御信号パルスによ
って出力するので、クロックによる出力命令が必要でな
く、所定のＣ2のタイミングでデータをＭＰＵ内に取り
込むことができる。
置では、ＰＬＬからの位相が少しずつずれてシステムク
ロックと同期した制御信号パルスにより信号処理されて
送られてきたデータ信号を、所定の制御信号パルスによ
って出力するので、クロックによる出力命令が必要でな
く、所定のＣ2のタイミングでデータをＭＰＵ内に取り
込むことができる。
【００５２】また、ＰＬＬを用いずにシステムクロック
に同期した共通の内部制御信号を供給する従来の同期式
の半導体記憶装置が、実施例１で述べたように、少なく
とも７サイクル分の時間がかかるのに比べても、本発明
の半導体記憶装置は極めて少ないサイクル時間で信号の
伝達を完了することができている。
に同期した共通の内部制御信号を供給する従来の同期式
の半導体記憶装置が、実施例１で述べたように、少なく
とも７サイクル分の時間がかかるのに比べても、本発明
の半導体記憶装置は極めて少ないサイクル時間で信号の
伝達を完了することができている。
【００５３】以上、本発明の好適な実施例について説明
したように、特に本発明は高速性が特徴であるスタティ
ック型のメモリセルを持つ半導体記憶装置に好適に適用
できるが、本発明は前記実施例に限定されることなく、
例えば、ダイナミック型のメモリセルを持つものや、Ｒ
ＯＭ等の他の種類の半導体記憶装置にも適用でき、本発
明の精神を逸脱しない範囲内において種々の設計変更を
なし得ることは勿論である。
したように、特に本発明は高速性が特徴であるスタティ
ック型のメモリセルを持つ半導体記憶装置に好適に適用
できるが、本発明は前記実施例に限定されることなく、
例えば、ダイナミック型のメモリセルを持つものや、Ｒ
ＯＭ等の他の種類の半導体記憶装置にも適用でき、本発
明の精神を逸脱しない範囲内において種々の設計変更を
なし得ることは勿論である。
【００５４】
【発明の効果】前述した実施例から明らかなように、本
発明の半導体記憶装置によれば、外部クロックに同期し
位相が少しずつずれた制御信号パルスを発生するＰＬＬ
もしくはＤＬＬを内蔵し、このＰＬＬもしくはＤＬＬか
らの各制御信号パルスを、アドレス入力からデータ出力
までの信号の流れに沿ってそれぞれの内部回路に供給す
るように接続配置して、各内部回路のプリチャージ又は
イコライズを行った後、各内部回路の信号処理を行うよ
うに構成したことにより、電源電圧、温度、及び製造プ
ロセスのばらつきの影響を受けず一定の所定時間で信号
処理を行うことができる。この結果、動作サイクル時間
をアクセス時間よりも高速化し、かつ、アクセス時間を
一定にできるため、従来よりも高速なサイクル時間でデ
ータを読み出すことができる。
発明の半導体記憶装置によれば、外部クロックに同期し
位相が少しずつずれた制御信号パルスを発生するＰＬＬ
もしくはＤＬＬを内蔵し、このＰＬＬもしくはＤＬＬか
らの各制御信号パルスを、アドレス入力からデータ出力
までの信号の流れに沿ってそれぞれの内部回路に供給す
るように接続配置して、各内部回路のプリチャージ又は
イコライズを行った後、各内部回路の信号処理を行うよ
うに構成したことにより、電源電圧、温度、及び製造プ
ロセスのばらつきの影響を受けず一定の所定時間で信号
処理を行うことができる。この結果、動作サイクル時間
をアクセス時間よりも高速化し、かつ、アクセス時間を
一定にできるため、従来よりも高速なサイクル時間でデ
ータを読み出すことができる。
【図１】ＰＬＬを用いた本発明に係る半導体記憶装置を
説明する図であり、（ａ）はチップ概念図、（ｂ）は信
号の流れを示す図である。
説明する図であり、（ａ）はチップ概念図、（ｂ）は信
号の流れを示す図である。
【図２】従来のＰＬＬを用いた同期式メモリを説明する
図であり、（ａ）はチップ概念図、（ｂ）は信号の流れ
を示す図である。
図であり、（ａ）はチップ概念図、（ｂ）は信号の流れ
を示す図である。
【図３】本発明に係る半導体記憶装置の一実施例を示す
全体回路図である。
全体回路図である。
【図４】図３の半導体記憶装置の動作を示す動作波形図
である。
である。
【図５】従来のダイナミックデコーダを説明する図であ
り、（ａ）は基本回路構成図、（ｂ）は動作波形を示す
図である。
り、（ａ）は基本回路構成図、（ｂ）は動作波形を示す
図である。
【図６】本発明のダイナミックデコーダを説明する図で
あり、（ａ）は基本回路構成図、（ｂ）は動作波形を示
す図である。
あり、（ａ）は基本回路構成図、（ｂ）は動作波形を示
す図である。
【図７】本発明に係る半導体記憶装置の別の実施例を示
す全体回路図である。
す全体回路図である。
【図８】本発明に係る半導体記憶装置のまた別の実施例
を示すブロック図である。
を示すブロック図である。
【図９】本発明に係る半導体記憶装置を用いたコンピュ
ータシステム構成を示すブロック図である。
ータシステム構成を示すブロック図である。
【図１０】図９のコンピュータシステムのデータ読み出
し動作を示す動作波形図である。
し動作を示す動作波形図である。
【図１１】本発明に係る半導体記憶装置で用いるＰＬＬ
の構成例を示す図であり、（ａ）はＰＬＬのブロック
図、（ｂ）は電圧制御型発振器の回路図である。
の構成例を示す図であり、（ａ）はＰＬＬのブロック
図、（ｂ）は電圧制御型発振器の回路図である。
【図１２】図３の半導体記憶装置で使用可能なワードド
ライバの別の例を示す回路図である。
ライバの別の例を示す回路図である。
【図１３】本発明に係る半導体記憶装置で用いるＤＬＬ
の構成例を示す図であり、（ａ）はＤＬＬのブロック
図、（ｂ）は電圧制御型遅延回路の回路図である。
の構成例を示す図であり、（ａ）はＤＬＬのブロック
図、（ｂ）は電圧制御型遅延回路の回路図である。
１…半導体メモリチップ、 ２…フェーズロックトループ（ＰＬＬ）、 ３…アドレスバッファ、 ４…デコーダ、 ５…ワードドライバ、 ６…データ線、 ７…センスアンプ、 ８…メインアンプ、 ９…出力バッファ、 ２０…ＰＬＬ、 ２０ａ…ディレイロックトループ（ＤＬＬ）、 ２１…位相比較器、 ２２…ローパスフィルタ、 ２３…電圧制御型発振器、 ２４…電圧制御型遅延回路、 ３２，３３…データ線、 ３４…メモリセル、 ６１，６２，６３…ＮＭＯＳ、 ６４…インバータ、 ７１…アドレスバッファ、 ７２…デコーダ、 ７３…ワードドライバ、 ７５…センスアンプ、 ７６…メインアンプ、 ７８…ビット線の負荷、 Φ1〜Φ7…制御信号パルス。
フロントページの続き (51)Int.Cl.6 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｇ１１Ｃ 11/407 Ｇ１１Ｃ 11/34 ３５４ Ｃ
Claims (7)
- 【請求項１】アドレス信号を取り込みラッチするアドレ
スバッファと、アドレスバッファからのアドレス信号を
デコードするデコーダと、デコーダ出力を増幅してワー
ド線を駆動するワードドライバと、ワード線によって選
択されたメモリセル内の信号を取り出すデータ線と、デ
ータ線の信号を検出するセンスアンプと、センスアンプ
で検出した信号を増幅するメインアンプと、メインアン
プで増幅された信号を外部へデータとして出力する出力
バッファとを少なくとも具備し、外部から入力されるク
ロック信号に同期してアドレス入力及びデータ信号の出
力を行う同期式の半導体記憶装置において、 外部クロック信号に同期して位相の異なる複数の制御信
号を発生する制御信号発生回路を内蔵する制御回路を有
し、 少なくともアドレスバッファ、デコーダ、データ線、セ
ンスアンプ、メインアンプ及び出力バッファに対し、信
号の流れに沿って前記位相の異なる複数の制御信号のう
ちの位相の早いものから順にそれぞれに制御信号を接続
配置し、予め前記アドレスバッファ及びデコーダのプリ
チャージと、データ線、センスアンプ、メインアンプ及
び出力バッファのイコライズとをそれぞれの制御信号に
より所定時間行い、かつ、前記アドレスバッファへのア
ドレス信号の入力から対応するデータを外部へ出力する
前記出力バッファまでの各回路をそれぞれの前記所定時
間後に順次所要時間実行するように構成したことを特徴
とする半導体記憶装置。 - 【請求項２】前記デコーダを構成するロウ系のデコーダ
と、更にカラム系のデコーダに対して、前記制御信号発
生回路から発生する同じ位相の制御信号を接続配置して
なる請求項１に記載の半導体記憶装置。 - 【請求項３】前記制御信号発生回路は、フェーズロック
トループから成る請求項１又は請求項２に記載の半導体
記憶装値。 - 【請求項４】前記制御信号発生回路は、ディレイロック
トループから成る請求項１又は請求項２に記載の半導体
記憶装値。 - 【請求項５】第１導電型の第１のＭＯＳトランジスタの
ゲート端子にプリチャージ信号が接続され、ソース端子
に第１導電型の第２のＭＯＳトランジスタのドレイン端
子が接続され、第２のＭＯＳトランジスタのソース端子
に第一導電型の第３のＭＯＳトランジスタのドレイン端
子が接続されており、前記プリチャージ信号により第１
のＭＯＳトランジスタのソース端子のプリチャージを行
い、その後第２及び第３のＭＯＳトランジスタのゲート
電極に印加されているアドレス信号にしたがってデコー
ドを行う回路を有することを特徴とする半導体記憶装
置。 - 【請求項６】前記第１導電形はｎ形である請求項５に記
載の半導体記憶装置。 - 【請求項７】請求項１乃至請求項６のいずれか１項に記
載の半導体記憶装置と、マイクロプロセッサとをアドレ
スバスおよびデ−タバスを介して接続すると共に、それ
ぞれ共通のシステムクロックを入力として、前記半導体
記憶装置がマイクロプロセッサにデータを供給するよう
に構成したことを特徴とするコンピュータシステム。
Priority Applications (5)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP15692794A JPH0831180A (ja) | 1994-07-08 | 1994-07-08 | 半導体記憶装置 |
| TW084100769A TW367656B (en) | 1994-07-08 | 1995-01-27 | Semiconductor memory device |
| KR1019950018020A KR100379825B1 (ko) | 1994-07-08 | 1995-06-29 | 반도체기억장치 |
| US08/498,969 US5740115A (en) | 1994-07-08 | 1995-07-06 | Semiconductor memory device |
| US08/901,771 US5930197A (en) | 1994-07-08 | 1997-07-28 | Semiconductor memory device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP15692794A JPH0831180A (ja) | 1994-07-08 | 1994-07-08 | 半導体記憶装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0831180A true JPH0831180A (ja) | 1996-02-02 |
Family
ID=15638409
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP15692794A Pending JPH0831180A (ja) | 1994-07-08 | 1994-07-08 | 半導体記憶装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0831180A (ja) |
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO1999016078A1 (fr) * | 1997-09-19 | 1999-04-01 | Hitachi, Ltd. | Composant de circuit integre synchrone |
| US6654310B2 (en) | 2001-09-24 | 2003-11-25 | Hynix Semiconductor Inc. | Semiconductor memory device with an adaptive output driver |
| JP2007265606A (ja) * | 2007-05-18 | 2007-10-11 | Fujitsu Ltd | 半導体集積回路 |
| JP2009152658A (ja) * | 2007-12-18 | 2009-07-09 | Elpida Memory Inc | 半導体装置 |
| JP2011222117A (ja) * | 1998-04-01 | 2011-11-04 | Mosaid Technologies Inc | 半導体メモリ非同期式パイプライン |
| US8601231B2 (en) | 1998-04-01 | 2013-12-03 | Mosaid Technologies Incorporated | Semiconductor memory asynchronous pipeline |
-
1994
- 1994-07-08 JP JP15692794A patent/JPH0831180A/ja active Pending
Cited By (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO1999016078A1 (fr) * | 1997-09-19 | 1999-04-01 | Hitachi, Ltd. | Composant de circuit integre synchrone |
| JP2011222117A (ja) * | 1998-04-01 | 2011-11-04 | Mosaid Technologies Inc | 半導体メモリ非同期式パイプライン |
| US8601231B2 (en) | 1998-04-01 | 2013-12-03 | Mosaid Technologies Incorporated | Semiconductor memory asynchronous pipeline |
| US9548088B2 (en) | 1998-04-01 | 2017-01-17 | Conversant Intellectual Property Management Inc. | Semiconductor memory asynchronous pipeline |
| US6654310B2 (en) | 2001-09-24 | 2003-11-25 | Hynix Semiconductor Inc. | Semiconductor memory device with an adaptive output driver |
| JP2007265606A (ja) * | 2007-05-18 | 2007-10-11 | Fujitsu Ltd | 半導体集積回路 |
| JP4571960B2 (ja) * | 2007-05-18 | 2010-10-27 | 富士通セミコンダクター株式会社 | 半導体集積回路 |
| JP2009152658A (ja) * | 2007-12-18 | 2009-07-09 | Elpida Memory Inc | 半導体装置 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US5930197A (en) | Semiconductor memory device | |
| US5973525A (en) | Integrated circuit device | |
| US6282128B1 (en) | Integrated circuit memory devices having multiple data rate mode capability and methods of operating same | |
| US6259288B1 (en) | Semiconductor integrated circuit having a DLL circuit and a special power supply circuit for the DLL circuit | |
| US6538956B2 (en) | Semiconductor memory device for providing address access time and data access time at a high speed | |
| JP2875476B2 (ja) | 半導体メモリ装置 | |
| KR100295041B1 (ko) | 프리차지제어회로를구비하는반도체장치및프리차지방법 | |
| US20050105363A1 (en) | Semiconductor memory device having column address path therein for reducing power consumption | |
| JPH05325569A (ja) | 半導体記憶装置 | |
| CN109697996B (zh) | 半导体器件及其操作方法 | |
| JPH08279282A (ja) | 集積回路メモリ | |
| KR100299889B1 (ko) | 동기형신호입력회로를갖는반도체메모리 | |
| JP3259764B2 (ja) | 半導体記憶装置 | |
| JP3846764B2 (ja) | 同期式半導体メモリ装置及びそのデータ入出力線のプリチャージ方法 | |
| JP3351643B2 (ja) | 半導体メモリ装置及びその製造方法 | |
| KR100317177B1 (ko) | 반도체집적회로장치 | |
| US6784709B2 (en) | Clock generator to control a pules width according to input voltage level in semiconductor memory device | |
| US6803792B2 (en) | Input buffer circuit with constant response speed of output inversion | |
| JPH0831180A (ja) | 半導体記憶装置 | |
| JPH1079663A (ja) | 内部クロック発生回路および信号発生回路 | |
| JP3674833B2 (ja) | 同期型半導体記憶装置 | |
| US6130558A (en) | Data transfer circuit and method for a semiconductor memory | |
| US6625067B2 (en) | Semiconductor memory device for variably controlling drivability | |
| JP3762830B2 (ja) | クロック・スキュー効果を最小にしたセンス・アンプ及びこれの駆動方法 | |
| JPH07220478A (ja) | データ出力回路及び半導体記憶装置 |