JPH10144922A - 電界効果トランジスタ（ｆｅｔ）および半導体電界効果トランジスタを形成する方法 - Google Patents
電界効果トランジスタ（ｆｅｔ）および半導体電界効果トランジスタを形成する方法Info
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Abstract
(57)【要約】
【課題】 比較的低濃度の中間領域を介してチャネル領
域をドレイン接合領域と結合する非対称垂直ＭＯＳＦＥ
Ｔを提供する。 【解決手段】 基板は、第１および第２の主平面表面を
含み、第２の主平面表面は第１の主平面表面と平行によ
り低い位置に位置づけられている。第１および第２の主
平面表面とほぼ垂直である第３の平面表面はチャネル領
域（４４）のドレイン領域（５２）側で第１および第２
の主平面表面を接続する。ソース領域が第１の主平面表
面の一部内に形成され、ドレイン領域は第３の平面表面
ならびに第１および第２の主平面表面の部分に形成され
る。ドレイン領域内の等イオン濃度輪郭はガウス形では
なく、チャネル領域とドレイン領域との界面は、ほぼ垂
直である第３の平面表面に隣接するゲート電極（２０）
の下でほぼ線形である。
域をドレイン接合領域と結合する非対称垂直ＭＯＳＦＥ
Ｔを提供する。 【解決手段】 基板は、第１および第２の主平面表面を
含み、第２の主平面表面は第１の主平面表面と平行によ
り低い位置に位置づけられている。第１および第２の主
平面表面とほぼ垂直である第３の平面表面はチャネル領
域（４４）のドレイン領域（５２）側で第１および第２
の主平面表面を接続する。ソース領域が第１の主平面表
面の一部内に形成され、ドレイン領域は第３の平面表面
ならびに第１および第２の主平面表面の部分に形成され
る。ドレイン領域内の等イオン濃度輪郭はガウス形では
なく、チャネル領域とドレイン領域との界面は、ほぼ垂
直である第３の平面表面に隣接するゲート電極（２０）
の下でほぼ線形である。
Description
【０００１】
【発明の分野】この発明は、一般に半導体トランジスタ
装置に関する。より特定的には、この発明は、超大規模
集積回路（ＵＬＳＩ）装置で使用するに適した、非対称
な垂直ライトリードープドレイン（ＶＬＤＤ）金属酸化
物半導体電界効果トランジスタ（ＭＯＳＦＥＴ）の改良
に関する。
装置に関する。より特定的には、この発明は、超大規模
集積回路（ＵＬＳＩ）装置で使用するに適した、非対称
な垂直ライトリードープドレイン（ＶＬＤＤ）金属酸化
物半導体電界効果トランジスタ（ＭＯＳＦＥＴ）の改良
に関する。
【０００２】
【発明の背景】半導体装置を可能な限り小さくしようと
する追求の結果として、ＭＯＳＦＥＴのゲート長は１μ
ｍ以下になった。このような極めて小さな構造において
起こりかねない駆動能力のあらゆる劣化を抑制するた
め、ゲート長の減少に従って、ゲート誘電体膜を薄くす
るか、または、ソース／ドレイン領域の拡散深さを浅く
している。しかしながら、これらの極小ＭＯＳＦＥＴに
おいては通常強電界が存在し、ホットキャリアのために
ＭＯＳＦＥＴの駆動特性が劣化する。より特定的には、
通常このような極小ＭＯＳＦＥＴは、ドレイン領域に近
接したゲート電極の下に集中する内部強電界を有し、こ
のために、ホットキャリアがゲート酸化膜に注入されて
しまう。このために、ゲート酸化膜にトラップ状態また
は界面状態が発生し、しきい値電圧を変動させたり、ま
たは電流利得を減少させたりしかねない。
する追求の結果として、ＭＯＳＦＥＴのゲート長は１μ
ｍ以下になった。このような極めて小さな構造において
起こりかねない駆動能力のあらゆる劣化を抑制するた
め、ゲート長の減少に従って、ゲート誘電体膜を薄くす
るか、または、ソース／ドレイン領域の拡散深さを浅く
している。しかしながら、これらの極小ＭＯＳＦＥＴに
おいては通常強電界が存在し、ホットキャリアのために
ＭＯＳＦＥＴの駆動特性が劣化する。より特定的には、
通常このような極小ＭＯＳＦＥＴは、ドレイン領域に近
接したゲート電極の下に集中する内部強電界を有し、こ
のために、ホットキャリアがゲート酸化膜に注入されて
しまう。このために、ゲート酸化膜にトラップ状態また
は界面状態が発生し、しきい値電圧を変動させたり、ま
たは電流利得を減少させたりしかねない。
【０００３】このホットエレクトロン現象を減ずるため
に、ライトリードープドレイン（ＬＤＤ）構造として知
られるものを用いて、ドレイン領域に近接する電界が減
じられてきた。ＬＤＤ構造においては、ゲート電極の一
部の下のドレイン領域内により低濃度の拡散区域が形成
される。従来のＬＤＤ ＭＯＳＦＥＴの例が図６に示さ
れている。このＬＤＤ ＭＯＳＦＥＴはシリコン基板２
２上にゲート誘電体膜２４を介して形成されたゲート電
極２０を有する。ゲート電極２０の両側部にサイドウォ
ール酸化物２６ａおよび２６ｂが形成され、ソース／ド
レイン領域２８および３０がゲート電極の１側部にシリ
コン基板内に形成され、ソース／ドレイン領域３２およ
び３４がゲート電極の他側部にシリコン基板内に形成さ
れている。
に、ライトリードープドレイン（ＬＤＤ）構造として知
られるものを用いて、ドレイン領域に近接する電界が減
じられてきた。ＬＤＤ構造においては、ゲート電極の一
部の下のドレイン領域内により低濃度の拡散区域が形成
される。従来のＬＤＤ ＭＯＳＦＥＴの例が図６に示さ
れている。このＬＤＤ ＭＯＳＦＥＴはシリコン基板２
２上にゲート誘電体膜２４を介して形成されたゲート電
極２０を有する。ゲート電極２０の両側部にサイドウォ
ール酸化物２６ａおよび２６ｂが形成され、ソース／ド
レイン領域２８および３０がゲート電極の１側部にシリ
コン基板内に形成され、ソース／ドレイン領域３２およ
び３４がゲート電極の他側部にシリコン基板内に形成さ
れている。
【０００４】ソース／ドレイン領域２８、３０、３２お
よび３４はシリコン基板２２とは逆の導電型であり、領
域３０および３２の濃度は領域２８および３４より低
い。領域３０はサイドウォール酸化物２６ａの一部およ
びゲート誘電体膜２４の一部の下に形成され、領域３２
はサイドウォール酸化物２６ｂの一部およびゲート誘電
体膜２４の一部の下に形成される。領域２８は領域３０
に隣接してサイドウォール酸化物２６ａの一部の下に形
成され、領域３４は領域３２に隣接してサイドウォール
酸化物２６ｂの一部の下に形成される。
よび３４はシリコン基板２２とは逆の導電型であり、領
域３０および３２の濃度は領域２８および３４より低
い。領域３０はサイドウォール酸化物２６ａの一部およ
びゲート誘電体膜２４の一部の下に形成され、領域３２
はサイドウォール酸化物２６ｂの一部およびゲート誘電
体膜２４の一部の下に形成される。領域２８は領域３０
に隣接してサイドウォール酸化物２６ａの一部の下に形
成され、領域３４は領域３２に隣接してサイドウォール
酸化物２６ｂの一部の下に形成される。
【０００５】図１から図６を参照すると、図６に描くＬ
ＤＤ ＭＯＳＦＥＴを形成する方法が示されている。図
１に示しているように、ゲート誘電体膜２４ａはシリコ
ン基板２２の主表面上に形成され、ゲート電極膜２０ａ
はゲート誘電体膜２４ａ上に形成される。次にパターニ
ングされたレジスト３６がゲート電極膜２０ａ上に形成
され、図２に示すようにゲート電極２０およびゲート誘
電体膜２４をパターニングし形成するために使用され
る。特定的には、ゲート電極２０およびゲート誘電体膜
２４を形成するために、反応性イオンエッチングなどの
異方性エッチングが使用される。パターニングされたレ
ジスト３６は除去され、次に、シリコン基板２２と逆の
導電型の低濃度レベルイオンが、ゲート電極２０および
ゲート誘電体膜２４をマスクとして用いて基板内に注入
され拡散され、図３に示すように低濃度ソース／ドレイ
ン領域３０および３２を形成する。代替的に、このイオ
ンをパターニングされたレジスト３６の除去前に注入す
ることもできる。
ＤＤ ＭＯＳＦＥＴを形成する方法が示されている。図
１に示しているように、ゲート誘電体膜２４ａはシリコ
ン基板２２の主表面上に形成され、ゲート電極膜２０ａ
はゲート誘電体膜２４ａ上に形成される。次にパターニ
ングされたレジスト３６がゲート電極膜２０ａ上に形成
され、図２に示すようにゲート電極２０およびゲート誘
電体膜２４をパターニングし形成するために使用され
る。特定的には、ゲート電極２０およびゲート誘電体膜
２４を形成するために、反応性イオンエッチングなどの
異方性エッチングが使用される。パターニングされたレ
ジスト３６は除去され、次に、シリコン基板２２と逆の
導電型の低濃度レベルイオンが、ゲート電極２０および
ゲート誘電体膜２４をマスクとして用いて基板内に注入
され拡散され、図３に示すように低濃度ソース／ドレイ
ン領域３０および３２を形成する。代替的に、このイオ
ンをパターニングされたレジスト３６の除去前に注入す
ることもできる。
【０００６】次に、図４に示すように、化学蒸着（ＣＶ
Ｄ）を用いて、酸化膜３８がゲート電極２０およびシリ
コン基板２２上に堆積される。その後、反応性イオンエ
ッチングなどの異方性エッチングを行ない、図５に示す
ようにゲート電極２０の両側部にサイドウォール２６ａ
および２６ｂを形成する。最後に、シリコン基板２２と
逆の導電型をもち、ソース／ドレイン領域３０ａおよび
３２ａを形成するために使用されたイオンの濃度レベル
よりも高い濃度レベルを有するイオンが、ゲート電極２
０、ゲート誘電体膜２４、ならびにサイドウォール酸化
物２６ａおよび２６ｂをマスクとして用いて基板内に注
入され拡散され、図６に示すように高濃度ソース／ドレ
イン領域２８および３４を形成する。
Ｄ）を用いて、酸化膜３８がゲート電極２０およびシリ
コン基板２２上に堆積される。その後、反応性イオンエ
ッチングなどの異方性エッチングを行ない、図５に示す
ようにゲート電極２０の両側部にサイドウォール２６ａ
および２６ｂを形成する。最後に、シリコン基板２２と
逆の導電型をもち、ソース／ドレイン領域３０ａおよび
３２ａを形成するために使用されたイオンの濃度レベル
よりも高い濃度レベルを有するイオンが、ゲート電極２
０、ゲート誘電体膜２４、ならびにサイドウォール酸化
物２６ａおよび２６ｂをマスクとして用いて基板内に注
入され拡散され、図６に示すように高濃度ソース／ドレ
イン領域２８および３４を形成する。
【０００７】この従来のＬＤＤ ＭＯＳＦＥＴを製造す
るプロセスは複雑である。というのは、ゲート電極およ
びシリコン基板上に酸化膜を形成し、次にサイドウォー
ル酸化物を形成するためこれをエッチングせねばならな
いからである。
るプロセスは複雑である。というのは、ゲート電極およ
びシリコン基板上に酸化膜を形成し、次にサイドウォー
ル酸化物を形成するためこれをエッチングせねばならな
いからである。
【０００８】ＬＤＤ ＭＯＳＦＥＴを形成するための代
替案として、グアランドリス他（Gualandris et al. ）
の米国特許第５，０４１，８８５号は、半導体基板の表
面がゲート区域の半導体基板のレベルよりもソース／ド
レイン領域の区域において落ち込んでいる、垂直ＭＯＳ
ＦＥＴ構造の形成を説明している。この構造によって、
電界の強さが最大である領域をトランジスタのクリティ
カルゾーンから移すことができる。電界の強さが最大で
ある領域を移すことによって、ホットキャリアのゲート
酸化物への注入が抑制される。加えて、ソース／ドレイ
ン領域の基板のエッチングしか必要ではなく、サイドウ
ォール酸化物によって集積度が制限されることもないの
で、製造プロセスはより簡単である。
替案として、グアランドリス他（Gualandris et al. ）
の米国特許第５，０４１，８８５号は、半導体基板の表
面がゲート区域の半導体基板のレベルよりもソース／ド
レイン領域の区域において落ち込んでいる、垂直ＭＯＳ
ＦＥＴ構造の形成を説明している。この構造によって、
電界の強さが最大である領域をトランジスタのクリティ
カルゾーンから移すことができる。電界の強さが最大で
ある領域を移すことによって、ホットキャリアのゲート
酸化物への注入が抑制される。加えて、ソース／ドレイ
ン領域の基板のエッチングしか必要ではなく、サイドウ
ォール酸化物によって集積度が制限されることもないの
で、製造プロセスはより簡単である。
【０００９】グアランドリス他の米国特許第５，０４
１，８８５号により製造されるＭＯＳＦＥＴのソース／
ドレイン領域は、チャネル領域の極性と逆の極性の電気
導伝性を起こすことのできるドーパントをシリコン基板
内に拡散することにより形成される。しかしながら、こ
のような拡散の結果、このＭＯＳＦＥＴの駆動特性は満
足のいくものではない。より特定的には、図７を参照す
ると、グアランドリス他の米国特許第５，０４１，８８
５号はトランジスタのゲートの垂直端縁に沿ってソース
／ドレイン領域を生み出すため注入および拡散を用いて
いる。ドーパントの種はまず基板内に注入され、次に、
図７に示すように拡散される。ドーパントの拡散は全方
向で等しいので、ガウス形分布を有するドーピングプロ
ファイルが生み出される。すなわち、Ｘ軸およびＹ軸に
沿っての運動の比率は基本的に１：１である。この結
果、各ソース／ドレイン領域とチャネル領域との間のそ
れぞれの境界は、ソース／ドレイン領域とゲート電極と
の間の半導体基板の範囲を通じて実質的に一定の半径を
有する湾曲となる。
１，８８５号により製造されるＭＯＳＦＥＴのソース／
ドレイン領域は、チャネル領域の極性と逆の極性の電気
導伝性を起こすことのできるドーパントをシリコン基板
内に拡散することにより形成される。しかしながら、こ
のような拡散の結果、このＭＯＳＦＥＴの駆動特性は満
足のいくものではない。より特定的には、図７を参照す
ると、グアランドリス他の米国特許第５，０４１，８８
５号はトランジスタのゲートの垂直端縁に沿ってソース
／ドレイン領域を生み出すため注入および拡散を用いて
いる。ドーパントの種はまず基板内に注入され、次に、
図７に示すように拡散される。ドーパントの拡散は全方
向で等しいので、ガウス形分布を有するドーピングプロ
ファイルが生み出される。すなわち、Ｘ軸およびＹ軸に
沿っての運動の比率は基本的に１：１である。この結
果、各ソース／ドレイン領域とチャネル領域との間のそ
れぞれの境界は、ソース／ドレイン領域とゲート電極と
の間の半導体基板の範囲を通じて実質的に一定の半径を
有する湾曲となる。
【００１０】しかしながら、ドーパントの原子はゲート
酸化物のソース／ドレイン端縁に向けて内側に運動する
ので、トランジスタのチャネル長は短くなる。ドレイン
領域とソース領域との間の距離が短くなるに伴い、ドレ
イン領域とソース領域との間の降伏電圧も同様に小さく
なる。降伏電圧が低くなることで、適切なＭＯＳＦＥＴ
の動作のために必要とされる電圧よりも低い電圧におい
てソース領域とドレイン領域との間の導電が生じかねな
いので、ＭＯＳＦＥＴの誤動作が起こりかねない。
酸化物のソース／ドレイン端縁に向けて内側に運動する
ので、トランジスタのチャネル長は短くなる。ドレイン
領域とソース領域との間の距離が短くなるに伴い、ドレ
イン領域とソース領域との間の降伏電圧も同様に小さく
なる。降伏電圧が低くなることで、適切なＭＯＳＦＥＴ
の動作のために必要とされる電圧よりも低い電圧におい
てソース領域とドレイン領域との間の導電が生じかねな
いので、ＭＯＳＦＥＴの誤動作が起こりかねない。
【００１１】グアランドリス他の米国特許第５，０４
１，８８５号に開示されているもう１つのドーピング技
術が、いわゆる段階的ドレインドーピング（ＧＤＤ）で
ある。ＧＤＤにおいては、イオン注入の前に垂直ＭＯＳ
ＦＥＴのゲート電極の両側部に酸化物スペーサが形成さ
れる。ＬＤＤ ＭＯＳＦＥＴにおけると同様、ＧＤＤ技
術は、ドレイン領域の不純物と同じ型の不純物がドープ
されるがドレイン領域の濃度よりも少なくとも１または
２のオーダで濃度が低い中間領域を介してトランジスタ
のチャネル領域を（比較的高い不純物濃度を有する）ド
レイン接合領域と結合する。ドレイン領域と同じ不純物
型だが比較的不純物濃度が低い中間領域を介してチャネ
ル領域とドレイン接合領域とを結合することにより周知
の利点が得られる。
１，８８５号に開示されているもう１つのドーピング技
術が、いわゆる段階的ドレインドーピング（ＧＤＤ）で
ある。ＧＤＤにおいては、イオン注入の前に垂直ＭＯＳ
ＦＥＴのゲート電極の両側部に酸化物スペーサが形成さ
れる。ＬＤＤ ＭＯＳＦＥＴにおけると同様、ＧＤＤ技
術は、ドレイン領域の不純物と同じ型の不純物がドープ
されるがドレイン領域の濃度よりも少なくとも１または
２のオーダで濃度が低い中間領域を介してトランジスタ
のチャネル領域を（比較的高い不純物濃度を有する）ド
レイン接合領域と結合する。ドレイン領域と同じ不純物
型だが比較的不純物濃度が低い中間領域を介してチャネ
ル領域とドレイン接合領域とを結合することにより周知
の利点が得られる。
【００１２】ＧＤＤ技術は、酸化物スペーサによって規
定されるソース／ドレイン区域に、第１に、シリコン内
である係数を有するあるドーパントの種を注入し、注入
された原子を部分的に拡散し、次に、同じドーパントの
種または別のドーパントの種であって、極性は同じだ
が、シリコン内での拡散係数が第１に注入された種より
も低い種を注入拡散することからなる。これに続いて拡
散熱処理を行なう。酸化物スペーサによって、ドレイン
領域とソース領域との間に許容可能な距離を提供する機
構が提供され、適切な降伏電圧が維持される。
定されるソース／ドレイン区域に、第１に、シリコン内
である係数を有するあるドーパントの種を注入し、注入
された原子を部分的に拡散し、次に、同じドーパントの
種または別のドーパントの種であって、極性は同じだ
が、シリコン内での拡散係数が第１に注入された種より
も低い種を注入拡散することからなる。これに続いて拡
散熱処理を行なう。酸化物スペーサによって、ドレイン
領域とソース領域との間に許容可能な距離を提供する機
構が提供され、適切な降伏電圧が維持される。
【００１３】ＧＤＤ技術においては、ドーパントの種
は、図８に示しているようにまず酸化物スペーサによっ
て規定される基板の領域内に注入され、次に図９に示し
ているように拡散される。第２の注入および拡散が次に
行なわれ、図１０に示すようにガウス形分布を有する等
イオン濃度輪郭が生み出される。
は、図８に示しているようにまず酸化物スペーサによっ
て規定される基板の領域内に注入され、次に図９に示し
ているように拡散される。第２の注入および拡散が次に
行なわれ、図１０に示すようにガウス形分布を有する等
イオン濃度輪郭が生み出される。
【００１４】しかしながら、従来のＬＤＤ ＭＯＳＦＥ
Ｔについては、酸化物スペーサを形成せねばならないの
で、ＧＤＤ技術を用いた実施例の製造プロセスは複雑で
ある。
Ｔについては、酸化物スペーサを形成せねばならないの
で、ＧＤＤ技術を用いた実施例の製造プロセスは複雑で
ある。
【００１５】ドレイン領域と同じ不純物型だが比較的低
い不純物濃度を有する中間領域を介してドレイン接合領
域に結合したチャネル領域を有する垂直ＭＯＳＦＥＴは
多くの利点を備えているので、このような構造をＵＬＳ
Ｉ装置において使用することが望ましい。しかしなが
ら、前述のように、高度集積垂直ＭＯＳＦＥＴ装置は、
耐電圧が低いという特性が問題であり、また、ゲートサ
イドウォール酸化物があるため製造が複雑である。
い不純物濃度を有する中間領域を介してドレイン接合領
域に結合したチャネル領域を有する垂直ＭＯＳＦＥＴは
多くの利点を備えているので、このような構造をＵＬＳ
Ｉ装置において使用することが望ましい。しかしなが
ら、前述のように、高度集積垂直ＭＯＳＦＥＴ装置は、
耐電圧が低いという特性が問題であり、また、ゲートサ
イドウォール酸化物があるため製造が複雑である。
【００１６】ここに引用により援用される、１９９６年
に出願された同時係属中の米国出願連続番号不明の出願
は、対称な垂直ＬＤＤ（ＶＬＤＤ） ＭＯＳＦＥＴおよ
びその製造方法を開示している。この同時係属中の出願
のＶＬＤＤ ＭＯＳＦＥＴは、サイドウォール酸化物が
形成されないため製造が容易であり、ソース／ドレイン
領域は拡散ドーピングプロファイルではなく注入ドーピ
ングプロファイルを有している。しかしながら、しばし
ば、この対称なＶＬＤＤ ＭＯＳＦＥＴが提供するより
もより高い性能、たとえば速度が必要とされる。このよ
うな場合には、非対称ＶＬＤＤ ＭＯＳＦＥＴを提供す
ることが必要である。
に出願された同時係属中の米国出願連続番号不明の出願
は、対称な垂直ＬＤＤ（ＶＬＤＤ） ＭＯＳＦＥＴおよ
びその製造方法を開示している。この同時係属中の出願
のＶＬＤＤ ＭＯＳＦＥＴは、サイドウォール酸化物が
形成されないため製造が容易であり、ソース／ドレイン
領域は拡散ドーピングプロファイルではなく注入ドーピ
ングプロファイルを有している。しかしながら、しばし
ば、この対称なＶＬＤＤ ＭＯＳＦＥＴが提供するより
もより高い性能、たとえば速度が必要とされる。このよ
うな場合には、非対称ＶＬＤＤ ＭＯＳＦＥＴを提供す
ることが必要である。
【００１７】グアランドリス他の米国特許第５，０４
１，８８５号は、半導体基板をドレイン領域区域のみに
おいて掘ってもよいと示唆している。しかしながら、ソ
ース／ドレイン領域を形成するために拡散が必要であ
り、そのためにトランジスタのチャネル長が短くなり、
ドレインからソースへの降伏電圧が減じられる。加え
て、ゲート電極のドレイン領域側に酸化物スペーサを形
成する必要があるので、ＧＤＤ技術を用いた実施例の製
造方法は複雑である。
１，８８５号は、半導体基板をドレイン領域区域のみに
おいて掘ってもよいと示唆している。しかしながら、ソ
ース／ドレイン領域を形成するために拡散が必要であ
り、そのためにトランジスタのチャネル長が短くなり、
ドレインからソースへの降伏電圧が減じられる。加え
て、ゲート電極のドレイン領域側に酸化物スペーサを形
成する必要があるので、ＧＤＤ技術を用いた実施例の製
造方法は複雑である。
【００１８】
【発明の概要】この発明の特徴および利点は、比較的低
濃度の中間領域を介してドレイン接合領域にチャネル領
域を結合させる非対称垂直ＭＯＳＦＥＴを提供すること
である。
濃度の中間領域を介してドレイン接合領域にチャネル領
域を結合させる非対称垂直ＭＯＳＦＥＴを提供すること
である。
【００１９】この発明のまた別の特徴および利点は、ゲ
ートサイドウォール酸化物を持たない非対称垂直ＬＤＤ
ＭＯＳＦＥＴを提供することである。
ートサイドウォール酸化物を持たない非対称垂直ＬＤＤ
ＭＯＳＦＥＴを提供することである。
【００２０】この発明のまたさらなる特徴および利点
は、拡散を行なわずにソース／ドレイン領域が形成され
る非対称ＶＬＤＤ ＭＯＳＦＥＴを提供することであ
る。
は、拡散を行なわずにソース／ドレイン領域が形成され
る非対称ＶＬＤＤ ＭＯＳＦＥＴを提供することであ
る。
【００２１】この発明のまたさらなる特徴および利点
は、ゲートサイドウォール酸化物を持たずソース／ドレ
イン領域の拡散も行なわない非対称ＶＬＤＤ ＭＯＳＦ
ＥＴを形成する方法を提供することである。
は、ゲートサイドウォール酸化物を持たずソース／ドレ
イン領域の拡散も行なわない非対称ＶＬＤＤ ＭＯＳＦ
ＥＴを形成する方法を提供することである。
【００２２】この発明によれば、上述の特徴および利点
は、ほぼ平面の上部表面を有する第１の領域および第１
の領域から上方へ突出しほぼ平面の上部表面を有する第
２の領域を含む半導体基板を含むＦＥＴによって達成さ
れる。第２の基板領域は、第１の領域の上部表面にほぼ
垂直なサイドウォールを有する。また、ＦＥＴは、絶縁
膜を介して第２の基板領域の上部表面上に形成されるゲ
ート電極と、ゲート電極の第１の側部に第２の基板領域
内に形成されるソース不純物領域と、ゲート電極の第１
の側部とは反対側の第２の側部に第１の領域および第２
の基板領域内に形成されるドレイン不純物領域とを含
む。チャネル領域は、ゲート電極の下に確立され、ドレ
イン不純物領域はガウス形ではない等イオン濃度輪郭を
有する。
は、ほぼ平面の上部表面を有する第１の領域および第１
の領域から上方へ突出しほぼ平面の上部表面を有する第
２の領域を含む半導体基板を含むＦＥＴによって達成さ
れる。第２の基板領域は、第１の領域の上部表面にほぼ
垂直なサイドウォールを有する。また、ＦＥＴは、絶縁
膜を介して第２の基板領域の上部表面上に形成されるゲ
ート電極と、ゲート電極の第１の側部に第２の基板領域
内に形成されるソース不純物領域と、ゲート電極の第１
の側部とは反対側の第２の側部に第１の領域および第２
の基板領域内に形成されるドレイン不純物領域とを含
む。チャネル領域は、ゲート電極の下に確立され、ドレ
イン不純物領域はガウス形ではない等イオン濃度輪郭を
有する。
【００２３】この発明の一局面によれば、ソース／ドレ
イン不純物領域は、（１）連続的に回転するイオン源か
ら半導体基板に斜角でイオンを注入することにより拡散
なしに形成され、（２）チャネル領域と各ソース／ドレ
イン領域との間の界面から横方向に濃度を増加する。ド
レイン領域の等イオン濃度輪郭はガウス形ではない。
イン不純物領域は、（１）連続的に回転するイオン源か
ら半導体基板に斜角でイオンを注入することにより拡散
なしに形成され、（２）チャネル領域と各ソース／ドレ
イン領域との間の界面から横方向に濃度を増加する。ド
レイン領域の等イオン濃度輪郭はガウス形ではない。
【００２４】この発明のまた別の局面によれば、チャネ
ル領域とドレイン領域との間の界面は、第２の基板領域
のサイドウォールに隣接するゲート電極下でほぼ線形で
ある。
ル領域とドレイン領域との間の界面は、第２の基板領域
のサイドウォールに隣接するゲート電極下でほぼ線形で
ある。
【００２５】この発明のまた別の局面によれば、半導体
ＦＥＴを形成する方法が提供され、この方法は、半導体
基板の主表面上に誘電体層および導電層を順次形成する
ステップと、ゲート長を規定するため導電層上にマスキ
ング層を形成しパターニングするステップと、パターニ
ングされたマスキング層が形成されていない位置の導電
層および誘電体層をエッチングし、その位置の導電層お
よび誘電体層を完全に除去して半導体基板を露出させる
ステップと、第１のマスキング層および半導体基板の露
出した主表面上に第２のマスキング層を形成するステッ
プと、第２のマスキング層をパターニングし、第１のマ
スキング層の一部分と規定されたゲート長の一方側に隣
接する半導体基板の主表面とを露出するステップと、半
導体基板の露出した主表面をエッチングし、半導体基板
の主表面に設計されたゲート長の少なくとも１５％の深
さを有する窪みを形成するステップとを含む。この後、
連続的に回転するイオン源からイオンが斜角で半導体基
板に注入され、ソース／ドレイン不純物領域を形成す
る。
ＦＥＴを形成する方法が提供され、この方法は、半導体
基板の主表面上に誘電体層および導電層を順次形成する
ステップと、ゲート長を規定するため導電層上にマスキ
ング層を形成しパターニングするステップと、パターニ
ングされたマスキング層が形成されていない位置の導電
層および誘電体層をエッチングし、その位置の導電層お
よび誘電体層を完全に除去して半導体基板を露出させる
ステップと、第１のマスキング層および半導体基板の露
出した主表面上に第２のマスキング層を形成するステッ
プと、第２のマスキング層をパターニングし、第１のマ
スキング層の一部分と規定されたゲート長の一方側に隣
接する半導体基板の主表面とを露出するステップと、半
導体基板の露出した主表面をエッチングし、半導体基板
の主表面に設計されたゲート長の少なくとも１５％の深
さを有する窪みを形成するステップとを含む。この後、
連続的に回転するイオン源からイオンが斜角で半導体基
板に注入され、ソース／ドレイン不純物領域を形成す
る。
【００２６】この発明のまたさらなる特徴および利点
は、以下の詳細な説明から当業者にはすぐに明らかとな
るであろう。以下の説明においては、この発明の好まし
い実施例のみがこの発明を実施するための企図される最
良の形態の例として示され説明されている。理解される
ように、この発明を逸脱することなく、さまざまな明ら
かな点で他の別の実施例が可能である。したがって、図
面および説明は本質的に例示的なものであって限定的な
ものととらえてはいけない。
は、以下の詳細な説明から当業者にはすぐに明らかとな
るであろう。以下の説明においては、この発明の好まし
い実施例のみがこの発明を実施するための企図される最
良の形態の例として示され説明されている。理解される
ように、この発明を逸脱することなく、さまざまな明ら
かな点で他の別の実施例が可能である。したがって、図
面および説明は本質的に例示的なものであって限定的な
ものととらえてはいけない。
【００２７】
【詳細な説明】図１１から図１３を参照すると、図１お
よび図２に示すステップに続く非対称ＶＬＤＤ ＭＯＳ
ＦＥＴを製造するプロセスが図示されている。図１１
は、レジスト３６、ゲート電極２０、ゲート誘電体膜２
４、およびシリコン基板２２上に、ゲート電極のソース
側に形成されるパターニングされたレジスト６０を示し
ている。次に、ゲート電極２０のドレイン側のシリコン
基板２２の露出した表面は、異方性エッチング（ドライ
エッチング）を用いてエッチングされ、図１２に示すよ
うに、ゲート電極およびゲート酸化膜の下の区域ならび
にソース領域が形成される区域のシリコン基板のレベル
に比べ窪んだ区域が、ドレイン領域が形成される位置に
形成される。
よび図２に示すステップに続く非対称ＶＬＤＤ ＭＯＳ
ＦＥＴを製造するプロセスが図示されている。図１１
は、レジスト３６、ゲート電極２０、ゲート誘電体膜２
４、およびシリコン基板２２上に、ゲート電極のソース
側に形成されるパターニングされたレジスト６０を示し
ている。次に、ゲート電極２０のドレイン側のシリコン
基板２２の露出した表面は、異方性エッチング（ドライ
エッチング）を用いてエッチングされ、図１２に示すよ
うに、ゲート電極およびゲート酸化膜の下の区域ならび
にソース領域が形成される区域のシリコン基板のレベル
に比べ窪んだ区域が、ドレイン領域が形成される位置に
形成される。
【００２８】ドレイン領域が形成される区域のシリコン
基板２０の一部分を除去することによって、ゲート電極
２０のドレイン側に段差領域４２が形成される。段差領
域４２は、シリコン基板２２の窪んだ表面にほぼ垂直な
表面と、ゲート電極２０およびゲート誘電体膜２４の下
の区域のシリコン基板の表面とのそれぞれによって規定
される。シリコン基板の窪んだ表面の深さは典型的には
所望の効果を生み出すための設計されたゲート長の少な
くとも１５％である。通常、シリコン基板の窪んだ表面
の深さは、ゲートの大きさに依存して、約１００Åから
５０００Åの範囲内である。
基板２０の一部分を除去することによって、ゲート電極
２０のドレイン側に段差領域４２が形成される。段差領
域４２は、シリコン基板２２の窪んだ表面にほぼ垂直な
表面と、ゲート電極２０およびゲート誘電体膜２４の下
の区域のシリコン基板の表面とのそれぞれによって規定
される。シリコン基板の窪んだ表面の深さは典型的には
所望の効果を生み出すための設計されたゲート長の少な
くとも１５％である。通常、シリコン基板の窪んだ表面
の深さは、ゲートの大きさに依存して、約１００Åから
５０００Åの範囲内である。
【００２９】この後、パターニングされたレジスト６０
および３６が除去され、図１３に示すように、シリコン
基板２２の主表面に対し斜角に位置づけられた（図示し
ない）連続的に回転するイオン源からシリコン基板２２
および段差領域４２にイオンが注入される。ゲート電極
の両側に各々注入するための別個のイオン源が絵で示さ
れているが、実際には単一のイオン源が使用されること
が理解されねばならない。このイオンは、約７５°から
８２°の範囲内の角度で、約１×１０12／ｃｍ 2 から５
×１０13／ｃｍ2 の範囲内の濃度で、約１０ｋｅＶから
５０ｋｅＶの範囲内のエネルギ準位でシリコン基板内へ
注入される。
および３６が除去され、図１３に示すように、シリコン
基板２２の主表面に対し斜角に位置づけられた（図示し
ない）連続的に回転するイオン源からシリコン基板２２
および段差領域４２にイオンが注入される。ゲート電極
の両側に各々注入するための別個のイオン源が絵で示さ
れているが、実際には単一のイオン源が使用されること
が理解されねばならない。このイオンは、約７５°から
８２°の範囲内の角度で、約１×１０12／ｃｍ 2 から５
×１０13／ｃｍ2 の範囲内の濃度で、約１０ｋｅＶから
５０ｋｅＶの範囲内のエネルギ準位でシリコン基板内へ
注入される。
【００３０】図１４は、イオン注入の後の非対称垂直Ｍ
ＯＳＦＥＴの等イオン濃度輪郭を示す。図からわかるよ
うに、ソース／ドレイン領域５０および５２の各々の不
純物濃度プロファイルは変化しており、チャネル領域４
４からソース／ドレイン領域５０および５２に向けて横
方向に増加している。しかしながら、グアランドリス他
の米国特許第５，０４１，８８５号の場合とは異なり、
ドレイン領域５２内の等イオン濃度輪郭はガウス形分布
ではなく、角度をつけて回転するイオン源およびイオン
源と段差領域４２との相互作用によって歪んでいる。特
定的には、段差領域４２に隣接するゲート誘電体２４の
端部の下の、ドレイン領域５２とチャネル領域４４との
間の界面は、段差領域の大部分にわたってほぼ線形であ
る。これとは対照的に、グアランドリス他の米国特許第
５，０４１，８８５号のソース／ドレイン領域とチャネ
ル領域との間の界面はいずれもほぼ湾曲している。
ＯＳＦＥＴの等イオン濃度輪郭を示す。図からわかるよ
うに、ソース／ドレイン領域５０および５２の各々の不
純物濃度プロファイルは変化しており、チャネル領域４
４からソース／ドレイン領域５０および５２に向けて横
方向に増加している。しかしながら、グアランドリス他
の米国特許第５，０４１，８８５号の場合とは異なり、
ドレイン領域５２内の等イオン濃度輪郭はガウス形分布
ではなく、角度をつけて回転するイオン源およびイオン
源と段差領域４２との相互作用によって歪んでいる。特
定的には、段差領域４２に隣接するゲート誘電体２４の
端部の下の、ドレイン領域５２とチャネル領域４４との
間の界面は、段差領域の大部分にわたってほぼ線形であ
る。これとは対照的に、グアランドリス他の米国特許第
５，０４１，８８５号のソース／ドレイン領域とチャネ
ル領域との間の界面はいずれもほぼ湾曲している。
【００３１】図１５は、イオン注入後の非対称垂直ＭＯ
ＳＦＥＴの濃度プロファイルを示すグラフである。図示
されているように、ドレイン領域は、比較的低濃度の中
間領域Ａを介してチャネル領域と接続されている。領域
Ａは段差領域４２による不純物濃度に対応する。
ＳＦＥＴの濃度プロファイルを示すグラフである。図示
されているように、ドレイン領域は、比較的低濃度の中
間領域Ａを介してチャネル領域と接続されている。領域
Ａは段差領域４２による不純物濃度に対応する。
【００３２】比較的低濃度の中間領域を介してチャネル
領域をドレイン接合領域に結合する非対称垂直ＭＯＳＦ
ＥＴを説明してきた。ゲート電極上にゲートサイドウォ
ール酸化物を形成しないので、この非対称ＶＬＤＤ Ｍ
ＯＳＦＥＴの製造プロセスは複雑ではない。加えて、非
対称ＶＬＤＤ ＭＯＳＦＥＴのソース／ドレイン領域は
拡散ドーピングプロファイルではなく注入ドーピングプ
ロファイルを有している。注入されたイオンの拡散は必
要ないので、イオン注入のエネルギ準位を制御すること
によって非対称ＶＬＤＤ ＭＯＳＦＥＴのチャネル長を
制御することができる。
領域をドレイン接合領域に結合する非対称垂直ＭＯＳＦ
ＥＴを説明してきた。ゲート電極上にゲートサイドウォ
ール酸化物を形成しないので、この非対称ＶＬＤＤ Ｍ
ＯＳＦＥＴの製造プロセスは複雑ではない。加えて、非
対称ＶＬＤＤ ＭＯＳＦＥＴのソース／ドレイン領域は
拡散ドーピングプロファイルではなく注入ドーピングプ
ロファイルを有している。注入されたイオンの拡散は必
要ないので、イオン注入のエネルギ準位を制御すること
によって非対称ＶＬＤＤ ＭＯＳＦＥＴのチャネル長を
制御することができる。
【００３３】この詳細な明細書からこの発明の多くの特
徴および利点が明らかであり、したがってこの発明の真
の精神および範囲内にあるこの発明のこれらすべての特
徴および利点は前掲請求項に包含されるものと意図され
る。当業者には多くの変形および変更が容易に思い浮か
ぶであろうから、この発明を図示され説明された特定の
構造および動作に限定することは所望ではない。したが
って、すべての適切な変更および均等物はこの発明の範
囲内にあるものと意図される。
徴および利点が明らかであり、したがってこの発明の真
の精神および範囲内にあるこの発明のこれらすべての特
徴および利点は前掲請求項に包含されるものと意図され
る。当業者には多くの変形および変更が容易に思い浮か
ぶであろうから、この発明を図示され説明された特定の
構造および動作に限定することは所望ではない。したが
って、すべての適切な変更および均等物はこの発明の範
囲内にあるものと意図される。
【図１】従来のＬＤＤ ＭＯＳＦＥＴを製造する連続的
プロセスの一部を示す概略断面図である。
プロセスの一部を示す概略断面図である。
【図２】従来のＬＤＤ ＭＯＳＦＥＴを製造する連続的
プロセスの一部を示す概略断面図である。
プロセスの一部を示す概略断面図である。
【図３】従来のＬＤＤ ＭＯＳＦＥＴを製造する連続的
プロセスの一部を示す概略断面図である。
プロセスの一部を示す概略断面図である。
【図４】従来のＬＤＤ ＭＯＳＦＥＴを製造する連続的
プロセスの一部を示す概略断面図である。
プロセスの一部を示す概略断面図である。
【図５】従来のＬＤＤ ＭＯＳＦＥＴを製造する連続的
プロセスの一部を示す概略断面図である。
プロセスの一部を示す概略断面図である。
【図６】従来のＬＤＤ ＭＯＳＦＥＴを製造する連続的
プロセスの一部を示す概略断面図である。
プロセスの一部を示す概略断面図である。
【図７】注入および拡散によって従来の垂直トランジス
タのゲート電極の垂直な端縁に沿ってソース／ドレイン
領域がどのように作りだされるかを示した概略断面図で
ある。
タのゲート電極の垂直な端縁に沿ってソース／ドレイン
領域がどのように作りだされるかを示した概略断面図で
ある。
【図８】注入および拡散によってゲート電極酸化物スペ
ーサを備えた従来の垂直トランジスタのゲート電極の垂
直な端縁に沿ってどのようにソース／ドレイン領域が作
り出されるかを示した概略断面図である。
ーサを備えた従来の垂直トランジスタのゲート電極の垂
直な端縁に沿ってどのようにソース／ドレイン領域が作
り出されるかを示した概略断面図である。
【図９】注入および拡散によってゲート電極酸化物スペ
ーサを備えた従来の垂直トランジスタのゲート電極の垂
直な端縁に沿ってどのようにソース／ドレイン領域が作
り出されるかを示した概略断面図である。
ーサを備えた従来の垂直トランジスタのゲート電極の垂
直な端縁に沿ってどのようにソース／ドレイン領域が作
り出されるかを示した概略断面図である。
【図１０】等イオン濃度輪郭を示すゲート電極酸化物ス
ペーサを備えた従来の垂直ＭＯＳＦＥＴの概略断面図で
ある。
ペーサを備えた従来の垂直ＭＯＳＦＥＴの概略断面図で
ある。
【図１１】非対称ＶＬＤＤ ＭＯＳＦＥＴを製造する主
要な連続プロセスの一部を示す概略断面図である。
要な連続プロセスの一部を示す概略断面図である。
【図１２】非対称ＶＬＤＤ ＭＯＳＦＥＴを製造する主
要な連続プロセスの一部を示す概略断面図である。
要な連続プロセスの一部を示す概略断面図である。
【図１３】非対称ＶＬＤＤ ＭＯＳＦＥＴを製造する主
要な連続プロセスの一部を示す概略断面図である。
要な連続プロセスの一部を示す概略断面図である。
【図１４】等イオン濃度輪郭を示す非対称ＶＬＤＤ Ｍ
ＯＳＦＥＴの概略断面図である。
ＯＳＦＥＴの概略断面図である。
【図１５】非対称ＶＬＤＤ ＭＯＳＦＥＴの濃度プロフ
ァイルを示すグラフである。
ァイルを示すグラフである。
２０ ゲート電極 ２２ シリコン基板 ２４ ゲート誘電体膜 ４２ 段差領域 ４４ チャネル領域 ５２ ドレイン領域 ６０ パターニングされたレジスト
───────────────────────────────────────────────────── フロントページの続き (72)発明者 デイビッド・ザターカ アメリカ合衆国、27707 ノース・カロラ イナ州、ダラム、プーリー・プレイス、12 (72)発明者 トーマス・エス・テイラー アメリカ合衆国、27712 ノース・カロラ イナ州、ダラム、バーガンディ・ロード、 6011
Claims (8)
- 【請求項１】 電界効果トランジスタ（ＦＥＴ）であっ
て、 ぼぼ平面の上部表面を有する第１の領域と第１の領域か
ら上方に突出しほぼ平面の上部表面を有する第２の領域
とを含み、第２の基板領域は第１の基板領域の上部表面
にほぼ垂直なサイドウォールを有する、半導体基板と、 第２の基板領域の上部表面上に絶縁膜を介して形成され
るゲート電極と、 前記ゲート電極の両側部に基板内に形成されるソース／
ドレイン不純物領域と、 前記ソース／ドレイン領域の間に前記ゲート電極下に形
成され、ドレイン領域内の等イオン濃度輪郭がガウス形
ではない、チャネル領域とを含む、電界効果トランジス
タ。 - 【請求項２】 ソース領域およびドレイン領域は、連続
的に回転するイオン源から、約７５°から８２°の範囲
内の角度で、約１×１０12／ｃｍ2 から５×１０13／ｃ
ｍ2 の範囲内の濃度で、約１０ｋｅＶから５０ｋｅＶの
範囲内のエネルギ準位で、イオンを半導体基板へ注入す
ることによって形成される、請求項１に記載の電界効果
トランジスタ。 - 【請求項３】 チャネル領域とドレイン領域との間の界
面は、第２の基板領域のサイドウォールに隣接するゲー
ト電極の下でほぼ線形である、請求項１に記載の電界効
果トランジスタ。 - 【請求項４】 電界効果トランジスタであって、 ほぼ平面の上部表面を有する第１の領域と第１の領域か
ら上方に突出しほぼ平面の上部表面を有する第２の領域
とを含み、第２の基板領域は第１の領域の上部表面にほ
ぼ垂直なサイドウォールを有する、半導体基板と、 第２の基板領域の上部表面上に絶縁膜を介して形成され
るゲート電極と、 前記ゲート電極の両側部に基板内に形成されるソース／
ドレイン不純物領域と、 前記ソース／ドレイン領域の間に前記ゲート電極下に形
成されるチャネル領域とを含み、 前記ソース／ドレイン不純物領域は、 （ｉ） 連続的に回転するイオン源から半導体基板へ斜
角でイオンを注入することにより拡散なしに形成され、 （ii） チャネル領域とソース／ドレイン領域の各々と
の間の界面から横方向に濃度を増加し、 前記ドレイン領域の等イオン濃度輪郭はガウス形ではな
い、電界効果トランジスタ。 - 【請求項５】 ソース領域およびドレイン領域は、連続
的に回転するイオン源から、約７５°から８２°の範囲
内の角度で、約１×１０12／ｃｍ2 から５×１０13／ｃ
ｍ2 の範囲内の濃度で、約１０ｋｅＶから５０ｋｅＶの
範囲内のエネルギ準位で、半導体基板にイオンを注入す
ることにより形成される、請求項４に記載の電界効果ト
ランジスタ。 - 【請求項６】 チャネル領域とソース／ドレイン領域の
各々との間の界面は、第２の基板領域のサイドウォール
に隣接するゲート電極の下でほぼ線形である、請求項４
に記載の電界効果トランジスタ。 - 【請求項７】 半導体電界効果トランジスタを形成する
方法であって、 半導体基板上に誘電体層および導電層を順次形成するス
テップと、 前記導電層上に第１のマスキング層を形成しパターニン
グし、前記導電層の区域を露出するステップとを含み、
前記導電層の露出しなかった区域がゲート長を規定し、
前記方法はさらに、 第１のパターニングされたマスキング層が形成されてい
ない位置の導電層および誘電体層をエッチングし、その
位置の導電層および誘電体層を完全に除去し、規定され
たゲート長の両側の前記半導体基板の前記主表面を露出
するステップと、 第１のマスキング層と前記半導体基板の露出した主表面
との上に第２のマスキング層を形成するステップと、 前記第２のマスキング層をパターニングし、前記第１の
マスキング層の一部分および前記規定されたゲート長の
一方側に隣接する前記半導体基板の前記主表面を露出す
るステップと、 前記半導体基板の露出した主表面をエッチングし、前記
規定されたゲート長の前記一方側の半導体基板の前記主
表面に窪みを形成するステップとを含み、前記窪みは、
約１００Åから５０００Åの範囲内の深さを有し、前記
方法はさらに、 前記第１および第２のマスキング層を除去するステップ
と、 連続的に回転するイオン源からイオンを生成し、半導体
基板に斜角でイオンを注入しソース／ドレイン不純物領
域を形成するステップとを含む、半導体電界効果トラン
ジスタを形成する方法。 - 【請求項８】 イオンは、約７５°から８２°の範囲内
の角度で、約１×１０12／ｃｍ2 から５×１０13／ｃｍ
2 の範囲内の濃度で、約１０ｋｅＶから５０ｋｅＶの範
囲内のエネルギ準位で注入される、請求項７に記載の方
法。
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