CN100448027C - 一种不对称肖特基势垒mos晶体管及其制作方法 - Google Patents

一种不对称肖特基势垒mos晶体管及其制作方法 Download PDF

Info

Publication number
CN100448027C
CN100448027C CNB2006101403908A CN200610140390A CN100448027C CN 100448027 C CN100448027 C CN 100448027C CN B2006101403908 A CNB2006101403908 A CN B2006101403908A CN 200610140390 A CN200610140390 A CN 200610140390A CN 100448027 C CN100448027 C CN 100448027C
Authority
CN
China
Prior art keywords
gate electrode
layer
manufacture method
dielectric layer
metal
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Expired - Fee Related
Application number
CNB2006101403908A
Other languages
English (en)
Other versions
CN1964072A (zh
Inventor
孙雷
李定宇
张盛东
吴涛
***
刘晓彦
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Peking University
Original Assignee
Peking University
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Peking University filed Critical Peking University
Priority to CNB2006101403908A priority Critical patent/CN100448027C/zh
Publication of CN1964072A publication Critical patent/CN1964072A/zh
Application granted granted Critical
Publication of CN100448027C publication Critical patent/CN100448027C/zh
Expired - Fee Related legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Landscapes

  • Electrodes Of Semiconductors (AREA)
  • Insulated Gate Type Field-Effect Transistor (AREA)
  • Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)

Abstract

本发明提供了一种常规源端抬高漏端的肖特基势垒源漏MOS晶体管及其制作方法。所述MOS晶体管的源漏具有不对称结构，选择两种不同的金属材料，通过两次金属硅化反应，控制反应时间，可以获得高度不同的肖特基势垒源漏。通过选择不同的肖特基势垒组合，本发明的MOS晶体管还可以获得大的开关态电流比，或者是获得大的开态电流，同时尽可能的减小器件的关态漏电流。其制作工艺在与传统的MOSFET制作工艺保持完全兼容的同时，降低了工艺的复杂性，相较于先前的不对称肖特基势垒MOS晶体管的制作工艺，该制作方法具有自对准的特点，使得器件有望应用于亚50纳米尺度的集成电路生产。

Description

一种不对称肖特基势垒MOS晶体管及其制作方法
技术领域：
本发明属于半导体集成电路及其制造技术领域，尤其涉及一种不对称肖特基势垒MOS晶体管及其制作方法。
背景技术：
肖特基势垒源漏场效应晶体管(Schottky Barrier Source Drain MOSFET，SBSDMOSFET)是一种可望用于亚50纳米尺度的集成电路生产的新结构器件。随着MOSFET器件的特征尺寸不断的按比例缩小，传统的MOSFET在亚50纳米遇到了一系列难以克服的问题，诸如源漏寄生电阻难以按比例缩小，栅漏电流过大等。SBSD MOSFET与传统的MOSFET相比，由于其源漏采用了金属和金属硅化物替代了高掺杂的硅，使器件的工艺复杂性以及与新材料的兼容性等带来了极大的改善。然而，目前对SBSD MOSFET的研究发现，由于肖特基势垒的存在，器件的开态电流较小，同时肖特基势垒的关态漏电较大，这样使得器件的开关态电流比不高。有研究者者提出了采用源漏不对称的肖特基势垒，这样可以提高肖特基器件的开关态电流比，但是其工艺不是自对准的，难以在亚50纳米的集成电路制造中得到应用。
发明内容：
本发明的目的是提供一种不对称肖特基势垒MOS晶体管，该晶体管源端采用常规结构，漏端为抬高结构。
本发明的第二个目的是提供上述常规源端抬高漏端的不对称肖特基势垒源漏MOS晶体管(Conventional Source Raised Drain-Schottky Barrier MOSFET，CSRD-SB MOSFET)的制作方法。
本发明的技术方案如下：
一种不对称肖特基势垒源漏MOS晶体管(CSRD-SB MOSFET)，包括一栅电极，一栅介质层，一栅电极侧墙介质层，一半导体衬底，一源区和一漏区；所述半导体衬底具有台阶结构；所述栅电极位于台阶处、栅介质层之上；所述栅介质层位于半导体衬底之上，栅电极之下；所述漏区位于较高台阶一侧、半导体衬底之上，栅介质层将其与栅电极隔开；所述漏区位于较低台阶一侧、半导体衬底之上；所述栅电极侧墙介质层位于栅电极靠近源区一侧、栅介质层之上；其中，所述源区和漏区由分别由两层金属或金属与半导体形成的化合物材料构成。
上述栅介质层的厚度为1-10nm；栅电极的厚度为50-100nm；栅电极侧墙介质层在栅电极侧面、与栅介质层相连的部分的宽度为5-20nm。
上述常规源端抬高漏端的不对称肖特基势垒源漏MOS晶体管(CSRD-SB MOSFET)的制作方法，包括以下步骤：
(1)在半导体衬底上形成浅槽隔离场区；
(2)淀积一层介质保护层；
(3)接着光刻和刻蚀部分未受保护的硅，形成台阶结构；
(4)生长栅介质层，同时去除介质保护层；
(5)淀积栅电极层；
(6)刻蚀形成栅图形；
(7)淀积牺牲侧墙介质层，刻蚀形成栅侧墙图形；
(8)淀积金属一，并低温退火，接着去除未反应的金属；
(9)淀积金属二，并低温退火，接着去除未反应的金属；
(10)最后进入常规CMOS后道工序，包括淀积钝化层、开接触孔以及金属化等，即可制得所述的MOS晶体管。
上述的制作方法中，所述步骤(1)中的半导体衬底材料选自Si、Ge、SiGe、GaAs或其它II-VI，III-V和IV-IV族的二元或三元化合物半导体。
上述的制作方法，所述步骤(2)中的介质保护层材料选自二氧化硅、氮化硅、氮化铝、TEOS(硅酸乙酯)以及其它可绝缘体材料。
上述的制作方法，所述步骤(3)中刻蚀形成的台阶的高度为10-100nm。
上述的制作方法，所述步骤(4)中的栅介质层材料选自二氧化硅、二氧化铪、氮化铪等。
上述的制作方法，所述步骤(4)生长栅介质层的方法选自下列方法之一：常规热氧化、掺氮热氧化、化学气相淀积、物理气相淀积。
上述的制作方法，所述步骤(5)中的栅电极层材料选自掺杂多晶硅、金属Co，Ni以及其它金属或金属硅化物。
上述的制作方法，所述步骤(7)中牺牲侧墙介质层材料选自氮化硅、TEOS或者其它与硅和氧化硅均有高腐蚀选择比的薄膜材料。
上述的制作方法，所述步骤(8)中的金属一材料选自Pt，Er，Co，Ni以及其它可与衬底半导体材料通过退火形成化合物的金属。
上述的制作方法，所述步骤(9)中的金属二材料选自Pt，Er，Co，Ni以及其它可与衬底半导体材料通过退火形成化合物的金属，但不同于步骤(8)中所述的金属一材料。
上述的制作方法，所述半导体衬底上生长的栅介质层的厚度为1-10nm；栅电极层的厚度为50-100nm；侧墙介质层在栅电极侧面、与栅介质层相连的部分的宽度为5-20nm。
本发明的优点和积极效果：本发明的常规源端抬高漏端的肖特基势垒源漏MOS晶体管(CSRD-SB MOSFET)，具有以下优点：(1)该结构肖特基势垒源漏MOS晶体管，其源漏具有不对称结构，选择两种不同的金属材料，通过两次金属硅化反应，控制反应时间，可以获得高度不同的肖特基势垒源漏，即形成不对称肖特基势垒源漏MOSFET；(2)通过选择不同的肖特基势垒组合，该结构器件可以获得大的开关态电流比，或者是获得大的开态电流，同时尽可能的减小器件的关态漏电流；(3)制作该结构器件的工艺方法在与传统的MOSFET制作工艺保持完全兼容的同时，降低了工艺的复杂性；(4)相较于先前的不对称肖特基势垒MOS晶体管的制作工艺，该制作方法具有自对准的特点，使得器件有望应用于50纳米尺度的集成电路生产。
简而言之，该结构器件采用不对称结构，提高了器件的性能，同时其制作方法简单，有望在纳米尺度得到采用，因此具有较高的实用价值。
附图说明：
图1是在硅衬底上淀积一层介质保护层的工艺步骤示意图；
图2是刻蚀形成台阶的工艺步骤示意图；
图3是生长栅介质层的工艺步骤示意图；
图4是淀积栅电极的工艺步骤示意图；
图5是栅电极形成的工艺步骤示意图；
图6是栅电极牺牲侧墙形成的工艺步骤示意图；
图7是淀积金属一并退火形成底层肖特基源漏的工艺步骤示意图；
图8是淀积金属二并退火形成顶层肖特基源漏的工艺步骤示意图。
图中：
1-硅衬底            2-TEOS介质保护层
3-栅介质层          4-栅电极掺杂多晶硅层
5-牺牲侧墙介质层        6-源端底层金属硅化物
7-漏端底层金属硅化物    8-源端顶层金属硅化物
9-漏端顶层金属硅化物
具体实施方式：
下面的具体实施例有助于理解本发明的特征和优点，但本发明的实施决不仅局限于所述的实施例。
本发明制作方法的一具体实施例包括图1至图8所示的工艺步骤：
1.如图1所示，所用体硅硅片硅衬底(1)的晶向为(100)，体区初始为轻掺杂，在衬底上采用常规CMOS浅槽隔离技术制作有源区隔离层；接着淀积一层TEOS介质保护层(2)，厚度为50-100nm。
2.如图2所示，进行一次光刻，刻蚀TEOS介质保护层(2)，接着刻蚀未受保护的硅层，形成台阶结构，刻蚀深度为10-100nm。
3.如图3所示，生长栅介质层(3)，栅介质层(3)为二氧化硅，其厚度为1-5nm。栅介质的形成方法还可以为下列方法之一：常规热氧化、掺氮热氧化、化学气相淀积(CVD)、物理气相淀积(PVD)。栅介质层的厚度为1-10nm。
4.如图4所示，去除TEOS介质保护层；然后淀积栅电极掺杂多晶硅层(4)，掺杂多晶硅层的厚度为50-100nm。
5.如图5所示，采用常规CMOS工艺光刻和刻蚀所淀积的栅电极掺杂多晶硅层(4)。
6.如图6所示，用LPCVD淀积20-50nm的牺牲侧墙介质层(5)氮化硅，接着用回刻(etch-back)技术在栅电极一侧形成氮化硅侧墙，其在栅电极侧面、与栅介质层相连部分的宽度为5-20nm；然后刻蚀二氧化硅栅介质层，形成栅电极图形。
7.如图7所示，用MOCVD方法淀积一层金属Pt，经低温热退火进行硅化反应，与硅衬底分别形成源端底层金属硅化物(6)和漏端底层金属硅化物(7)。形成的底层金属硅化物的厚度为20-100nm。
8.如图8所示，用MOCVD方法淀积一层金属Er，经低温热退火进行硅化反应，与硅衬底分别形成源端顶层金属硅化物(8)和漏端顶层金属硅化物(9)。形成的顶层金属硅化物厚度为10-50nm。
最后进入常规CMOS后道工序，包括淀积钝化层、开接触孔以及金属化等，即可制得所述的常规源端抬高漏端的不对称肖特基势垒源漏MOS晶体管(CSRD-SB MOSFET)。

Claims (13)

1.一种不对称肖特基势垒源漏MOS晶体管，包括一栅电极，一栅介质层，一栅电极侧墙介质层，一半导体衬底，一源区和一漏区；所述半导体衬底具有台阶结构；所述栅电极位于台阶处、栅介质层之上；所述栅介质层位于半导体衬底之上，栅电极之下；所述漏区位于较高台阶一侧、半导体衬底之上，栅介质层将其与栅电极隔开；所述漏区位于较低台阶一侧、半导体衬底之上；所述栅电极侧墙介质层位于栅电极靠近源区一侧、栅介质层之上；其中，所述源区和漏区由分别由两层金属或金属与半导体形成的化合物材料构成。
2.如权利要求1所述的MOS晶体管，其特征在于所述栅介质层的厚度为1-10nm；栅电极的厚度为50-100nm；栅电极侧墙介质层在栅电极侧面、与栅介质层相连的部分的宽度为5-20nm。
3.一种不对称肖特基势垒源漏MOS晶体管的制作方法，包括以下步骤：
(1)在半导体衬底上形成浅槽隔离场区；
(2)淀积一层介质保护层；
(3)接着光刻和刻蚀部分未受保护的硅，形成台阶结构；
(4)生长栅介质层，同时去除介质保护层；
(5)淀积栅电极层；
(6)刻蚀形成栅图形；
(7)淀积牺牲侧墙介质层，刻蚀形成栅侧墙图形；
(8)淀积金属一，并低温退火，接着去除未反应的金属；
(9)淀积金属二，并低温退火，接着去除未反应的金属；
(10)最后进入CMOS后道工序，包括淀积钝化层、开接触孔以及金属化，即可制得所述的MOS晶体管。
4.如权利要求3所述的制作方法，其特征在于，所述步骤(1)中的半导体衬底材料选自：Si、Ge、SiGe、GaAs或其它II-VI，III-V或IV-IV族的二元或三元化合物半导体。
5.如权利要求3所述的制作方法，其特征在于，所述步骤(2)中的介质保护层材料选自：二氧化硅、氮化硅、氮化铝、硅酸乙酯。
6.如权利要求3所述的制作方法，其特征在于，所述步骤(3)中刻蚀形成的台阶的高度为10-100nm。
7.如权利要求3所述的制作方法，其特征在于，所述步骤(4)中的栅介质层材料选自：二氧化硅、二氧化铪、氮化铪。
8.如权利要求3所述的制作方法，其特征在于，所述步骤(4)生长栅介质层的方法选自下列方法之一：热氧化、掺氮热氧化、化学气相淀积、物理气相淀积。
9.如权利要求3所述的制作方法，其特征在于，所述步骤(5)中的栅电极层材料选自：掺杂多晶硅、金属、金属硅化物。
10.如权利要求9所述的制作方法，其特征在于，所述淀积栅电极层的金属为Co或Ni。
11.如权利要求3所述的制作方法，其特征在于，所述步骤(7)中牺牲侧墙介质层材料选自氮化硅、硅酸乙酯或者其它与硅和氧化硅均有高腐蚀选择比的薄膜材料。
12.如权利要求3所述的制作方法，其特征在于，所述步骤(8)和步骤(9)中的金属材料不同，分别选自：Pt，Er，Co，Ni以及其它可与衬底半导体材料通过退火形成化合物的金属。
13.如权利要求3～12任一权利要求所述的制作方法，其特征在于：所述半导体衬底上生长的栅介质层的厚度为1-10nm；栅电极层的厚度为50-100nm；侧墙介质层在栅电极侧面、与栅介质层相连的部分的宽度为5-20nm。
CNB2006101403908A 2006-12-08 2006-12-08 一种不对称肖特基势垒mos晶体管及其制作方法 Expired - Fee Related CN100448027C (zh)

Priority Applications (1)

Application Number Priority Date Filing Date Title
CNB2006101403908A CN100448027C (zh) 2006-12-08 2006-12-08 一种不对称肖特基势垒mos晶体管及其制作方法

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
CNB2006101403908A CN100448027C (zh) 2006-12-08 2006-12-08 一种不对称肖特基势垒mos晶体管及其制作方法

Publications (2)

Publication Number Publication Date
CN1964072A CN1964072A (zh) 2007-05-16
CN100448027C true CN100448027C (zh) 2008-12-31

Family

ID=38083041

Family Applications (1)

Application Number Title Priority Date Filing Date
CNB2006101403908A Expired - Fee Related CN100448027C (zh) 2006-12-08 2006-12-08 一种不对称肖特基势垒mos晶体管及其制作方法

Country Status (1)

Country Link
CN (1) CN100448027C (zh)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN102324434A (zh) * 2011-10-17 2012-01-18 北京大学 一种肖特基势垒mos晶体管及其制备方法

Families Citing this family (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN102544095B (zh) * 2010-12-24 2014-10-22 中国科学院微电子研究所 Mos晶体管及其制作方法
CN108493240B (zh) * 2018-04-28 2020-09-04 西安电子科技大学 具有轻掺杂漏结构的z型异质结隧穿场效应晶体管及其制备方法

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5834810A (en) * 1996-10-17 1998-11-10 Mitsubishi Semiconductor America, Inc. Asymmetrical vertical lightly doped drain transistor and method of forming the same
US6194768B1 (en) * 1998-10-23 2001-02-27 Advanced Micro Devices, Inc. High dielectric constant gate dielectric with an overlying tantalum gate conductor formed on a sidewall surface of a sacrificial structure
US6429077B1 (en) * 1999-12-02 2002-08-06 United Microelectronics Corp. Method of forming a lateral diffused metal-oxide semiconductor transistor
US6503833B1 (en) * 2000-11-15 2003-01-07 International Business Machines Corporation Self-aligned silicide (salicide) process for strained silicon MOSFET ON SiGe and structure formed thereby

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5834810A (en) * 1996-10-17 1998-11-10 Mitsubishi Semiconductor America, Inc. Asymmetrical vertical lightly doped drain transistor and method of forming the same
US6194768B1 (en) * 1998-10-23 2001-02-27 Advanced Micro Devices, Inc. High dielectric constant gate dielectric with an overlying tantalum gate conductor formed on a sidewall surface of a sacrificial structure
US6429077B1 (en) * 1999-12-02 2002-08-06 United Microelectronics Corp. Method of forming a lateral diffused metal-oxide semiconductor transistor
US6503833B1 (en) * 2000-11-15 2003-01-07 International Business Machines Corporation Self-aligned silicide (salicide) process for strained silicon MOSFET ON SiGe and structure formed thereby

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN102324434A (zh) * 2011-10-17 2012-01-18 北京大学 一种肖特基势垒mos晶体管及其制备方法
CN102324434B (zh) * 2011-10-17 2013-07-31 北京大学 一种肖特基势垒mos晶体管及其制备方法

Also Published As

Publication number Publication date
CN1964072A (zh) 2007-05-16

Similar Documents

Publication Publication Date Title
US10340363B2 (en) Fabrication of vertical field effect transistors with self-aligned bottom insulating spacers
US8853772B2 (en) High-mobility trench MOSFETs
KR0147241B1 (ko) 반도체 장치의 제조 방법
CN100369262C (zh) 场效应晶体管、集成电路及制造方法
CN100576471C (zh) 金属氧化物半导体器件的制造方法
CN101159290A (zh) 一种半导体结构及其制造方法
WO2018111311A1 (en) Thin film transistors with a crystalline oxide semiconductor source/drain
US9391153B2 (en) III-V compound semiconductor device having metal contacts and method of making the same
CN103972292A (zh) 半导体装置及其制造方法
CN102157493A (zh) 金属塞及其制造方法
CN100468634C (zh) 半导体器件的制造方法
CN107924939A (zh) 具有间隔层的半导体结构
KR100508840B1 (ko) 살리사이드 프로세스를 이용하여 형성된 ｍｏｓｆｅｔ 및그 제조 방법
CN100448027C (zh) 一种不对称肖特基势垒mos晶体管及其制作方法
CN100389501C (zh) 一种肖特基势垒mos晶体管及其制作方法
CN101331598A (zh) 绝缘体上硅中的源极和漏极的形成
CN100448028C (zh) 一种mos晶体管及其制作方法
TW418507B (en) A semiconductor device
CN102576731A (zh) 高驱动电流mosfet
CN102324434B (zh) 一种肖特基势垒mos晶体管及其制备方法
CN101807597B (zh) 一种自对准亚微米栅结构及其制作方法
CN1996616A (zh) 厚栅高压p型金属氧化物半导体管及其制备方法
CN102938415B (zh) 半导体器件及其制造方法
CN102790052B (zh) 一种基于SiGe HBT的三应变BiCMOS集成器件及制备方法
CN102760762B (zh) 半导体器件及其制造方法

Legal Events

Date Code Title Description
C06 Publication
PB01 Publication
C10 Entry into substantive examination
SE01 Entry into force of request for substantive examination
C14 Grant of patent or utility model
GR01 Patent grant
C17 Cessation of patent right
CF01 Termination of patent right due to non-payment of annual fee

Granted publication date: 20081231

Termination date: 20131208