JP3331040B2 - 半導体装置およびその製造方法 - Google Patents
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Description
【０００１】
【産業上の利用分野】この発明は、一般に、半導体装置
に関するものであり、より特定的には、ＭＯＳトランジ
スタの駆動能力が低下しないように改良された半導体装
置に関する。この発明は、また、そのような半導体装置
の製造方法に関する。
に関するものであり、より特定的には、ＭＯＳトランジ
スタの駆動能力が低下しないように改良された半導体装
置に関する。この発明は、また、そのような半導体装置
の製造方法に関する。
【０００２】
【従来の技術】図３０は、従来のＡＳＩＣ（Ａｐｐｌｉ
ｃａｔｉｏｎ Ｓｐｅｃｉｆｉｃ Ｉｎｔｅｇｒａｔｅ
ｄ Ｃｉｒｃｕｉｔ）のトランジスタ部分の拡大図であ
る。
ｃａｔｉｏｎ Ｓｐｅｃｉｆｉｃ Ｉｎｔｅｇｒａｔｅ
ｄ Ｃｉｒｃｕｉｔ）のトランジスタ部分の拡大図であ
る。
【０００３】ＡＳＩＣは、特定のユーザーを対象とし
た、特別注文を受けて製造されるＬＳＩをいう。ＡＳＩ
Ｃの例としては、ゲートアレイＬＳＩ、フルカスタム設
計ＬＳＩ等が挙げられる。
た、特別注文を受けて製造されるＬＳＩをいう。ＡＳＩ
Ｃの例としては、ゲートアレイＬＳＩ、フルカスタム設
計ＬＳＩ等が挙げられる。
【０００４】図３０を参照して、従来のＡＳＩＣは、シ
リコン基板１を備える。シリコン基板１の主表面中に
は、活性領域を他の活性領域から分離するためのフィー
ルド酸化膜４が設けられている。活性領域の上には、高
融点金属膜７Ａを含む二層構造のゲート電極６Ａが設け
られている。高融点金属膜７Ａは、たとえばタングステ
ンシリサイドで形成される。シリコン基板１とゲート電
極６Ａとの間には、ゲート絶縁膜５Ａが設けられてい
る。シリコン基板１の主表面中であって、ゲート電極６
Ａの両側には、ＬＤＤ構造のソース／ドレイン領域が設
けられている。ソース／ドレイン領域は、低濃度Ｎ型不
純物拡散層（濃度１×１０14ａｔｏｍ／ｃｍ 3 以上）９
Ａ，９Ｂと高濃度Ｎ型不純物拡散層（濃度１×１０16ａ
ｔｏｍ／ｃｍ 3 以上）１０Ａ，１０Ｂとからなる。低濃
度Ｎ型不純物拡散層９Ａ，９Ｂの外縁は、ゲート電極６
Ａの下に入り込んでいる。
リコン基板１を備える。シリコン基板１の主表面中に
は、活性領域を他の活性領域から分離するためのフィー
ルド酸化膜４が設けられている。活性領域の上には、高
融点金属膜７Ａを含む二層構造のゲート電極６Ａが設け
られている。高融点金属膜７Ａは、たとえばタングステ
ンシリサイドで形成される。シリコン基板１とゲート電
極６Ａとの間には、ゲート絶縁膜５Ａが設けられてい
る。シリコン基板１の主表面中であって、ゲート電極６
Ａの両側には、ＬＤＤ構造のソース／ドレイン領域が設
けられている。ソース／ドレイン領域は、低濃度Ｎ型不
純物拡散層（濃度１×１０14ａｔｏｍ／ｃｍ 3 以上）９
Ａ，９Ｂと高濃度Ｎ型不純物拡散層（濃度１×１０16ａ
ｔｏｍ／ｃｍ 3 以上）１０Ａ，１０Ｂとからなる。低濃
度Ｎ型不純物拡散層９Ａ，９Ｂの外縁は、ゲート電極６
Ａの下に入り込んでいる。
【０００５】ゲート電極６Ａを覆うように、シリコン基
板１の上に層間絶縁膜１１が設けられている。層間絶縁
膜１１中には、高濃度Ｎ型不純物拡散層１０Ａの表面の
一部を露出させるためのコンタクトホール１２Ａと、高
濃度Ｎ型不純物拡散層１０Ｂの表面の一部を露出させる
ためのコンタクトホール１２Ｂが設けられている。コン
タクトホール１２Ａを通って、アルミ配線１３Ａが高濃
度Ｎ型不純物拡散層１０Ａに接続されている。コンタク
トホール１２Ｂを通って、アルミ配線１３Ｂが高濃度Ｎ
型不純物拡散層１０Ｂに接続されている。アルミ配線１
３Ａ，１３Ｂを覆うようにシリコン基板１の上に、表面
を保護するためのパッシベーション膜１４が設けられて
いる。
板１の上に層間絶縁膜１１が設けられている。層間絶縁
膜１１中には、高濃度Ｎ型不純物拡散層１０Ａの表面の
一部を露出させるためのコンタクトホール１２Ａと、高
濃度Ｎ型不純物拡散層１０Ｂの表面の一部を露出させる
ためのコンタクトホール１２Ｂが設けられている。コン
タクトホール１２Ａを通って、アルミ配線１３Ａが高濃
度Ｎ型不純物拡散層１０Ａに接続されている。コンタク
トホール１２Ｂを通って、アルミ配線１３Ｂが高濃度Ｎ
型不純物拡散層１０Ｂに接続されている。アルミ配線１
３Ａ，１３Ｂを覆うようにシリコン基板１の上に、表面
を保護するためのパッシベーション膜１４が設けられて
いる。
【０００６】次に、図３０に示す半導体装置の製造方法
について説明する。図３１を参照して、シリコン基板１
の上に、熱酸化法により、下敷酸化膜２を形成する。下
地酸化膜２の上に、ＣＶＤ（Ｃｈｅｍｉｃａｌ Ｖａｐ
ｏｒ Ｄｅｐｏｓｉｔｉｏｎ）法により窒化膜３を形成
する。
について説明する。図３１を参照して、シリコン基板１
の上に、熱酸化法により、下敷酸化膜２を形成する。下
地酸化膜２の上に、ＣＶＤ（Ｃｈｅｍｉｃａｌ Ｖａｐ
ｏｒ Ｄｅｐｏｓｉｔｉｏｎ）法により窒化膜３を形成
する。
【０００７】図３１と図３２を参照して、フィールド酸
化膜を形成する部分に開口部ができるように、窒化膜３
を、写真製版によりパターニングする。
化膜を形成する部分に開口部ができるように、窒化膜３
を、写真製版によりパターニングする。
【０００８】図３２と図３３を参照して、窒化膜３のパ
ターンをマスクにして、選択的に、シリコン基板１の表
面を酸化することによって、フィールド酸化膜４を形成
する。その後、窒化膜３のパターンを除去する（以上の
方法は、ＬＯＣＯＳ法と呼ばれている。）。
ターンをマスクにして、選択的に、シリコン基板１の表
面を酸化することによって、フィールド酸化膜４を形成
する。その後、窒化膜３のパターンを除去する（以上の
方法は、ＬＯＣＯＳ法と呼ばれている。）。
【０００９】図３３と図３４を参照して、下敷酸化膜２
を除去する。図３５を参照して、シリコン基板１の表面
に、膜厚１００Å〜２００Åのゲート酸化膜５を、熱酸
化法により形成する。
を除去する。図３５を参照して、シリコン基板１の表面
に、膜厚１００Å〜２００Åのゲート酸化膜５を、熱酸
化法により形成する。
【００１０】図３６を参照して、シリコン基板１の上
に、ＣＶＤ法により、ポリシリコン膜６を形成する。ポ
リシリコン膜６の上に、スパッタ法により、タングステ
ンシリサイド等の高融点金属膜７を形成する。
に、ＣＶＤ法により、ポリシリコン膜６を形成する。ポ
リシリコン膜６の上に、スパッタ法により、タングステ
ンシリサイド等の高融点金属膜７を形成する。
【００１１】図３６と図３７を参照して、ポリシリコン
膜６と高融点金属膜７を、写真製版技術により、パター
ニングし、高融点金属膜７Ａを含む二層構造のゲート電
極６Ａを形成する。
膜６と高融点金属膜７を、写真製版技術により、パター
ニングし、高融点金属膜７Ａを含む二層構造のゲート電
極６Ａを形成する。
【００１２】ゲート電極６Ａをマスクにして、シリコン
基板１の表面に、リンイオンを注入（３０〜４０Ｋｅ
Ｖ，濃度１×１０13〜１×１０14ａｔｏｍ／ｃｍ2 ）
し、それによって、低濃度Ｎ型不純物拡散層の基になる
不純物層９を形成する。
基板１の表面に、リンイオンを注入（３０〜４０Ｋｅ
Ｖ，濃度１×１０13〜１×１０14ａｔｏｍ／ｃｍ2 ）
し、それによって、低濃度Ｎ型不純物拡散層の基になる
不純物層９を形成する。
【００１３】図３８を参照して、ゲート電極６Ａを覆う
ように、シリコン基板１の上に、ＣＶＤ法により酸化膜
８を形成する。
ように、シリコン基板１の上に、ＣＶＤ法により酸化膜
８を形成する。
【００１４】図３８と図３９を参照して、酸化膜８を異
方性エッチングを用いて、エッチングし、ゲート電極６
Ａの側壁にサイドウォールスペーサ８Ａを形成する。ゲ
ート電極６Ａとサイドウォールスペーサ８Ａをマスクに
して、ヒ素イオンをシリコン基板１の表面に注入し（４
０〜５０ＫｅＶ，１×１０16ａｔｏｍ／ｃｍ2 ）、高濃
度Ｎ型不純物拡散層の基になる不純物層１０を形成す
る。
方性エッチングを用いて、エッチングし、ゲート電極６
Ａの側壁にサイドウォールスペーサ８Ａを形成する。ゲ
ート電極６Ａとサイドウォールスペーサ８Ａをマスクに
して、ヒ素イオンをシリコン基板１の表面に注入し（４
０〜５０ＫｅＶ，１×１０16ａｔｏｍ／ｃｍ2 ）、高濃
度Ｎ型不純物拡散層の基になる不純物層１０を形成す
る。
【００１５】図４０を参照して、熱処理を施すことによ
り、シリコン基板１の主表面に低濃度Ｎ型不純物領域９
Ａ，９Ｂと高濃度Ｎ型不純物領域１０Ａ，１０Ｂを形成
する。ゲート電極６Ａを覆うように、シリコン基板１の
上に層間絶縁膜１１を形成する。層間絶縁膜１１中に、
高濃度Ｎ型不純物領域１０Ａの表面の一部を露出させる
ためのコンタクトホール１２Ａと、高濃度Ｎ型不純物領
域１０Ｂの表面の一部を露出させるためのコンタクトホ
ール１２Ｂを形成する。コンタクトホール１２Ａ，１２
Ｂを通って、高濃度Ｎ型不純物領域１０Ａ，１０Ｂに接
続されるように、シリコン基板１の上にアルミニウム／
シリコン膜１３をスパッタ法により形成する。図４０と
図４１を参照して、アルミニウム／シリコン膜１３を写
真製版により選択的にエッチングすることにより、アル
ミニウム配線１３Ａ，１３Ｂを形成する。アルミニウム
配線１３Ａ，１３Ｂを覆うように、シリコン基板１の上
にパッシベーション膜１４を形成する。
り、シリコン基板１の主表面に低濃度Ｎ型不純物領域９
Ａ，９Ｂと高濃度Ｎ型不純物領域１０Ａ，１０Ｂを形成
する。ゲート電極６Ａを覆うように、シリコン基板１の
上に層間絶縁膜１１を形成する。層間絶縁膜１１中に、
高濃度Ｎ型不純物領域１０Ａの表面の一部を露出させる
ためのコンタクトホール１２Ａと、高濃度Ｎ型不純物領
域１０Ｂの表面の一部を露出させるためのコンタクトホ
ール１２Ｂを形成する。コンタクトホール１２Ａ，１２
Ｂを通って、高濃度Ｎ型不純物領域１０Ａ，１０Ｂに接
続されるように、シリコン基板１の上にアルミニウム／
シリコン膜１３をスパッタ法により形成する。図４０と
図４１を参照して、アルミニウム／シリコン膜１３を写
真製版により選択的にエッチングすることにより、アル
ミニウム配線１３Ａ，１３Ｂを形成する。アルミニウム
配線１３Ａ，１３Ｂを覆うように、シリコン基板１の上
にパッシベーション膜１４を形成する。
【００１６】次に、本発明が関連するさらに他の先行技
術について説明する。図４２と図４３に示す装置は、特
開平４−１１２５７９号公報に開示されている半導体装
置の断面図である。
術について説明する。図４２と図４３に示す装置は、特
開平４−１１２５７９号公報に開示されている半導体装
置の断面図である。
【００１７】図４２を参照して、半導体基板１の上にゲ
ート電極６Ａが設けられている。半導体基板１の表面中
であって、ゲート電極６Ａの両側に、一対のソース／ド
レイン領域１０Ａ，１０Ｂが形成されている。半導体基
板１とゲート電極６Ａとの間には、ゲート酸化膜５Ａが
設けられている。ゲート酸化膜５Ａの両側部の膜厚は、
中央部より厚くされている。
ート電極６Ａが設けられている。半導体基板１の表面中
であって、ゲート電極６Ａの両側に、一対のソース／ド
レイン領域１０Ａ，１０Ｂが形成されている。半導体基
板１とゲート電極６Ａとの間には、ゲート酸化膜５Ａが
設けられている。ゲート酸化膜５Ａの両側部の膜厚は、
中央部より厚くされている。
【００１８】図４３に示す半導体装置においては、ゲー
ト酸化膜５Ａの一方の側部の膜厚が、中央部より厚くさ
れている。
ト酸化膜５Ａの一方の側部の膜厚が、中央部より厚くさ
れている。
【００１９】上述のように、ホットキャリア注入のピー
クになる位置の近傍において、ゲート酸化膜５Ａを厚く
することにより、デバイス特性の経時変化を防止でき、
信頼性の高いＭＯＳトランジスタが得られる。
クになる位置の近傍において、ゲート酸化膜５Ａを厚く
することにより、デバイス特性の経時変化を防止でき、
信頼性の高いＭＯＳトランジスタが得られる。
【００２０】
【発明が解決しようとする課題】従来の半導体装置は、
以上のように構成されており、以下の問題点があった。
すなわち、図３０を参照して、低濃度Ｎ型不純物領域９
Ａ，９Ｂがゲート電極６Ａと重なっている。したがっ
て、ゲート電極６Ａが一方の電極となり、低濃度Ｎ型不
純物領域９Ａ（９Ｂ）が他方の電極となる、寄生コンデ
ンサ（以下、ゲートオーバラップ容量という）が形成さ
れる。その結果、寄生コンデンサへの充放電が生じ、ひ
いては、半導体装置の駆動能力が低下するという問題点
があった。
以上のように構成されており、以下の問題点があった。
すなわち、図３０を参照して、低濃度Ｎ型不純物領域９
Ａ，９Ｂがゲート電極６Ａと重なっている。したがっ
て、ゲート電極６Ａが一方の電極となり、低濃度Ｎ型不
純物領域９Ａ（９Ｂ）が他方の電極となる、寄生コンデ
ンサ（以下、ゲートオーバラップ容量という）が形成さ
れる。その結果、寄生コンデンサへの充放電が生じ、ひ
いては、半導体装置の駆動能力が低下するという問題点
があった。
【００２１】また、図４２と図４３に示す半導体装置に
おいても、ソース／ドレイン領域１０Ａ，１０Ｂがゲー
ト電極６Ａと重なっている。したがって、ゲート電極６
Ａが一方の電極となり、ソース／ドレイン領域１０Ａ，
１０Ｂが他方の電極となる、寄生コンデンサが形成され
るという問題点があった。
おいても、ソース／ドレイン領域１０Ａ，１０Ｂがゲー
ト電極６Ａと重なっている。したがって、ゲート電極６
Ａが一方の電極となり、ソース／ドレイン領域１０Ａ，
１０Ｂが他方の電極となる、寄生コンデンサが形成され
るという問題点があった。
【００２２】この発明は、上記のような問題点を解決す
るためになされたもので、ゲートオーバラップ容量を少
なくすることができるように改良された半導体装置を提
供することにある。
るためになされたもので、ゲートオーバラップ容量を少
なくすることができるように改良された半導体装置を提
供することにある。
【００２３】この発明の他の目的は、ゲートオーバラッ
プ容量を少なくすることができるように改良された、半
導体装置の製造方法を提供することにある。
プ容量を少なくすることができるように改良された、半
導体装置の製造方法を提供することにある。
【００２４】
【課題を解決するための手段】この発明の第１の局面に
従う半導体装置は、半導体基板を備える。上記半導体基
板の上に、互いに平行になるように設けられた第１のゲ
ート電極と、第２のゲート電極が設けられている。上記
半導体基板と上記第１のゲート電極との間に、第１のゲ
ート酸化膜が設けられている。上記半導体基板と上記第
２のゲート電極との間に、第２のゲート酸化膜が設けら
れている。上記半導体基板の表面中であって、上記第１
のゲート電極と上記第２のゲート電極との間には、共通
ドレイン領域が設けられている。上記半導体基板の表面
中であって、かつ上記第１のゲート電極を間に挟むよう
に、上記共通ドレイン領域に対向して第１のソース領域
が設けられている。上記半導体基板の表面中であって、
かつ上記第２のゲート電極を間に挟むように、上記共通
ドレイン領域に対向して、第２のソース領域が設けられ
ている。上記共通ドレイン領域は、上記第１および第２
のゲート電極が延びる方向に拡がる高濃度不純物領域
と、上記高濃度不純物領域の両側に設けられた一対の低
濃度不純物領域と、を含む。上記第１のゲート電極側の
上記低濃度不純物領域の外縁は、上記第１のゲート電極
の、上記共通ドレイン領域側の側壁面と同一表面上に位
置している。上記第２のゲート電極側の上記低濃度不純
物領域の外縁は、上記第２のゲート電極の、上記共通ド
レイン領域側の側壁面と同一表面上に位置している。上
記第１のソース領域は、（ａ）上記第１のゲート電極の
延びる方向に延び、かつ上記第１のゲート電極から最も
離れた位置に設けられた第１の高濃度不純物領域と、
（ｂ）上記第１のゲート電極の延びる方向に延び、かつ
上記第１の高濃度不純物領域に隣接して設けられ、上記
第１の高濃度不純物領域よりも濃度が薄い第１の中濃度
不純物領域と、（ｃ）上記第１のゲート電極の延びる方
向に延び、かつ上記第１の中濃度不純物領域に隣接して
設けられ、かつ上記第１のゲート電極に最も近い位置に
設けられ、上記第１の中濃度不純物領域よりも濃度が薄
い第１の低濃度不純物領域とを含む。上記第１の低濃度
不純物領域の外縁は、上記第１のゲート電極の下に入り
込んでいる。上記第２のソース領域は、（ｄ）上記第２
のゲート電極の延びる方向に延び、かつ上記第２のゲー
ト電極から最も離れた位置に設けられた第２の高濃度不
純物領域と、（ｅ）上記第 ２のゲート電極の延びる方向
に延び、かつ上記第２の高濃度不純物領域に隣接して設
けられ、上記第２の高濃度不純物領域よりも濃度が薄い
第２の中濃度不純物領域と、（ｆ）上記第２のゲート電
極の延びる方向に延び、かつ上記第２の中濃度不純物領
域に隣接して設けられ、かつ上記第２のゲート電極に最
も近い位置に設けられ、上記第２の中濃度不純物領域よ
りも濃度が薄い第２の低濃度不純物領域とを含む。上記
第２の低濃度不純物領域の外縁は、上記第２のゲート電
極の下に入り込んでいる。
従う半導体装置は、半導体基板を備える。上記半導体基
板の上に、互いに平行になるように設けられた第１のゲ
ート電極と、第２のゲート電極が設けられている。上記
半導体基板と上記第１のゲート電極との間に、第１のゲ
ート酸化膜が設けられている。上記半導体基板と上記第
２のゲート電極との間に、第２のゲート酸化膜が設けら
れている。上記半導体基板の表面中であって、上記第１
のゲート電極と上記第２のゲート電極との間には、共通
ドレイン領域が設けられている。上記半導体基板の表面
中であって、かつ上記第１のゲート電極を間に挟むよう
に、上記共通ドレイン領域に対向して第１のソース領域
が設けられている。上記半導体基板の表面中であって、
かつ上記第２のゲート電極を間に挟むように、上記共通
ドレイン領域に対向して、第２のソース領域が設けられ
ている。上記共通ドレイン領域は、上記第１および第２
のゲート電極が延びる方向に拡がる高濃度不純物領域
と、上記高濃度不純物領域の両側に設けられた一対の低
濃度不純物領域と、を含む。上記第１のゲート電極側の
上記低濃度不純物領域の外縁は、上記第１のゲート電極
の、上記共通ドレイン領域側の側壁面と同一表面上に位
置している。上記第２のゲート電極側の上記低濃度不純
物領域の外縁は、上記第２のゲート電極の、上記共通ド
レイン領域側の側壁面と同一表面上に位置している。上
記第１のソース領域は、（ａ）上記第１のゲート電極の
延びる方向に延び、かつ上記第１のゲート電極から最も
離れた位置に設けられた第１の高濃度不純物領域と、
（ｂ）上記第１のゲート電極の延びる方向に延び、かつ
上記第１の高濃度不純物領域に隣接して設けられ、上記
第１の高濃度不純物領域よりも濃度が薄い第１の中濃度
不純物領域と、（ｃ）上記第１のゲート電極の延びる方
向に延び、かつ上記第１の中濃度不純物領域に隣接して
設けられ、かつ上記第１のゲート電極に最も近い位置に
設けられ、上記第１の中濃度不純物領域よりも濃度が薄
い第１の低濃度不純物領域とを含む。上記第１の低濃度
不純物領域の外縁は、上記第１のゲート電極の下に入り
込んでいる。上記第２のソース領域は、（ｄ）上記第２
のゲート電極の延びる方向に延び、かつ上記第２のゲー
ト電極から最も離れた位置に設けられた第２の高濃度不
純物領域と、（ｅ）上記第 ２のゲート電極の延びる方向
に延び、かつ上記第２の高濃度不純物領域に隣接して設
けられ、上記第２の高濃度不純物領域よりも濃度が薄い
第２の中濃度不純物領域と、（ｆ）上記第２のゲート電
極の延びる方向に延び、かつ上記第２の中濃度不純物領
域に隣接して設けられ、かつ上記第２のゲート電極に最
も近い位置に設けられ、上記第２の中濃度不純物領域よ
りも濃度が薄い第２の低濃度不純物領域とを含む。上記
第２の低濃度不純物領域の外縁は、上記第２のゲート電
極の下に入り込んでいる。
【００２５】
【００２６】この発明の第２の局面に従う半導体装置の
製造方法においては、まず、半導体基板の表面に、膜厚
の厚い厚膜部分と、該厚膜部分を両側から挟む上記厚膜
部分よりも膜厚の薄い第１および第２の薄膜部分と、か
らなるゲート絶縁膜を形成する。上記第１の薄膜部分の
上に、その一方の側壁が、実質的に、上記厚膜部分と上
記第１の薄膜部分との境界の上に位置する第１のゲート
電極を形成する。上記第２の薄膜部分の上に、その一方
の側壁が、実質的に、上記厚膜部分と上記第２の薄膜部
分との境界の上に位置する第２のゲート電極を形成す
る。上記第１のゲート電極、上記ゲート絶縁膜の上記厚
膜部分および上記第２のゲート電極をマスクにして、上
記半導体基板の表面に低濃度の不純物イオンを注入す
る。上記第１のゲート電極の両側壁に第１のサイドウォ
ールをスペーサを形成し、かつ上記第２のゲート電極の
両側壁に第２のサイドウォールスペーサを形成する。上
記第１のゲート電極、上記第１のサイドウォールスペー
サ、上記第２のゲート電極および上記第２のサイドウォ
ールスペーサをマスクにして、上記ゲート絶縁膜の上記
厚膜部分および上記薄膜部分を選択的にエッチングし、
それによって、上記半導体基板の表面を部分的に露出さ
せる。上記第１のゲート電極、上記第１のサイドウォー
ルスペーサ、上記第２のゲート電極および上記第２のサ
イドウォールスペーサをマスクにして、上記半導体基板
の表面に、中濃度の不純物イオンを回転イオン注入す
る。上記第１のゲート電極、上記第１のサイドウォール
スペーサ、上記第２のゲート電極および上記第２のサイ
ドウォールスペーサをマスクにして、上記半導体基板の
表面に、高濃度の不純物イオンを上記半導体基板に対し
て垂直に注入する。注入された上記不純物イオンを上記
半導体基板中に拡散させ、それによって、（ａ）上記半
導体基板の主表面中であって、上記第１のゲート電極と
上記第２のゲート電極との間に挟まれた領域に設けられ
た共通ドレイン領域と、（ｂ）上記半導体基板の主表面
中であって、上記第１の電極を間に挟むように、上記共
通ドレイン領域に対向して設けられた第１のソース領域
と、（ｃ）上記半導体基板の主表面中であって、上記第
２の電極を間に挟むように、上記共通ドレイン領域に対
向して設けられた第２のソース領域と、が形成される。
上記第１のゲート電極および上記第２のゲート電極を覆
うように、上記半導体基板の上に層間絶縁膜を形成す
る。上記層間絶縁膜中に、上記第１のソース領域、上記
共通ドレイン領域および上記第２のソース領域の表面を
露出させるためのコンタクトホールを形成する。上記コ
ンタクトホールを通って、上記第１のソース領域、上記
共通ドレイン領域および上記第２のソース領域のそれぞ
れに接続される電極配線を上記半導体基板の上に形成す
る。上記回転イオン注入の注入角度は、上記共通ドレイ
ン領域の一方の外縁が、上記第１のゲート電極の、該共
通ドレイン領域側の側壁面と同一平面上に位置し、かつ
上記共通ドレイン領域の他方の外縁が、上記第２のゲー
ト電極の、上記共通ドレイン領域側の側壁面と同一平面
上に位置して形成されるように選ばれる。
製造方法においては、まず、半導体基板の表面に、膜厚
の厚い厚膜部分と、該厚膜部分を両側から挟む上記厚膜
部分よりも膜厚の薄い第１および第２の薄膜部分と、か
らなるゲート絶縁膜を形成する。上記第１の薄膜部分の
上に、その一方の側壁が、実質的に、上記厚膜部分と上
記第１の薄膜部分との境界の上に位置する第１のゲート
電極を形成する。上記第２の薄膜部分の上に、その一方
の側壁が、実質的に、上記厚膜部分と上記第２の薄膜部
分との境界の上に位置する第２のゲート電極を形成す
る。上記第１のゲート電極、上記ゲート絶縁膜の上記厚
膜部分および上記第２のゲート電極をマスクにして、上
記半導体基板の表面に低濃度の不純物イオンを注入す
る。上記第１のゲート電極の両側壁に第１のサイドウォ
ールをスペーサを形成し、かつ上記第２のゲート電極の
両側壁に第２のサイドウォールスペーサを形成する。上
記第１のゲート電極、上記第１のサイドウォールスペー
サ、上記第２のゲート電極および上記第２のサイドウォ
ールスペーサをマスクにして、上記ゲート絶縁膜の上記
厚膜部分および上記薄膜部分を選択的にエッチングし、
それによって、上記半導体基板の表面を部分的に露出さ
せる。上記第１のゲート電極、上記第１のサイドウォー
ルスペーサ、上記第２のゲート電極および上記第２のサ
イドウォールスペーサをマスクにして、上記半導体基板
の表面に、中濃度の不純物イオンを回転イオン注入す
る。上記第１のゲート電極、上記第１のサイドウォール
スペーサ、上記第２のゲート電極および上記第２のサイ
ドウォールスペーサをマスクにして、上記半導体基板の
表面に、高濃度の不純物イオンを上記半導体基板に対し
て垂直に注入する。注入された上記不純物イオンを上記
半導体基板中に拡散させ、それによって、（ａ）上記半
導体基板の主表面中であって、上記第１のゲート電極と
上記第２のゲート電極との間に挟まれた領域に設けられ
た共通ドレイン領域と、（ｂ）上記半導体基板の主表面
中であって、上記第１の電極を間に挟むように、上記共
通ドレイン領域に対向して設けられた第１のソース領域
と、（ｃ）上記半導体基板の主表面中であって、上記第
２の電極を間に挟むように、上記共通ドレイン領域に対
向して設けられた第２のソース領域と、が形成される。
上記第１のゲート電極および上記第２のゲート電極を覆
うように、上記半導体基板の上に層間絶縁膜を形成す
る。上記層間絶縁膜中に、上記第１のソース領域、上記
共通ドレイン領域および上記第２のソース領域の表面を
露出させるためのコンタクトホールを形成する。上記コ
ンタクトホールを通って、上記第１のソース領域、上記
共通ドレイン領域および上記第２のソース領域のそれぞ
れに接続される電極配線を上記半導体基板の上に形成す
る。上記回転イオン注入の注入角度は、上記共通ドレイ
ン領域の一方の外縁が、上記第１のゲート電極の、該共
通ドレイン領域側の側壁面と同一平面上に位置し、かつ
上記共通ドレイン領域の他方の外縁が、上記第２のゲー
ト電極の、上記共通ドレイン領域側の側壁面と同一平面
上に位置して形成されるように選ばれる。
【００２７】この発明の第３の局面に従う半導体装置の
製造方法においては、まず、半導体基板の上に、薄膜部
分と、該薄膜部分を両側から挟む一対の厚膜部分とから
なるゲート絶縁膜を形成する。上記薄膜部分の上に、ゲ
ート電極を形成する。上記ゲート電極を覆うように上記
半導体基板の上に絶縁膜を形成する。上記ゲート電極の
側壁にサイドウォールスペーサを形成し、かつ上記半導
体基板の表面を露出させるように、上記絶縁膜を異方性
エッチングする。上記ゲート電極および上記サイドウォ
ールスペーサをマスクにして、上記半導体基板の表面に
垂直に高濃度の不純物イオンを注入する。上記ゲート電
極および上記サイドウォールスペーサをマスクにして、
上記半導体基板の表面に低濃度の不純物イオンを斜め回
転イオン注入する。上記半導体基板の表面に注入された
上記不純物イオンを拡散させて、一対のソース／ドレイ
ン領域を形成する。上記回転イオンの注入角度は、上記
１対のソース／ドレイン領域の外縁が、上記ゲート電極
の側壁面と同一平面上に位置して形成されるように選ば
れる。
製造方法においては、まず、半導体基板の上に、薄膜部
分と、該薄膜部分を両側から挟む一対の厚膜部分とから
なるゲート絶縁膜を形成する。上記薄膜部分の上に、ゲ
ート電極を形成する。上記ゲート電極を覆うように上記
半導体基板の上に絶縁膜を形成する。上記ゲート電極の
側壁にサイドウォールスペーサを形成し、かつ上記半導
体基板の表面を露出させるように、上記絶縁膜を異方性
エッチングする。上記ゲート電極および上記サイドウォ
ールスペーサをマスクにして、上記半導体基板の表面に
垂直に高濃度の不純物イオンを注入する。上記ゲート電
極および上記サイドウォールスペーサをマスクにして、
上記半導体基板の表面に低濃度の不純物イオンを斜め回
転イオン注入する。上記半導体基板の表面に注入された
上記不純物イオンを拡散させて、一対のソース／ドレイ
ン領域を形成する。上記回転イオンの注入角度は、上記
１対のソース／ドレイン領域の外縁が、上記ゲート電極
の側壁面と同一平面上に位置して形成されるように選ば
れる。
【００２８】
【作用】この発明の第１の局面に従う半導体装置によれ
ば、共通ドレイン領域の外縁が、第１および第２のゲー
ト電極の直下に入り込んでいないので、寄生容量は形成
されない。また、第１の低濃度不純物領域の外縁は、上
記第１のゲート電極の下に入り込んでいる。また、第２
の低濃度不純物領域の外縁は、第２のゲート電極の下に
入り込んでいる。これによって、両トランジスタの動作
速度を速くすることができる。
ば、共通ドレイン領域の外縁が、第１および第２のゲー
ト電極の直下に入り込んでいないので、寄生容量は形成
されない。また、第１の低濃度不純物領域の外縁は、上
記第１のゲート電極の下に入り込んでいる。また、第２
の低濃度不純物領域の外縁は、第２のゲート電極の下に
入り込んでいる。これによって、両トランジスタの動作
速度を速くすることができる。
【００２９】
【００３０】この発明の第２の局面に従う半導体装置の
製造方法では、共通ドレイン領域の、低濃度部分を、回
転イオン注入によって形成する。この場合、基板に対し
て垂直にイオン注入する方法も考えられる。しかし、基
板に対して垂直にイオンを注入する方法では、リソグラ
フィー技術が必要である。一方、上記回転イオン注入法
を用いると、このようなリソグラフィー工程は不要とな
り、スループットが向上する。また、回転イオン注入の
注入角度を、共通ドレイン領域の低濃度不純物領域の外
縁が、第１のゲート電極の、共通ドレイン領域側の側壁
面と同一平面上に位置し、かつ第２のゲート電極側の低
濃度不純物領域の外縁が、第２のゲート電極の、共通ド
レイン領域側の側壁面と同一平面上に位置するように選
んでいるので、第１および第２ゲート電極と共通ドレイ
ン領域との間に寄生容量は形成されない。
製造方法では、共通ドレイン領域の、低濃度部分を、回
転イオン注入によって形成する。この場合、基板に対し
て垂直にイオン注入する方法も考えられる。しかし、基
板に対して垂直にイオンを注入する方法では、リソグラ
フィー技術が必要である。一方、上記回転イオン注入法
を用いると、このようなリソグラフィー工程は不要とな
り、スループットが向上する。また、回転イオン注入の
注入角度を、共通ドレイン領域の低濃度不純物領域の外
縁が、第１のゲート電極の、共通ドレイン領域側の側壁
面と同一平面上に位置し、かつ第２のゲート電極側の低
濃度不純物領域の外縁が、第２のゲート電極の、共通ド
レイン領域側の側壁面と同一平面上に位置するように選
んでいるので、第１および第２ゲート電極と共通ドレイ
ン領域との間に寄生容量は形成されない。
【００３１】この発明の第３の局面に従う半導体装置の
製造方法によれば、ゲート電極およびサイドウォールス
ペーサをマスクにして、半導体基板の表面に低濃度の不
純物イオンを斜め回転イオン注入するので、注入角度を
調節することにより、ソース／ドレイン領域の低濃度の
不純物イオン領域を、ゲート電極と重ならないようにす
ることができる。また、上記回転イオンの注入角度は、
前記一対のソース／ドレイン領域の少なくとも一方の外
縁が、上記ゲート電極の側壁面と同一平面状に位置して
形成されるように選ばれているので、該ゲート電極と上
記一対のソース／ドレイン領域の少なくとも一方の間に
寄生容量は形成されない。
製造方法によれば、ゲート電極およびサイドウォールス
ペーサをマスクにして、半導体基板の表面に低濃度の不
純物イオンを斜め回転イオン注入するので、注入角度を
調節することにより、ソース／ドレイン領域の低濃度の
不純物イオン領域を、ゲート電極と重ならないようにす
ることができる。また、上記回転イオンの注入角度は、
前記一対のソース／ドレイン領域の少なくとも一方の外
縁が、上記ゲート電極の側壁面と同一平面状に位置して
形成されるように選ばれているので、該ゲート電極と上
記一対のソース／ドレイン領域の少なくとも一方の間に
寄生容量は形成されない。
【００３２】
【実施例】以下、この発明の実施例を、図について説明
する。
する。
【００３３】実施例１ 図１は、この発明の一実施例に係る半導体装置の断面図
であり、図２はその平面図である。なお、図１は、図２
におけるＩ−Ｉ線に沿う断面図である。
であり、図２はその平面図である。なお、図１は、図２
におけるＩ−Ｉ線に沿う断面図である。
【００３４】図１を参照して、シリコン基板１の主表面
中に、活性領域を他の活性領域から分離するためのフィ
ールド酸化膜４が設けられている。活性領域の上に、第
１のゲート電極４０と第２のゲート電極４１が、互いに
平行になるように設けられている。第１のゲートー電極
４０および第２のゲート電極４１は、タングステンシリ
サイド等の高融点金属膜４７を含む二層構造になってい
る。シリコン基板１と第１のゲート電極４０との間に、
第１のゲート酸化膜４２が設けられている。シリコン基
板１と第２のゲート電極４１との間に、第２のゲート酸
化膜４３が設けられている。活性領域の表面中であっ
て、第１のゲート電極４０と第２のゲート電極４１との
間に、共通ドレイン領域４４が設けられている。活性領
域の表面中であって、第１のゲート電極４０を間に挟む
ように、共通ドレイン領域４４に対向して第１のソース
領域４５が設けられている。活性領域の表面中であっ
て、かつ第２のゲート電極４１を間に挟むように、共通
ドレイン領域４４に対向して第２のソース領域４６が設
けられている。
中に、活性領域を他の活性領域から分離するためのフィ
ールド酸化膜４が設けられている。活性領域の上に、第
１のゲート電極４０と第２のゲート電極４１が、互いに
平行になるように設けられている。第１のゲートー電極
４０および第２のゲート電極４１は、タングステンシリ
サイド等の高融点金属膜４７を含む二層構造になってい
る。シリコン基板１と第１のゲート電極４０との間に、
第１のゲート酸化膜４２が設けられている。シリコン基
板１と第２のゲート電極４１との間に、第２のゲート酸
化膜４３が設けられている。活性領域の表面中であっ
て、第１のゲート電極４０と第２のゲート電極４１との
間に、共通ドレイン領域４４が設けられている。活性領
域の表面中であって、第１のゲート電極４０を間に挟む
ように、共通ドレイン領域４４に対向して第１のソース
領域４５が設けられている。活性領域の表面中であっ
て、かつ第２のゲート電極４１を間に挟むように、共通
ドレイン領域４４に対向して第２のソース領域４６が設
けられている。
【００３５】共通ドレイン領域４４は、第１および第２
のゲート電極４０，４１が延びる方向に拡がる高濃度不
純物領域４４ａ（濃度１×１０16ａｔｏｍ／ｃｍ3 以
上）と、高濃度不純物領域４４ａの両側に設けられた一
対の低濃度不純物領域４４ｂ，４４ｃ（濃度１×１０15
ａｔｏｍ／ｃｍ3 以上）と、を含む。第１のゲート電極
４０側の低濃度不純物領域４４ｂの外縁は、第１のゲー
ト電極４０の、共通ドレイン領域４４側の側壁面４０ｅ
と同一平面上に位置し、第２のゲート電極４１側の低濃
度不純物領域４４ｃの外縁は、第２のゲート電極４１
の、共通ドレイン領域４４側の側壁面４１ｅと同一表面
上に位置している。
のゲート電極４０，４１が延びる方向に拡がる高濃度不
純物領域４４ａ（濃度１×１０16ａｔｏｍ／ｃｍ3 以
上）と、高濃度不純物領域４４ａの両側に設けられた一
対の低濃度不純物領域４４ｂ，４４ｃ（濃度１×１０15
ａｔｏｍ／ｃｍ3 以上）と、を含む。第１のゲート電極
４０側の低濃度不純物領域４４ｂの外縁は、第１のゲー
ト電極４０の、共通ドレイン領域４４側の側壁面４０ｅ
と同一平面上に位置し、第２のゲート電極４１側の低濃
度不純物領域４４ｃの外縁は、第２のゲート電極４１
の、共通ドレイン領域４４側の側壁面４１ｅと同一表面
上に位置している。
【００３６】第１のソース領域４５は、第１の高濃度不
純物領域４５ａ（濃度１×１０16ａｔｏｍ／ｃｍ3 以
上）と、第１の中濃度不純物領域４５ｂ（濃度１×１０
15ａｔｏｍ／ｃｍ3 以上）と、第１の低濃度不純物領域
４５ｃ（濃度１×１０14ａｔｏｍ／ｃｍ3 以上）と、を
含む。第１の高濃度不純物領域４５ａは、第１のゲート
電極４０の延びる方向に延び、かつ第１のゲート電極４
０から最も離れた位置に設けられている。第１の中濃度
不純物領域４５ｂは、第１のゲート電極４０の延びる方
向に延び、かつ第１の高濃度不純物領域４５ａに隣接し
て設けられている。第１の中濃度不純物領域４５ｂの不
純物濃度は、第１の高濃度不純物領域４５ａの不純物濃
度よりも薄い。第１の低濃度不純物領域４５ｃは、第１
のゲート電極４０の延びる方向に延び、かつ第１の中濃
度不純物領域４５ｂに隣接して設けられ、かつ第１のゲ
ート電極４０に最も近い位置に設けられている。第１の
低濃度不純物領域４５ｃの不純物濃度は、第１の中濃度
不純物領域４５ｂの不純物濃度よりも薄い。第１の低濃
度不純物領域４５ｃの外縁は、第１のゲート電極４０の
下に入り込んでいる。これによって、トランジスタの動
作速度を速くすることができる。
純物領域４５ａ（濃度１×１０16ａｔｏｍ／ｃｍ3 以
上）と、第１の中濃度不純物領域４５ｂ（濃度１×１０
15ａｔｏｍ／ｃｍ3 以上）と、第１の低濃度不純物領域
４５ｃ（濃度１×１０14ａｔｏｍ／ｃｍ3 以上）と、を
含む。第１の高濃度不純物領域４５ａは、第１のゲート
電極４０の延びる方向に延び、かつ第１のゲート電極４
０から最も離れた位置に設けられている。第１の中濃度
不純物領域４５ｂは、第１のゲート電極４０の延びる方
向に延び、かつ第１の高濃度不純物領域４５ａに隣接し
て設けられている。第１の中濃度不純物領域４５ｂの不
純物濃度は、第１の高濃度不純物領域４５ａの不純物濃
度よりも薄い。第１の低濃度不純物領域４５ｃは、第１
のゲート電極４０の延びる方向に延び、かつ第１の中濃
度不純物領域４５ｂに隣接して設けられ、かつ第１のゲ
ート電極４０に最も近い位置に設けられている。第１の
低濃度不純物領域４５ｃの不純物濃度は、第１の中濃度
不純物領域４５ｂの不純物濃度よりも薄い。第１の低濃
度不純物領域４５ｃの外縁は、第１のゲート電極４０の
下に入り込んでいる。これによって、トランジスタの動
作速度を速くすることができる。
【００３７】第２のソース領域４６は、第２の高濃度不
純物領域４６ａ（濃度１×１０16ａｔｏｍ／ｃｍ3 以
上）と、第２の中濃度不純物領域４６ｂ（濃度１×１０
15ａｔｏｍ／ｃｍ3 以上）と、第２の低濃度不純物領域
４６ｃ（濃度１×１０14ａｔｏｍ／ｃｍ3 以上）と、を
含む。第２の高濃度不純物領域４６ａは、第２のゲート
電極４１の延びる方向に延び、かつ第２のゲート電極４
１から最も離れた位置に設けられている。第２の中濃度
不純物領域４６ｂは、第２のゲート電極４１の延びる方
向に延び、かつ第２の高濃度不純物領域４６ａに隣接し
て設けられている。第２の中濃度不純物領域４６ｂの不
純物濃度は、第２の高濃度不純物領域４６ａの不純物濃
度よりも薄い。第２の低濃度不純物領域４６ｃは、第２
のゲート電極４１の延びる方向に延び、かつ第２の中濃
度不純物領域４６ｂに隣接して設けられ、かつ第２のゲ
ート電極４１に最も近い位置に設けられている。第２の
低濃度不純物領域４６ｃの不純物濃度は、第２の中濃度
不純物領域４６ｂの不純物濃度よりも薄い。第２の低濃
度不純物領域４６ｃの外縁は、第２のゲート電極４１の
下に入り込んでいる。これによって、トランジスタの動
作速度を速くすることができる。
純物領域４６ａ（濃度１×１０16ａｔｏｍ／ｃｍ3 以
上）と、第２の中濃度不純物領域４６ｂ（濃度１×１０
15ａｔｏｍ／ｃｍ3 以上）と、第２の低濃度不純物領域
４６ｃ（濃度１×１０14ａｔｏｍ／ｃｍ3 以上）と、を
含む。第２の高濃度不純物領域４６ａは、第２のゲート
電極４１の延びる方向に延び、かつ第２のゲート電極４
１から最も離れた位置に設けられている。第２の中濃度
不純物領域４６ｂは、第２のゲート電極４１の延びる方
向に延び、かつ第２の高濃度不純物領域４６ａに隣接し
て設けられている。第２の中濃度不純物領域４６ｂの不
純物濃度は、第２の高濃度不純物領域４６ａの不純物濃
度よりも薄い。第２の低濃度不純物領域４６ｃは、第２
のゲート電極４１の延びる方向に延び、かつ第２の中濃
度不純物領域４６ｂに隣接して設けられ、かつ第２のゲ
ート電極４１に最も近い位置に設けられている。第２の
低濃度不純物領域４６ｃの不純物濃度は、第２の中濃度
不純物領域４６ｂの不純物濃度よりも薄い。第２の低濃
度不純物領域４６ｃの外縁は、第２のゲート電極４１の
下に入り込んでいる。これによって、トランジスタの動
作速度を速くすることができる。
【００３８】第１のゲート電極４０および第２のゲート
電極４１は、タングステンシリサイド等の高融点金属膜
４７を含む二層構造である。第１のゲート電極４０およ
び第２のゲート電極４１を覆うように、シリコン基板１
の上に層間絶縁膜１１が設けられている。層間絶縁膜１
１中には、第１のソース領域４５の表面の一部を露出さ
せるためのコンタクトホール４８と、共通ドレイン領域
４４の表面の一部を露出させるためのコンタクトホール
４９と、第２のソース領域４６の表面の一部を露出させ
るためのコンタクトホール５０が設けられている。コン
タクトホール４８を通って、第１のソース領域４５にア
ルミ配線５１が設けられ、コンタクトホール４９を通っ
て共通ドレイン領域４４にアルミ配線５２が接続され、
コンタクトホール５０を通って第２のソース領域４６に
アルミ配線５３が接続されている。アルミ配線５１，５
２，５３を覆うように、シリコン基板１の上に、パッシ
ベーション膜１４が設けられている。
電極４１は、タングステンシリサイド等の高融点金属膜
４７を含む二層構造である。第１のゲート電極４０およ
び第２のゲート電極４１を覆うように、シリコン基板１
の上に層間絶縁膜１１が設けられている。層間絶縁膜１
１中には、第１のソース領域４５の表面の一部を露出さ
せるためのコンタクトホール４８と、共通ドレイン領域
４４の表面の一部を露出させるためのコンタクトホール
４９と、第２のソース領域４６の表面の一部を露出させ
るためのコンタクトホール５０が設けられている。コン
タクトホール４８を通って、第１のソース領域４５にア
ルミ配線５１が設けられ、コンタクトホール４９を通っ
て共通ドレイン領域４４にアルミ配線５２が接続され、
コンタクトホール５０を通って第２のソース領域４６に
アルミ配線５３が接続されている。アルミ配線５１，５
２，５３を覆うように、シリコン基板１の上に、パッシ
ベーション膜１４が設けられている。
【００３９】実施例に係る装置によると、第１のゲート
電極４０側の低濃度不純物領域４４ｂの外縁は、第１の
ゲート電極４０の、共通ドレイン領域４４側の側壁面４
０ｅと同一平面上に位置しているので、第１のゲート電
極４０と低濃度不純物領域４４ｂとの間で寄生容量は形
成されない。
電極４０側の低濃度不純物領域４４ｂの外縁は、第１の
ゲート電極４０の、共通ドレイン領域４４側の側壁面４
０ｅと同一平面上に位置しているので、第１のゲート電
極４０と低濃度不純物領域４４ｂとの間で寄生容量は形
成されない。
【００４０】また、第２のゲート電極４１側の低濃度不
純物領域４４ｃの外縁は、第２のゲート電極４１の、共
通ドレイン領域側の側壁面４１ｅと同一平面上に位置し
ているので第２のゲート電極４１と低濃度不純物領域４
４ｃとの間に寄生容量は形成されない。
純物領域４４ｃの外縁は、第２のゲート電極４１の、共
通ドレイン領域側の側壁面４１ｅと同一平面上に位置し
ているので第２のゲート電極４１と低濃度不純物領域４
４ｃとの間に寄生容量は形成されない。
【００４１】実施例２ 次に、図１に示す半導体装置の製造方法について説明す
る。
る。
【００４２】図３を参照して、シリコン基板１の上に、
下敷酸化膜２を形成する。下敷酸化膜２の上に窒化膜３
を形成する。
下敷酸化膜２を形成する。下敷酸化膜２の上に窒化膜３
を形成する。
【００４３】図３と図４を参照して、図２２〜図２４に
示す従来のＬＯＣＯＳ法により、シリコン基板１の主表
面に、フィールド酸化膜４を形成する。
示す従来のＬＯＣＯＳ法により、シリコン基板１の主表
面に、フィールド酸化膜４を形成する。
【００４４】図５を参照して、後に形成する第１のゲー
ト電極と第２のゲート電極とで挟まれる部分に開口部１
５ａを有するレジストパターン１５を、シリコン基板１
の上に形成する。図中、参照符号Ｓは、後に形成する第
１のゲート電極と第２のゲート電極との間の距離を表し
ている。レジストパターン１５をマスクにして、ヒ素イ
オンまたはリンイオンを、下敷酸化膜２を通して、シリ
コン基板１の表面へ注入する（１×１０13〜１×１０14
ａｔｏｍ／ｃｍ2 ，１０〜３０ＫｅＶ）。これによっ
て、シリコン基板１の表面に注入領域１６が形成され
る。図５と図６を参照して、レジストパターン１５を除
去し、その後、下敷酸化膜２を除去する。
ト電極と第２のゲート電極とで挟まれる部分に開口部１
５ａを有するレジストパターン１５を、シリコン基板１
の上に形成する。図中、参照符号Ｓは、後に形成する第
１のゲート電極と第２のゲート電極との間の距離を表し
ている。レジストパターン１５をマスクにして、ヒ素イ
オンまたはリンイオンを、下敷酸化膜２を通して、シリ
コン基板１の表面へ注入する（１×１０13〜１×１０14
ａｔｏｍ／ｃｍ2 ，１０〜３０ＫｅＶ）。これによっ
て、シリコン基板１の表面に注入領域１６が形成され
る。図５と図６を参照して、レジストパターン１５を除
去し、その後、下敷酸化膜２を除去する。
【００４５】図６と図７を参照して、シリコン基板１を
熱酸化すると、活性領域の上に、厚膜部分５ｃと、厚膜
部分５ｃを両側から挟む、厚膜部分５ｃよりも膜厚の薄
い第１の薄膜部分５ａと第２の薄膜部分５ｂとからなる
ゲート絶縁膜５が形成される。第１および第２の薄膜部
分５ａ，５ｂの膜厚はたとえば２００Åであり、厚膜部
分５ｃの膜厚はたとえば４００Åである。図８は、図７
の平面図である。
熱酸化すると、活性領域の上に、厚膜部分５ｃと、厚膜
部分５ｃを両側から挟む、厚膜部分５ｃよりも膜厚の薄
い第１の薄膜部分５ａと第２の薄膜部分５ｂとからなる
ゲート絶縁膜５が形成される。第１および第２の薄膜部
分５ａ，５ｂの膜厚はたとえば２００Åであり、厚膜部
分５ｃの膜厚はたとえば４００Åである。図８は、図７
の平面図である。
【００４６】図９を参照して、フィールド酸化膜４、ゲ
ート酸化膜５を覆うように、ＣＶＤ法により、ポリシリ
コン膜６を形成する。ポリシリコン膜６の上に、スパッ
タ法により、タングステンシリサイド等の高融点金属膜
７を形成する。
ート酸化膜５を覆うように、ＣＶＤ法により、ポリシリ
コン膜６を形成する。ポリシリコン膜６の上に、スパッ
タ法により、タングステンシリサイド等の高融点金属膜
７を形成する。
【００４７】図９と図１０を参照して、高融点金属膜７
とポリシリコン膜６を写真製版技術を用いて、パターニ
ングを行ない、これによって、第１の薄膜部分５ａの上
に、その一方の側壁が、実質的に、厚膜部分５ｃと第１
の薄膜部分５ａとの境界の上に位置する第１のゲート電
極４０を形成し、かつ、第２の薄膜部分５ｂの上に、そ
の一方の側壁が、実質的に、厚膜部分５ｃと第２の薄膜
部分５ｂとの境界の上に位置する第２のゲート電極４１
を形成する。第１のゲート電極４０および第２のゲート
電極４１は、高融点金属膜４７を含む二層構造となる。
とポリシリコン膜６を写真製版技術を用いて、パターニ
ングを行ない、これによって、第１の薄膜部分５ａの上
に、その一方の側壁が、実質的に、厚膜部分５ｃと第１
の薄膜部分５ａとの境界の上に位置する第１のゲート電
極４０を形成し、かつ、第２の薄膜部分５ｂの上に、そ
の一方の側壁が、実質的に、厚膜部分５ｃと第２の薄膜
部分５ｂとの境界の上に位置する第２のゲート電極４１
を形成する。第１のゲート電極４０および第２のゲート
電極４１は、高融点金属膜４７を含む二層構造となる。
【００４８】図１１を参照して、第１のゲート電極４
０、第２のゲート電極４１およびゲート酸化膜の厚膜部
分５ｃをマスクにして、シリコン基板１の表面に、リン
イオンを注入（３０〜４０ｋＶ，１×１０13〜１×１０
14ａｔｏｍ／ｃｍ2 ）し、第１のソース領域の第１の低
濃度不純物領域の基になる注入層９ａと、第２のソース
領域の第２の低濃度不純物領域の基となる注入領域９ｂ
を形成する。このとき、厚膜部分５ｃの直下には、リン
イオンは注入されない。
０、第２のゲート電極４１およびゲート酸化膜の厚膜部
分５ｃをマスクにして、シリコン基板１の表面に、リン
イオンを注入（３０〜４０ｋＶ，１×１０13〜１×１０
14ａｔｏｍ／ｃｍ2 ）し、第１のソース領域の第１の低
濃度不純物領域の基になる注入層９ａと、第２のソース
領域の第２の低濃度不純物領域の基となる注入領域９ｂ
を形成する。このとき、厚膜部分５ｃの直下には、リン
イオンは注入されない。
【００４９】図１２を参照して、第１のゲート電極４０
および第２のゲート電極４１を覆うように、ＣＶＤ法に
より、酸化膜８を形成する。
および第２のゲート電極４１を覆うように、ＣＶＤ法に
より、酸化膜８を形成する。
【００５０】図１２と図１３を参照して、酸化膜８を異
方性エッチングすることにより、第１のゲート電極４０
の両側壁に第１のサイドウォールスペーサ５４を形成
し、かつ第２のゲート電極４１の両側壁に第２のサイド
ウォールスペーサ５５を形成する。このとき、同時に、
ゲート絶縁膜の厚膜部分５ｃはエッチングされ、シリコ
ン基板１の表面が露出する。
方性エッチングすることにより、第１のゲート電極４０
の両側壁に第１のサイドウォールスペーサ５４を形成
し、かつ第２のゲート電極４１の両側壁に第２のサイド
ウォールスペーサ５５を形成する。このとき、同時に、
ゲート絶縁膜の厚膜部分５ｃはエッチングされ、シリコ
ン基板１の表面が露出する。
【００５１】図１４（Ａ）を参照して、第１のゲート電
極４０、第２のゲート電極４１、第１のサイドウォール
スペーサ５４および第２のサイドウォールスペーサ５５
をマスクにして、リンイオンを斜め回転イオン注入法に
より、注入する（５０〜１００ＫｅＶ，１×１０13〜１
×１０14ａｔｏｍ／ｃｍ2 ）。注入角度αは、３０〜４
５°である。この回転イオン注入により、第１のソース
領域の中濃度不純物領域の基となる注入層１６ａと、共
通ドレイン領域の低濃度不純物領域の基となる注入層１
６ｂと、第２のソース領域の中濃度不純物層の基となる
注入層１６ｃが形成される。
極４０、第２のゲート電極４１、第１のサイドウォール
スペーサ５４および第２のサイドウォールスペーサ５５
をマスクにして、リンイオンを斜め回転イオン注入法に
より、注入する（５０〜１００ＫｅＶ，１×１０13〜１
×１０14ａｔｏｍ／ｃｍ2 ）。注入角度αは、３０〜４
５°である。この回転イオン注入により、第１のソース
領域の中濃度不純物領域の基となる注入層１６ａと、共
通ドレイン領域の低濃度不純物領域の基となる注入層１
６ｂと、第２のソース領域の中濃度不純物層の基となる
注入層１６ｃが形成される。
【００５２】なお、図１４（Ａ）に示すような斜め回転
イオン注入を行なわない場合には、図１４（Ｂ）に示す
ように、レジスタパターン５６を形成し、レジスタパタ
ーン５６をマスクにして不純物を注入する必要がある。
図１４（Ａ）に示すような、斜め回転イオン注入法を用
いると、レジスタパターンを形成する工程は不要とな
り、リソグラフィー技術が１回減少し、ひいては、スル
ープットが向上する。
イオン注入を行なわない場合には、図１４（Ｂ）に示す
ように、レジスタパターン５６を形成し、レジスタパタ
ーン５６をマスクにして不純物を注入する必要がある。
図１４（Ａ）に示すような、斜め回転イオン注入法を用
いると、レジスタパターンを形成する工程は不要とな
り、リソグラフィー技術が１回減少し、ひいては、スル
ープットが向上する。
【００５３】図１５を参照して、シリコン基板１の表面
に砒素イオンを注入し（４０〜５０ＫｅＶ，１×１０15
〜１×１０16ａｔｏｍ／ｃｍ2 ）、第１のソース領域の
高濃度不純物領域の基となる注入層１０ａと、共通ドレ
イン領域の高濃度不純物領域の基となる注入層１０ｂ
と、第２のソース領域の高濃度不純物領域の基となる注
入層１０ｃとを形成する。
に砒素イオンを注入し（４０〜５０ＫｅＶ，１×１０15
〜１×１０16ａｔｏｍ／ｃｍ2 ）、第１のソース領域の
高濃度不純物領域の基となる注入層１０ａと、共通ドレ
イン領域の高濃度不純物領域の基となる注入層１０ｂ
と、第２のソース領域の高濃度不純物領域の基となる注
入層１０ｃとを形成する。
【００５４】図１６を参照して、シリコン基板１の熱処
理を行なうことにより、注入された不純物イオンが拡散
し、第１のソース領域の第１の高濃度不純物領域４５
ａ、第１の中濃度不純物領域４５ｂおよび第１の低濃度
不純物領域４５ｃが形成され、かつ共通ドレイン領域４
４の高濃度不純物領域４４ａと低濃度不純物領域４４ｂ
が形成され、さらに、第２のソース領域の第２の高濃度
不純物領域４６ａ、第２の中濃度不純物領域４６ｂおよ
び第２の低濃度不純物領域４６ｃが形成される。
理を行なうことにより、注入された不純物イオンが拡散
し、第１のソース領域の第１の高濃度不純物領域４５
ａ、第１の中濃度不純物領域４５ｂおよび第１の低濃度
不純物領域４５ｃが形成され、かつ共通ドレイン領域４
４の高濃度不純物領域４４ａと低濃度不純物領域４４ｂ
が形成され、さらに、第２のソース領域の第２の高濃度
不純物領域４６ａ、第２の中濃度不純物領域４６ｂおよ
び第２の低濃度不純物領域４６ｃが形成される。
【００５５】回転イオン注入の注入角度を上述した値に
選ぶことによって、共通ドレイン領域の低濃度不純物領
域４４ｂの外縁は、第１のゲート電極４０の、共通ドレ
イン領域４４側の側壁面４０ｅと同一平面上に位置し、
かつ第２のゲート電極４１側の低濃度不純物領域４４ｃ
の外縁は、第２のゲート電極４１の、共通ドレイン領域
４４側の側壁面４１ｅと同一平面上に位置する。
選ぶことによって、共通ドレイン領域の低濃度不純物領
域４４ｂの外縁は、第１のゲート電極４０の、共通ドレ
イン領域４４側の側壁面４０ｅと同一平面上に位置し、
かつ第２のゲート電極４１側の低濃度不純物領域４４ｃ
の外縁は、第２のゲート電極４１の、共通ドレイン領域
４４側の側壁面４１ｅと同一平面上に位置する。
【００５６】図１７は、図１６に示す半導体装置の平面
図である。図１８を参照して、第１のゲート電極４０お
よび第２のゲート電極４１を覆うように、シリコン基板
１の上に層間絶縁膜１１を形成する。層間絶縁膜１１中
に、第１のソース領域４５、共通ドレイン領域４４およ
び第２のソース領域４６の表面の一部を露出させるため
のコンタクトホール４８，４９，５０を形成する。コン
タクトホール４８，４９，５０を通って、第１のソース
領域４５、共通ドレイン領域４４および第２のソース領
域４６のそれぞれに接続されるアルミ配線５１，５２，
５３をシリコン基板１の上に形成する。
図である。図１８を参照して、第１のゲート電極４０お
よび第２のゲート電極４１を覆うように、シリコン基板
１の上に層間絶縁膜１１を形成する。層間絶縁膜１１中
に、第１のソース領域４５、共通ドレイン領域４４およ
び第２のソース領域４６の表面の一部を露出させるため
のコンタクトホール４８，４９，５０を形成する。コン
タクトホール４８，４９，５０を通って、第１のソース
領域４５、共通ドレイン領域４４および第２のソース領
域４６のそれぞれに接続されるアルミ配線５１，５２，
５３をシリコン基板１の上に形成する。
【００５７】その後、図１９を参照して、シリコン基板
１の表面全面にパッシベーション膜１４を形成すること
により、半導体装置は完成する。
１の表面全面にパッシベーション膜１４を形成すること
により、半導体装置は完成する。
【００５８】なお、上記実施例では、ＮチャネルＭＯＳ
トランジスタの場合について説明したが、この発明はこ
れに限られるものではなく、ＰチャネルＭＯＳトランジ
スタの場合でも、同様の効果を奏する。
トランジスタの場合について説明したが、この発明はこ
れに限られるものではなく、ＰチャネルＭＯＳトランジ
スタの場合でも、同様の効果を奏する。
【００５９】実施例３ また、上記実施例では、１の活性領域内に２つのゲート
電極を配置する場合を例示したが、この発明はこれに限
られるものでなく、図２０に示すように、１の活性領域
内に４つ以上のゲート電極６０，６１，６２，６３を配
置しても、同様の効果を奏する。実施例４ また、上記実施例では、活性領域内に複数個のゲート電
極を設ける場合を例示したが、図２１〜図２３に示すよ
うに、１個のゲート電極を設けてもよい。
電極を配置する場合を例示したが、この発明はこれに限
られるものでなく、図２０に示すように、１の活性領域
内に４つ以上のゲート電極６０，６１，６２，６３を配
置しても、同様の効果を奏する。実施例４ また、上記実施例では、活性領域内に複数個のゲート電
極を設ける場合を例示したが、図２１〜図２３に示すよ
うに、１個のゲート電極を設けてもよい。
【００６０】図２１を参照して、半導体基板１の上にゲ
ート電極６Ａが設けられている。ゲート電極６Ａと半導
体基板１との間には、ゲート絶縁膜５Ａが設けられてい
る。半導体基板１の表面中であって、かつゲート電極６
Ａの両側には、一対のソース／ドレイン領域が設けられ
ている。一方のソース／ドレイン領域は、高濃度不純物
領域１０Ａと、該高濃度不純物領域１０Ａに接続された
低濃度不純物領域９ＡとからなるＬＤＤ構造を有してい
る。ＬＤＤ構造とすることにより、ドレイン電界を緩和
させることができる。他方のソース／ドレイン領域は、
高濃度不純物領域１０Ｂと、該高濃度不純物領域１０Ｂ
に接続された低濃度不純物領域９ＢとからなるＬＤＤ構
造を有している。ゲート絶縁膜５Ａの両側部の膜厚は、
ゲート絶縁膜５Ａの中央部より厚くされている。低濃度
不純物領域９Ａ，９Ｂの外縁は、ゲート電極６Ａの側壁
面と同一平面上に位置している。低濃度不純物領域９
Ａ，９Ｂの外縁が、ゲート電極６Ａの直下に入り込んで
いないので、寄生容量は形成されない。その結果、高駆
動能力を持ち、かつ高性能を確保できる半導体装置が得
られる。
ート電極６Ａが設けられている。ゲート電極６Ａと半導
体基板１との間には、ゲート絶縁膜５Ａが設けられてい
る。半導体基板１の表面中であって、かつゲート電極６
Ａの両側には、一対のソース／ドレイン領域が設けられ
ている。一方のソース／ドレイン領域は、高濃度不純物
領域１０Ａと、該高濃度不純物領域１０Ａに接続された
低濃度不純物領域９ＡとからなるＬＤＤ構造を有してい
る。ＬＤＤ構造とすることにより、ドレイン電界を緩和
させることができる。他方のソース／ドレイン領域は、
高濃度不純物領域１０Ｂと、該高濃度不純物領域１０Ｂ
に接続された低濃度不純物領域９ＢとからなるＬＤＤ構
造を有している。ゲート絶縁膜５Ａの両側部の膜厚は、
ゲート絶縁膜５Ａの中央部より厚くされている。低濃度
不純物領域９Ａ，９Ｂの外縁は、ゲート電極６Ａの側壁
面と同一平面上に位置している。低濃度不純物領域９
Ａ，９Ｂの外縁が、ゲート電極６Ａの直下に入り込んで
いないので、寄生容量は形成されない。その結果、高駆
動能力を持ち、かつ高性能を確保できる半導体装置が得
られる。
【００６１】図２２に示す半導体装置においては、低濃
度不純物領域９Ａの外縁は、ゲート電極６Ａの側壁面と
同一表面上に位置している。一方、低濃度不純物領域９
Ｂの外縁は、ゲート電極６Ａの直下に入り込んでいる。
この実施例では、一方の低濃度不純物領域９Ａの外縁が
ゲート電極６Ａの直下に入り込んでいないので、この部
分においては、寄生容量は形成されない。
度不純物領域９Ａの外縁は、ゲート電極６Ａの側壁面と
同一表面上に位置している。一方、低濃度不純物領域９
Ｂの外縁は、ゲート電極６Ａの直下に入り込んでいる。
この実施例では、一方の低濃度不純物領域９Ａの外縁が
ゲート電極６Ａの直下に入り込んでいないので、この部
分においては、寄生容量は形成されない。
【００６２】図２３に示す半導体装置においては、一方
のソース／ドレイン領域は、高濃度不純物領域４４Ａ
と、該高濃度不純物領域４４Ａに接続された中濃度不純
物領域４４Ｂとからなる。ソース／ドレイン領域の他方
は、高濃度不純物領域４５Ａと該高濃度不純物領域に接
続された中濃度不純物領域４５Ｂと、該中濃度不純物領
域４５Ｂに接続された低濃度不純物領域４５Ｃとからな
る。中濃度不純物領域４４Ｂの外縁がゲート電極６Ａの
直下に入り込んでいないので、ソース／ドレイン領域の
一方においては、寄生容量は形成されない。実施例５ 次に、図２１に示す半導体装置の製造方法について説明
する。
のソース／ドレイン領域は、高濃度不純物領域４４Ａ
と、該高濃度不純物領域４４Ａに接続された中濃度不純
物領域４４Ｂとからなる。ソース／ドレイン領域の他方
は、高濃度不純物領域４５Ａと該高濃度不純物領域に接
続された中濃度不純物領域４５Ｂと、該中濃度不純物領
域４５Ｂに接続された低濃度不純物領域４５Ｃとからな
る。中濃度不純物領域４４Ｂの外縁がゲート電極６Ａの
直下に入り込んでいないので、ソース／ドレイン領域の
一方においては、寄生容量は形成されない。実施例５ 次に、図２１に示す半導体装置の製造方法について説明
する。
【００６３】図２４を参照して、半導体基板１の表面に
活性領域を他の活性領域から分離するためのフィールド
酸化膜４を形成する。活性領域の上に薄膜部分５Ａと、
該薄膜部分５Ａを両側から挟む一対の厚膜部分５Ｃを形
成する。
活性領域を他の活性領域から分離するためのフィールド
酸化膜４を形成する。活性領域の上に薄膜部分５Ａと、
該薄膜部分５Ａを両側から挟む一対の厚膜部分５Ｃを形
成する。
【００６４】図２５を参照して、薄膜部分５Ａの上にゲ
ート電極６Ａを形成する。ゲート電極６Ａを覆うよう
に、半導体基板１の上にＣＶＤ法により酸化膜８を形成
する。
ート電極６Ａを形成する。ゲート電極６Ａを覆うよう
に、半導体基板１の上にＣＶＤ法により酸化膜８を形成
する。
【００６５】図２６を参照して、ゲート電極６の両側壁
にサイドウォールスペーサ５５が形成され、かつ半導体
基板１の表面が露出するように、酸化膜８および厚膜部
分５Ｃを異方性エッチングする。
にサイドウォールスペーサ５５が形成され、かつ半導体
基板１の表面が露出するように、酸化膜８および厚膜部
分５Ｃを異方性エッチングする。
【００６６】図２７を参照して、ソース／ドレイン領域
の高濃度不純物領域の基となる注入層６０を形成する。
の高濃度不純物領域の基となる注入層６０を形成する。
【００６７】図２８を参照して、斜め回転イオン注入法
により、ソース／ドレイン領域の低濃度不純物領域とな
る注入層７０を形成する。注入角度αは３０〜４５°で
ある。
により、ソース／ドレイン領域の低濃度不純物領域とな
る注入層７０を形成する。注入角度αは３０〜４５°で
ある。
【００６８】図２９を参照して、注入された不純物を熱
拡散することによって、低濃度不純物領域９Ａ，９Ｂと
高濃度不純物領域１０Ａ，１０Ｂとを有するＬＤＤ構造
のソース／ドレイン領域が形成される。上記の注入角度
αを３０〜４５°に選ぶと、低濃度不純物領域９Ａ，９
Ｂの端部はゲート電極６Ａの側壁と同一平面上に位置す
るようになる。
拡散することによって、低濃度不純物領域９Ａ，９Ｂと
高濃度不純物領域１０Ａ，１０Ｂとを有するＬＤＤ構造
のソース／ドレイン領域が形成される。上記の注入角度
αを３０〜４５°に選ぶと、低濃度不純物領域９Ａ，９
Ｂの端部はゲート電極６Ａの側壁と同一平面上に位置す
るようになる。
【００６９】
【発明の効果】この発明の第１の局面に従う半導体装置
によれば、共通ドレイン領域の外縁が、第１および第２
のゲート電極の直下に入り込んでいないので、寄生容量
は形成されない。また、第１の低濃度不純物領域の外縁
は、上記第１のゲート電極の下に入り込んでいる。ま
た、第２の低濃度不純物領域の外縁は、第２のゲート電
極の下に入り込んでいる。これによって、両トランジス
タの動作速度を速くすることができる。
によれば、共通ドレイン領域の外縁が、第１および第２
のゲート電極の直下に入り込んでいないので、寄生容量
は形成されない。また、第１の低濃度不純物領域の外縁
は、上記第１のゲート電極の下に入り込んでいる。ま
た、第２の低濃度不純物領域の外縁は、第２のゲート電
極の下に入り込んでいる。これによって、両トランジス
タの動作速度を速くすることができる。
【００７０】
【００７１】この発明の第２の局面に従う半導体装置の
製造方法では、共通ドレイン領域の、低濃度部分を、回
転イオン注入によって形成する。この場合、基板に対し
て垂直にイオン注入する方法も考えられる。しかし、基
板に対して垂直にイオンを注入する方法では、リソグラ
フィー技術が必要である。一方、上記回転イオン注入法
を用いると、このようなリソグラフィー工程は不要とな
り、ひいてはスループットが向上する。また、回転イオ
ン注入の注入角度を、共通ドレイン領域の低濃度不純物
領域の外縁が、第１のゲート電極の、共通ドレイン領域
側の側壁面と同一平面上に位置し、かつ第２のゲート電
極側の低濃度不純物領域の外縁が、第２のゲート電極
の、共通ドレイン領域側の側壁面と同一平面上に位置す
るように選んでいるので、第１および第２ゲート電極と
共通ドレイン領域との間に寄生容量は形成されない。
製造方法では、共通ドレイン領域の、低濃度部分を、回
転イオン注入によって形成する。この場合、基板に対し
て垂直にイオン注入する方法も考えられる。しかし、基
板に対して垂直にイオンを注入する方法では、リソグラ
フィー技術が必要である。一方、上記回転イオン注入法
を用いると、このようなリソグラフィー工程は不要とな
り、ひいてはスループットが向上する。また、回転イオ
ン注入の注入角度を、共通ドレイン領域の低濃度不純物
領域の外縁が、第１のゲート電極の、共通ドレイン領域
側の側壁面と同一平面上に位置し、かつ第２のゲート電
極側の低濃度不純物領域の外縁が、第２のゲート電極
の、共通ドレイン領域側の側壁面と同一平面上に位置す
るように選んでいるので、第１および第２ゲート電極と
共通ドレイン領域との間に寄生容量は形成されない。
【００７２】この発明の第３の局面に従う半導体装置の
製造方法によれば、ゲート電極およびサイドウォールス
ペーサをマスクにして、半導体基板の表面に低濃度の不
純物イオンを斜め回転イオン注入するので、注入角度を
調節することにより、ソース／ドレイン領域の低濃度の
不純物イオン領域を、ゲート電極と重ならないようにす
ることができる。また、上記回転イオンの注入角度は、
前記一対のソース／ドレイン領域の少なくとも一方の外
縁が、上記ゲート電極の側壁面と同一平面状に位置して
形成されるように選ばれているので、該ゲート電極と上
記一対のソース／ドレイン領域の少なくとも一方の間に
寄生容量は形成されない。
製造方法によれば、ゲート電極およびサイドウォールス
ペーサをマスクにして、半導体基板の表面に低濃度の不
純物イオンを斜め回転イオン注入するので、注入角度を
調節することにより、ソース／ドレイン領域の低濃度の
不純物イオン領域を、ゲート電極と重ならないようにす
ることができる。また、上記回転イオンの注入角度は、
前記一対のソース／ドレイン領域の少なくとも一方の外
縁が、上記ゲート電極の側壁面と同一平面状に位置して
形成されるように選ばれているので、該ゲート電極と上
記一対のソース／ドレイン領域の少なくとも一方の間に
寄生容量は形成されない。
【図１】本発明の一実施例に係る半導体装置の断面図で
ある。
ある。
【図２】図１に示す半導体装置の平面図である。
【図３】図１に示す半導体装置の製造方法の順序の第１
の工程における半導体装置の部分断面図である。
の工程における半導体装置の部分断面図である。
【図４】図１に示す半導体装置の製造方法の順序の第２
の工程における半導体装置の部分断面図である。
の工程における半導体装置の部分断面図である。
【図５】図１に示す半導体装置の製造方法の順序の第３
の工程における半導体装置の部分断面図である。
の工程における半導体装置の部分断面図である。
【図６】図１に示す半導体装置の製造方法の順序の第４
の工程における半導体装置の部分断面図である。
の工程における半導体装置の部分断面図である。
【図７】図１に示す半導体装置の製造方法の順序の第５
の工程における半導体装置の部分断面図である。
の工程における半導体装置の部分断面図である。
【図８】図７に示す半導体装置の平面図である。
【図９】図１に示す半導体装置の製造方法の順序の第６
の工程における半導体装置の部分断面図である。
の工程における半導体装置の部分断面図である。
【図１０】図１に示す半導体装置の製造方法の順序の第
７の工程における半導体装置の部分断面図である。
７の工程における半導体装置の部分断面図である。
【図１１】図１に示す半導体装置の製造方法の順序の第
８の工程における半導体装置の部分断面図である。
８の工程における半導体装置の部分断面図である。
【図１２】図１に示す半導体装置の製造方法の順序の第
９の工程における半導体装置の部分断面図である。
９の工程における半導体装置の部分断面図である。
【図１３】図１に示す半導体装置の製造方法の順序の第
１０の工程における半導体装置の部分断面図である。
１０の工程における半導体装置の部分断面図である。
【図１４】図１に示す半導体装置の製造方法の順序の第
１１の工程における半導体装置の部分断面図である。
１１の工程における半導体装置の部分断面図である。
【図１５】図１に示す半導体装置の製造方法の順序の第
１２の工程における半導体装置の部分断面図である。
１２の工程における半導体装置の部分断面図である。
【図１６】図１に示す半導体装置の製造方法の順序の第
１３の工程における半導体装置の部分断面図である。
１３の工程における半導体装置の部分断面図である。
【図１７】図１６に示す半導体装置の平面図である。
【図１８】図１に示す半導体装置の製造方法の順序の第
１４の工程における半導体装置の部分断面図である。
１４の工程における半導体装置の部分断面図である。
【図１９】図１に示す半導体装置の製造方法の順序の第
１５の工程における半導体装置の部分断面図である。
１５の工程における半導体装置の部分断面図である。
【図２０】この発明の他の実施例に係る半導体装置の平
面図である。
面図である。
【図２１】この発明のさらに他の実施例に係る半導体装
置の断面図である。
置の断面図である。
【図２２】この発明のさらに他の実施例に係る半導体装
置の断面図である。
置の断面図である。
【図２３】この発明のさらに他の実施例に係る半導体装
置の断面図である。
置の断面図である。
【図２４】図２１に示す半導体装置の製造方法の順序の
第１の工程における半導体装置の断面図である。
第１の工程における半導体装置の断面図である。
【図２５】図２１に示す半導体装置の製造方法の順序の
第２の工程における半導体装置の断面図である。
第２の工程における半導体装置の断面図である。
【図２６】図２１に示す半導体装置の製造方法の順序の
第３の工程における半導体装置の断面図である。
第３の工程における半導体装置の断面図である。
【図２７】図２１に示す半導体装置の製造方法の順序の
第４の工程における半導体装置の断面図である。
第４の工程における半導体装置の断面図である。
【図２８】図２１に示す半導体装置の製造方法の順序の
第５の工程における半導体装置の断面図である。
第５の工程における半導体装置の断面図である。
【図２９】図２１に示す半導体装置の製造方法の順序の
第６の工程における半導体装置の断面図である。
第６の工程における半導体装置の断面図である。
【図３０】従来の半導体装置の断面図である。
【図３１】従来の半導体装置の製造方法の順序の第１の
工程における半導体装置の部分断面図である。
工程における半導体装置の部分断面図である。
【図３２】従来の半導体装置の製造方法の順序の第２の
工程における半導体装置の部分断面図である。
工程における半導体装置の部分断面図である。
【図３３】従来の半導体装置の製造方法の順序の第３の
工程における半導体装置の部分断面図である。
工程における半導体装置の部分断面図である。
【図３４】従来の半導体装置の製造方法の順序の第４の
工程における半導体装置の部分断面図である。
工程における半導体装置の部分断面図である。
【図３５】従来の半導体装置の製造方法の順序の第５の
工程における半導体装置の部分断面図である。
工程における半導体装置の部分断面図である。
【図３６】従来の半導体装置の製造方法の順序の第６の
工程における半導体装置の部分断面図である。
工程における半導体装置の部分断面図である。
【図３７】従来の半導体装置の製造方法の順序の第７の
工程における半導体装置の部分断面図である。
工程における半導体装置の部分断面図である。
【図３８】従来の半導体装置の製造方法の順序の第８の
工程における半導体装置の部分断面図である。
工程における半導体装置の部分断面図である。
【図３９】従来の半導体装置の製造方法の順序の第９の
工程における半導体装置の部分断面図である。
工程における半導体装置の部分断面図である。
【図４０】従来の半導体装置の製造方法の順序の第１０
の工程における半導体装置の部分断面図である。
の工程における半導体装置の部分断面図である。
【図４１】従来の半導体装置の製造方法の順序の第１１
の工程における半導体装置の部分断面図である。
の工程における半導体装置の部分断面図である。
【図４２】他の従来の半導体装置の断面図である。
【図４３】さらに他の従来の半導体装置の断面図であ
る。
る。
１ シリコン基板 ４ フィールド酸化膜 ４０ 第１のゲート電極 ４１ 第２のゲート電極 ４２ 第１のゲート酸化膜 ４３ 第２のゲート酸化膜 ４４ 共通ドレイン領域 ４４ａ 共通ドレイン領域の高濃度不純物領域 ４４ｂ 共通ドレイン領域の低濃度不純物領域 ４４ｃ 共通ドレイン領域の低濃度不純物領域 ４５ 第１のソース領域 ４６ 第２のソース領域
───────────────────────────────────────────────────── フロントページの続き (56)参考文献 特開 昭62−276874（ＪＰ，Ａ) 特開 昭57−62566（ＪＰ，Ａ) 特開 平４−23329（ＪＰ，Ａ) 特開 昭63−44770（ＪＰ，Ａ) 特開 平４−314336（ＪＰ，Ａ) 特開 平３−284854（ＪＰ，Ａ) 特開 平５−3173（ＪＰ，Ａ) 特開 昭63−81971（ＪＰ，Ａ) (58)調査した分野(Int.Cl.7，ＤＢ名) H01L 21/336 H01L 21/8234 H01L 27/088 H01L 29/78
Claims (8)
- 【請求項１】 半導体基板と、 前記半導体基板の上に、互いに平行になるように設けら
れた第１のゲート電極と第２のゲート電極と、 前記半導体基板と前記第１のゲート電極との間に設けら
れた第１のゲート酸化膜と、 前記半導体基板と前記第２のゲート電極との間に設けら
れた第２のゲート酸化膜と、 前記半導体基板の表面中であって、前記第１のゲート電
極と前記第２のゲート電極との間に設けられた共通ドレ
イン領域と、 前記半導体基板の表面中であって、かつ、前記第１のゲ
ート電極を間に挟むように、前記共通ドレイン領域に対
向して設けられた第１のソース領域と、 前記半導体基板の表面中であって、かつ前記第２のゲー
ト電極を間に挟むように、前記共通ドレイン領域に対向
して設けられた第２のソース領域と、を備え、 前記共通ドレイン領域は、前記第１および第２のゲート
電極が延びる方向に拡がる高濃度不純物領域と、該高濃
度不純物領域の両側に設けられた一対の低濃度不純物領
域と、を含み、 前記第１のゲート電極側の前記低濃度不純物領域の外縁
は、前記第１のゲート電極の、前記共通ドレイン領域側
の側壁面と同一表面上に位置しており、 前記第２のゲート電極側の前記低濃度不純物領域の外縁
は、前記第２のゲート電極の、前記共通ドレイン領域側
の側壁面と同一表面上に位置しており、 前記第１のソース領域は、 （ａ） 前記第１のゲート電極の延びる方向に延び、か
つ前記第１のゲート電極から最も離れた位置に設けられ
た第１の高濃度不純物領域と、 （ｂ） 前記第１のゲート電極の延びる方向に延び、か
つ前記第１の高濃度不純物領域に隣接して設けられ、前
記第１の高濃度不純物領域よりも濃度が薄い第１の中濃
度不純物領域と、 （ｃ） 前記第１のゲート電極の延びる方向に延び、か
つ前記第１の中濃度不純物領域に隣接して設けられ、か
つ前記第１のゲート電極に最も近い位置に設け られ、前
記第１の中濃度不純物領域よりも濃度が薄い第１の低濃
度不純物領域と、を含み、 前記第１の低濃度不純物領域の外縁は、前記第１のゲー
ト電極の下に入り込んでおり、 前記第２のソース領域は、 （ｄ） 前記第２のゲート電極の延びる方向に延び、か
つ前記第２のゲート電極から最も離れた位置に設けられ
た第２の高濃度不純物領域と、 （ｅ） 前記第２のゲート電極の延びる方向に延び、か
つ前記第２の高濃度不純物領域に隣接して設けられ、前
記第２の高濃度不純物領域よりも濃度が薄い第２の中濃
度不純物領域と、 （ｆ） 前記第２のゲート電極の延びる方向に延び、か
つ前記第２の中濃度不純物領域に隣接して設けられ、か
つ前記第２のゲート電極に最も近い位置に設けられ、前
記第２の中濃度不純物領域よりも濃度が薄い第２の低濃
度不純物領域と、を含み、 前記第２の低濃度不純物領域の外縁は、前記第２のゲー
ト電極の下に入り込んでいる、 半導体装置。 - 【請求項２】 半導体基板の表面に、膜厚の厚い厚膜部
分と、該厚膜部分を両側から挟む前記厚膜部分よりも膜
厚の薄い第１および第２の薄膜部分と、からなるゲート
絶縁膜を形成する工程と、 前記第１の薄膜部分の上に、その一方の側壁が、実質的
に、前記厚膜部分と前記第１の薄膜部分との境界の上に
位置する第１のゲート電極を形成する工程と、 前記第２の薄膜部分の上に、その一方の側壁が、実質的
に、前記厚膜部分と前記第２の薄膜部分との境界の上に
位置する第２のゲート電極を形成する工程と、 前記第１のゲート電極、前記ゲート絶縁膜の前記厚膜部
分および前記第２のゲート電極をマスクにして、前記半
導体基板の表面に低濃度の不純物イオンを注入する工程
と、 前記第１のゲート電極の両側壁に第１のサイドウォール
スペーサを形成し、かつ前記第２のゲート電極の両側壁
に第２のサイドウォールスペーサを形成する工程と、 前記第１のゲート電極、前記第１のサイドウォールスペ
ーサ、前記第２のゲート電極および前記第２のサイドウ
ォールスペーサをマスクにして、前記ゲート絶縁膜の前
記厚膜部分および前記第１および第２の薄膜部分を選択
的にエッチングし、それによって、前記半導体基板の表
面を露出させる工程と、 前記第１のゲート電極、前記第１のサイドウォールスペ
ーサ、前記第２のゲート電極および前記第２のサイドウ
ォールスペーサをマスクにして、前記半導体基板の表面
に、中濃度の不純物イオンを斜め回転イオン注入する工
程と、 前記第１のゲート電極、前記第１のサイドウォールスペ
ーサ、前記第２のゲート電極および前記第２のサイドウ
ォールスペーサをマスクにして、前記活性領域の表面に
高濃度の不純物イオンを前記半導体基板に対して垂直に
注入する工程と、 注入された前記不純物イオンを前記半導体基板中に拡散
させ、それによって、 （ａ） 前記半導体基板の主表面中であって、前記第１
のゲート電極と前記第２のゲート電極との間に挟まれた
領域に設けられた共通ドレイン領域と、 （ｂ） 前記半導体基板の主表面中であって、前記第１
の電極を間に挟むように、前記共通ドレイン領域に対向
して設けられた第１のソース領域と、 （ｃ） 前記半導体基板の主表面中であって、前記第２
の電極を間に挟むように前記共通ドレイン領域に対向し
て設けられた第２のソース領域と、 を形成する工程と、 前記第１のゲート電極および前記第２のゲート電極を覆
うように、前記半導体基板の上に層間絶縁膜を形成する
工程と、 前記層間絶縁膜中に、前記第１のソース領域、前記共通
ドレイン領域および前記第２のソース領域の表面の一部
を露出させるためのコンタクトホールを形成する工程
と、 前記コンタクトホールを通って、前記第１のソース領
域、前記共通ドレイン領域および前記第２のソース領域
のそれぞれに接続される電極配線を前記半導体基板の上
に形成する工程と、を備え、 前記回転イオン注入の注入角度は、前記共通ドレイン領
域の一方の外縁が、前記第１のゲート電極の、該共通ド
レイン領域側の側壁面と同一平面上に位置し、かつ前記
共通ドレイン領域の他方の外縁が、前記第２のゲート電
極の、前記共通ドレイン領域側の側壁面と同一平面上に
位置して形成されるように選ばれる、半導体装置の製造
方法。 - 【請求項３】 前記斜め回転イオン注入の注入角度は、
３０〜４５°に選ばれている、請求項２に記載の半導体
装置の製造方法。 - 【請求項４】 前記斜め回転イオン注入の、注入エネル
ギは、５０〜１００ＫｅＶで行なわれる、請求項２に記
載の、半導体装置の製造方法。 - 【請求項５】 前記斜め回転イオン注入は、注入濃度１
×１０13〜１×１０14ａｔｏｍｓ／ｃｍ2 で行なわれ
る、請求項２に記載の、半導体装置の製造方法。 - 【請求項６】 前記高濃度の不純物イオンの注入は、注
入エネルギ４０〜５０ＫｅＶで行なわれる、請求項２に
記載の、半導体装置の製造方法。 - 【請求項７】 前記高濃度の不純物イオンの注入は、濃
度１×１０15〜１×１０16ａｔｏｍｓ／ｃｍ2 で行なわ
れる、請求項２に記載の、半導体装置の製造方法。 - 【請求項８】 半導体基板の上に、薄膜部分と、該薄膜
部分を両側から挟む一対の厚膜部分とからなるゲート絶
縁膜を形成する工程と、 前記薄膜部分の上にゲート電極を形成する工程と、 前記ゲート電極を覆うように前記半導体基板の上に絶縁
膜を形成する工程と、 前記ゲート電極の両側壁にサイドウォールスペーサを形
成し、かつ前記半導体基板の表面を露出させるように、
前記絶縁膜を異方性エッチングする工程と、 前記ゲート電極および前記サイドウォールスペーサをマ
スクにして、前記半導体基板の表面に垂直に高濃度の不
純物イオンを注入する工程と、 前記ゲート電極および前記サイドウォールスペーサをマ
スクにして、前記半導体基板の表面に低濃度の不純物イ
オンを斜め回転イオン注入する工程と、 前記半導体基板の表面に注入された前記不純物イオンを
拡散させて、該半導体基板の表面中に、一対のソース／
ドレイン領域を形成する工程と、を備え、 前記回転イオンの注入角度は、前記一対のソース／ドレ
イン領域の外縁が、前記ゲート電極の側壁面と同一平面
状に位置して形成されるように選ばれる、半導体装置の
製造方法。
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