JPH10124383A - メモリアクセス制御方式 - Google Patents
メモリアクセス制御方式Info
- Publication number
- JPH10124383A JPH10124383A JP27913396A JP27913396A JPH10124383A JP H10124383 A JPH10124383 A JP H10124383A JP 27913396 A JP27913396 A JP 27913396A JP 27913396 A JP27913396 A JP 27913396A JP H10124383 A JPH10124383 A JP H10124383A
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- JP
- Japan
- Prior art keywords
- memory
- access
- additional information
- memory access
- information
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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Abstract
(57)【要約】
【課題】 メモリアクセスの高速化手法を切り替えて使
うことによりメモリアクセスの更なる高速化を可能にし
たメモリアクセス制御方式を提供すること。 【解決手段】 メモリアクセスのアクセス種別に関する
情報をアドレス情報に付加情報として付加してＣＰＵ１
から出力させる。前記付加情報を付加情報デコード部２
１でアクセス種別毎にデコードする。前記デコード部の
出力にしたがいアクセス種別判断部２２がアクセス種別
毎に高速化手法を決定する。こうして決定された高速化
手法を使いメモリタイミング制御部２３が前記メモリア
クセスの実行タイミングを制御する。
うことによりメモリアクセスの更なる高速化を可能にし
たメモリアクセス制御方式を提供すること。 【解決手段】 メモリアクセスのアクセス種別に関する
情報をアドレス情報に付加情報として付加してＣＰＵ１
から出力させる。前記付加情報を付加情報デコード部２
１でアクセス種別毎にデコードする。前記デコード部の
出力にしたがいアクセス種別判断部２２がアクセス種別
毎に高速化手法を決定する。こうして決定された高速化
手法を使いメモリタイミング制御部２３が前記メモリア
クセスの実行タイミングを制御する。
Description
【０００１】
【発明の属する技術分野】本発明は、メモリアクセス制
御方式に関し、特にメモリアクセスの高速化技術に関す
る。
御方式に関し、特にメモリアクセスの高速化技術に関す
る。
【０００２】
【従来の技術】従来、ＣＰＵがメモリにアクセスする
際、メモリ制御部は一様に同じ種類のアクセス方法であ
るとして動作していた。即ち、メモリアクセスの高速化
は単一の高速化手法のみで高速化している。
際、メモリ制御部は一様に同じ種類のアクセス方法であ
るとして動作していた。即ち、メモリアクセスの高速化
は単一の高速化手法のみで高速化している。
【０００３】また例えば特開平２−１０５３８４号公報
には、アドレス情報に付加した付加情報を用いてメモリ
アクセスの高速化を行うことが記載されている。
には、アドレス情報に付加した付加情報を用いてメモリ
アクセスの高速化を行うことが記載されている。
【０００４】
【発明が解決しようとする課題】しかしながら、従来の
技術では、メモリアクセスの高速化は単一の高速化手法
で行われるため、その手法から外れたアクセスが発生し
た場合には、高速化を行なわなかった場合よりも更に性
能が悪化してしまうという問題がある。即ち、高速化と
いっても万能ではなく、ある特定のアクセス手順を想定
し、そのアクセス方法を中心に高速化を考えてあるた
め、例外的なパターンを受けた場合、通常のアクセス時
間に加えて、先行動作した部分の復旧動作を行わなけれ
ばならず、余分に時間を要する。
技術では、メモリアクセスの高速化は単一の高速化手法
で行われるため、その手法から外れたアクセスが発生し
た場合には、高速化を行なわなかった場合よりも更に性
能が悪化してしまうという問題がある。即ち、高速化と
いっても万能ではなく、ある特定のアクセス手順を想定
し、そのアクセス方法を中心に高速化を考えてあるた
め、例外的なパターンを受けた場合、通常のアクセス時
間に加えて、先行動作した部分の復旧動作を行わなけれ
ばならず、余分に時間を要する。
【０００５】それ故に本発明の課題は、メモリアクセス
の高速化手法を切り替えて使うことによりメモリアクセ
スの更なる高速化を可能にしたメモリアクセス制御方式
を提供することにある。
の高速化手法を切り替えて使うことによりメモリアクセ
スの更なる高速化を可能にしたメモリアクセス制御方式
を提供することにある。
【０００６】
【課題を解決するための手段】本発明によれば、メモリ
に対するアクセスを制御するメモリアクセス制御方式に
おいて、アクセスすべきデータに関する情報をアドレス
情報に付加情報として付加してＣＰＵから出力させ、メ
モリ制御部で前記付加情報を参照して前記メモリの高速
動作モードを決めるようにしたことを特徴とするメモリ
アクセス制御方式が得られる。
に対するアクセスを制御するメモリアクセス制御方式に
おいて、アクセスすべきデータに関する情報をアドレス
情報に付加情報として付加してＣＰＵから出力させ、メ
モリ制御部で前記付加情報を参照して前記メモリの高速
動作モードを決めるようにしたことを特徴とするメモリ
アクセス制御方式が得られる。
【０００７】また本発明によれば、メモリアクセスを制
御するメモリアクセス制御方式において、アクセス種別
に関する情報をアドレス情報に付加情報として付加して
出力するＣＰＵと、前記付加情報をアクセス種別毎にデ
コードする付加情報デコード部と、前記デコード部の出
力にしたがいアクセス種別毎に高速化手法を決定するア
クセス種別判断部と、決定された高速化手法を使い前記
メモリアクセスの実行タイミングを制御するメモリタイ
ミング制御部とを含むことを特徴とするメモリアクセス
制御方式が得られる。
御するメモリアクセス制御方式において、アクセス種別
に関する情報をアドレス情報に付加情報として付加して
出力するＣＰＵと、前記付加情報をアクセス種別毎にデ
コードする付加情報デコード部と、前記デコード部の出
力にしたがいアクセス種別毎に高速化手法を決定するア
クセス種別判断部と、決定された高速化手法を使い前記
メモリアクセスの実行タイミングを制御するメモリタイ
ミング制御部とを含むことを特徴とするメモリアクセス
制御方式が得られる。
【０００８】前記付加情報はアクセスすべきデータの種
別に関するやアクセス頻度に関するものであるとよい。
別に関するやアクセス頻度に関するものであるとよい。
【０００９】
【発明の実施の形態】次に、本発明の実施の形態につい
て図面を参照して詳細に説明する。
て図面を参照して詳細に説明する。
【００１０】図１は本発明の実施の形態に係るメモリア
クセス制御方式を示し、アクセス種別を示す付加情報を
アドレス情報に付加して出力するＣＰＵ１と、実際に情
報を記憶するためのメモリ３と、ＣＰＵ１からのアドレ
ス情報と付加情報を元にメモリ３の制御を行うメモリ制
御部２とを含んでいる。
クセス制御方式を示し、アクセス種別を示す付加情報を
アドレス情報に付加して出力するＣＰＵ１と、実際に情
報を記憶するためのメモリ３と、ＣＰＵ１からのアドレ
ス情報と付加情報を元にメモリ３の制御を行うメモリ制
御部２とを含んでいる。
【００１１】図２はメモリ制御部２を詳細に示してい
る。メモリ制御部２は、ＣＰＵ１からの付加情報を元に
アクセス種別を判断するためのデコードを行う付加情報
デコード部２１、アクセス種別をどういった高速化手法
に対応付けるかを判断するアクセス種別判断部２２、及
び決定された高速化手法に基きメモリ制御のためのタイ
ミングを生成するメモリタイミング制御部２３を含んで
いる。
る。メモリ制御部２は、ＣＰＵ１からの付加情報を元に
アクセス種別を判断するためのデコードを行う付加情報
デコード部２１、アクセス種別をどういった高速化手法
に対応付けるかを判断するアクセス種別判断部２２、及
び決定された高速化手法に基きメモリ制御のためのタイ
ミングを生成するメモリタイミング制御部２３を含んで
いる。
【００１２】このメモリアクセス制御方式の動作につい
て、図１および図２を参照して詳細に説明する。
て、図１および図２を参照して詳細に説明する。
【００１３】ＣＰＵ１は、メモリをアクセスする際にま
ずアドレス情報を提示するが、この際にアクセスの種別
に関する情報を同時に出力する。このアクセスの種別と
しての情報の内容は、アクセスの連続性、アクセスの間
隔、アクセスの系統等を類推できるような何らかの情報
を出力する。また、この情報を付加する手段としては、
図１のようにアドレス情報と全く別の付加情報として通
知してもよいし、アドレス情報の一部を使って情報を重
畳させてもよい。
ずアドレス情報を提示するが、この際にアクセスの種別
に関する情報を同時に出力する。このアクセスの種別と
しての情報の内容は、アクセスの連続性、アクセスの間
隔、アクセスの系統等を類推できるような何らかの情報
を出力する。また、この情報を付加する手段としては、
図１のようにアドレス情報と全く別の付加情報として通
知してもよいし、アドレス情報の一部を使って情報を重
畳させてもよい。
【００１４】付加情報の生成方法にはいくつかの手法が
考えられる。ＣＰＵ１内に自動的に情報を検出するため
の機構を持たせてもよいし、プログラム生成時に陽に指
定する方法や、カーネルプログラムによって実行時に属
性を決定する方法でもよい。
考えられる。ＣＰＵ１内に自動的に情報を検出するため
の機構を持たせてもよいし、プログラム生成時に陽に指
定する方法や、カーネルプログラムによって実行時に属
性を決定する方法でもよい。
【００１５】このようにして出力された付加情報は、ア
ドレス情報とともにメモリ制御部２に入力される。メモ
リ制御部２では、まず付加情報デコード部２１で、伝達
された付加情報を使ってアクセス種別の情報を復元し、
アクセス種別判断部２２で、復元されたアクセス種別は
どの高速化手法を用いてアクセスするかの対応付けを行
う。
ドレス情報とともにメモリ制御部２に入力される。メモ
リ制御部２では、まず付加情報デコード部２１で、伝達
された付加情報を使ってアクセス種別の情報を復元し、
アクセス種別判断部２２で、復元されたアクセス種別は
どの高速化手法を用いてアクセスするかの対応付けを行
う。
【００１６】一般的に用いられる手法としては、アクセ
スのページ動作、ページ書き戻し動作の遅延、キャッシ
ュラインを持つメモリに対するライン選択先読み動作等
である。ここで決定された高速化手法を用いてメモリタ
イミング制御部２３はメモリ３をアクセスする。
スのページ動作、ページ書き戻し動作の遅延、キャッシ
ュラインを持つメモリに対するライン選択先読み動作等
である。ここで決定された高速化手法を用いてメモリタ
イミング制御部２３はメモリ３をアクセスする。
【００１７】さらに図１及び図２を纏めた図３と共に図
５及び図５を参照して説明を続ける。
５及び図５を参照して説明を続ける。
【００１８】ユーザープログラムが実行される場合、カ
ーネルプログラムにメモリエリアの使用要求を出して得
られた領域のみを使用できる。このようにカーネルプロ
グラムはユーザープログラムが使用するメモリを全て把
握しているため、カーネルプログラムにアクセス種別を
決定させるのは妥当である。
ーネルプログラムにメモリエリアの使用要求を出して得
られた領域のみを使用できる。このようにカーネルプロ
グラムはユーザープログラムが使用するメモリを全て把
握しているため、カーネルプログラムにアクセス種別を
決定させるのは妥当である。
【００１９】またアドレスを大きなグループに分け、そ
のグループ毎にアクセス種別を対応付けることができれ
ば、アドレス情報以外に付加情報専用の信号を用意する
必要がなくなる。
のグループ毎にアクセス種別を対応付けることができれ
ば、アドレス情報以外に付加情報専用の信号を用意する
必要がなくなる。
【００２０】カーネルプログラムはユーザープログラム
が要求してきたメモリ割り当て要求を分析し、その要求
が、プログラム領域のものか、データ領域のものか、ス
タック領域のものかを判断する。データ領域であった場
合データの大きさをある閾値で分け、大データ領域と小
データ領域とに分類する。
が要求してきたメモリ割り当て要求を分析し、その要求
が、プログラム領域のものか、データ領域のものか、ス
タック領域のものかを判断する。データ領域であった場
合データの大きさをある閾値で分け、大データ領域と小
データ領域とに分類する。
【００２１】ここで切り分けられたアクセス種別毎にカ
ーネルプログラムは異なったアドレス領域を割り当てる
ようにする。この例では図４のように０００００〜プロ
グラム領域、０４０００〜大データ領域、０８０００〜
小データ領域、〜１００００スタック領域に割り当てる
こととする。
ーネルプログラムは異なったアドレス領域を割り当てる
ようにする。この例では図４のように０００００〜プロ
グラム領域、０４０００〜大データ領域、０８０００〜
小データ領域、〜１００００スタック領域に割り当てる
こととする。
【００２２】プログラムが実行されてメモリにアクセス
しようとした場合、これらのどれかのアドレス領域の一
つとしてアクセスするので、そのアドレスを判断すると
どのアクセス種別のものか判断できる。
しようとした場合、これらのどれかのアドレス領域の一
つとしてアクセスするので、そのアドレスを判断すると
どのアクセス種別のものか判断できる。
【００２３】付加情報デコード部はこのようにアドレス
情報を元に図４のアドレス領域に分類することにより、
アクセス種別を判断する。
情報を元に図４のアドレス領域に分類することにより、
アクセス種別を判断する。
【００２４】次にアクセス種別判断部２２は、上記アク
セス種別に最も適していると思われる高速化手法を以下
に説明するように対応付ける。図５のようにプログラム
領域の場合、連続した次のアドレスがアクセスされる確
率が大きいため、次のアドレスの先読みを行い、大デー
タ領域の場合、メモリ３内のキャッシュライン”０”側
を優先的に使う。小データ領域の場合は同様にメモリ３
内のキャッシュライン”０”側を優先的に使うが、その
近傍が連続してアクセスされる確率が高いためページヒ
ットしたままの状態を保ったままにする。スタック領域
の場合はデータと全く異なったタイミングで使用される
ためメモリのキャッシュライン”１”側を優先的に使
う。
セス種別に最も適していると思われる高速化手法を以下
に説明するように対応付ける。図５のようにプログラム
領域の場合、連続した次のアドレスがアクセスされる確
率が大きいため、次のアドレスの先読みを行い、大デー
タ領域の場合、メモリ３内のキャッシュライン”０”側
を優先的に使う。小データ領域の場合は同様にメモリ３
内のキャッシュライン”０”側を優先的に使うが、その
近傍が連続してアクセスされる確率が高いためページヒ
ットしたままの状態を保ったままにする。スタック領域
の場合はデータと全く異なったタイミングで使用される
ためメモリのキャッシュライン”１”側を優先的に使
う。
【００２５】メモリタイミング制御部２３は、ここで決
定された高速化手法とアドレス情報とをもとにメモリア
クセスを行う。換言すると、メモリタイミング制御部２
３は、決定された高速化手法を使いメモリアクセスの実
行タイミングを制御する。
定された高速化手法とアドレス情報とをもとにメモリア
クセスを行う。換言すると、メモリタイミング制御部２
３は、決定された高速化手法を使いメモリアクセスの実
行タイミングを制御する。
【００２６】
【発明の効果】本発明のメモリ制御方式によると、アク
セスの種別毎に最適な高速化手法を採ることができるた
め、メモリアクセス性能が向上する。その理由は、高速
化手法を切り替えることができるため、単一の高速化手
法の場合、予測が外れた場合の性能低下が性能向上の妨
げとなっていたが、この妨げが取り除かれるためであ
る。
セスの種別毎に最適な高速化手法を採ることができるた
め、メモリアクセス性能が向上する。その理由は、高速
化手法を切り替えることができるため、単一の高速化手
法の場合、予測が外れた場合の性能低下が性能向上の妨
げとなっていたが、この妨げが取り除かれるためであ
る。
【図１】本発明の実施の形態に係るメモリアクセス制御
方式を説明するためのブロック図。
方式を説明するためのブロック図。
【図２】図１のメモリ制御部の内部を詳細に示したブロ
ック図。
ック図。
【図３】図１と図２を纏めて示したブロック図。
【図４】アクセス種別とアドレス領域との対応関係を示
した説明図。
した説明図。
【図５】アクセス種別とこれに対応した高速化手法との
関係を示した説明図。
関係を示した説明図。
１ ＣＰＵ ２ メモリ制御部 ３ メモリ ２１ 付加情報デーコード部 ２２ アクセス種別判断部 ２３ メモリタイミング制御部
Claims (4)
- 【請求項１】 メモリに対するアクセスを制御するメモ
リアクセス制御方式において、アクセスすべきデータに
関する情報をアドレス情報に付加情報として付加してＣ
ＰＵから出力させ、メモリ制御部で前記付加情報を参照
して前記メモリの高速動作モードを決めるようにしたこ
とを特徴とするメモリアクセス制御方式。 - 【請求項２】 メモリアクセスを制御するメモリアクセ
ス制御方式において、アクセス種別に関する情報をアド
レス情報に付加情報として付加して出力するＣＰＵと、
前記付加情報をアクセス種別毎にデコードする付加情報
デコード部と、前記デコード部の出力にしたがいアクセ
ス種別毎に高速化手法を決定するアクセス種別判断部
と、決定された高速化手法を使い前記メモリアクセスの
実行タイミングを制御するメモリタイミング制御部とを
含むことを特徴とするメモリアクセス制御方式。 - 【請求項３】 前記付加情報はアクセスすべきデータの
種別に関するものである請求項１又は２に記載のメモリ
アクセス制御方式。 - 【請求項４】 前記付加情報はアクセス頻度に関するも
のである請求項１又は２に記載のメモリアクセス制御方
式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP27913396A JPH10124383A (ja) | 1996-10-22 | 1996-10-22 | メモリアクセス制御方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP27913396A JPH10124383A (ja) | 1996-10-22 | 1996-10-22 | メモリアクセス制御方式 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH10124383A true JPH10124383A (ja) | 1998-05-15 |
Family
ID=17606901
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP27913396A Pending JPH10124383A (ja) | 1996-10-22 | 1996-10-22 | メモリアクセス制御方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH10124383A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2008159057A (ja) * | 2006-12-22 | 2008-07-10 | Intel Corp | ダイナミック・ランダムアクセスメモリからスタティック・ランダムアクセスメモリへのプリフェッチ |
-
1996
- 1996-10-22 JP JP27913396A patent/JPH10124383A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2008159057A (ja) * | 2006-12-22 | 2008-07-10 | Intel Corp | ダイナミック・ランダムアクセスメモリからスタティック・ランダムアクセスメモリへのプリフェッチ |
| JP4658112B2 (ja) * | 2006-12-22 | 2011-03-23 | インテル コーポレイション | ダイナミック・ランダムアクセスメモリからスタティック・ランダムアクセスメモリへのプリフェッチ |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20020605 |