JPH06348592A

JPH06348592A - ライトバッファ制御方式

Info

Publication number: JPH06348592A
Application number: JP5138153A
Authority: JP
Inventors: Ryuichi Hattori; 隆一服部; Yasuhiro Hida; 庸博飛田; Yoshiji Ichieda; 由次市枝
Original assignee: Hitachi Ltd
Current assignee: Hitachi Ltd
Priority date: 1993-06-10
Filing date: 1993-06-10
Publication date: 1994-12-22

Abstract

(57)【要約】【目的】ＣＰＵの内蔵キャッシュメモリの動作モードに
応じて、最適なライトバッファ動作モードを選択する。
ＣＰＵとＣＰＵ以外のバスマスタとでライトバッファの
動作モードを選択し、書き込み動作を行うバスマスタに
最適なライトバッファ動作モードを選択する。これによ
り、システムの主記憶装置に対する書き込み動作を高速
化すること。【構成】ＣＰＵと主記憶装置との間にライトスルー方式
とコピーバック方式の切り換え可能なライトバッファを
設け、ＣＰＵ内蔵キャッシュメモリの動作モードまたは
書き込みを行うバスマスタの種類を判定し、ライトバッ
ファの動作モードをライトバッファ制御回路で制御す
る。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、パーソナルコンピュー
タやワークステーションなどの小型情報処理機器の主記
憶装置アクセス高速化に関するものである。

【０００２】

【従来の技術】一般に小型情報処理機器などで演算性能
が重要な場合には、高速な中央演算処理装置（以下ＣＰ
Ｕと略す）から低速な主記憶装置に対する書き込み動作
を高速に行うため、メモリシステムに等価的な高速化手
段であるライトバッファを採用している。このライトバ
ッファには一般的に以下に述べるような２つの制御方式
がある。本明細書ではそれら２つの方式をライトスルー
方式，ライトバック方式と呼ぶことにし、以下それぞれ
の方式について説明する。

【０００３】（１）ライトスルー方式図４は「ライトスルー方式」の構成を示す図である。図
４において７２はＣＰＵ１０１からライトバッファ１０
０への書き込み要求を示す信号、７３はライトバッファ
１００がＣＰＵ１０１からの書き込みアドレスとデータ
の受け取りを完了したことを示す信号、７５はライトバ
ッファ１００から主記憶装置１０８への書き込み要求を
示す信号、７６は主記憶装置１０８がライトバッファ１
００からの書き込みアドレスとデータの受け取りを完了
したことを示す信号、１０４は制御回路である。

【０００４】次に動作について説明する。ＣＰＵ１０１
から主記憶装置１０８へ書き込み要求が発生すると、ラ
イトバッファ１００が書き込み要求信号７２を受け、書
き込みアドレスと書き込みデータをそれぞれレジスタ１
４，１５に取り込む。そして取り込みが完了すると即座
に受け取り完了信号７３をＣＰＵ１０１に出力し、同時
に主記憶装置１０８への書き込み要求信号７５を出力し
主記憶装置１０８への書き込み動作を開始する。ＣＰＵ
１０１受け取り完了信号７３を受け取ると主記憶装置１
０８への書き込み完了を待たずして次の動作に入れるた
め、システム全体の実行速度が向上する。一方主記憶装
置１０８への書き込み動作が連続する場合、主記憶装置
１０８がデータ受け取り完了信号７６を出力するまでは
ライトバッファ１００は次の処理に移行できない。ゆえ
にＣＰＵ１０１からの書き込み動作が連続する場合書き
込みアドレスと書き込みデータをレジスタに取り込むこ
とができないため、ＣＰＵ１０１は待たされることにな
る。

【０００５】上記述べたライトスルー方式については、
たとえば特開昭５５−１０５８８１号公報「ライトバッ
ファ方式」に示されている。

【０００６】（２）ライトバック方式次にライトバック方式について説明する。図５は「ライ
トバック方式」の構成を示す図である。図４において７
２はＣＰＵ１０１からライトバッファ２００への書き込
み要求を示す信号、７３はライトバッファ２００がＣＰ
Ｕ１０１からの書き込みアドレスとデータの受け取りを
完了したことを示す信号、７５はライトバッファ２００
から主記憶装置１０８への書き込み要求を示す信号、７
６は主記憶装置１０８がライトバッファ２００からの書
き込みアドレスとデータの受け取りを完了したことを示
す信号、１０４は制御回路である。

【０００７】次に動作について説明する。図５において
ＣＰＵ１０１から主記憶装置１０８へ書き込み要求が発
生すると、ライトバッファ２００が書き込み要求信号７
２を受け取り、書き込みアドレスと前回の書き込み動作
でレジスタ２４に格納されているアドレスとを比較器１
０７で比較し、同一アドレスの場合はレジスタの内容を
今回の書き込みアドレスとデータの組合せに置き換え
る。この同一アドレスの場合を本明細書ではライトバッ
ファヒットと呼び、同一アドレスでない場合をライトバ
ッファミスヒットと呼ぶ。ライトバッファヒットの場合
はレジスタ２４，２５の内容を書きかえるだけで主記憶
装置１０８への書き込みは省略する。ゆえに主記憶装置
１０８の同一アドレスに対する書き込みが複数連続する
場合は古いデータの書き込みを省略することによりシス
テム全体の実行速度が向上する。ライトバッファミスヒ
ットの場合は主記憶装置１０８への書き込み要求信号７
５を出力し主記憶装置１０８への書き込み動作を開始す
る。一方主記憶装置１０８への書き込みが実行中にＣＰ
Ｕ１０１から次の書き込み要求が発生した場合、主記憶
装置１０８がデータ受け取り完了信号７６を出力するま
ではライトバッファ２００はＣＰＵ１０１からの書き込
みアドレスと書き込みデータをレジスタ２４，２５に取
り込むことができないため、ＣＰＵ１０１は待たされる
ことになる。

【０００８】このライトバック方式については、たとえ
ば特開昭６１−２３７１４５号公報に示されている。

【０００９】

【発明が解決しようとする課題】上記述べてきたよう
に、ライトスルー方式は構成が簡単であり、ＣＰＵから
の書き込みアドレスとデータをラッチすると同時にサイ
クル完了信号をＣＰＵに返すことができ、ＣＰＵのはす
ぐ次の動作を実行することができる。次のＣＰＵからの
ライトが発生する前にライトバッファから主記憶への書
き込みが完了すれば、ＣＰＵは次のライトサイクルも高
速に完了することができる。例えばＣＰＵ以外の低速な
バスマスタ等が連続してライトを行う場合には、通常ラ
イトサイクルと次のライトサイクルの間には間隔が空い
ており、この時間内にライトバッファから主記憶装置へ
の書き込み動作を行うため、バスマスタは毎回ライトバ
ッファにヒットして高速にライトを完了できる。しかし
高速なＣＰＵから連続してライトサイクルが発生した場
合には、ライトバッファから主記憶装置へのライトが終
わるまでＣＰＵは次のライトを完了することができな
い。あるいは主記憶の同一アドレスへの連続する書き込
み動作では同じアドレスに何度もライトするなどの問題
が生じる。例えば４バイト（１バイト＝８ビット）のデ
ータ幅を有するライトバッファに対して、同じ４バイト
幅のアドレス境界内にある１バイトのデータを４回連続
して書き込んだ場合には、主記憶装置の同じアドレスに
対してライトバッファから４回のデータを書き込む動作
となる。ＣＰＵは最初のライトサイクルでは、ライトバ
ッファからサイクル完了信号を受けとって高速にサイク
ルを完了できるが、続く３回のサイクルではライトバッ
ファから主記憶装置への書き込み動作が完了するまで待
たされるので、高速化効果はほとんどない。

【００１０】一方ライトバック方式では、主記憶装置の
同一アドレスへの連続する書き込み動作には書き込み回
数を減らせるなど性能面では有利である。例えば上記述
べたような同一４バイト境界内のアドレスに対する４回
のライト動作は１回の書き込みにまとめられる。ＣＰＵ
はライトバッファにアドレスヒットするかぎり、高速に
ライトサイクルを完了することができる。しかし、ＣＰ
Ｕからのライトサイクルでライトバッファミスヒットが
連続した場合には、まずラッチしているアドレスとＣＰ
Ｕのライトアドレスとを比較し、次にミスヒットであれ
ば現在ラッチしているデータを主記憶装置に書き込み、
その後にＣＰＵのアドレスとデータをラッチする。この
動作を繰り返すため、ライトバッファがない場合あるい
はライトスルー方式に比べてミスヒット時にはサイクル
終了まで時間がかかり、ペナルティーが大きい。またラ
ッチしたアドレスとＣＰＵのアドレスとの比較に時間が
かかるためアドレスとデータの受け取りに多少時間がか
かるなどの問題がある。

【００１１】以上述べたようにライトスルー方式は、ラ
イトサイクルと次のライトサイクルの間に時間が空いて
いる場合、あるいはＣＰＵおよびバスマスタから同一ア
ドレスへの書き込み回数が少ない場合などにライトサイ
クルを高速に完了でき、性能面で有利である。一方ライ
トバック方式は、主記憶装置の同一アドレスに連続して
書き込む回数が多い場合に性能面で有利である。特に複
数バイトのデータ幅をもつライトバッファにアドレスが
連続した１バイトずつのデータを書き込む場合などに有
効である。

【００１２】ところで、ＣＰＵが主記憶装置に書き込み
を行う場合には、ＣＰＵの構造によって主記憶へのライ
トサイクルの発生の仕方が異なる。例えばキャッシュメ
モリを内蔵していないＣＰＵまたはライトスルー方式の
キャッシュメモリを内蔵しているＣＰＵでは、ＣＰＵの
ライトサイクルがそのまま主記憶装置へのライトとな
る。したがってＣＰＵがバイト単位で連続するアドレス
へデータを書き込んだ場合には、そのまま主記憶装置に
対してもバイト単位で連続するアドレスに書き込みが発
生する。これに対してライトバック方式のキャッシュメ
モリを内蔵するＣＰＵ、あるいはＣＰＵの外付けにライ
トバック方式のキャッシュメモリを付加した場合にはＣ
ＰＵのライトサイクルはそのまま主記憶には書き込まれ
ない。ライトバック方式のキャッシュメモリを有する場
合、ＣＰＵはキャッシュメモリに対してのみ書き込みを
行う。主記憶装置に対する書き込み動作はほとんどライ
トバックキャッシュが行う。ライトバック方式のキャッ
シュメモリは通常キャッシュでデータを管理する最小単
位で書き込み動作を行う。従ってＣＰＵがバイト単位で
連続するアドレスにデータを書き込んだ場合でもライト
バックキャッシュでこれを最小単位のデータ、例えば４
バイト幅などにまとめて書き込みを行うことが知られて
いる。上記述べたライトスルー，ライトバック方式のキ
ャッシュメモリについては情報処理学会誌（情報処理ｖ
ｏｌ２１，Ｎｏ４，ｐ３３２−３４０；１９８０年４
月）に述べられている。

【００１３】またＣＰＵ以外のバスマスタは通常キャッ
シュメモリを備えていないので、キャッシュメモリをも
たないＣＰＵなどと同様にバスマスタのライト動作がそ
のまま主記憶装置に対して実行される。さらにＥＩＳＡ
バス，ＭＣＡバスなどのＩ／Ｏバスに接続されるバスマ
スタから主記憶装置に対するアクセスでは、Ｉ／Ｏバス
の動作が主記憶装置の動作にたいして遅いためバスマス
タが連続して主記憶装置にライトサイクルを行っても、
主記憶装置ではライトサイクルと次のライトサイクルと
の間に十分な間隔が空いている場合がある。ＥＩＳＡバ
ス，ＭＣＡバスなどのＩ／Ｏバスについては例えば１９
９０年１月発行の日経バイト誌Ｐ２０２〜Ｐ２４７に記
載されている。

【００１４】本発明の目的は、ＣＰＵの構成およびキャ
ッシュメモリの制御方式などに応じてライトバッファの
動作モードを切り換え、最適な動作モードを選択するラ
イトバッファ制御方式提供することにある。

【００１５】本発明の他の目的は、ＣＰＵと他のバスマ
スタとを有するシステムにおいて、ＣＰＵが主記憶装置
に書き込みを行う場合とバスマスタが書き込みを行う場
合とで、ライトバッファの動作モードを切り換えて最適
な動作モードを選択するライトバッファ制御方式を提供
することにある。

【００１６】

【課題を解決するための手段】上記目的を達成するため
に、ライトバッファを複数の動作モードで動作するよう
に構成し、動作モードを切り替える手段を設けたもので
ある。さらにＣＰＵのキャッシュメモリの動作モードを
判断する信号を設け、これをライトバッファにて監視し
ライトバッファの動作モードを切り替えてやる手段を設
けたものである。

【００１７】さらにＣＰＵとＣＰＵ以外のバスマスタと
を判断するための信号を設け、ライトバッファにてこれ
を監視し、ライトバッファの動作モードを切り替えてや
る手段を設けたものである。

【００１８】

【作用】ＣＰＵから書き込み要求があると、ライトバッ
ファはＣＰＵの内蔵キャッシュメモリの動作モードを判
断する信号に基づいて、ライトバッファの動作モードを
切り替えるものである。したがって、常にＣＰＵの動作
モードに応じた最適なライトバッファ動作モードを選択
し、システムの性能向上を実現することができる。

【００１９】さらに、ＣＰＵとＣＰＵ以外のバスマスタ
とを有するシステムにおいては、主記憶装置への書き込
み要求があった場合には、ライトバッファにて上記バス
マスタを判断するための信号に基づいてＣＰＵかバスマ
スタかの判定を行い、その結果に応じてライトバッファ
の動作モードを選択してやる。従って書き込み動作を行
おうとするバスマスタあるいはＣＰＵの動作に応じた最
適なライトバッファ動作モードを選択することができ、
システムの性能を向上することができる。

【００２０】

【実施例】図１に本発明の一実施例を表す。図１におい
て、ＣＰＵ１はキャッシュメモリ１０２を内蔵してお
り、内蔵キャッシュ１０２はキャッシュ制御部１０３が
出力するキャッシュ制御信号１０９によって動作モード
を制御する。主記憶装置１０８とＣＰＵ１０１の中間に
は、点線で囲んで示すライトバッファ１００が位置して
おり、ＣＰＵ１０１から主記憶装置１０８への書き込み
はライトバッファ１００を通じて行う。ライトバッファ
１００はライトスルーモードまたはライトバックモード
にて動作し、ライトバッファ制御回路１０４が出力する
モード切り換え信号１１８にて動作モードを切り換え
る。

【００２１】以下に書き込み動作を図６に示すフローチ
ャートを用いて説明する。処理６０１で開始後、図１に
おけるＣＰＵ１０１から書き込み要求１１０を出力しラ
イトサイクルを開始する（処理６０２）。ライトバッフ
ァ制御回路１０４はキャッシュ制御部１０３が出力する
キャッシュモード信号１１６を監視してＣＰＵのキャッ
シュ動作モードを判断する（処理６０３）。内蔵キャッ
シュ１０２がライトスルーモードで動作している場合に
は、ライトバッファ制御回路１０４はモード切り換え信
号１１８を用いてライトバッファをライトバックモード
に設定する（処理６０４）。その後データラッチ信号１
１４，アドレスラッチ信号１１７を用いて、データバス
１１３のデータ及びアドレスバス１１２のアドレスをラ
ッチする（処理６０５）。同時にサイクル完了信号１１
１を出力し、ＣＰＵのライトサイクルを終了する。（処
理６０６）また処理６０３において内蔵キャッシュ１０
２がライトバックモードで動作している場合には、モー
ド切り換え信号１１８，データラッチ信号１１４および
アドレスラッチ信号１１７を用いて、現在ライトバッフ
ァがラッチしているライトデータを主記憶装置１０８に
書き込む掃き出し処理を行う。（処理６０７）。その後
モード切り換え信号１１８を用いてライトバッファをラ
イトスルーモードに設定し、（処理６０８）データおよ
びアドレスをラッチしたのち、サイクル終了信号１１１
を出力する（処理６０９）。その後メモリ書き込み要求
１１２を出力し、アドレスラッチ回路のラッチアドレス
をメモリアドレスバス１２０に、データラッチ回路のラ
ッチデータをメモリデータバス１１９にそれぞれ出力
し、書き込み動作を行う（処理６１０）。主記憶装置１
０８は書き込み終了後、書き込み完了信号１２３を出力
しライトサイクルが終了する（処理６１１）。また上記
述べた処理において、ライトスルー，ライトバックモー
ドにおける基本的な動作については前記図４および図５
に述べる従来例と同一であるのでここでは省略する。

【００２２】次に図２に本発明の他の実施例を示す。図
２においてホストバス２０１にはＣＰＵ１０１，ライト
バッファ１００およびＩ／Ｏバスブリッジ２０８が接続
している。またＩ／Ｏバスブリッジ２０８にはＩ／Ｏバ
ス２０３を通じてバスマスタ２０２が接続している。さ
らにバスマスタ２０２からＩ／Ｏバスブリッジ２０８へ
の書き込み要求信号２０６、Ｉ／Ｏバスブリッジ２０８
からのサイクル終了信号２０７はそれぞれＩ／Ｏバスブ
リッジ２０８にてメモリ書き込み要求２０４およびメモ
リ書き込み完了信号２０５に変換し、ライトバッファ１
００へ接続している。

【００２３】以下、図７に示すフローチャートを用いて
本実施例の動作を説明する。図７に示すフローチャート
において、ＣＰＵ１０１またはバスマスタ２０２が主記
憶装置１０８にたいして書き込み要求があった場合（処
理７０１）、処理７０２においてＣＰＵまたはＣＰＵ以
外のバスマスタなのかのバスマスタ判定を行う。ＣＰＵ
が書き込み要求１１０を出力している場合、ＣＰＵであ
ると判定して処理６０８でライトバッファをライトスル
ーモードに設定する。その後ホストバス２０１上のライ
トアドレス，ライトデータをラッチしてサイクル完了信
号１１１を出力する（処理６０９）。その後ラッチデー
タを主記憶装置１０８に書き込んで（処理６１０）バス
サイクルを終了する（処理６１１）。また上記処理７０
２においてバスマスタを判断する際、Ｉ／Ｏバスブリッ
ジ２０８からメモリ書き込み要求２０４が出力されてい
れば、Ｉ／Ｏバス２０３に接続するバスマスタ２０２か
らの書き込みであると判断して、処理６０４においてラ
イトバッファをライトバックモードに設定してライトデ
ータをラッチし（処理６０５）、サイクル完了信号６０
６を出力して終了する。上記述べた実施例の他の動作に
ついては、前記図１に述べた第一の実施例と同一である
ので、ここでは省略する。

【００２４】続いて図３に本発明のさらに他の実施例を
表す図を示す。図３においてホストバスマスタ３０１は
ホストバス２０１に接続しており、ＣＰＵ１０１と同様
に、バスマスタ書き込み要求３０２およびバスマスタサ
イクル完了信号３０３によってライトバッファ１００に
接続している。図３に示す実施例の動作は図２に示す実
施例の動作とほぼ同じであり、図７に示すフローチャー
トにおいて、処理７０２でバスマスタの判定を行う際、
ＣＰＵ１０１からの書き込み要求１１０が出力されてい
ればＣＰＵ１０１からの書き込みであると判断して、ラ
イトバッファをライトスルーモードに設定する処理６０
８以下の動作を行う。一方、バスマスタ書き込み要求３
０２が出力されていれば、ホストバスマスタ３０２から
の書き込みであると判断し、ライトバッファをライトバ
ックモードに設定する処理６０４以下の動作を行うよう
にすればよい。

【００２５】以上述べてきた実施例においては、主記憶
装置１０８に書き込み動作を行おうとしているのがＣＰ
ＵであるかＣＰＵ以外のバスマスタ等であるかによっ
て、ライトバッファの動作モードを切り換えることが本
発明の本質である。したがってＣＰＵ以外のバスマスタ
は、例えばＩＳＡ，ＥＩＳＡ，ＭＣＡなどの標準拡張バ
スに接続するアダプタカード類でもよいし、システムの
ＤＭＡコントローラやホストバスに接続するＦＰＵ，コ
プロセッサ、表示コントローラなどでも良い。さらに高
速ローカルバスである、ＶＥＳＡ−ＶＬバス，ＰＣＩバ
スに接続する拡張カード，ＳＣＳＩコントローラ，表示
コントローラなどでもよい。

【００２６】同様に、ライトバッファの動作モードはラ
イトスルーおよびライトバックの２モードに限定される
のではなく、ライトバッファのＯＮ，ＯＦＦを切り換え
ても良いし、さらに他の動作モードを設けてきりかえる
ようにしても良いし、２以上の複数の動作モードを切り
換えるようにしても良い。

【００２７】

【発明の効果】本発明によれば、ＣＰＵが内蔵するキャ
ッシュメモリの動作モードに応じて常に最適なライトバ
ッファの動作モードを選択できるので、システムの性能
を向上させることができる。

【図面の簡単な説明】

【図１】本発明のライトバッファシステムの一実施例の
構成を示すブロック図である。

【図２】本発明の他の実施例を表すブロック図である。

【図３】本発明のさらに他の実施例を表すブロック図で
ある。

【図４】従来技術である「ライトスルー方式」の構成を
示すブロック図である。

【図５】従来技術である「コピーバック方式」の構成を
示すブロック図である。

【図６】本発明の一実施例の動作を説明するフローチャ
ートである。

【図７】本発明の他の実施例の動作を説明するフローチ
ャートである。

【符号の説明】

１００…ライトバッファ、１０１…ＣＰＵ、１０２…Ｃ
ＰＵ内蔵キャッシュメモリ、１０３…内蔵キャッシュメ
モリ制御部、１０４…ライトバッファ制御回路、１０５
…アドレスラッチ回路、１０６…データラッチ回路、１
０７…比較器、１０８…主記憶装置、１０９…キャッシ
ュ制御信号、１１０…書き込み要求、１１１…サイクル
完了信号、１１２…アドレスバス、１１３…データバ
ス、１１４…データラッチ信号、１１６…キャッシュモ
ード信号、１１７…アドレスラッチ信号、１１８…ライ
トバッファモード信号、１１９…メモリデータバス、１
２０…メモリアドレスバス、２０１…ホストバス、２０
２…バスマスタ、２０３…Ｉ／Ｏバス、２０４…メモリ
書き込み要求、２０５…メモリ書き込み完了信号、２０
８…Ｉ／Ｏバスブリッジ、３０１…ホストバスマスタ、
３０２…バスマスタ書き込み要求、３０３…バスマスタ
サイクル完了信号。

───────────────────────────────────────────────────── フロントページの続き (72)発明者市枝由次愛知県尾張市晴丘町池上１番地株式会社日立製作所オフィスシステム事業部内

Claims

【特許請求の範囲】

【請求項１】少なくとも中央処理装置ＣＰＵと、主記憶
装置と、前記ＣＰＵと主記憶装置との間にライトバッフ
ァを有する情報処理システムにおいて、前記ライトバッ
ファは少なくとも２通り以上の動作モードを有し、前記
ＣＰＵの動作に応じて前記ライトバッファの２通り以上
の動作モードを切り換える手段を備えることを特徴とす
るライトバッファ制御方式。
【請求項２】請求項１に記載のライトバッファの動作モ
ードは、ＣＰＵから書き込みアドレスとデータを受け取
るとＣＰＵにはサイクル完了信号を返し、つづいてライ
トバッファから主記憶装置に書き込み動作を行う動作モ
ード（本明細書ではこの方式をライトスルー方式と呼
ぶ）と、ＣＰＵから書き込みアドレスとデータを受け取
るとＣＰＵにはサイクル完了信号を返すがすぐにはライ
トバッファから主記憶装置への書き込み動作を行なわず
に、ＣＰＵから主記憶装置の同一アドレスへの書き込み
が連続する場合には古いデータの書き込みを省略する動
作モード（本明細書ではこの方式をライトバック方式と
呼ぶ）、の少なくともどちらか一方の動作モードを備え
ることを特徴としたライトバッファ制御方式。
【請求項３】請求項１に記載のライトバッファの動作モ
ードは、ＣＰＵから書き込みアドレスとデータを受け取
るとＣＰＵにはサイクル完了信号を返し、つづいてライ
トバッファから主記憶装置に書き込み動作を行う動作モ
ード（本明細書ではこの方式をライトスルー方式と呼
ぶ）と、ＣＰＵから書き込みアドレスとデータを受け取
るとＣＰＵにはサイクル完了信号を返すがすぐにはライ
トバッファから主記憶装置への書き込み動作を行なわず
に、ＣＰＵから主記憶装置の同一アドレスへの書き込み
が連続する場合には古いデータの書き込みを省略する動
作モード（本明細書ではこの方式をライトバック方式と
呼ぶ）、の少なくとも２通りの動作モードを備えること
を特徴としたライトバッファ制御方式。
【請求項４】請求項３に記載のライトバッファ制御方式
は、前記ＣＰＵがライトバックキャッシュを内蔵する場
合あるいは外付けのライトバックキャッシュを備える場
合にはライトスルー方式のライトバッファ動作モードを
選択し、前記ＣＰＵがキャッシュを内蔵しないまたはラ
イトスルーキャッシュを内蔵する場合にはライトバック
方式の動作モードを選択することを特徴とするライトバ
ッファ制御方式。
【請求項５】請求項１に記載のライトバッファの動作モ
ードは、少なくとも前記ライトバッファの動作を停止す
るディスエーブルモードと、前記ライトバッファの動作
を許可するイネーブルモードとの２通りの動作モードを
有することを特徴としたライトバッファ制御方式。
【請求項６】少なくともＣＰＵと、主記憶装置と、前記
ＣＰＵ以外で前記主記憶装置にアクセスするバスマスタ
と、前記ＣＰＵと前記主記憶装置の中間に位置するライ
トバッファとを有する情報処理装置において、前記ライ
トバッファは少なくとも２通り以上の動作モードを有
し、さらに前記ＣＰＵが前記主記憶装置に書き込みを行
う場合と、前記ＣＰＵ以外のバスマスタが前記主記憶装
置に書き込みを行う場合とで上記ライトバッファの動作
モードを切り換える手段を備えることを特徴とするライ
トバッファ制御方式。
【請求項７】請求項６に記載のライトバッファの動作モ
ードは、ＣＰＵから書き込みアドレスとデータを受け取
るとＣＰＵにはサイクル完了信号を返し、つづいてライ
トバッファから主記憶装置に書き込み動作を行う動作モ
ード（本明細書ではこの方式をライトスルー方式と呼
ぶ）と、ＣＰＵから書き込みアドレスとデータを受け取
るとＣＰＵにはサイクル完了信号を返すがすぐにはライ
トバッファから主記憶装置への書き込み動作を行なわず
に、ＣＰＵから主記憶装置の同一アドレスへの書き込み
が連続する場合には古いデータの書き込みを省略する動
作モード（本明細書ではこの方式をライトバック方式と
呼ぶ）、の少なくともどちらか一方の動作モードを備え
ることを特徴としたライトバッファ制御方式。
【請求項８】請求項６に記載のライトバッファの動作モ
ードは、ＣＰＵから書き込みアドレスとデータを受け取
るとＣＰＵにはサイクル完了信号を返し、つづいてライ
トバッファから主記憶装置に書き込み動作を行う動作モ
ード（本明細書ではこの方式をライトスルー方式と呼
ぶ）と、ＣＰＵから書き込みアドレスとデータを受け取
るとＣＰＵにはサイクル完了信号を返すがすぐにはライ
トバッファから主記憶装置への書き込み動作を行なわず
に、ＣＰＵから主記憶装置の同一アドレスへの書き込み
が連続する場合には古いデータの書き込みを省略する動
作モード（本明細書ではこの方式をライトバック方式と
呼ぶ）、の少なくとも２通りの動作モードを備えること
を特徴としたライトバッファ制御方式。
【請求項９】請求項６に記載のライトバッファの動作モ
ードは、少なくとも前記ライトバッファの動作を停止す
るディスエーブルモードと、前記ライトバッファの動作
を許可するイネーブルモードとの２通りの動作モードを
有することを特徴としたライトバッファ制御方式。
【請求項１０】請求項６に記載のライトバッファ制御方
式は、前記ＣＰＵが前記主記憶措置に対し書き込みを行
う場合にはライトスルー方式のライトバッファ動作モー
ドを選択し、前記ＣＰＵ以外のバスマスタが前記主記憶
装置に書き込みを行う場合にはライトバック方式の動作
モードを選択することを特徴とするライトバッファ制御
方式。