JPH1174449A - メモリモジュール - Google Patents
メモリモジュールInfo
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- JPH1174449A JPH1174449A JP9235365A JP23536597A JPH1174449A JP H1174449 A JPH1174449 A JP H1174449A JP 9235365 A JP9235365 A JP 9235365A JP 23536597 A JP23536597 A JP 23536597A JP H1174449 A JPH1174449 A JP H1174449A
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- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/42—Wire connectors; Manufacturing methods related thereto
- H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
- H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
- H01L2224/4805—Shape
- H01L2224/4809—Loop shape
- H01L2224/48091—Arched
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- H01L2224/42—Wire connectors; Manufacturing methods related thereto
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- H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
- H01L2224/481—Disposition
- H01L2224/48151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
- H01L2224/48221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
- H01L2224/48225—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
- H01L2224/48227—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation connecting the wire to a bond pad of the item
Landscapes
- Techniques For Improving Reliability Of Storages (AREA)
- Semiconductor Memories (AREA)
Abstract
(57)【要約】
【課題】 モジュール基板上の各メモリチップのノイズ
対策を行うことができ、しかも各種基板へモジュール基
板を実装する際のノイズ対策部品を含む実装工程の簡略
化が可能となるメモリモジュールを提供すること。 【解決手段】 モジュール基板２には、半導体ウエハか
ら切り出されたメモリ用ベアチップ１やノイズ対策のた
めのダンピング抵抗６やパスコン７が実装されている。
ダンピング抵抗６は、メモリ用ベアチップ１上のチップ
用パッド３とモジュール基板２の外部接続端子８とを接
続する信号線に挿入されている。また、パスコン７は、
電源電圧を与える端子Ｖddに対応するチップ用パッド３
と電源電圧を与える端子Ｖddに対応する外部接続端子８
との間を接続する信号線と、グランドレベルを与える端
子Ｖssに対応するチップ用パッド３とグランドレベルを
与える端子Ｖssに対応する外部接続端子８との間を接続
する信号線とを接続している。
対策を行うことができ、しかも各種基板へモジュール基
板を実装する際のノイズ対策部品を含む実装工程の簡略
化が可能となるメモリモジュールを提供すること。 【解決手段】 モジュール基板２には、半導体ウエハか
ら切り出されたメモリ用ベアチップ１やノイズ対策のた
めのダンピング抵抗６やパスコン７が実装されている。
ダンピング抵抗６は、メモリ用ベアチップ１上のチップ
用パッド３とモジュール基板２の外部接続端子８とを接
続する信号線に挿入されている。また、パスコン７は、
電源電圧を与える端子Ｖddに対応するチップ用パッド３
と電源電圧を与える端子Ｖddに対応する外部接続端子８
との間を接続する信号線と、グランドレベルを与える端
子Ｖssに対応するチップ用パッド３とグランドレベルを
与える端子Ｖssに対応する外部接続端子８との間を接続
する信号線とを接続している。
Description
【０００１】
【発明の属する技術分野】本発明は、パーソナルコンピ
ュータ（パソコン）等に使用されるメモリモジュールに
関する。
ュータ（パソコン）等に使用されるメモリモジュールに
関する。
【０００２】
【従来の技術及び発明が解決しようとする課題】半導体
ウエハから切り出されたメモリ用ベアチップ等は、通常
はパッケージングされた状態で各種基板等に実装され
る。ところが、パッケージの外形寸法は、各種のベアチ
ップ自体のサイズに比べてかなり大きいため、プリント
基板等に実装可能なメモリパッケージの数をあまり大き
くすることはできない。
ウエハから切り出されたメモリ用ベアチップ等は、通常
はパッケージングされた状態で各種基板等に実装され
る。ところが、パッケージの外形寸法は、各種のベアチ
ップ自体のサイズに比べてかなり大きいため、プリント
基板等に実装可能なメモリパッケージの数をあまり大き
くすることはできない。
【０００３】一方、最近では、画像等の大容量のデータ
を高速に処理するため、メモリシステムに大容量化や処
理の高速化が求められている。このため、複数のベアチ
ップをパッケージング基板とほぼ同サイズの基板上に実
装したマルチチップモジュール（ＭＣＭ）が普及しつつ
ある。このマルチチップモジュールを用いることによ
り、実装面積の小型・軽量化、高密度配線、ベアチ
ップ実装による高性能・高速化、高信頼性の確保等が
可能になる。
を高速に処理するため、メモリシステムに大容量化や処
理の高速化が求められている。このため、複数のベアチ
ップをパッケージング基板とほぼ同サイズの基板上に実
装したマルチチップモジュール（ＭＣＭ）が普及しつつ
ある。このマルチチップモジュールを用いることによ
り、実装面積の小型・軽量化、高密度配線、ベアチ
ップ実装による高性能・高速化、高信頼性の確保等が
可能になる。
【０００４】ところで、パッケージングされたメモリＩ
Ｃを各種の基板に実装した場合に、急峻な立ち上がりや
立ち下がりをする信号波形におけるオーバーシュートや
アンダーシュートとアンダーシュートによるはね返り波
等のノイズが発生したり、入出力信号の立ち上がり時や
立ち下がり時に大きな電源電流が流れることによる電源
電圧の低下によってノイズが発生する。これらのノイズ
は誤動作の原因となることがあるため、ノイズを低減さ
せる対策が必要である。特に、ＤＲＡＭはコンデンサの
充放電により記憶動作を行うため、その際の信号波形は
非常に急峻な立ち上がりや立ち下がりとなり、大きなノ
イズが発生するため、ノイズ対策は重要である。
Ｃを各種の基板に実装した場合に、急峻な立ち上がりや
立ち下がりをする信号波形におけるオーバーシュートや
アンダーシュートとアンダーシュートによるはね返り波
等のノイズが発生したり、入出力信号の立ち上がり時や
立ち下がり時に大きな電源電流が流れることによる電源
電圧の低下によってノイズが発生する。これらのノイズ
は誤動作の原因となることがあるため、ノイズを低減さ
せる対策が必要である。特に、ＤＲＡＭはコンデンサの
充放電により記憶動作を行うため、その際の信号波形は
非常に急峻な立ち上がりや立ち下がりとなり、大きなノ
イズが発生するため、ノイズ対策は重要である。
【０００５】メモリＩＣのノイズ対策としては、メモリ
ＩＣが実装される各種基板にダンピング抵抗やバイパス
コンデンサ（パスコン）を実装する手法が従来から汎用
されている。ところが、上述したマルチチップモジュー
ルにメモリチップを実装する場合を考えると、各メモリ
チップ毎にダンピング抵抗やパスコンを用意して各種基
板上に実装しなければならないため、モジュールを実装
する際にメモリのノイズ対策に必要な数多くのダンピン
グ抵抗やパスコンを併せて実装する必要があり、実装工
程が複雑になる。また、モジュールを実装する基板上に
おいてノイズ対策を行うことになるが、電源電圧の低下
に対しては、メモリチップにできるだけ近い位置にパス
コンを実装することが望ましい。
ＩＣが実装される各種基板にダンピング抵抗やバイパス
コンデンサ（パスコン）を実装する手法が従来から汎用
されている。ところが、上述したマルチチップモジュー
ルにメモリチップを実装する場合を考えると、各メモリ
チップ毎にダンピング抵抗やパスコンを用意して各種基
板上に実装しなければならないため、モジュールを実装
する際にメモリのノイズ対策に必要な数多くのダンピン
グ抵抗やパスコンを併せて実装する必要があり、実装工
程が複雑になる。また、モジュールを実装する基板上に
おいてノイズ対策を行うことになるが、電源電圧の低下
に対しては、メモリチップにできるだけ近い位置にパス
コンを実装することが望ましい。
【０００６】本発明は、このような点に鑑みて創作され
たものであり、その目的は、モジュール基板上の各メモ
リチップのノイズ対策を行うことができ、しかも各種基
板へモジュール基板を実装する際のノイズ対策部品を含
む実装工程の簡略化が可能となるメモリモジュールを提
供することにある。
たものであり、その目的は、モジュール基板上の各メモ
リチップのノイズ対策を行うことができ、しかも各種基
板へモジュール基板を実装する際のノイズ対策部品を含
む実装工程の簡略化が可能となるメモリモジュールを提
供することにある。
【０００７】
【課題を解決するための手段】上述した課題を解決する
ために、本発明のメモリモジュールは、モジュール基板
上に実装されたメモリチップと、このメモリチップに形
成されたチップ用パッドに直列に接続されてモジュール
基板上に実装された抵抗とを有しており、この抵抗を介
してメモリチップに対する信号の入出力が行われるよう
になっている。具体的には、モジュール基板に形成され
た外部接続端子と、メモリチップとの電気的な接続を行
うためにモジュール基板に形成された基板用パッドとの
間を接続する信号線に抵抗が挿入されている。
ために、本発明のメモリモジュールは、モジュール基板
上に実装されたメモリチップと、このメモリチップに形
成されたチップ用パッドに直列に接続されてモジュール
基板上に実装された抵抗とを有しており、この抵抗を介
してメモリチップに対する信号の入出力が行われるよう
になっている。具体的には、モジュール基板に形成され
た外部接続端子と、メモリチップとの電気的な接続を行
うためにモジュール基板に形成された基板用パッドとの
間を接続する信号線に抵抗が挿入されている。
【０００８】上述した抵抗はダンピング抵抗として機能
し、このような抵抗を信号線に挿入することにより、信
号波形の立ち上がりや立ち下がりが緩やかになるため、
オーバーシュートやアンダーシュートとアンダーシュー
トによるはね返り波等のノイズの発生が低減される。ま
た、上述した抵抗は、モジュール基板上に形成された基
板用パッドと外部接続端子との間の信号線に挿入するこ
とで、容易にモジュール基板上に実装することができ
る。特に、メモリチップにＤＲＡＭを使用した場合、Ｄ
ＲＡＭはコンデンサの充放電によって記憶動作を行うた
め、データの読み書きを行う場合の信号波形は急峻な立
ち上がりや立ち下がりとなるが、上述した抵抗を介して
信号の入出力を行うことによって、これらの信号波形が
緩やかになり、ノイズの発生を低減することができる。
し、このような抵抗を信号線に挿入することにより、信
号波形の立ち上がりや立ち下がりが緩やかになるため、
オーバーシュートやアンダーシュートとアンダーシュー
トによるはね返り波等のノイズの発生が低減される。ま
た、上述した抵抗は、モジュール基板上に形成された基
板用パッドと外部接続端子との間の信号線に挿入するこ
とで、容易にモジュール基板上に実装することができ
る。特に、メモリチップにＤＲＡＭを使用した場合、Ｄ
ＲＡＭはコンデンサの充放電によって記憶動作を行うた
め、データの読み書きを行う場合の信号波形は急峻な立
ち上がりや立ち下がりとなるが、上述した抵抗を介して
信号の入出力を行うことによって、これらの信号波形が
緩やかになり、ノイズの発生を低減することができる。
【０００９】また、本発明のメモリモジュールは、メモ
リチップに形成された電源端子に対応するチップ用パッ
ドと接地端子に対応するチップ用パッドとの間にコンデ
ンサが接続されている。このコンデンサによって、入出
力信号の立ち上がり時や立ち下がり時に大きな電源電流
が流れる場合であっても、電源電圧の低下を抑制するこ
とができるため、ノイズの発生が低減される。上述した
コンデンサは、モジュール基板に形成された電源端子に
対応する外部接続端子とモジュール基板に形成された電
源端子に対応する基板用パッドとを接続する導電パター
ン等の信号線と、モジュール基板に形成された接地端子
に対応する外部接続端子とモジュール基板に形成された
接地端子に対応する基板用パッドとを接続する導電パタ
ーン等の信号線との間に挿入することで、容易にモジュ
ール基板上に実装することができる。
リチップに形成された電源端子に対応するチップ用パッ
ドと接地端子に対応するチップ用パッドとの間にコンデ
ンサが接続されている。このコンデンサによって、入出
力信号の立ち上がり時や立ち下がり時に大きな電源電流
が流れる場合であっても、電源電圧の低下を抑制するこ
とができるため、ノイズの発生が低減される。上述した
コンデンサは、モジュール基板に形成された電源端子に
対応する外部接続端子とモジュール基板に形成された電
源端子に対応する基板用パッドとを接続する導電パター
ン等の信号線と、モジュール基板に形成された接地端子
に対応する外部接続端子とモジュール基板に形成された
接地端子に対応する基板用パッドとを接続する導電パタ
ーン等の信号線との間に挿入することで、容易にモジュ
ール基板上に実装することができる。
【００１０】このようにして、モジュール基板上の各メ
モリチップのノイズ対策を行うことができる。また、メ
モリモジュールが実装される各種基板上にノイズ対策の
ためのダンピング抵抗やパスコンを実装する必要がなく
なるため、メモリモジュールを各種基板に実装する工程
を簡略化することができる。
モリチップのノイズ対策を行うことができる。また、メ
モリモジュールが実装される各種基板上にノイズ対策の
ためのダンピング抵抗やパスコンを実装する必要がなく
なるため、メモリモジュールを各種基板に実装する工程
を簡略化することができる。
【００１１】
【発明の実施の形態】以下、本発明を適用した一実施形
態のメモリモジュールについて、図面を参照しながら具
体的に説明する。
態のメモリモジュールについて、図面を参照しながら具
体的に説明する。
【００１２】図１は、一実施形態のメモリモジュールの
一方の面の概略を示す図である。同図に示すように、半
導体ウエハから個別に切り出された４個のメモリチップ
としてのメモリ用ベアチップ１がモジュール基板２の一
方の面にワイヤボンディングによってＣＯＢ（Chip On
Board ）実装されている。メモリ用ベアチップ１は、例
えば、４Ｍ×４ビットの容量を有するＤＲＡＭであり、
いずれのメモリ用ベアチップ１も長方形形状をしてお
り、その長辺に沿って中央に一列にチップ用パッド３が
形成されている。
一方の面の概略を示す図である。同図に示すように、半
導体ウエハから個別に切り出された４個のメモリチップ
としてのメモリ用ベアチップ１がモジュール基板２の一
方の面にワイヤボンディングによってＣＯＢ（Chip On
Board ）実装されている。メモリ用ベアチップ１は、例
えば、４Ｍ×４ビットの容量を有するＤＲＡＭであり、
いずれのメモリ用ベアチップ１も長方形形状をしてお
り、その長辺に沿って中央に一列にチップ用パッド３が
形成されている。
【００１３】モジュール基板２は、ＳＯ−ＤＩＭＭ（Sm
all Outline Dual Inline Memory Module ）基板等に実
装可能な外形寸法を有しており、中央には長辺にほぼ平
行に複数の基板用パッド４がほぼ一列に形成されてい
る。また、複数の基板用パッド４を挟んで両側に２個ず
つメモリ用ベアチップ１が実装され、複数の基板用パッ
ド４の並ぶ方向とメモリ用ベアチップ１に形成された複
数のチップ用パッド３の並ぶ方向はほぼ平行になってい
る。換言すれば、互いの長辺が隣接するように配置され
た２つのメモリ用ベアチップ１の間に、それぞれの複数
のチップ用パッド３と並行するように、モジュール基板
２に複数の基板用パッド４が形成されている。
all Outline Dual Inline Memory Module ）基板等に実
装可能な外形寸法を有しており、中央には長辺にほぼ平
行に複数の基板用パッド４がほぼ一列に形成されてい
る。また、複数の基板用パッド４を挟んで両側に２個ず
つメモリ用ベアチップ１が実装され、複数の基板用パッ
ド４の並ぶ方向とメモリ用ベアチップ１に形成された複
数のチップ用パッド３の並ぶ方向はほぼ平行になってい
る。換言すれば、互いの長辺が隣接するように配置され
た２つのメモリ用ベアチップ１の間に、それぞれの複数
のチップ用パッド３と並行するように、モジュール基板
２に複数の基板用パッド４が形成されている。
【００１４】チップ用パッド３と基板用パッド４との間
は、ボンディングワイヤ５によって接続されている。基
板用パッド４には、ボンディングワイヤ５が２本接続さ
れたものと１本接続されたものがあり、メモリ用ベアチ
ップ１のアドレス端子など、複数のメモリ用ベアチップ
１に共通に接続される端子については、基板用パッド４
に複数のボンディングワイヤ５を接続することで、基板
用パッド４の共有化を図っている。
は、ボンディングワイヤ５によって接続されている。基
板用パッド４には、ボンディングワイヤ５が２本接続さ
れたものと１本接続されたものがあり、メモリ用ベアチ
ップ１のアドレス端子など、複数のメモリ用ベアチップ
１に共通に接続される端子については、基板用パッド４
に複数のボンディングワイヤ５を接続することで、基板
用パッド４の共有化を図っている。
【００１５】また、モジュール基板２上には、後述する
ノイズ対策を行うために、短辺近傍に複数のダンピング
抵抗６が実装され、また、４個のパスコン７が実装され
ている。パスコン７は、各メモリ用ベアチップ１に１個
ずつ接続されている。また、モジュール基板２の短辺の
外側面には、凹部形状に形成された複数の外部接続端子
８が設けられている。これらの外部接続端子８に半田を
流し込むことによって、メモリモジュール１０は、いわ
ゆるＬＣＣ（Leadless Chip Carrier ）方式により、Ｓ
Ｏ−ＤＩＭＭ基板等の各種基板に実装される。
ノイズ対策を行うために、短辺近傍に複数のダンピング
抵抗６が実装され、また、４個のパスコン７が実装され
ている。パスコン７は、各メモリ用ベアチップ１に１個
ずつ接続されている。また、モジュール基板２の短辺の
外側面には、凹部形状に形成された複数の外部接続端子
８が設けられている。これらの外部接続端子８に半田を
流し込むことによって、メモリモジュール１０は、いわ
ゆるＬＣＣ（Leadless Chip Carrier ）方式により、Ｓ
Ｏ−ＤＩＭＭ基板等の各種基板に実装される。
【００１６】次に、メモリモジュール１０のノイズ対策
について説明する。図２は、モジュール基板２のダンピ
ング抵抗６が形成された部分を拡大した斜視図である。
同図に示すように、チップ用パッド３と外部接続端子８
との間は、基板用パッド４を介して、ボンディングワイ
ヤ５や導電パターン９によって電気的に接続されてお
り、外部接続端子８とＳＯ−ＤＩＭＭ基板等の各種基板
の信号線１１とは、電気的に接続されている。
について説明する。図２は、モジュール基板２のダンピ
ング抵抗６が形成された部分を拡大した斜視図である。
同図に示すように、チップ用パッド３と外部接続端子８
との間は、基板用パッド４を介して、ボンディングワイ
ヤ５や導電パターン９によって電気的に接続されてお
り、外部接続端子８とＳＯ−ＤＩＭＭ基板等の各種基板
の信号線１１とは、電気的に接続されている。
【００１７】また、本実施形態のメモリモジュール１０
においては、図２に示すように、基板用パッド４と外部
接続端子８とを接続する信号線としての導電パターン９
にダンピング抵抗６が挿入されている。このダンピング
抵抗６によって、信号波形の立ち上がりや立ち下がりを
緩やかにすることができるため、オーバーシュートやア
ンダーシュートとアンダーシュートによるはね返り波等
によるノイズの発生を低減することができる。
においては、図２に示すように、基板用パッド４と外部
接続端子８とを接続する信号線としての導電パターン９
にダンピング抵抗６が挿入されている。このダンピング
抵抗６によって、信号波形の立ち上がりや立ち下がりを
緩やかにすることができるため、オーバーシュートやア
ンダーシュートとアンダーシュートによるはね返り波等
によるノイズの発生を低減することができる。
【００１８】また、図３は、モジュール基板２のパスコ
ン７が形成された部分を拡大した斜視図である。同図に
示すように、チップ用パッド３や外部接続端子８には、
電源電圧を与える端子Ｖdd（電源端子）とグランドレベ
ルを与える端子Ｖss（接地端子）とが含まれる。電源端
子Ｖddに対応するチップ用パッド３と電源端子Ｖddに対
応する外部接続端子８との間や、接地端子Ｖssに対応す
るチップ用パッド３と接地端子Ｖssに対応する外部接続
端子８との間は、それぞれ基板用パッド４を介してボン
ディングワイヤ５や導電パターン９によって接続されて
いる。
ン７が形成された部分を拡大した斜視図である。同図に
示すように、チップ用パッド３や外部接続端子８には、
電源電圧を与える端子Ｖdd（電源端子）とグランドレベ
ルを与える端子Ｖss（接地端子）とが含まれる。電源端
子Ｖddに対応するチップ用パッド３と電源端子Ｖddに対
応する外部接続端子８との間や、接地端子Ｖssに対応す
るチップ用パッド３と接地端子Ｖssに対応する外部接続
端子８との間は、それぞれ基板用パッド４を介してボン
ディングワイヤ５や導電パターン９によって接続されて
いる。
【００１９】ところで、入出力信号の立ち上がり時や立
ち下がり時には、貫通電流やメモリ用ベアチップ１内外
の寄生容量が充放電されることによって大きな電源電流
が流れるため、電源電圧が低下し、ノイズが発生する。
電源電圧が低下するとメモリの動作マージンを減少させ
てしまうことになるため、このノイズについても対策が
必要となる。
ち下がり時には、貫通電流やメモリ用ベアチップ１内外
の寄生容量が充放電されることによって大きな電源電流
が流れるため、電源電圧が低下し、ノイズが発生する。
電源電圧が低下するとメモリの動作マージンを減少させ
てしまうことになるため、このノイズについても対策が
必要となる。
【００２０】そこで、本実施形態のメモリモジュール１
０においては、図３に示すように、電源端子Ｖddに対応
する外部接続端子８と電源端子Ｖddに対応する基板用パ
ッド４とを接続する信号線としての導電パターン９と、
接地端子Ｖssに対応する外部接続端子８と接地端子Ｖss
に対応する基板用パッド４とを接続する信号線としての
導電パターン９との間にパスコン７を挿入している。パ
スコン７を挿入することによって、入出力信号の立ち上
がり時や立ち下がり時に大きな電源電流が流れる場合で
あっても、パスコン７が電荷を供給することによって、
電源電圧の低下を抑制することができるため、ノイズの
発生を低減することが可能となる。なお、パスコン７に
用いられるコンデンサとしては、比較的高周波のノイズ
に対しては、セラミックスコンデンサが用いられ、比較
的低周波のノイズに対しては、固体タンタルコンデンサ
が用いられる。
０においては、図３に示すように、電源端子Ｖddに対応
する外部接続端子８と電源端子Ｖddに対応する基板用パ
ッド４とを接続する信号線としての導電パターン９と、
接地端子Ｖssに対応する外部接続端子８と接地端子Ｖss
に対応する基板用パッド４とを接続する信号線としての
導電パターン９との間にパスコン７を挿入している。パ
スコン７を挿入することによって、入出力信号の立ち上
がり時や立ち下がり時に大きな電源電流が流れる場合で
あっても、パスコン７が電荷を供給することによって、
電源電圧の低下を抑制することができるため、ノイズの
発生を低減することが可能となる。なお、パスコン７に
用いられるコンデンサとしては、比較的高周波のノイズ
に対しては、セラミックスコンデンサが用いられ、比較
的低周波のノイズに対しては、固体タンタルコンデンサ
が用いられる。
【００２１】また、上述したダンピング抵抗６やパスコ
ン７には、チップ素子が用いられ、ＳＭＴ（Surface Mo
unt Technology）方式によって、半田ペースト等を介し
てモジュール基板２上に実装されている。
ン７には、チップ素子が用いられ、ＳＭＴ（Surface Mo
unt Technology）方式によって、半田ペースト等を介し
てモジュール基板２上に実装されている。
【００２２】図４は、本実施形態のメモリモジュール１
０の回路図である。この図では、簡略化のため、一部の
端子が省略されている。同図に示すように、各メモリ用
ベアチップ１の各端子と外部接続端子の各端子との接続
は、アドレス端子Ａ０〜Ａ１０のそれぞれが外部接続端
子ＡＤＲ０〜ＡＤＲ１０に共通に接続され、制御端子Ｒ
ＡＳが外部接続端子ＲＥに、制御端子ＷＥが外部接続端
子ＷＥに、制御端子ＯＥが外部接続端子ＯＥにそれぞれ
共通に接続されている。一方、各メモリ用ベアチップ１
の端子のうち、データ端子Ｉ／Ｏ０〜Ｉ／Ｏ３がそれぞ
れ別個に外部接続端子Ｄ０〜Ｄ１５に接続され、電源端
子Ｖddが外部接続端子Ｖddに、接地端子Ｖssが外部接続
端子Ｖssにそれぞれ別個に接続されている。
０の回路図である。この図では、簡略化のため、一部の
端子が省略されている。同図に示すように、各メモリ用
ベアチップ１の各端子と外部接続端子の各端子との接続
は、アドレス端子Ａ０〜Ａ１０のそれぞれが外部接続端
子ＡＤＲ０〜ＡＤＲ１０に共通に接続され、制御端子Ｒ
ＡＳが外部接続端子ＲＥに、制御端子ＷＥが外部接続端
子ＷＥに、制御端子ＯＥが外部接続端子ＯＥにそれぞれ
共通に接続されている。一方、各メモリ用ベアチップ１
の端子のうち、データ端子Ｉ／Ｏ０〜Ｉ／Ｏ３がそれぞ
れ別個に外部接続端子Ｄ０〜Ｄ１５に接続され、電源端
子Ｖddが外部接続端子Ｖddに、接地端子Ｖssが外部接続
端子Ｖssにそれぞれ別個に接続されている。
【００２３】また、各メモリ用ベアチップ１の各端子−
各外部接続端子間の信号線には、電源端子Ｖdd−外部接
続端子Ｖdd間の信号線および接地端子Ｖss−外部接続端
子Ｖss間の信号線を除き、ダンピング抵抗６が挿入され
ており、電源端子Ｖdd−外部接続端子Ｖdd間の信号線と
接地端子Ｖss端子−外部接続端子Ｖss間の信号線とは、
パスコン７によって接続されている。これらのダンピン
グ抵抗６やパスコン７によって上述したノイズの低減が
行われる。
各外部接続端子間の信号線には、電源端子Ｖdd−外部接
続端子Ｖdd間の信号線および接地端子Ｖss−外部接続端
子Ｖss間の信号線を除き、ダンピング抵抗６が挿入され
ており、電源端子Ｖdd−外部接続端子Ｖdd間の信号線と
接地端子Ｖss端子−外部接続端子Ｖss間の信号線とは、
パスコン７によって接続されている。これらのダンピン
グ抵抗６やパスコン７によって上述したノイズの低減が
行われる。
【００２４】このように、本実施形態のメモリモジュー
ル１０は、メモリ用ベアチップ１のノイズ対策に必要な
ダンピング抵抗６やパスコン７をモジュール基板２上に
実装して、メモリ用ベアチップ１のノイズ対策を行って
いる。また、モジュール基板２上にダンピング抵抗６や
パスコン７を実装してノイズ対策を行っているため、メ
モリモジュール１０が実装されるＳＯ−ＤＩＭＭ基板等
の各種基板上にノイズ対策のためのダンピング抵抗やパ
スコンを実装する必要がなくなり、メモリモジュール１
０をＳＯ−ＤＩＭＭ基板等の各種基板に実装する工程を
簡略化することができる。
ル１０は、メモリ用ベアチップ１のノイズ対策に必要な
ダンピング抵抗６やパスコン７をモジュール基板２上に
実装して、メモリ用ベアチップ１のノイズ対策を行って
いる。また、モジュール基板２上にダンピング抵抗６や
パスコン７を実装してノイズ対策を行っているため、メ
モリモジュール１０が実装されるＳＯ−ＤＩＭＭ基板等
の各種基板上にノイズ対策のためのダンピング抵抗やパ
スコンを実装する必要がなくなり、メモリモジュール１
０をＳＯ−ＤＩＭＭ基板等の各種基板に実装する工程を
簡略化することができる。
【００２５】なお、本発明は上記実施形態に限定される
ものではなく、本発明の要旨の範囲内で種々の変形実施
が可能である。上述した実施形態では、各メモリ用ベア
チップ１に１個ずつパスコン７を接続したが、１個のパ
スコン７を複数のメモリ用ベアチップ１で共有してもよ
い。但し、パスコン７の役割は、電荷を供給して電源電
圧の低下を抑制することにあるので、パスコン７をあま
り多くのメモリ用ベアチップ１で共有することは望まし
くない。
ものではなく、本発明の要旨の範囲内で種々の変形実施
が可能である。上述した実施形態では、各メモリ用ベア
チップ１に１個ずつパスコン７を接続したが、１個のパ
スコン７を複数のメモリ用ベアチップ１で共有してもよ
い。但し、パスコン７の役割は、電荷を供給して電源電
圧の低下を抑制することにあるので、パスコン７をあま
り多くのメモリ用ベアチップ１で共有することは望まし
くない。
【００２６】また、上述した実施形態では、電源端子と
接地端子を除くすべての端子にダンピング抵抗６を接続
するようにしたが、各メモリ用ベアチップ１のデータ端
子Ｉ／Ｏ０〜Ｉ／Ｏ３だけに対応させてダンピング抵抗
６を接続するようにしてもよい。特に、メモリ用ベアチ
ップ１にＤＲＡＭを使用した場合は、上述したように、
コンデンサの充放電により記憶動作を行うため、データ
の読み書きを行う場合の信号波形は急峻な立ち上がりや
立ち下がりとなる。したがって、データ端子だけに対応
させてダンピング抵抗６を接続することでもノイズ対策
を行うことができる。
接地端子を除くすべての端子にダンピング抵抗６を接続
するようにしたが、各メモリ用ベアチップ１のデータ端
子Ｉ／Ｏ０〜Ｉ／Ｏ３だけに対応させてダンピング抵抗
６を接続するようにしてもよい。特に、メモリ用ベアチ
ップ１にＤＲＡＭを使用した場合は、上述したように、
コンデンサの充放電により記憶動作を行うため、データ
の読み書きを行う場合の信号波形は急峻な立ち上がりや
立ち下がりとなる。したがって、データ端子だけに対応
させてダンピング抵抗６を接続することでもノイズ対策
を行うことができる。
【００２７】また、上述した実施形態では、モジュール
基板２上に４個のメモリ用ベアチップ１を実装する例を
説明したが、モジュール基板２に実装されるメモリ用ベ
アチップ１の数は４個に限定されない。ただし、通常の
コンピュータ機器は、メモリ容量を４の倍数で設定する
ことが多いため、モジュール基板に実装するメモリ用ベ
アチップ１の数は偶数個が望ましい。この場合も、上述
したように、各メモリ用ベアチップ１には１個ずつパス
コン７を接続することが望ましい。
基板２上に４個のメモリ用ベアチップ１を実装する例を
説明したが、モジュール基板２に実装されるメモリ用ベ
アチップ１の数は４個に限定されない。ただし、通常の
コンピュータ機器は、メモリ容量を４の倍数で設定する
ことが多いため、モジュール基板に実装するメモリ用ベ
アチップ１の数は偶数個が望ましい。この場合も、上述
したように、各メモリ用ベアチップ１には１個ずつパス
コン７を接続することが望ましい。
【００２８】上述した実施形態では、メモリ用ベアチッ
プ１をモジュール基板２にワイヤボンディングによって
ＣＯＢ実装を行ったが、フリップチップ実装を行っても
よい。この場合は、ワイヤボンディングによるＣＯＢ実
装と比較して、実装密度を高めることができるため、メ
モリモジュール１０の外形寸法を小さくすることができ
る。
プ１をモジュール基板２にワイヤボンディングによって
ＣＯＢ実装を行ったが、フリップチップ実装を行っても
よい。この場合は、ワイヤボンディングによるＣＯＢ実
装と比較して、実装密度を高めることができるため、メ
モリモジュール１０の外形寸法を小さくすることができ
る。
【００２９】上述した実施形態では、基板用パッド４は
２個のメモリ用ベアチップ１に挟まれるように形成され
ているが、基板用パッド４の形成位置はメモリ用ベアチ
ップ１の外側でもよい。また、上述した実施形態では、
モジュール基板２にメモリ用ベアチップ１としてＤＲＡ
Ｍを実装する例を説明したが、ＳＲＡＭやフラッシュＲ
ＯＭ等の他の種類のメモリ用ベアチップ１や、メモリ以
外のベアチップを実装することも可能である。
２個のメモリ用ベアチップ１に挟まれるように形成され
ているが、基板用パッド４の形成位置はメモリ用ベアチ
ップ１の外側でもよい。また、上述した実施形態では、
モジュール基板２にメモリ用ベアチップ１としてＤＲＡ
Ｍを実装する例を説明したが、ＳＲＡＭやフラッシュＲ
ＯＭ等の他の種類のメモリ用ベアチップ１や、メモリ以
外のベアチップを実装することも可能である。
【００３０】上述した実施形態では、ＣＯＢ実装によっ
てメモリ用ベアチップ１をモジュール基板２に実装する
例を説明したが、ガラス基板上にメモリ用ベアチップ１
を実装するいわゆるＣＯＧ（Chip On Glass ）実装を行
ってもよく、モジュール基板２の材質は適宜変更するこ
とができる。
てメモリ用ベアチップ１をモジュール基板２に実装する
例を説明したが、ガラス基板上にメモリ用ベアチップ１
を実装するいわゆるＣＯＧ（Chip On Glass ）実装を行
ってもよく、モジュール基板２の材質は適宜変更するこ
とができる。
【００３１】図５〜図１４は、メモリモジュールの変形
例を示す図である。なお、これらの図においては、メモ
リ用ベアチップ１の配置状態やボンディングワイヤ５に
よる配線状態に着目しており、ダンピング抵抗６やパス
コン７は省略されている。図５に示すように、モジュー
ル基板２の中央に一列に形成された基板用パッド４に対
して、両側に配置されたメモリ用ベアチップ１から交互
にボンディングワイヤ５を引き出すようにしてもよい。
あるいは、図６に示すように複数本を単位として交互に
ボンディングワイヤ５を引き出したり、図７に示すよう
にモジュール基板２に形成された二列以上（同図では二
列）の基板用パッド４に対してボンディングワイヤ５を
接続するようにしてもよい。
例を示す図である。なお、これらの図においては、メモ
リ用ベアチップ１の配置状態やボンディングワイヤ５に
よる配線状態に着目しており、ダンピング抵抗６やパス
コン７は省略されている。図５に示すように、モジュー
ル基板２の中央に一列に形成された基板用パッド４に対
して、両側に配置されたメモリ用ベアチップ１から交互
にボンディングワイヤ５を引き出すようにしてもよい。
あるいは、図６に示すように複数本を単位として交互に
ボンディングワイヤ５を引き出したり、図７に示すよう
にモジュール基板２に形成された二列以上（同図では二
列）の基板用パッド４に対してボンディングワイヤ５を
接続するようにしてもよい。
【００３２】また、図８や図９に示すように、メモリ用
ベアチップ１の長辺に沿って二列にチップ用パッド３を
形成し、各メモリ用ベアチップ１の両側にボンディング
ワイヤ５を引き出したり、図１０〜図１３に示すよう
に、メモリ用ベアチップ１の短辺に沿って二列にチップ
用パッド３を形成し、各メモリ用ベアチップ１の両側に
ボンディングワイヤ５を引き出すようにしてもよい。ま
た、図１４に示すように、２個のメモリ用ベアチップ１
を用いてメモリモジュールを構成してもよい。
ベアチップ１の長辺に沿って二列にチップ用パッド３を
形成し、各メモリ用ベアチップ１の両側にボンディング
ワイヤ５を引き出したり、図１０〜図１３に示すよう
に、メモリ用ベアチップ１の短辺に沿って二列にチップ
用パッド３を形成し、各メモリ用ベアチップ１の両側に
ボンディングワイヤ５を引き出すようにしてもよい。ま
た、図１４に示すように、２個のメモリ用ベアチップ１
を用いてメモリモジュールを構成してもよい。
【００３３】また、図１５に示すように、メモリ用ベア
チップ１上のパッドと同間隔でモジュール基板２上にパ
ッド４′を形成しておいて、これらのパッド４′とメモ
リ用ベアチップ１上のパッドとが向かい合うように配置
することにより、フリップチップ実装を行うようにして
もよい。また、図１１に示したようなメモリ用ベアチッ
プを用いてフリップチップ実装を行う場合には、取り付
け状態が不安定になるおそれがあるため、図１６（ａ）
あるいは（ｂ）に示すように、各メモリ用ベアチップの
短辺に近い位置に数個のパッドを形成することが望まし
い。
チップ１上のパッドと同間隔でモジュール基板２上にパ
ッド４′を形成しておいて、これらのパッド４′とメモ
リ用ベアチップ１上のパッドとが向かい合うように配置
することにより、フリップチップ実装を行うようにして
もよい。また、図１１に示したようなメモリ用ベアチッ
プを用いてフリップチップ実装を行う場合には、取り付
け状態が不安定になるおそれがあるため、図１６（ａ）
あるいは（ｂ）に示すように、各メモリ用ベアチップの
短辺に近い位置に数個のパッドを形成することが望まし
い。
【００３４】また、メモリ用ベアチップ上に一列にチッ
プ用パッド３を形成する場合には、一直線上に形成する
場合の他に、図１７に示すように、階段状に一列に形成
するようにしてもよい。
プ用パッド３を形成する場合には、一直線上に形成する
場合の他に、図１７に示すように、階段状に一列に形成
するようにしてもよい。
【００３５】
【発明の効果】上述したように、本発明によれば、メモ
リチップに形成されたチップ用パッドに直列に抵抗を接
続しており、この抵抗を介して入出力される信号波形の
立ち上がりや立ち下がりが緩やかになるため、オーバー
シュートやアンダーシュートとアンダーシュートによる
はね返り波等のノイズの発生が低減される。
リチップに形成されたチップ用パッドに直列に抵抗を接
続しており、この抵抗を介して入出力される信号波形の
立ち上がりや立ち下がりが緩やかになるため、オーバー
シュートやアンダーシュートとアンダーシュートによる
はね返り波等のノイズの発生が低減される。
【００３６】また、本発明によれば、メモリチップに形
成された電源端子に対応するチップ用パッドと接地端子
に対応するチップ用パッドとの間にコンデンサを接続し
ており、入出力信号の立ち上がり時や立ち下がり時に大
きな電源電流が流れる場合であっても、コンデンサによ
る放電によって電荷を供給することにより電源電圧の低
下が抑制されるため、ノイズが低減される。
成された電源端子に対応するチップ用パッドと接地端子
に対応するチップ用パッドとの間にコンデンサを接続し
ており、入出力信号の立ち上がり時や立ち下がり時に大
きな電源電流が流れる場合であっても、コンデンサによ
る放電によって電荷を供給することにより電源電圧の低
下が抑制されるため、ノイズが低減される。
【００３７】このようにして、モジュール基板上の各メ
モリチップのノイズ対策を行うことができる。また、メ
モリモジュールが実装される各種基板上にノイズ対策の
ためのダンピング抵抗やパスコンを実装する必要がなく
なるため、メモリモジュールを各種基板に実装する工程
を簡略化することができる。
モリチップのノイズ対策を行うことができる。また、メ
モリモジュールが実装される各種基板上にノイズ対策の
ためのダンピング抵抗やパスコンを実装する必要がなく
なるため、メモリモジュールを各種基板に実装する工程
を簡略化することができる。
【図１】本実施形態のメモリモジュールの概略を示す図
である。
である。
【図２】図１に示したメモリモジュールのダンピング抵
抗が実装された部分を拡大した斜視図である。
抗が実装された部分を拡大した斜視図である。
【図３】図１に示したメモリモジュールのパスコンが実
装された部分を拡大した斜視図である。
装された部分を拡大した斜視図である。
【図４】図１に示したメモリモジュールの回路図であ
る。
る。
【図５】メモリモジュールの変形例を示す図である。
【図６】メモリモジュールの他の変形例を示す図であ
る。
る。
【図７】メモリモジュールの他の変形例を示す図であ
る。
る。
【図８】メモリモジュールの他の変形例を示す図であ
る。
る。
【図９】メモリモジュールの他の変形例を示す図であ
る。
る。
【図１０】メモリモジュールの他の変形例を示す図であ
る。
る。
【図１１】メモリモジュールの他の変形例を示す図であ
る。
る。
【図１２】メモリモジュールの他の変形例を示す図であ
る。
る。
【図１３】メモリモジュールの他の変形例を示す図であ
る。
る。
【図１４】メモリモジュールの他の変形例を示す図であ
る。
る。
【図１５】メモリモジュールの他の変形例を示す図であ
る。
る。
【図１６】メモリ用ベアチップの変形例を示す図であ
る。
る。
【図１７】メモリ用ベアチップの他の変形例を示す図で
ある。
ある。
１ メモリ用ベアチップ ２ モジュール基板 ３ チップ用パッド ４ 基板用パッド ５ ボンディングワイヤ ６ ダンピング抵抗 ７ パスコン（バイパスコンデンサ） ８ 外部接続端子 ９ 導電パターン １０ メモリモジュール １１ 各種基板の信号線
Claims (5)
- 【請求項１】 半導体ウエハから切り出されたメモリチ
ップと、 前記メモリチップが実装されるモジュール基板と、 前記モジュール基板上に実装され、前記メモリチップに
形成されたチップ用パッドに直列に接続される抵抗と、 を備えることを特徴とするメモリモジュール。 - 【請求項２】 請求項１において、 前記抵抗は、前記モジュール基板に形成された外部接続
端子と、前記チップ用パッドとの間で電気的な接続を行
うために前記モジュール基板に形成された基板用パッド
との間を接続する信号線に挿入されることを特徴とする
メモリモジュール。 - 【請求項３】 請求項１または２において、 前記メモリチップとしてＤＲＡＭを用いたことを特徴と
するメモリモジュール。 - 【請求項４】 半導体ウエハから切り出されたメモリチ
ップと、 前記メモリチップが実装されるモジュール基板と、 前記モジュール基板上に実装され、前記メモリチップに
形成された電源端子に対応するチップ用パッドと接地端
子に対応するチップ用パッドとの間に接続されるコンデ
ンサと、 を備えることを特徴とするメモリモジュール。 - 【請求項５】 請求項４において、 前記コンデンサは、前記モジュール基板に形成された電
源端子に対応する外部接続端子と前記モジュール基板に
形成された電源端子に対応する基板用パッドとを接続す
る信号線と、前記モジュール基板に形成された接地端子
に対応する外部接続端子と前記モジュール基板に形成さ
れた接地端子に対応する基板用パッドとを接続する信号
線との間に挿入されることを特徴とするメモリモジュー
ル。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9235365A JPH1174449A (ja) | 1997-06-23 | 1997-08-15 | メモリモジュール |
Applications Claiming Priority (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP18176597 | 1997-06-23 | ||
| JP9-181765 | 1997-06-23 | ||
| JP9235365A JPH1174449A (ja) | 1997-06-23 | 1997-08-15 | メモリモジュール |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH1174449A true JPH1174449A (ja) | 1999-03-16 |
Family
ID=26500807
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP9235365A Pending JPH1174449A (ja) | 1997-06-23 | 1997-08-15 | メモリモジュール |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH1174449A (ja) |
Cited By (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2003060997A1 (fr) * | 2002-01-09 | 2003-07-24 | Sony Corporation | Carte de circuit imprime, dispositif a semi-conducteurs utilisant cette carte, et dispositif electronique utilisant cette carte |
| JP2009134794A (ja) * | 2007-11-29 | 2009-06-18 | Renesas Technology Corp | 半導体装置 |
| JP2011096131A (ja) * | 2009-10-30 | 2011-05-12 | Toshiba Corp | 半導体記憶装置 |
| JP2013546199A (ja) * | 2010-12-17 | 2013-12-26 | テッセラ，インコーポレイテッド | 中央コンタクトを備え、グラウンド又は電源分配が改善された改良版積層型マイクロ電子アセンブリ |
| US9412423B2 (en) | 2012-03-15 | 2016-08-09 | Samsung Electronics Co., Ltd. | Memory modules including plural memory devices arranged in rows and module resistor units |
| US10304496B2 (en) | 2017-03-23 | 2019-05-28 | Toshiba Memory Corporation | Semiconductor device and electronic equipment |
| CN113809021A (zh) * | 2020-06-11 | 2021-12-17 | 南亚科技股份有限公司 | 存储器封装结构 |
-
1997
- 1997-08-15 JP JP9235365A patent/JPH1174449A/ja active Pending
Cited By (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2003060997A1 (fr) * | 2002-01-09 | 2003-07-24 | Sony Corporation | Carte de circuit imprime, dispositif a semi-conducteurs utilisant cette carte, et dispositif electronique utilisant cette carte |
| JP2009134794A (ja) * | 2007-11-29 | 2009-06-18 | Renesas Technology Corp | 半導体装置 |
| JP2011096131A (ja) * | 2009-10-30 | 2011-05-12 | Toshiba Corp | 半導体記憶装置 |
| JP2013546199A (ja) * | 2010-12-17 | 2013-12-26 | テッセラ，インコーポレイテッド | 中央コンタクトを備え、グラウンド又は電源分配が改善された改良版積層型マイクロ電子アセンブリ |
| US9412423B2 (en) | 2012-03-15 | 2016-08-09 | Samsung Electronics Co., Ltd. | Memory modules including plural memory devices arranged in rows and module resistor units |
| US9748953B2 (en) | 2012-03-15 | 2017-08-29 | Samsung Electronics Co., Ltd. | Memory modules including plural memory devices arranged in rows and module resistor units |
| US10304496B2 (en) | 2017-03-23 | 2019-05-28 | Toshiba Memory Corporation | Semiconductor device and electronic equipment |
| CN113809021A (zh) * | 2020-06-11 | 2021-12-17 | 南亚科技股份有限公司 | 存储器封装结构 |
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