JPH0982932A - 固体撮像素子 - Google Patents
固体撮像素子Info
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- JPH0982932A JPH0982932A JP7241058A JP24105895A JPH0982932A JP H0982932 A JPH0982932 A JP H0982932A JP 7241058 A JP7241058 A JP 7241058A JP 24105895 A JP24105895 A JP 24105895A JP H0982932 A JPH0982932 A JP H0982932A
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Abstract
(57)【要約】
【目的】 高感度で安定した固体撮像素子を実現するた
め、高電界を印加した場合における素子の耐久性を大幅
に向上させた固体撮像素子を提供する。 【構成】 光電荷を転送する走査素子を集積化した走査
用半導体集積回路基板101の上部に、当該光電荷を発
生しかつ増倍させる光電変換膜103および透明電極膜
104が形成され、当該透明電極膜に電圧を印加するた
めのリード線105が有効光電変換領域外107で透明
電極膜に接続され、有効光電変換領域外107は、有効
光電変換領域106の光電変換膜にアバランシェブレイ
クダウン電圧を印加しても、破損しないように高耐電圧
化される。
め、高電界を印加した場合における素子の耐久性を大幅
に向上させた固体撮像素子を提供する。 【構成】 光電荷を転送する走査素子を集積化した走査
用半導体集積回路基板101の上部に、当該光電荷を発
生しかつ増倍させる光電変換膜103および透明電極膜
104が形成され、当該透明電極膜に電圧を印加するた
めのリード線105が有効光電変換領域外107で透明
電極膜に接続され、有効光電変換領域外107は、有効
光電変換領域106の光電変換膜にアバランシェブレイ
クダウン電圧を印加しても、破損しないように高耐電圧
化される。
Description
【0001】
【産業上の利用分野】本発明は、半導体基板に走査回路
および光電変換膜を形成した固体撮像素子に係わり、特
に、高感度、高精細かつ動作安定性に優れた固体撮像素
子に関するものである。
および光電変換膜を形成した固体撮像素子に係わり、特
に、高感度、高精細かつ動作安定性に優れた固体撮像素
子に関するものである。
【0002】
【従来の技術】従来の固体撮像素子としては、光電変換
部のフォトダイオードと、そこで生成した光電荷を転送
する走査素子とを半導体基板上に集積化した構造の固体
撮像素子が開発され製品化されている。
部のフォトダイオードと、そこで生成した光電荷を転送
する走査素子とを半導体基板上に集積化した構造の固体
撮像素子が開発され製品化されている。
【0003】この構造の固体撮像素子が開発された当初
は、フォトダイオードと走査素子が同一平面上に配置さ
れているため、開口率(受光面に入射する光量に対する
光電変換部に入射する光量の割合)が小さく、光利用率
が低く入射光の損失が大きかった。
は、フォトダイオードと走査素子が同一平面上に配置さ
れているため、開口率(受光面に入射する光量に対する
光電変換部に入射する光量の割合)が小さく、光利用率
が低く入射光の損失が大きかった。
【0004】その後、オンチップマイクロレンズの開発
等により実質開口率は、60%以上にまで向上するにい
たっているが、フォトダイオードと走査素子が同一平面
上に配置される限り実質開口率の向上には限界がある。
等により実質開口率は、60%以上にまで向上するにい
たっているが、フォトダイオードと走査素子が同一平面
上に配置される限り実質開口率の向上には限界がある。
【0005】そこで、例えば、特開昭51−01071
5号公報に記載されているように、光電荷転送用の回路
基板の上部に、当該光電荷を発生する光電変換膜を積み
重ねた構造の固体撮像素子が提案された。
5号公報に記載されているように、光電荷転送用の回路
基板の上部に、当該光電荷を発生する光電変換膜を積み
重ねた構造の固体撮像素子が提案された。
【0006】この構造では、受光面全体が光電変換膜に
なるので開口率を100%近くにでき、感度の向上が可
能となる。
なるので開口率を100%近くにでき、感度の向上が可
能となる。
【0007】一方、光電変換膜で生成した光電荷を電子
ビームで走査する方式の撮像素子として撮像管がある
が、この撮像管において、光電変換膜に強い電界を印加
してアバランシェ増倍現象を発生させて光電変換効率を
1以上にするアバランシェ増倍型の撮像管が開発されて
いる。
ビームで走査する方式の撮像素子として撮像管がある
が、この撮像管において、光電変換膜に強い電界を印加
してアバランシェ増倍現象を発生させて光電変換効率を
1以上にするアバランシェ増倍型の撮像管が開発されて
いる。
【0008】このアバランシェ増倍型撮像管では、入射
光子数に対する、光電変換膜内で生成される光電荷の数
の比である利得が、数10から数100にもなる。
光子数に対する、光電変換膜内で生成される光電荷の数
の比である利得が、数10から数100にもなる。
【0009】例えば、「テレビジョン学会技術報告、V
ol.15、No52、P7(1991)」の記載によ
れば、前記光電変換膜内部での電荷増倍現象を利用した
撮像管では、電気的増幅器とは異なる無雑音増倍作用が
あるため、従来の撮像素子をこえる、高感度、高画質と
いう特徴をもつ。
ol.15、No52、P7(1991)」の記載によ
れば、前記光電変換膜内部での電荷増倍現象を利用した
撮像管では、電気的増幅器とは異なる無雑音増倍作用が
あるため、従来の撮像素子をこえる、高感度、高画質と
いう特徴をもつ。
【0010】そこで、例えば、特開昭63−17448
0号公報に記載されているように、固体撮像素子におい
てもさらなる高感度化のために、積層型固体撮像素子の
光電変換膜(フォトダイオード)に強い電界を印加し
て、アバランシェ増倍現象を発生させるアバランシェ増
倍型の積層型固体撮像素子が提案さている。
0号公報に記載されているように、固体撮像素子におい
てもさらなる高感度化のために、積層型固体撮像素子の
光電変換膜(フォトダイオード)に強い電界を印加し
て、アバランシェ増倍現象を発生させるアバランシェ増
倍型の積層型固体撮像素子が提案さている。
【0011】
【発明が解決しようとする課題】走査回路の上に光電変
換膜を積層形成する方法で固体撮像素子を作製する場合
は、光電変換膜上に透明電極膜を形成し、透明電極膜に
電圧を印加するためのリード導線を透明電極膜に接続す
る構造となる。
換膜を積層形成する方法で固体撮像素子を作製する場合
は、光電変換膜上に透明電極膜を形成し、透明電極膜に
電圧を印加するためのリード導線を透明電極膜に接続す
る構造となる。
【0012】例えば、光電変換膜の材料に非晶質Seを
用いた場合では、光電変換膜に8×105(V/cm)
以上の電界を印加するとアバランシェ増倍がはじまる。
用いた場合では、光電変換膜に8×105(V/cm)
以上の電界を印加するとアバランシェ増倍がはじまる。
【0013】そして、さらに電界を強めると数倍から数
100倍以上の増倍を起こすことができる。
100倍以上の増倍を起こすことができる。
【0014】しかしながら、従来の固体撮像素子の構造
では、高電界を印加したときの素子の絶縁破壊に対する
配慮が充分になされていなかった。
では、高電界を印加したときの素子の絶縁破壊に対する
配慮が充分になされていなかった。
【0015】図20は、従来の固体撮像素子の斜視図、
図21は、図20に示す固体撮像素子の断面図である。
図21は、図20に示す固体撮像素子の断面図である。
【0016】なお、図20、図21に示す固体撮像素子
は、例えば、特開昭58−202673号公報、特開昭
56−780号公報に記載されている。
は、例えば、特開昭58−202673号公報、特開昭
56−780号公報に記載されている。
【0017】図20、図21に示す固体撮像素子は、走
査回路基板5上に、パッシベーション膜4、画素電極
2、光電変換膜1、透明電極膜10、および、リード導
線3からなる積層型固体撮像素子である。
査回路基板5上に、パッシベーション膜4、画素電極
2、光電変換膜1、透明電極膜10、および、リード導
線3からなる積層型固体撮像素子である。
【0018】本発明者は、前記図20、図21に示す従
来の固体撮像素子を何度も試作し、光電変換膜に電界を
印加する実験を重ねた結果、以下のような問題点を発見
した。
来の固体撮像素子を何度も試作し、光電変換膜に電界を
印加する実験を重ねた結果、以下のような問題点を発見
した。
【0019】前記従来の固体撮像素子の構造において
は、光電変換膜1に8×105(V/cm)以上の高電
界を印加すると、光電変換膜1の有効光電変換領域外の
部分で先に素子の局所的絶縁破壊による透明電極膜10
の断線や過大なリーク電流の発生があり、光電変換膜1
に高い電界を印加できず、充分に大きな増倍率を得るこ
とができないという問題点を発見した。
は、光電変換膜1に8×105(V/cm)以上の高電
界を印加すると、光電変換膜1の有効光電変換領域外の
部分で先に素子の局所的絶縁破壊による透明電極膜10
の断線や過大なリーク電流の発生があり、光電変換膜1
に高い電界を印加できず、充分に大きな増倍率を得るこ
とができないという問題点を発見した。
【0020】具体的には、光電変換膜1のエッジ部分
(7,9)と、透明電極膜10のリード導線接続箇所
(8,6)が、最も絶縁破壊により破損しやすかった。
(7,9)と、透明電極膜10のリード導線接続箇所
(8,6)が、最も絶縁破壊により破損しやすかった。
【0021】リード導線接続箇所(8,6)の破損原因
として以下のことが考えられる。
として以下のことが考えられる。
【0022】透明電極膜10の膜厚が数10nm程度で
薄いという理由と、光電変換膜1もその材料によっては
熱的に弱いという理由で、透明電極膜10にリード導線
3を接続する際に、光電変換膜1に損傷を与えてしまう
可能性が大きい。
薄いという理由と、光電変換膜1もその材料によっては
熱的に弱いという理由で、透明電極膜10にリード導線
3を接続する際に、光電変換膜1に損傷を与えてしまう
可能性が大きい。
【0023】したがって、光電変換膜1に高電圧を印加
した際に、有効光電変換領域と同じ大きさの電界がリー
ド導線接続箇所の光電変換膜1に加わり、損傷部分に大
きな電流が流れる等の原因で光電変換膜1が絶縁破壊を
起こし破損してしまう。
した際に、有効光電変換領域と同じ大きさの電界がリー
ド導線接続箇所の光電変換膜1に加わり、損傷部分に大
きな電流が流れる等の原因で光電変換膜1が絶縁破壊を
起こし破損してしまう。
【0024】また、光電変換膜1のエッジ部分(7,
9)での破損原因は、エッジ部分(7,9)の断差上に
透明電極膜10を形成するので、断差での電界集中によ
る過大電流の発生が考えられる。
9)での破損原因は、エッジ部分(7,9)の断差上に
透明電極膜10を形成するので、断差での電界集中によ
る過大電流の発生が考えられる。
【0025】本発明は、前記従来技術の問題点を解決す
るためになされたものであり、本発明の目的は、固体撮
像素子において、高感度で安定した固体撮像素子を実現
するため、高電界を印加した場合における素子の耐久性
を大幅に向上させることが可能となる技術を提供するこ
とにある。
るためになされたものであり、本発明の目的は、固体撮
像素子において、高感度で安定した固体撮像素子を実現
するため、高電界を印加した場合における素子の耐久性
を大幅に向上させることが可能となる技術を提供するこ
とにある。
【0026】本発明の前記目的並びにその他の目的及び
新規な特徴は、本明細書の記載及び添付図面によって明
らかにする。
新規な特徴は、本明細書の記載及び添付図面によって明
らかにする。
【0027】
【課題を解決するための手段】本願において開示される
発明のうち、代表的なものの概要を簡単に説明すれば、
下記の通りである。
発明のうち、代表的なものの概要を簡単に説明すれば、
下記の通りである。
【0028】(1)信号読み出し電極を有する走査回路
基板上に、入射光に応じた光電荷を発生する光電変換膜
と光電変換膜に電圧を印加するための上部電極膜とが順
次積層されて形成され、入射光の受光領域である有効光
電変換領域とそれ以外の領域とから構成される固体撮像
素子であって、前記上部電極膜に電圧を印加することに
より、前記光電変換膜内で電荷増倍現象を発生させて感
度を向上させた固体撮像素子において、前記上部電極膜
に印加される電圧により前記有効光電変換領域外の部分
で絶縁破壊が起きる絶縁破壊電圧を、前記上部電極膜に
印加される電圧により前記有効光電変換領域内の光電変
換膜で電荷増倍現象が発生するアバランシェブレイクダ
ウン電圧よりも大きくしたことを特徴とする。
基板上に、入射光に応じた光電荷を発生する光電変換膜
と光電変換膜に電圧を印加するための上部電極膜とが順
次積層されて形成され、入射光の受光領域である有効光
電変換領域とそれ以外の領域とから構成される固体撮像
素子であって、前記上部電極膜に電圧を印加することに
より、前記光電変換膜内で電荷増倍現象を発生させて感
度を向上させた固体撮像素子において、前記上部電極膜
に印加される電圧により前記有効光電変換領域外の部分
で絶縁破壊が起きる絶縁破壊電圧を、前記上部電極膜に
印加される電圧により前記有効光電変換領域内の光電変
換膜で電荷増倍現象が発生するアバランシェブレイクダ
ウン電圧よりも大きくしたことを特徴とする。
【0029】(2)前記(1)の手段において、前記有
効光電変換領域外の光電変換膜が、その絶縁破壊電圧
が、前記有効光電変換領域内の光電変換膜のアバランシ
ェブレイクダウン電圧よりも大きい材料を用いることを
特徴とする。
効光電変換領域外の光電変換膜が、その絶縁破壊電圧
が、前記有効光電変換領域内の光電変換膜のアバランシ
ェブレイクダウン電圧よりも大きい材料を用いることを
特徴とする。
【0030】(3)前記(1)または(2)の手段にお
いて、前記上部電極膜に印加される電圧により、前記有
効光電変換領域外の部分に生じる電界を、前記上部電極
膜に印加される電圧により、前記有効光電変換領域内の
光電変換膜に生じる電界よりも小さくしたことを特徴と
する。
いて、前記上部電極膜に印加される電圧により、前記有
効光電変換領域外の部分に生じる電界を、前記上部電極
膜に印加される電圧により、前記有効光電変換領域内の
光電変換膜に生じる電界よりも小さくしたことを特徴と
する。
【0031】(4)前記(1)ないし(3)の手段にお
いて、前記有効光電変換領域外の、少なくとも一部の領
域の光電変換膜の膜厚を、前記有効光電変換領域内の光
電変換膜の膜厚よりも大きくしたことを特徴とする。
いて、前記有効光電変換領域外の、少なくとも一部の領
域の光電変換膜の膜厚を、前記有効光電変換領域内の光
電変換膜の膜厚よりも大きくしたことを特徴とする。
【0032】(5)前記(1)ないし(4)の手段にお
いて、前記有効光電変換領域外の上部電極膜上の一部に
形成される、半導体あるいは絶縁体からなる第1の層
と、前記第1の層上から前記第1の層が形成されていな
い前記上部電極膜上の一部に渡って形成される、前記上
部電極膜と電気的に接続される導電性膜とを具備し、前
記上部電極膜に電圧を印加する電圧供給線が、前記第1
の層上の前記導電性膜に接続されることを特徴とする。
いて、前記有効光電変換領域外の上部電極膜上の一部に
形成される、半導体あるいは絶縁体からなる第1の層
と、前記第1の層上から前記第1の層が形成されていな
い前記上部電極膜上の一部に渡って形成される、前記上
部電極膜と電気的に接続される導電性膜とを具備し、前
記上部電極膜に電圧を印加する電圧供給線が、前記第1
の層上の前記導電性膜に接続されることを特徴とする。
【0033】(6)前記(1)ないし(4)の手段にお
いて、前記上部電極膜上に形成される、単層または多層
膜からなる導電性の保護膜を具備し、前記上部電極膜に
電圧を印加する電圧供給線が、前記保護膜に接続される
ことを特徴とする。
いて、前記上部電極膜上に形成される、単層または多層
膜からなる導電性の保護膜を具備し、前記上部電極膜に
電圧を印加する電圧供給線が、前記保護膜に接続される
ことを特徴とする。
【0034】(7)前記(1)ないし(4)の手段にお
いて、前記有効光電変換領域外の上部電極膜と光電変換
膜との間に形成される、単層または多層膜からなる導電
性の保護膜を具備し、前記上部電極膜に電圧を印加する
電圧供給線が、前記保護膜上の前記上部電極膜に接続さ
れることを特徴とする。
いて、前記有効光電変換領域外の上部電極膜と光電変換
膜との間に形成される、単層または多層膜からなる導電
性の保護膜を具備し、前記上部電極膜に電圧を印加する
電圧供給線が、前記保護膜上の前記上部電極膜に接続さ
れることを特徴とする。
【0035】(8)前記(7)の手段において、前記導
電性の保護膜が、テルル(Te)、アンチモン(S
b)、鉛(Pb)または亜鉛(Zn)であることを特徴
とする。
電性の保護膜が、テルル(Te)、アンチモン(S
b)、鉛(Pb)または亜鉛(Zn)であることを特徴
とする。
【0036】(9)前記(1)ないし(8)の手段にお
いて、前記有効光電変換領外の光電変換膜内部の上部電
極膜との界面付近に形成される第1の電荷捕獲層を具備
することを特徴とする。
いて、前記有効光電変換領外の光電変換膜内部の上部電
極膜との界面付近に形成される第1の電荷捕獲層を具備
することを特徴とする。
【0037】(10)前記(9)の手段において、前記
有効光電変換領域内の光電変換膜内部の上部電極膜との
界面付近に形成される第2の電荷捕獲層を具備し、前記
第1の電荷捕獲層の捕獲密度が、前記第2の電荷捕獲層
の捕獲密度よりも大きいことを特徴とする。
有効光電変換領域内の光電変換膜内部の上部電極膜との
界面付近に形成される第2の電荷捕獲層を具備し、前記
第1の電荷捕獲層の捕獲密度が、前記第2の電荷捕獲層
の捕獲密度よりも大きいことを特徴とする。
【0038】(11)前記(9)の手段において、前記
有効光電変換領域内の光電変換膜内部の上部電極膜との
界面付近に第2の電荷捕獲層を具備し、前記第1の電荷
捕獲層の膜厚が、前記第2の電荷捕獲層の膜厚よりも大
きいことを特徴とする。
有効光電変換領域内の光電変換膜内部の上部電極膜との
界面付近に第2の電荷捕獲層を具備し、前記第1の電荷
捕獲層の膜厚が、前記第2の電荷捕獲層の膜厚よりも大
きいことを特徴とする。
【0039】(12)前記(1)ないし(11)の手段
において、前記有効光電変換領域外の走査回路基板に形
成され第1の電極を少なくとも一個具備し、前記上部電
極膜に電圧を印加する電圧供給線が、前記第1の電極上
の前記上部電極膜に、直接または間接的に接続され、さ
らに、前記第1の電極に、前記信号読み出し電極に印加
される電圧と前記上部電極膜に印加される電圧との間の
大きさの電圧を印加することを特徴とする。
において、前記有効光電変換領域外の走査回路基板に形
成され第1の電極を少なくとも一個具備し、前記上部電
極膜に電圧を印加する電圧供給線が、前記第1の電極上
の前記上部電極膜に、直接または間接的に接続され、さ
らに、前記第1の電極に、前記信号読み出し電極に印加
される電圧と前記上部電極膜に印加される電圧との間の
大きさの電圧を印加することを特徴とする。
【0040】(13)前記(12)の手段において、前
記第1の電極の上部電極膜とは反対側に半導体層または
絶縁体層を介して形成される第2の電極を具備し、前記
第2の電極に、前記走査回路に印加される電圧と前記第
1の電極に印加される電圧との間の大きさの電圧を印加
することを特徴とする。
記第1の電極の上部電極膜とは反対側に半導体層または
絶縁体層を介して形成される第2の電極を具備し、前記
第2の電極に、前記走査回路に印加される電圧と前記第
1の電極に印加される電圧との間の大きさの電圧を印加
することを特徴とする。
【0041】(14)前記(1)ないし(11)の手段
において、前記有効光電変換領域外の走査回路基板に形
成される半導体pn接合層もしくは半導体pin接合層
を具備し、前記上部電極膜に電圧を印加する電圧供給線
が、前記接合層上の上部電極膜に接続され、さらに、前
記接合層の接合順序を、前記上部電極膜の電位が前記信
号読み出し電極の電位よりも高電位であるときには前記
光電変換膜側の半導体をn型、前記上部電極膜の電位が
信号読み出し電極の電位より低電位であるときには前記
光電変換膜側の半導体をP型としたことを特徴とする。
において、前記有効光電変換領域外の走査回路基板に形
成される半導体pn接合層もしくは半導体pin接合層
を具備し、前記上部電極膜に電圧を印加する電圧供給線
が、前記接合層上の上部電極膜に接続され、さらに、前
記接合層の接合順序を、前記上部電極膜の電位が前記信
号読み出し電極の電位よりも高電位であるときには前記
光電変換膜側の半導体をn型、前記上部電極膜の電位が
信号読み出し電極の電位より低電位であるときには前記
光電変換膜側の半導体をP型としたことを特徴とする。
【0042】(15)前記(1)ないし(11)の手段
において、前記信号読み出し電極が不純物がドープされ
た半導体層であり、前記有効光電変換領域外の走査回路
基板に形成される、前記信号読み出し電極と同導電型の
半導体層を具備し、前記上部電極膜に電圧を印加する電
圧供給線が、前記半導体層上の前記上部電極膜に接続さ
れることを特徴とする。
において、前記信号読み出し電極が不純物がドープされ
た半導体層であり、前記有効光電変換領域外の走査回路
基板に形成される、前記信号読み出し電極と同導電型の
半導体層を具備し、前記上部電極膜に電圧を印加する電
圧供給線が、前記半導体層上の前記上部電極膜に接続さ
れることを特徴とする。
【0043】
【作用】前記(1)の手段によれば、アバランシェ増倍
型の固体撮像素子において、有効光電変換領域外の部分
の絶縁破壊電圧を、有効光電変換領域内の光電変換膜の
アバランシェブレイクダウン電圧よりも大きくするよう
にしたので、有効光電変換領域の光電変換膜にアバラン
シェブレイクダウン電圧直前の大きさの電圧まで印加す
ることが可能となり、これにより、高い増倍率を安定し
て得ることが可能となる。
型の固体撮像素子において、有効光電変換領域外の部分
の絶縁破壊電圧を、有効光電変換領域内の光電変換膜の
アバランシェブレイクダウン電圧よりも大きくするよう
にしたので、有効光電変換領域の光電変換膜にアバラン
シェブレイクダウン電圧直前の大きさの電圧まで印加す
ることが可能となり、これにより、高い増倍率を安定し
て得ることが可能となる。
【0044】前記(2)の手段によれば、有効光電変換
領域外の光電変換膜として、その絶縁破壊電圧が、有効
光電変換領域内の光電変換膜のアバランシェブレイクダ
ウン電圧よりも大きい材料を用いるようにしたので、有
効光電変換領域外の部分の絶縁破壊電圧を、有効光電変
換領域内の光電変換膜のアバランシェブレイクダウン電
圧よりも大きくすることが可能となり、有効光電変換領
域の光電変換膜にアバランシェブレイクダウン電圧直前
の大きさの電圧まで印加することが可能となる。
領域外の光電変換膜として、その絶縁破壊電圧が、有効
光電変換領域内の光電変換膜のアバランシェブレイクダ
ウン電圧よりも大きい材料を用いるようにしたので、有
効光電変換領域外の部分の絶縁破壊電圧を、有効光電変
換領域内の光電変換膜のアバランシェブレイクダウン電
圧よりも大きくすることが可能となり、有効光電変換領
域の光電変換膜にアバランシェブレイクダウン電圧直前
の大きさの電圧まで印加することが可能となる。
【0045】前記(3)の手段によれば、有効光電変換
領域外の部分に生じる電界を、上部電極膜に印加される
電圧により、前記有効光電変換領域内の光電変換膜に生
じる電界よりも小さくするようにしたので、有効光電変
換領域外の部分の絶縁破壊電圧を、有効光電変換領域内
の光電変換膜のアバランシェブレイクダウン電圧よりも
大きくすることが可能となり、有効光電変換領域の光電
変換膜にアバランシェブレイクダウン電圧直前の大きさ
の電圧まで印加することが可能となる。
領域外の部分に生じる電界を、上部電極膜に印加される
電圧により、前記有効光電変換領域内の光電変換膜に生
じる電界よりも小さくするようにしたので、有効光電変
換領域外の部分の絶縁破壊電圧を、有効光電変換領域内
の光電変換膜のアバランシェブレイクダウン電圧よりも
大きくすることが可能となり、有効光電変換領域の光電
変換膜にアバランシェブレイクダウン電圧直前の大きさ
の電圧まで印加することが可能となる。
【0046】前記(4)の手段によれば、有効光電変換
領域外の、少なくとも一部の領域の光電変換膜の膜厚
を、前記有効光電変換領域内の光電変換膜の膜厚よりも
大きくするようにしたので、有効光電変換領域外の部分
の絶縁破壊電圧を、有効光電変換領域内の光電変換膜の
アバランシェブレイクダウン電圧よりも大きくすること
が可能となり、有効光電変換領域の光電変換膜にアバラ
ンシェブレイクダウン電圧直前の大きさの電圧まで印加
することが可能となる。
領域外の、少なくとも一部の領域の光電変換膜の膜厚
を、前記有効光電変換領域内の光電変換膜の膜厚よりも
大きくするようにしたので、有効光電変換領域外の部分
の絶縁破壊電圧を、有効光電変換領域内の光電変換膜の
アバランシェブレイクダウン電圧よりも大きくすること
が可能となり、有効光電変換領域の光電変換膜にアバラ
ンシェブレイクダウン電圧直前の大きさの電圧まで印加
することが可能となる。
【0047】前記(5)の手段によれば、有効光電変換
領域外の上部電極膜上の一部に、半導体あるいは絶縁体
からなる第1の層を形成し、第1の層上から第1の層が
形成されていない上部電極膜上の一部に渡って上部電極
膜と電気的に接続される導電性膜を形成し、また、電圧
供給線を、第1の層上の導電性膜に接続するようにした
ので、有効光電変換領域外の部分の絶縁破壊電圧を、有
効光電変換領域内の光電変換膜のアバランシェブレイク
ダウン電圧よりも大きくすることが可能となり、有効光
電変換領域の光電変換膜にアバランシェブレイクダウン
電圧直前の大きさの電圧まで印加することが可能とな
る。
領域外の上部電極膜上の一部に、半導体あるいは絶縁体
からなる第1の層を形成し、第1の層上から第1の層が
形成されていない上部電極膜上の一部に渡って上部電極
膜と電気的に接続される導電性膜を形成し、また、電圧
供給線を、第1の層上の導電性膜に接続するようにした
ので、有効光電変換領域外の部分の絶縁破壊電圧を、有
効光電変換領域内の光電変換膜のアバランシェブレイク
ダウン電圧よりも大きくすることが可能となり、有効光
電変換領域の光電変換膜にアバランシェブレイクダウン
電圧直前の大きさの電圧まで印加することが可能とな
る。
【0048】前記(6)または(7)の手段によれば、
上部電極膜上に、あるいは、有効光電変換領域外の上部
電極膜と光電変換膜との間に、単層または多層膜からな
る導電性の保護膜を形成し、また、電圧供給線を、保護
膜上、あるいは、保護膜上の上部電極膜に接続するよう
にしたので、電圧供給線のボンディング時の下地膜への
ダメージを軽減することが可能となり、有効光電変換領
域の光電変換膜にアバランシェブレイクダウン電圧直前
の大きさの電圧まで印加することが可能となる。
上部電極膜上に、あるいは、有効光電変換領域外の上部
電極膜と光電変換膜との間に、単層または多層膜からな
る導電性の保護膜を形成し、また、電圧供給線を、保護
膜上、あるいは、保護膜上の上部電極膜に接続するよう
にしたので、電圧供給線のボンディング時の下地膜への
ダメージを軽減することが可能となり、有効光電変換領
域の光電変換膜にアバランシェブレイクダウン電圧直前
の大きさの電圧まで印加することが可能となる。
【0049】前記(8)の手段によれば、導電性の保護
膜として、テルル(Te)、アンチモン(Sb)、鉛
(Pb)または亜鉛(Zn)を用いるようにしたので、
導電性の保護膜を形成する際に下地膜にダメージを与え
ることなく、電圧供給線のボンディング時の下地膜への
ダメージを軽減することが可能となり、有効光電変換領
域の光電変換膜にアバランシェブレイクダウン電圧直前
の大きさの電圧まで印加することが可能となる。
膜として、テルル(Te)、アンチモン(Sb)、鉛
(Pb)または亜鉛(Zn)を用いるようにしたので、
導電性の保護膜を形成する際に下地膜にダメージを与え
ることなく、電圧供給線のボンディング時の下地膜への
ダメージを軽減することが可能となり、有効光電変換領
域の光電変換膜にアバランシェブレイクダウン電圧直前
の大きさの電圧まで印加することが可能となる。
【0050】前記(9)の手段によれば、有効光電変換
領外の光電変換膜内部の上部電極膜との界面付近に第1
の電荷捕獲層を形成するようにしたので、第1の電荷捕
獲層により有効光電変換領外の光電変換膜に生じる電界
を緩和することが可能となり、有効光電変換領域の光電
変換膜にアバランシェブレイクダウン電圧直前の大きさ
の電圧まで印加することが可能となる。
領外の光電変換膜内部の上部電極膜との界面付近に第1
の電荷捕獲層を形成するようにしたので、第1の電荷捕
獲層により有効光電変換領外の光電変換膜に生じる電界
を緩和することが可能となり、有効光電変換領域の光電
変換膜にアバランシェブレイクダウン電圧直前の大きさ
の電圧まで印加することが可能となる。
【0051】前記(10)または(11)の手段によれ
ば、有効光電変換領域内の光電変換膜内部の上部電極膜
との界面付近に第2の電荷捕獲層を形成し、第1の電荷
捕獲層の膜厚、あるいは、捕獲密度を、第2の電荷捕獲
層の膜厚、あるいは、捕獲密度よりも大きくするように
したので、第1の電荷捕獲層により有効光電変換領外の
光電変換膜に生じる電界を緩和するとともに、有効光電
変換領域の光電変換膜の暗電流を低減することが可能と
なり、有効光電変換領域の光電変換膜にアバランシェブ
レイクダウン電圧直前の大きさの電圧まで印加すること
が可能となる。
ば、有効光電変換領域内の光電変換膜内部の上部電極膜
との界面付近に第2の電荷捕獲層を形成し、第1の電荷
捕獲層の膜厚、あるいは、捕獲密度を、第2の電荷捕獲
層の膜厚、あるいは、捕獲密度よりも大きくするように
したので、第1の電荷捕獲層により有効光電変換領外の
光電変換膜に生じる電界を緩和するとともに、有効光電
変換領域の光電変換膜の暗電流を低減することが可能と
なり、有効光電変換領域の光電変換膜にアバランシェブ
レイクダウン電圧直前の大きさの電圧まで印加すること
が可能となる。
【0052】前記(12)の手段によれば、有効光電変
換領域外の査回路基板に第1の電極を少なくとも一個形
成し、また、電圧供給線を、第1の電極上の上部電極膜
に、直接または間接的に接続し、さらに、第1の電極
に、信号読み出し電極に印加する電圧と上部電極膜に印
加する電圧との間の大きさの電圧を印加するようにした
ので、第1の電極により有効光電変換領外の光電変換膜
に生じる電界を緩和することが可能となり、有効光電変
換領域の光電変換膜にアバランシェブレイクダウン電圧
直前の大きさの電圧まで印加することが可能となる。
換領域外の査回路基板に第1の電極を少なくとも一個形
成し、また、電圧供給線を、第1の電極上の上部電極膜
に、直接または間接的に接続し、さらに、第1の電極
に、信号読み出し電極に印加する電圧と上部電極膜に印
加する電圧との間の大きさの電圧を印加するようにした
ので、第1の電極により有効光電変換領外の光電変換膜
に生じる電界を緩和することが可能となり、有効光電変
換領域の光電変換膜にアバランシェブレイクダウン電圧
直前の大きさの電圧まで印加することが可能となる。
【0053】前記(13)の手段によれば、第1の電極
の上部電極膜とは反対側に半導体層または絶縁体層を介
して第2の電極を形成し、また、第2の電極に、走査回
路に印加する電圧と第1の電極に印加する電圧との間の
大きさの電圧を印加するようにしたので、第1の電極に
より有効光電変換領外の光電変換膜に生じる電界を緩和
するとともに、第2の電極による第1の電極による影響
を遮断することが可能となり、有効光電変換領域の光電
変換膜にアバランシェブレイクダウン電圧直前の大きさ
の電圧まで印加することが可能となる。
の上部電極膜とは反対側に半導体層または絶縁体層を介
して第2の電極を形成し、また、第2の電極に、走査回
路に印加する電圧と第1の電極に印加する電圧との間の
大きさの電圧を印加するようにしたので、第1の電極に
より有効光電変換領外の光電変換膜に生じる電界を緩和
するとともに、第2の電極による第1の電極による影響
を遮断することが可能となり、有効光電変換領域の光電
変換膜にアバランシェブレイクダウン電圧直前の大きさ
の電圧まで印加することが可能となる。
【0054】前記(14)の手段によれば、有効光電変
換領域外の走査回路基板に、半導体pn接合層もしくは
半導体pin接合層を形成し、また、電圧供給線を、接
合層上の上部電極膜に接続するようにしたので、接合層
により有効光電変換領外の光電変換膜に生じる電界を緩
和することが可能となり、有効光電変換領域の光電変換
膜にアバランシェブレイクダウン電圧直前の大きさの電
圧まで印加することが可能となる。
換領域外の走査回路基板に、半導体pn接合層もしくは
半導体pin接合層を形成し、また、電圧供給線を、接
合層上の上部電極膜に接続するようにしたので、接合層
により有効光電変換領外の光電変換膜に生じる電界を緩
和することが可能となり、有効光電変換領域の光電変換
膜にアバランシェブレイクダウン電圧直前の大きさの電
圧まで印加することが可能となる。
【0055】前記(15)の手段によれば、信号読み出
し電極を不純物がドープされた半導体層で形成するとと
もに、有効光電変換領域外の走査回路基板に信号読み出
し電極と同導電型の半導体層を形成し、また、電圧供給
線を、半導体上の前記上部電極膜に接続するようにした
ので、半導体層により有効光電変換領外の光電変換膜に
生じる電界を緩和することが可能となり、有効光電変換
領域の光電変換膜にアバランシェブレイクダウン電圧直
前の大きさの電圧まで印加することが可能となる。
し電極を不純物がドープされた半導体層で形成するとと
もに、有効光電変換領域外の走査回路基板に信号読み出
し電極と同導電型の半導体層を形成し、また、電圧供給
線を、半導体上の前記上部電極膜に接続するようにした
ので、半導体層により有効光電変換領外の光電変換膜に
生じる電界を緩和することが可能となり、有効光電変換
領域の光電変換膜にアバランシェブレイクダウン電圧直
前の大きさの電圧まで印加することが可能となる。
【0056】
【実施例】以下、図面を参照して本発明の実施例を詳細
に説明する。
に説明する。
【0057】なお、実施例を説明するための全図におい
て、同一機能を有するものは同一符号を付け、その繰り
返しの説明は省略する。
て、同一機能を有するものは同一符号を付け、その繰り
返しの説明は省略する。
【0058】[実施例1]図1は、本発明の一実施例
(実施例1)である固体撮像素子の概略構成を示す断面
図である。
(実施例1)である固体撮像素子の概略構成を示す断面
図である。
【0059】本実施例においては、走査回路基板101
の上に信号読み出し用の画素電極102が配置され、そ
の上に光電変換膜103と上部透明電極膜104が積層
される。
の上に信号読み出し用の画素電極102が配置され、そ
の上に光電変換膜103と上部透明電極膜104が積層
される。
【0060】透明電極膜104に電圧を印加するための
リード導線105が、透明電極膜104の一端で接続さ
れ、当該リード導線105は、素子のパッケージ109
上のピン端子に通ずる導電性膜108に接続されてい
る。
リード導線105が、透明電極膜104の一端で接続さ
れ、当該リード導線105は、素子のパッケージ109
上のピン端子に通ずる導電性膜108に接続されてい
る。
【0061】走査回路基板101は、各画素電極102
に蓄積した信号電荷を読み出す機能をもつ。
に蓄積した信号電荷を読み出す機能をもつ。
【0062】信号読み出し用の画素電極102が配置さ
れている受光面領域の範囲を有効光電変換領域106、
前記受光面領域以外の領域の範囲をリード導線接続領域
107と呼ぶことにする。
れている受光面領域の範囲を有効光電変換領域106、
前記受光面領域以外の領域の範囲をリード導線接続領域
107と呼ぶことにする。
【0063】なお、図1では、リード導線接続領域10
7に画素電極102が配置されていないが、画素電極1
02が配置されていても良い。
7に画素電極102が配置されていないが、画素電極1
02が配置されていても良い。
【0064】本実施例の固体撮像素子を動作させるとき
には、画素電極102と上部透明電極膜104との間に
高電圧を印加して、光電変換膜103内における電荷増
倍現象を発生させる。
には、画素電極102と上部透明電極膜104との間に
高電圧を印加して、光電変換膜103内における電荷増
倍現象を発生させる。
【0065】例えば、光電変換膜103が、非晶質セレ
ン(Se)を母体とする半導体材料からなり、その有効
光電変換領域106での膜厚が1μmの場合は、増倍率
10倍の電荷増倍現象を発生させるため透明電極膜10
4に145Vの電圧を印加する。
ン(Se)を母体とする半導体材料からなり、その有効
光電変換領域106での膜厚が1μmの場合は、増倍率
10倍の電荷増倍現象を発生させるため透明電極膜10
4に145Vの電圧を印加する。
【0066】このとき、有効光電変換領域106の光電
変換膜103内には、1.45×106(V/cm)の
電界が生じる。
変換膜103内には、1.45×106(V/cm)の
電界が生じる。
【0067】受光面である上部透明電極膜104に入射
した光は、光電変換膜103内で電子正孔対を生成す
る。
した光は、光電変換膜103内で電子正孔対を生成す
る。
【0068】電子はそのまま上部透明電極膜104に吸
収され、正孔は画素電極102に到達するまでの間にイ
オン化衝突を起こし新たな電子正孔対を生成する。
収され、正孔は画素電極102に到達するまでの間にイ
オン化衝突を起こし新たな電子正孔対を生成する。
【0069】こうして最終的には、一次光電荷の10倍
の電荷が画素電極102に蓄積されることになるので、
感度を大きくすることができる。
の電荷が画素電極102に蓄積されることになるので、
感度を大きくすることができる。
【0070】本実施例では、リード導線接続領域107
における、高電圧が印加される上部透明電極膜104と
接している光電変換膜103の耐電圧、即ち、リード導
線接続領域107の光電変換膜103が絶縁破壊して破
損する電圧を、有効光電変換領域106における、光電
変換膜103のアバランシェブレイクダウン電圧より大
きくなるように素子の構造を改良し、光電変換膜103
にアバランシェブレイクダウン電圧直前の大きさの電圧
まで印加することができるようにする。
における、高電圧が印加される上部透明電極膜104と
接している光電変換膜103の耐電圧、即ち、リード導
線接続領域107の光電変換膜103が絶縁破壊して破
損する電圧を、有効光電変換領域106における、光電
変換膜103のアバランシェブレイクダウン電圧より大
きくなるように素子の構造を改良し、光電変換膜103
にアバランシェブレイクダウン電圧直前の大きさの電圧
まで印加することができるようにする。
【0071】これにより、高い増倍率を安定して得るこ
とができ、従来とは比較にならないほど高感度な固体撮
像素子が実現できる。
とができ、従来とは比較にならないほど高感度な固体撮
像素子が実現できる。
【0072】また、光電変換膜103に印加する電圧を
変えることで、感度の設定を容易にかつ幅広く選択する
ことが可能になる。
変えることで、感度の設定を容易にかつ幅広く選択する
ことが可能になる。
【0073】[実施例2]図2は、本発明の他の実施例
(実施例2)である固体撮像素子の概略構成を示す断面
図である。
(実施例2)である固体撮像素子の概略構成を示す断面
図である。
【0074】本実施例は、シリコン(Si)基板208
上に、走査回路を構成するMOS型スイッチ回路205
および絶縁層206を介して、信号読み出し用の画素電
極203を配置し、さらに、その上に光電変換膜202
と上部ITO透明電極膜201を積層した固体撮像素子
である。
上に、走査回路を構成するMOS型スイッチ回路205
および絶縁層206を介して、信号読み出し用の画素電
極203を配置し、さらに、その上に光電変換膜202
と上部ITO透明電極膜201を積層した固体撮像素子
である。
【0075】分離絶縁層204は、画素電極203を分
離する絶縁層であり、MOS型スイッチ回路205は、
各画素電極203に蓄積した電荷を伝送するためのスイ
ッチ回路である。
離する絶縁層であり、MOS型スイッチ回路205は、
各画素電極203に蓄積した電荷を伝送するためのスイ
ッチ回路である。
【0076】また、透明電極膜201に電圧を印加する
ためのリード導線207が、リード導線接続領域211
で透明電極膜201に接続されている。
ためのリード導線207が、リード導線接続領域211
で透明電極膜201に接続されている。
【0077】本実施例の固体撮像素子は、まず、シリコ
ン(Si)基板208上に走査回路と画素電極203及
び分離絶縁層204までを、通常のMOS、LSIプロ
セスにより形成する。
ン(Si)基板208上に走査回路と画素電極203及
び分離絶縁層204までを、通常のMOS、LSIプロ
セスにより形成する。
【0078】続いて、光電変換膜202、ITO透明電
極膜201を順次積層形成し、最後に、リード導線20
7を透明電極膜201にボンディングする。
極膜201を順次積層形成し、最後に、リード導線20
7を透明電極膜201にボンディングする。
【0079】ここで、図2に示す209の範囲を有効光
電変換領域、211の範囲をリード導線接続領域、21
0の範囲を中間領域と呼ぶことにする。
電変換領域、211の範囲をリード導線接続領域、21
0の範囲を中間領域と呼ぶことにする。
【0080】光電変換膜202は、非晶質セレン(S
e)を母体とする半導体材料からなりその有効光電変換
領域209での膜厚212は1μmである。
e)を母体とする半導体材料からなりその有効光電変換
領域209での膜厚212は1μmである。
【0081】また、透明電極膜201に145Vの電圧
を印加して光電変換膜内に1.45×106(V/c
m)の電界を発生させる。
を印加して光電変換膜内に1.45×106(V/c
m)の電界を発生させる。
【0082】本実施例では、リード導線接続領域211
の光電変換膜202に生じる電界が、有効光電変換領域
209の光電変換膜202に生じる電界よりも大幅に緩
和されるように素子の構造を以下のように改良した。
の光電変換膜202に生じる電界が、有効光電変換領域
209の光電変換膜202に生じる電界よりも大幅に緩
和されるように素子の構造を以下のように改良した。
【0083】リード導線接続領域211では、画素電極
203が配置されていないのでシリコン(Si)基板2
08が透明電極膜201の対向電極となり、145Vの
電圧を透明電極膜201に印加することにより、絶縁層
206、分離絶縁層204、光電変換膜202に渡る領
域213に電界が生じることになる。
203が配置されていないのでシリコン(Si)基板2
08が透明電極膜201の対向電極となり、145Vの
電圧を透明電極膜201に印加することにより、絶縁層
206、分離絶縁層204、光電変換膜202に渡る領
域213に電界が生じることになる。
【0084】絶縁層206と分離絶縁層204により、
領域211は領域209より層厚が多少大きくなるた
め、ある程度の電界緩和効果はあるが不十分である。
領域211は領域209より層厚が多少大きくなるた
め、ある程度の電界緩和効果はあるが不十分である。
【0085】そこで、本実施例では、リード導線接続領
域211の光電変換膜202の上にさらに膜厚3μmの
増し付け光電変換膜214を積層する。
域211の光電変換膜202の上にさらに膜厚3μmの
増し付け光電変換膜214を積層する。
【0086】この際、中間領域210の膜厚の遷移する
部分215を滑らかにする必要がある。
部分215を滑らかにする必要がある。
【0087】中間領域210の膜厚の遷移する部分21
5が充分滑らかでないと、電界集中が発生し、そこで光
電変換膜202の絶縁破壊が起こり耐電圧が低下してし
まう。
5が充分滑らかでないと、電界集中が発生し、そこで光
電変換膜202の絶縁破壊が起こり耐電圧が低下してし
まう。
【0088】ここでは、増し付け光電変換膜214を蒸
着する際に、有効光電変換領域209を隠すマスクと基
板との間の距離を通常より離して蒸着材料の廻り込みを
大きくし、図2に示すように、滑らかに膜厚が変化する
ように形成した。
着する際に、有効光電変換領域209を隠すマスクと基
板との間の距離を通常より離して蒸着材料の廻り込みを
大きくし、図2に示すように、滑らかに膜厚が変化する
ように形成した。
【0089】増し付け光電変換膜214の導入により、
リード導線接続領域211の光電変換膜202に発生す
る電界は1/4の3.5×105(V/cm)以下とな
る。
リード導線接続領域211の光電変換膜202に発生す
る電界は1/4の3.5×105(V/cm)以下とな
る。
【0090】この大きさの電界であれば、リード導線接
続領域211での電界による光電変換膜202の絶縁破
壊による膜破損の恐れがなくなる。
続領域211での電界による光電変換膜202の絶縁破
壊による膜破損の恐れがなくなる。
【0091】このように、本実施例によれば、非晶質セ
レン(Se)やITO透明電極膜201のように熱に弱
い材料を用いた場合で、万が一、金(Au)線からなる
リード導線207のボンディングの際に、光電変換膜2
02に損傷を与えてしまったとしても、リード導線接続
領域211には強い電界が加わることがないので、リー
ド導線接続領域211における光電変換膜202の絶縁
破壊による膜破損の可能性を大幅に低減できる。
レン(Se)やITO透明電極膜201のように熱に弱
い材料を用いた場合で、万が一、金(Au)線からなる
リード導線207のボンディングの際に、光電変換膜2
02に損傷を与えてしまったとしても、リード導線接続
領域211には強い電界が加わることがないので、リー
ド導線接続領域211における光電変換膜202の絶縁
破壊による膜破損の可能性を大幅に低減できる。
【0092】なお、本実施例では、読取り転送回路にM
OS型走査回路を用いたが、代わりにCCD型走査回路
を用いても良い。
OS型走査回路を用いたが、代わりにCCD型走査回路
を用いても良い。
【0093】また、以下の実施例においても、読取り転
送回路としてMOS型走査回路、CCD型走査回路のい
ずれを用いても良い。
送回路としてMOS型走査回路、CCD型走査回路のい
ずれを用いても良い。
【0094】[実施例3]図3は、本発明の他の実施例
(実施例3)である固体撮像素子の概略構成を示す断面
図である。
(実施例3)である固体撮像素子の概略構成を示す断面
図である。
【0095】本実施例の固体撮像素子においては、非晶
質シリコン(Si)を母体とする光電変換膜を用いてお
り、この非晶質シリコン(Si)は、前記実施例2で用
いた非晶質セレン(Se)よりも耐熱性の点で優れた材
料である。
質シリコン(Si)を母体とする光電変換膜を用いてお
り、この非晶質シリコン(Si)は、前記実施例2で用
いた非晶質セレン(Se)よりも耐熱性の点で優れた材
料である。
【0096】本実施例では、P型シリコン(Si)ウエ
ハ301の裏面に読取り転送機能をもつ走査回路を形成
し、表面に高濃度のN型層からなる画素電極302を配
置し、画素電極とソース電極303を高濃度のN型溝3
04で電気的に接続する。
ハ301の裏面に読取り転送機能をもつ走査回路を形成
し、表面に高濃度のN型層からなる画素電極302を配
置し、画素電極とソース電極303を高濃度のN型溝3
04で電気的に接続する。
【0097】ここで、305はドレイン電極、306は
ゲート電極、307は二酸化シリコン(SiO2)から
なるゲート絶縁層である。
ゲート電極、307は二酸化シリコン(SiO2)から
なるゲート絶縁層である。
【0098】このようにして作製した下地基板の表面上
に、非ドープ水素化非晶質シリコン(Si)層308、
P型非晶質水素化炭化ケイ素(SiC)電子注入阻止層
309からなる厚さ1μmの光電変換膜310をPEC
VD法で形成する。
に、非ドープ水素化非晶質シリコン(Si)層308、
P型非晶質水素化炭化ケイ素(SiC)電子注入阻止層
309からなる厚さ1μmの光電変換膜310をPEC
VD法で形成する。
【0099】そして、ITO透明電極膜311をスパッ
タリング法で形成し、リード導線接続領域の透明電極膜
311上にテルル(Te)からなる導電性保護膜312
を積層し、金(Au)線からなるリード導線313を導
電性保護膜312にボンディングする。
タリング法で形成し、リード導線接続領域の透明電極膜
311上にテルル(Te)からなる導電性保護膜312
を積層し、金(Au)線からなるリード導線313を導
電性保護膜312にボンディングする。
【0100】導電性保護膜312の緩衝作用によって、
金(Au)線からなるリード導線313のボンディング
時に加わる下地膜へのダメージが軽減されて、光電変換
膜310に強い電界を印加したときでも、ボンディング
部分で光電変換膜310の絶縁破壊による膜破損をなく
すことが可能となる。
金(Au)線からなるリード導線313のボンディング
時に加わる下地膜へのダメージが軽減されて、光電変換
膜310に強い電界を印加したときでも、ボンディング
部分で光電変換膜310の絶縁破壊による膜破損をなく
すことが可能となる。
【0101】したがって、非ドープ水素化非晶質シリコ
ン(Si)層308に5×105(V/cm)の高電界
を印加し電荷増倍現象を発生させることが可能となる。
ン(Si)層308に5×105(V/cm)の高電界
を印加し電荷増倍現象を発生させることが可能となる。
【0102】本実施例は、光電変換膜310上の一部に
小さな導電性保護膜312を設けるだけであり、簡易に
作製できる特徴がある。
小さな導電性保護膜312を設けるだけであり、簡易に
作製できる特徴がある。
【0103】なお、導電性保護膜312は、透明電極膜
311と光電変換膜310との間に形成してもよく、ま
た、導電性保護膜312と金(Au)線からなるリード
導線313は、画素電極302が配置されている部分の
光電変換膜310上に配置してもよい。
311と光電変換膜310との間に形成してもよく、ま
た、導電性保護膜312と金(Au)線からなるリード
導線313は、画素電極302が配置されている部分の
光電変換膜310上に配置してもよい。
【0104】[実施例4]図4は、本発明の他の実施例
(実施例4)である固体撮像素子の概略構成を示す断面
図である。
(実施例4)である固体撮像素子の概略構成を示す断面
図である。
【0105】本実施例の固体撮像素子においては、画素
電極401までの走査回路基板は、前記実施例2と全く
同じである。
電極401までの走査回路基板は、前記実施例2と全く
同じである。
【0106】本実施例では、走査回路基板上に、非晶質
セレン(Se)を母体とする光電変換膜402とITO
透明電極膜403を形成し、さらに、リード導線接続領
域404の透明電極膜上にテルル(Te)からなる導電
性保護膜405を積層し、金(Au)線からなるリード
導線406を導電性保護膜405にボンディングする。
セレン(Se)を母体とする光電変換膜402とITO
透明電極膜403を形成し、さらに、リード導線接続領
域404の透明電極膜上にテルル(Te)からなる導電
性保護膜405を積層し、金(Au)線からなるリード
導線406を導電性保護膜405にボンディングする。
【0107】非晶質セレン(Se)は熱により変質し易
いため導電性保護膜405は、常温付近以下で形成可能
な材料でなければならない。
いため導電性保護膜405は、常温付近以下で形成可能
な材料でなければならない。
【0108】本実施例では、蒸気圧が大きく比較的低い
温度で蒸発しやすい材料であるテルル(Te)を用いて
いるので、導電性保護膜405の形成の際に下地の透明
電極膜403や光電変換膜402にダメージを与えるこ
がない。
温度で蒸発しやすい材料であるテルル(Te)を用いて
いるので、導電性保護膜405の形成の際に下地の透明
電極膜403や光電変換膜402にダメージを与えるこ
がない。
【0109】また、他の蒸気圧が大きい材料であるアン
チモン(Sb)、鉛(Pb)または亜鉛(Zn)を用い
ることも可能である。
チモン(Sb)、鉛(Pb)または亜鉛(Zn)を用い
ることも可能である。
【0110】[実施例5]図5は、本発明の他の実施例
(実施例5)である固体撮像素子の概略構成を示す断面
図である。
(実施例5)である固体撮像素子の概略構成を示す断面
図である。
【0111】本実施例は、N型シリコン(Si)ウエハ
501の一方の面に読取り転送機能をもつ走査回路を形
成し、他の面に高濃度のP型層からなる画素電極502
を配置し、画素電極502とソース電極503を高濃度
のP型溝504で電気的に接続した固体撮像素子であ
る。
501の一方の面に読取り転送機能をもつ走査回路を形
成し、他の面に高濃度のP型層からなる画素電極502
を配置し、画素電極502とソース電極503を高濃度
のP型溝504で電気的に接続した固体撮像素子であ
る。
【0112】ここで、505はドレイン電極、506は
ゲート電極、507は二酸化シリコン(SiO2)から
なるゲート絶縁層である。
ゲート電極、507は二酸化シリコン(SiO2)から
なるゲート絶縁層である。
【0113】このようにして作製した下地基板の表面上
に、セレン化ヒ素(As2Se3)層、非晶質セレン(S
e)層、および、二酸化セリウム(CeO2)正孔注入
阻止層からなる厚さ1μmの光電変換膜508を真空蒸
着法で形成する。
に、セレン化ヒ素(As2Se3)層、非晶質セレン(S
e)層、および、二酸化セリウム(CeO2)正孔注入
阻止層からなる厚さ1μmの光電変換膜508を真空蒸
着法で形成する。
【0114】そして、有効光電変換領域511以外の有
効光電変換領域外部分509上に、さらに、厚さ2μm
の増し付けセレン(Se)層510を真空蒸着法で増し
付けする。
効光電変換領域外部分509上に、さらに、厚さ2μm
の増し付けセレン(Se)層510を真空蒸着法で増し
付けする。
【0115】この増し付けセレン(Se)層510を蒸
着する際は、有効光電変換領域511をマスクして蒸着
するのであるが、その際基板とマスクとの間の距離を通
常より離して蒸着材料の廻り込みを大きくし、図5に示
すように、滑らかに膜厚が変化するように形成する。
着する際は、有効光電変換領域511をマスクして蒸着
するのであるが、その際基板とマスクとの間の距離を通
常より離して蒸着材料の廻り込みを大きくし、図5に示
すように、滑らかに膜厚が変化するように形成する。
【0116】最後に、ITO透明電極膜512、ボンデ
ィングパット513を形成し、金(Au)線からなるリ
ード導線514をパットにボンディングする。
ィングパット513を形成し、金(Au)線からなるリ
ード導線514をパットにボンディングする。
【0117】前記実施例2と同じように、透明電極膜5
12に145Vの電圧を印加し、光電変換膜508に
1.45×106(V/cm)の高電界が印加されて
も、ボンディングパット513下の層は、増し付けセレ
ン(Se)層によりその膜厚が光電変換膜の3倍になっ
ているので、そこでの電界は約5×105(V/cm)
にまで緩和され、ボンディング部分での光電変換膜50
8膜の絶縁破壊による膜破損が防止される。
12に145Vの電圧を印加し、光電変換膜508に
1.45×106(V/cm)の高電界が印加されて
も、ボンディングパット513下の層は、増し付けセレ
ン(Se)層によりその膜厚が光電変換膜の3倍になっ
ているので、そこでの電界は約5×105(V/cm)
にまで緩和され、ボンディング部分での光電変換膜50
8膜の絶縁破壊による膜破損が防止される。
【0118】本実施例は、光電変換膜508上の一部に
増し付け層をのせるだけであり、簡易に作製できるのが
特徴である。
増し付け層をのせるだけであり、簡易に作製できるのが
特徴である。
【0119】増し付け層の材料として、本実施例では、
非晶質セレン(Se)を用いたが、より耐久性の高いセ
レン化ヒ素(As2Se3)、硫化アンチモン(Sb
2S3)等のカルコゲナイト系非晶質半導体を用いても良
い。
非晶質セレン(Se)を用いたが、より耐久性の高いセ
レン化ヒ素(As2Se3)、硫化アンチモン(Sb
2S3)等のカルコゲナイト系非晶質半導体を用いても良
い。
【0120】また、光電変換膜508と同程度以上の抵
抗値をもちかつ常温で形成可能な材料であればそれでも
良い。
抗値をもちかつ常温で形成可能な材料であればそれでも
良い。
【0121】図6は、本実施例の変形例である固体撮像
素子の概略構成を示す断面図であり、図6に示すよう
に、光電変換膜508は有効光電変換領域のみに形成
し、その上に別の耐久性に富んだ材料515を形成する
構造にしても良い。
素子の概略構成を示す断面図であり、図6に示すよう
に、光電変換膜508は有効光電変換領域のみに形成
し、その上に別の耐久性に富んだ材料515を形成する
構造にしても良い。
【0122】[実施例6]図7は、本発明の他の実施例
(実施例6)である固体撮像素子の概略構成を示す断面
図である。
(実施例6)である固体撮像素子の概略構成を示す断面
図である。
【0123】本実施例では、N型シリコン(Si)ウエ
ハ701の裏面に、前記実施例2と同じような、読取り
転送機能をもつ走査回路を形成し、表面側に高濃度のP
型層からなる画素電極702を配置する。
ハ701の裏面に、前記実施例2と同じような、読取り
転送機能をもつ走査回路を形成し、表面側に高濃度のP
型層からなる画素電極702を配置する。
【0124】このようにして作製した下地基板の表面上
に、セレン化ヒ素(As2Se3)層、非晶質セレン(S
e)層、テルル(Te)を10%ドープした非晶質セレ
ン(Se)層、および、二酸化セリウム(CeO2)正
孔注入阻止層からなる厚さ1μmの光電変換膜703を
真空蒸着法で形成する。
に、セレン化ヒ素(As2Se3)層、非晶質セレン(S
e)層、テルル(Te)を10%ドープした非晶質セレ
ン(Se)層、および、二酸化セリウム(CeO2)正
孔注入阻止層からなる厚さ1μmの光電変換膜703を
真空蒸着法で形成する。
【0125】ここで、テルル(Te)ドープ層は、赤色
光の感度を高めるための層である。
光の感度を高めるための層である。
【0126】有効光電変換領域704の光電変換膜70
3上にITO透明電極膜705をスパッタリング法で形
成する。
3上にITO透明電極膜705をスパッタリング法で形
成する。
【0127】さらに、厚さ3μmのヒ素(As)を5%
ドープした非晶質セレン(Se)からなる増し付け層7
06をITO透明電極膜705の一端上からITO透明
電極膜705の無い領域707上にかけて真空蒸着法で
形成する。
ドープした非晶質セレン(Se)からなる増し付け層7
06をITO透明電極膜705の一端上からITO透明
電極膜705の無い領域707上にかけて真空蒸着法で
形成する。
【0128】最後に、厚さ0.2μmの導電性テルル
(Te)膜708をITO透明電極膜705の一端上か
ら増し付け層706の上にかけて形成し、図7に示した
位置で金(Au)線からなるリード導線709を導電性
テルル(Te)膜708にボンディングする。
(Te)膜708をITO透明電極膜705の一端上か
ら増し付け層706の上にかけて形成し、図7に示した
位置で金(Au)線からなるリード導線709を導電性
テルル(Te)膜708にボンディングする。
【0129】金(Au)線からなるリード導線709の
ボンディング時には、ボンディング箇所に一瞬の間高熱
が加えられ、その箇所に何等かの損傷が残るが、有効光
電変換領域704とボンディング箇所は充分に離れてい
るので、有効光電変換領域704の熱に弱い非晶質セレ
ン(Se)からなる光電変換膜703や、熱に弱いIT
O透明電極膜705には何等の影響も与えることがな
い。
ボンディング時には、ボンディング箇所に一瞬の間高熱
が加えられ、その箇所に何等かの損傷が残るが、有効光
電変換領域704とボンディング箇所は充分に離れてい
るので、有効光電変換領域704の熱に弱い非晶質セレ
ン(Se)からなる光電変換膜703や、熱に弱いIT
O透明電極膜705には何等の影響も与えることがな
い。
【0130】金(Au)線からなるリード導線709を
通して透明電極膜705に約150Vの電圧を印加し、
光電変換膜703に1.48×106(V/cm)の高
電界が印加されると、増倍率が約20倍の光電荷の走行
によるアバランシェ増倍現象が起こる。
通して透明電極膜705に約150Vの電圧を印加し、
光電変換膜703に1.48×106(V/cm)の高
電界が印加されると、増倍率が約20倍の光電荷の走行
によるアバランシェ増倍現象が起こる。
【0131】ボンディング箇所下の増し付け層706
は、その膜厚が光電変換膜703の三倍になっているの
で、その層の電界は約5×105(V/cm)にまで緩
和されているので、ボンディング箇所に何等かの損傷が
存在してもそこでの光電変換膜703の絶縁破壊による
膜破損を防止することが可能となる。
は、その膜厚が光電変換膜703の三倍になっているの
で、その層の電界は約5×105(V/cm)にまで緩
和されているので、ボンディング箇所に何等かの損傷が
存在してもそこでの光電変換膜703の絶縁破壊による
膜破損を防止することが可能となる。
【0132】また、増し付け層706には5%のヒ素
(As)がドープされているので、光電変換膜703よ
りも耐熱性に富んでいる。
(As)がドープされているので、光電変換膜703よ
りも耐熱性に富んでいる。
【0133】本実施例は、前記実施例2や実施例5のよ
うに、増し付け層エッジ部分での電界集中による耐電圧
の低下を防ぐために増し付け層の有効光電変換領域側の
エッジ部分710を滑らかに作製しなければならないと
いう制約が無く簡易に作製できることと、エッジ部分で
の電界集中が発生しえない構造であることが大きな特徴
である。
うに、増し付け層エッジ部分での電界集中による耐電圧
の低下を防ぐために増し付け層の有効光電変換領域側の
エッジ部分710を滑らかに作製しなければならないと
いう制約が無く簡易に作製できることと、エッジ部分で
の電界集中が発生しえない構造であることが大きな特徴
である。
【0134】増し付け層706の材料としてここではヒ
素(As)をドープした非晶質セレン(Se)を用いた
が、より耐久性の高いセレン化ヒ素(As2Se3)、硫
化アンチモン(Sb2S3)等のカルコゲナイト系非晶質
半導体を用いても良い。
素(As)をドープした非晶質セレン(Se)を用いた
が、より耐久性の高いセレン化ヒ素(As2Se3)、硫
化アンチモン(Sb2S3)等のカルコゲナイト系非晶質
半導体を用いても良い。
【0135】また、光電変換膜703と同程度以上の抵
抗値をもちかつ常温で形成可能な材料であればそれでも
良い。
抗値をもちかつ常温で形成可能な材料であればそれでも
良い。
【0136】増し付け層706と導電性膜708は、柔
軟性に富んだ材料を選んで、張り付けによって形成して
も良い。
軟性に富んだ材料を選んで、張り付けによって形成して
も良い。
【0137】[実施例7]図8は、本発明の他の実施例
(実施例7)である固体撮像素子の概略構成を示す断面
図である。
(実施例7)である固体撮像素子の概略構成を示す断面
図である。
【0138】本実施例では、まず、シリコン(Si)ウ
エハ801上に走査回路、コンタクト線802、及び画
素電極803を形成する。
エハ801上に走査回路、コンタクト線802、及び画
素電極803を形成する。
【0139】ここで、804は、厚さ4μmの二酸化シ
リコン(SiO2)絶縁層であり、各画素電極803を
電気的に分離するためのものである。
リコン(SiO2)絶縁層であり、各画素電極803を
電気的に分離するためのものである。
【0140】次に、厚さ1μmの非晶質セレン(Se)
を母体とする光電変換膜805を積層する。
を母体とする光電変換膜805を積層する。
【0141】光電変換膜805の構造は、前記実施例4
と同じである。
と同じである。
【0142】そして、リード導線接続領域810の透明
電極膜806上に導電性テルル(Te)膜807からな
るボンディングパットを形成し、金(Au)線からなる
リード導線808を導電性テルル(Te)膜807にボ
ンディングする。
電極膜806上に導電性テルル(Te)膜807からな
るボンディングパットを形成し、金(Au)線からなる
リード導線808を導電性テルル(Te)膜807にボ
ンディングする。
【0143】本実施例の固体撮像素子を実際に動作させ
るときには、シリコン(Si)ウエハ801、画素電極
803、および、コンタクト線802は、アース電位か
ら高々数Vの電圧に設定される。
るときには、シリコン(Si)ウエハ801、画素電極
803、および、コンタクト線802は、アース電位か
ら高々数Vの電圧に設定される。
【0144】一方、非晶質セレン(Se)を母体とする
光電変換膜内805で電荷増倍現象を発生させるため、
透明電極膜に145Vの電圧を印加する。
光電変換膜内805で電荷増倍現象を発生させるため、
透明電極膜に145Vの電圧を印加する。
【0145】すると、有効光電変換領域809の画素電
極803と透明電極膜806との間の非晶質セレン(S
e)を母体とする光電変換膜内805には、1.45×
106(V/cm)の高電界が印加され電荷増倍は10
倍に達する。
極803と透明電極膜806との間の非晶質セレン(S
e)を母体とする光電変換膜内805には、1.45×
106(V/cm)の高電界が印加され電荷増倍は10
倍に達する。
【0146】このとき、ボンディングパット807下の
透明電極膜806とシリコン(Si)ウエハ801との
間にも145Vの電圧が印加される。
透明電極膜806とシリコン(Si)ウエハ801との
間にも145Vの電圧が印加される。
【0147】この部分は、厚さ1μmの光電変換膜80
5、二酸化シリコン(SiO2)絶縁層804の二層構
造になっている。
5、二酸化シリコン(SiO2)絶縁層804の二層構
造になっている。
【0148】光電変換膜805の母体材料である非晶質
セレン(Se)と、絶縁層804の材料である二酸化シ
リコン(SiO2)の誘電率をそれぞれ6.3、3.9
として各層の電界を見積もると、リード導線接続領域8
10の光電変換膜805部分に印加される電界は約3.
4×105(V/cm)となる。
セレン(Se)と、絶縁層804の材料である二酸化シ
リコン(SiO2)の誘電率をそれぞれ6.3、3.9
として各層の電界を見積もると、リード導線接続領域8
10の光電変換膜805部分に印加される電界は約3.
4×105(V/cm)となる。
【0149】このように、ボンディングパット807下
の光電変換膜805の電界は1/4以下に緩和される。
の光電変換膜805の電界は1/4以下に緩和される。
【0150】したがって、ボンディング箇所に何等かの
損傷が存在しても、そこでの光電変換膜805の絶縁破
壊による膜破損が防止され、耐久性に余裕のある固体撮
像素子を実現できる。
損傷が存在しても、そこでの光電変換膜805の絶縁破
壊による膜破損が防止され、耐久性に余裕のある固体撮
像素子を実現できる。
【0151】本実施例では、二酸化シリコン(Si
O2)絶縁層804の膜厚を意図的に厚くしていること
が耐久性を向上するポイントになっている。
O2)絶縁層804の膜厚を意図的に厚くしていること
が耐久性を向上するポイントになっている。
【0152】[実施例8]図9は、本発明の他の実施例
(実施例8)である固体撮像素子の概略構成を示す断面
図である。
(実施例8)である固体撮像素子の概略構成を示す断面
図である。
【0153】本実施例では、N型シリコン(Si)ウエ
ハ901の裏面にMOS型走査回路、表面に信号読取り
用の画素電極902を、それぞれ二次元的に配列し、さ
らに表面の画素電極902上に非晶質セレン(Se)を
母体とする光電変換膜903を積層した構成の固体撮像
素子である。
ハ901の裏面にMOS型走査回路、表面に信号読取り
用の画素電極902を、それぞれ二次元的に配列し、さ
らに表面の画素電極902上に非晶質セレン(Se)を
母体とする光電変換膜903を積層した構成の固体撮像
素子である。
【0154】先ず、N型シリコン(Si)ウエハ901
の裏面に、前記実施例3と同じような、読取り転送機能
をもつ走査回路を形成し、表面側に高濃度のP型層から
なる画素電極902を配置する。
の裏面に、前記実施例3と同じような、読取り転送機能
をもつ走査回路を形成し、表面側に高濃度のP型層から
なる画素電極902を配置する。
【0155】本実施例では、有効光電変換領域908の
以外のリード導線接続領域909における、透明電極膜
905に印加する電圧を入力するための電圧供給線を接
続する箇所の下方のシリコン(Si)ウエハ901に、
厚さ4μmの二酸化シリコン(SiO2)絶縁層904
を形成する。
以外のリード導線接続領域909における、透明電極膜
905に印加する電圧を入力するための電圧供給線を接
続する箇所の下方のシリコン(Si)ウエハ901に、
厚さ4μmの二酸化シリコン(SiO2)絶縁層904
を形成する。
【0156】絶縁層904は、光電変換膜903と同程
度以上の比抵抗を有する層にするか、または、光電変換
膜903よりも膜厚を大きくしておく。
度以上の比抵抗を有する層にするか、または、光電変換
膜903よりも膜厚を大きくしておく。
【0157】このようにして作製した下地基板の表面上
に、セレン化ヒ素(As2Se3)層、非晶質セレン(S
e)層、テルル(Te)を10%ドープした非晶質セレ
ン(Se)層および二酸化セリウム(CeO2)2正孔
注入阻止層からなる厚さ1μmの光電変換膜903を真
空蒸着法で形成する。
に、セレン化ヒ素(As2Se3)層、非晶質セレン(S
e)層、テルル(Te)を10%ドープした非晶質セレ
ン(Se)層および二酸化セリウム(CeO2)2正孔
注入阻止層からなる厚さ1μmの光電変換膜903を真
空蒸着法で形成する。
【0158】光電変換膜903上にITO透明電極膜9
05をスパッタリング法で形成する。
05をスパッタリング法で形成する。
【0159】最後に、厚さ0.2μmの導電性テルル
(Te)膜906をITO透明電極膜905の一端上に
形成し、図9に示す位置で金(Au)線からなるリード
導線907を導電性テルル(Te)膜906からなるボ
ンディングパットにボンディングする。
(Te)膜906をITO透明電極膜905の一端上に
形成し、図9に示す位置で金(Au)線からなるリード
導線907を導電性テルル(Te)膜906からなるボ
ンディングパットにボンディングする。
【0160】この固体撮像素子を実際に動作させるとき
には、非晶質セレン(Se)を母体とする光電変換膜9
03内で電荷増倍現象を発生させるため、透明電極膜9
05に145Vの電圧を印加する。
には、非晶質セレン(Se)を母体とする光電変換膜9
03内で電荷増倍現象を発生させるため、透明電極膜9
05に145Vの電圧を印加する。
【0161】すると、有効光電変換領域908の画素電
極902と透明電極膜905との間の非晶質セレン(S
e)を母体とする光電変換膜910には、1.45×1
06(V/cm)の高電界が印加され電荷増倍は10倍
に達する。
極902と透明電極膜905との間の非晶質セレン(S
e)を母体とする光電変換膜910には、1.45×1
06(V/cm)の高電界が印加され電荷増倍は10倍
に達する。
【0162】一方、リード導線接続領域909では、光
電変換膜903と二酸化シリコン(SiO2)絶縁層9
04との間の範囲911に145Vが印加されるので、
電圧は光電変換膜903と二酸化シリコン(SiO2)
絶縁層904に分配される。
電変換膜903と二酸化シリコン(SiO2)絶縁層9
04との間の範囲911に145Vが印加されるので、
電圧は光電変換膜903と二酸化シリコン(SiO2)
絶縁層904に分配される。
【0163】光電変換膜903の母体材料である非晶質
セレン(Se)と絶縁層904の材料である二酸化シリ
コン(SiO2)の誘電率をそれぞれ6.3、3.9と
して各層の電界を見積もると、リード導線接続領域90
9の光電変換膜903部分に印加される電界は約3.4
×105(V/cm)、二酸化シリコン(SiO2)絶縁
層904部分に印加される電界は約5.5×105(V
/cm)となる。
セレン(Se)と絶縁層904の材料である二酸化シリ
コン(SiO2)の誘電率をそれぞれ6.3、3.9と
して各層の電界を見積もると、リード導線接続領域90
9の光電変換膜903部分に印加される電界は約3.4
×105(V/cm)、二酸化シリコン(SiO2)絶縁
層904部分に印加される電界は約5.5×105(V
/cm)となる。
【0164】このように、導電性テルル(Te)膜90
6下の光電変換膜903の電界が緩和されるので、ボン
ディング箇所に何等かの損傷が存在しても、そこでの光
電変換膜903の絶縁破壊による膜破損を抑制すること
ができ、ボンディング箇所の耐電圧は光電変換膜903
の耐電圧よりも大きくなるので、耐久性に余裕のある固
体撮像素子となる。
6下の光電変換膜903の電界が緩和されるので、ボン
ディング箇所に何等かの損傷が存在しても、そこでの光
電変換膜903の絶縁破壊による膜破損を抑制すること
ができ、ボンディング箇所の耐電圧は光電変換膜903
の耐電圧よりも大きくなるので、耐久性に余裕のある固
体撮像素子となる。
【0165】本実施例では、厚さ4μmの二酸化シリコ
ン(SiO2)絶縁層904を導入したが、例えば、光
電変換膜903の抵抗値の3倍の大きさの抵抗値を有す
る厚さ1μmの高抵抗層を代わりに導入する方法もあ
る。
ン(SiO2)絶縁層904を導入したが、例えば、光
電変換膜903の抵抗値の3倍の大きさの抵抗値を有す
る厚さ1μmの高抵抗層を代わりに導入する方法もあ
る。
【0166】その場合は、145Vの電圧が光電変換膜
903と高抵抗層に分配され、領域909の光電変換膜
903に発生する電界は1/4に緩和され、電圧供給線
の接続箇所での光電変換膜903の絶縁破壊による膜破
損を抑制することができる。
903と高抵抗層に分配され、領域909の光電変換膜
903に発生する電界は1/4に緩和され、電圧供給線
の接続箇所での光電変換膜903の絶縁破壊による膜破
損を抑制することができる。
【0167】[実施例9]図10は、本発明の他の実施
例(実施例9)である固体撮像素子の概略構成を示す断
面図であり、図11は、図10に示す固体撮像素子にお
いて、光電変換膜を積層する以前の走査回路基板を上か
ら見たときの概略図である。
例(実施例9)である固体撮像素子の概略構成を示す断
面図であり、図11は、図10に示す固体撮像素子にお
いて、光電変換膜を積層する以前の走査回路基板を上か
ら見たときの概略図である。
【0168】本実施例では、MOS型走査回路基板とし
て、シリコン(Si)ウエハ11上にMOS型スイッチ
を2次元的に形成し、二酸化シリコン(SiO2)絶縁
層12を介して画素電極13、各画素電極13を分離す
る分離絶縁層14および画素電極13と走査回路を電気
的に接続するためのコンタクト線15を形成したものを
用いる。
て、シリコン(Si)ウエハ11上にMOS型スイッチ
を2次元的に形成し、二酸化シリコン(SiO2)絶縁
層12を介して画素電極13、各画素電極13を分離す
る分離絶縁層14および画素電極13と走査回路を電気
的に接続するためのコンタクト線15を形成したものを
用いる。
【0169】画素電極13と同一面の画素電極13の隣
に、電極16と電極17およびその間に抵抗体18を、
またそれらの下に絶縁層12を介して別の電極19を形
成する。
に、電極16と電極17およびその間に抵抗体18を、
またそれらの下に絶縁層12を介して別の電極19を形
成する。
【0170】これらの工程は、従来の固体撮像素子と同
様の工程で作製する。
様の工程で作製する。
【0171】この走査回路基板上に、非晶質セレン(S
e)を母体とする厚さ1μmの光電変換膜20、ITO
透明電極膜21を積層し、電極17の上方の透明電極膜
21上にAl膜22を積層し、そのAl膜22に金(A
u)線からなるリード導線23をボンディングする。
e)を母体とする厚さ1μmの光電変換膜20、ITO
透明電極膜21を積層し、電極17の上方の透明電極膜
21上にAl膜22を積層し、そのAl膜22に金(A
u)線からなるリード導線23をボンディングする。
【0172】本実施例において、光電変換膜20の構造
は、前記実施例6と同じである。
は、前記実施例6と同じである。
【0173】この固体撮像素子を実際に動作させるとき
には、非晶質セレン(Se)を母体とする光電変換膜2
0内で電荷増倍現象を発生させるため、透明電極膜21
に148Vの電圧を印加し、画素電極13と電極16に
は3V、電極17には100V、電極19には3Vの電
圧をそれぞれ印加する。
には、非晶質セレン(Se)を母体とする光電変換膜2
0内で電荷増倍現象を発生させるため、透明電極膜21
に148Vの電圧を印加し、画素電極13と電極16に
は3V、電極17には100V、電極19には3Vの電
圧をそれぞれ印加する。
【0174】すると、有効光電変換領域24の画素電極
13と透明電極膜21との間の非晶質セレン(Se)を
母体とする光電変換膜20には、1.45×106(V
/cm)の高電界が印加され、透明電極膜21を透過し
て入射した光によって生成した電荷の増倍率は10倍に
達する。
13と透明電極膜21との間の非晶質セレン(Se)を
母体とする光電変換膜20には、1.45×106(V
/cm)の高電界が印加され、透明電極膜21を透過し
て入射した光によって生成した電荷の増倍率は10倍に
達する。
【0175】一方、金(Au)線からなるリード導線2
3のボンディング箇所下の光電変換膜20の図10中の
25の箇所では、電極17に印加された100Vの電圧
により、電界が緩和され、約5×105(V/cm)に
なっており、ボンディング箇所に何等かの損傷が存在し
ても、そこでの光電変換膜20膜の絶縁破壊による膜破
損を抑止することができ、耐久性に余裕のある固体撮像
素子を実現できる。
3のボンディング箇所下の光電変換膜20の図10中の
25の箇所では、電極17に印加された100Vの電圧
により、電界が緩和され、約5×105(V/cm)に
なっており、ボンディング箇所に何等かの損傷が存在し
ても、そこでの光電変換膜20膜の絶縁破壊による膜破
損を抑止することができ、耐久性に余裕のある固体撮像
素子を実現できる。
【0176】電極16は画素電極13と等電位になって
いるのでリーク電流の発生はなく、また電極19によっ
て電極17に印加されている100Vの電圧による周辺
への影響を遮断している。
いるのでリーク電流の発生はなく、また電極19によっ
て電極17に印加されている100Vの電圧による周辺
への影響を遮断している。
【0177】抵抗体18の抵抗値は、電極16と電極1
7の間のリーク電流による、発熱、電力消費が大きくな
らないように高い抵抗値にする。
7の間のリーク電流による、発熱、電力消費が大きくな
らないように高い抵抗値にする。
【0178】本実施例は、走査回路基板および光電変換
膜20の作製工程を従来の作製手法とほぼ同様の手法で
作製できるという利点がある。
膜20の作製工程を従来の作製手法とほぼ同様の手法で
作製できるという利点がある。
【0179】[実施例10]図12は、本発明の他の実
施例(実施例10)である固体撮像素子の概略構成を示
す断面図である。
施例(実施例10)である固体撮像素子の概略構成を示
す断面図である。
【0180】本実施例は、シリコン(Si)ウエハ41
の裏面にMOS型スイッチを集積化した走査回路、表面
に信号読取り用の画素電極42を、それぞれ二次元的に
配列し、さらに表面の画素電極42上に非晶質セレン
(Se)を母体とする光電変換膜43を積層した構成の
固体撮像素子である。
の裏面にMOS型スイッチを集積化した走査回路、表面
に信号読取り用の画素電極42を、それぞれ二次元的に
配列し、さらに表面の画素電極42上に非晶質セレン
(Se)を母体とする光電変換膜43を積層した構成の
固体撮像素子である。
【0181】走査回路基板は、前記実施例8と同じよう
に、N型シリコン(Si)ウエハ41の裏面に読取り転
送機能をもつ走査回路を形成し、表面側に高濃度のP型
層からなる画素電極42を配置した構成で、画素電極4
2と走査回路は、高濃度のP型溝44で電気的に接続し
ている。
に、N型シリコン(Si)ウエハ41の裏面に読取り転
送機能をもつ走査回路を形成し、表面側に高濃度のP型
層からなる画素電極42を配置した構成で、画素電極4
2と走査回路は、高濃度のP型溝44で電気的に接続し
ている。
【0182】本実施例では、さらにN型シリコン(S
i)ウエハ41の画素電極42と同一面の画素電極42
の隣りのリード導線接続領域52に、N型層45、i層
46、P+層47からなるpin接合層を形成してお
く。
i)ウエハ41の画素電極42と同一面の画素電極42
の隣りのリード導線接続領域52に、N型層45、i層
46、P+層47からなるpin接合層を形成してお
く。
【0183】このようにして作製した下地基板の表面上
に、セレン化ヒ素(As2Se3)層、非晶質セレン(S
e)層、二酸化セリウム(CeO2)正孔注入阻止層か
らなる厚さ1μmの光電変換膜43とITO透明電極膜
48を形成する。
に、セレン化ヒ素(As2Se3)層、非晶質セレン(S
e)層、二酸化セリウム(CeO2)正孔注入阻止層か
らなる厚さ1μmの光電変換膜43とITO透明電極膜
48を形成する。
【0184】さらに導電性テルル(Te)膜49からな
るボンディングパッドをITO透明電極膜48の一端上
に形成し、導電性テルル(Te)膜49上に金(Au)
線からなるリード導線50をボンディングする。
るボンディングパッドをITO透明電極膜48の一端上
に形成し、導電性テルル(Te)膜49上に金(Au)
線からなるリード導線50をボンディングする。
【0185】金(Au)線からなるリード導線50のボ
ンディング時には、ボンディング箇所に一瞬の間高熱が
加えられ、その箇所に何等かの損傷が残るが、有効光電
変換領域51とボンディング箇所は充分に離れているの
で、有効光電変換領域51の熱に弱い非晶質セレン(S
e)からなる光電変換膜43には何等の影響も与えるこ
とがない。
ンディング時には、ボンディング箇所に一瞬の間高熱が
加えられ、その箇所に何等かの損傷が残るが、有効光電
変換領域51とボンディング箇所は充分に離れているの
で、有効光電変換領域51の熱に弱い非晶質セレン(S
e)からなる光電変換膜43には何等の影響も与えるこ
とがない。
【0186】金(Au)線からなるリード導線50を通
して透明電極膜48に145Vの電圧を印加し、有効光
電変換領域51の光電変換膜48に1.45×10
6(V/cm)の高電界が加えられると、増倍率が約1
0倍の光電荷の走行によるアバランシェ増倍現象が起こ
る。
して透明電極膜48に145Vの電圧を印加し、有効光
電変換領域51の光電変換膜48に1.45×10
6(V/cm)の高電界が加えられると、増倍率が約1
0倍の光電荷の走行によるアバランシェ増倍現象が起こ
る。
【0187】一方、N型層45には50Vから100V
の任意の電圧を印加し、P+層47には3Vの3電圧を
印加して、pin接合層を逆バイアス状態にする。
の任意の電圧を印加し、P+層47には3Vの3電圧を
印加して、pin接合層を逆バイアス状態にする。
【0188】このとき、pin接合層のドープ濃度と層
厚を接合層内でブレイクダウンしないように設定してお
き、N型層45に印加されている電圧の影響を画素電極
42領域に及ぼさないようにする。
厚を接合層内でブレイクダウンしないように設定してお
き、N型層45に印加されている電圧の影響を画素電極
42領域に及ぼさないようにする。
【0189】例えば、N型層45を100Vにすれば、
N型層45と透明電極膜48との間の電位差は45Vで
ありリード導線接続領域52の光電変換膜43の電界は
0.45×106(V/cm)に緩和されているので、
ボンディング箇所に何等かの損傷が存在しても、そこで
の光電変換膜43の絶縁破壊による膜破損を防止するこ
とが可能となる。
N型層45と透明電極膜48との間の電位差は45Vで
ありリード導線接続領域52の光電変換膜43の電界は
0.45×106(V/cm)に緩和されているので、
ボンディング箇所に何等かの損傷が存在しても、そこで
の光電変換膜43の絶縁破壊による膜破損を防止するこ
とが可能となる。
【0190】[実施例11]図13は、本発明の他の実
施例(実施例11)である固体撮像素子の概略構成を示
す断面図であり、図14は、図13に示すR−S間のバ
ンド構造を示す模式図である。
施例(実施例11)である固体撮像素子の概略構成を示
す断面図であり、図14は、図13に示すR−S間のバ
ンド構造を示す模式図である。
【0191】本実施例では、リード導線接続領域61以
外の走査回路基板の構造は、前記実施例10と同じであ
り、画素電極68は、高濃度ドープP型層からなってい
る。
外の走査回路基板の構造は、前記実施例10と同じであ
り、画素電極68は、高濃度ドープP型層からなってい
る。
【0192】走査回路基板上に膜厚1μmの非晶質セレ
ン(Se)層からなる光電変換膜62と二酸化セリウム
(CeO2)正孔注入阻止層63を形成し、さらに、導
電性テルル(Te)膜64からなるボンディングパッド
をITO透明電極膜65の一端上に形成し、導電性テル
ル(Te)膜64上に金(Au)線からなるリード導線
66をボンディングする。
ン(Se)層からなる光電変換膜62と二酸化セリウム
(CeO2)正孔注入阻止層63を形成し、さらに、導
電性テルル(Te)膜64からなるボンディングパッド
をITO透明電極膜65の一端上に形成し、導電性テル
ル(Te)膜64上に金(Au)線からなるリード導線
66をボンディングする。
【0193】本実施例では、リード導線接続領域61
の、画素電極68と同一面のシリコン(Si)基板に低
濃度ドープのP型層69と高濃度ドープのP型層70を
配置する。
の、画素電極68と同一面のシリコン(Si)基板に低
濃度ドープのP型層69と高濃度ドープのP型層70を
配置する。
【0194】この素子を動作するときには、透明電極膜
65に148V、画素電極68と高濃度ドープのP型層
70に3Vの電圧をそれぞれ印加する。
65に148V、画素電極68と高濃度ドープのP型層
70に3Vの電圧をそれぞれ印加する。
【0195】高濃度ドープのP型層70には、高濃度ド
ープのP型層と接続されているAl電極72(図14に
示すバンド構造参照)から電圧を印加する。
ープのP型層と接続されているAl電極72(図14に
示すバンド構造参照)から電圧を印加する。
【0196】このとき、有効光電変換領域71の光電変
換膜62には1.45×106(V/cm)の高電界が
印加される。
換膜62には1.45×106(V/cm)の高電界が
印加される。
【0197】一方、金(Au)線からなるリード導線6
6のボンディング箇所下の部分のR−S間での電界のよ
うすは、低濃度ドープのP型層69に空乏層が広がるた
め、図14のバンド構造に示す電界配分になる。
6のボンディング箇所下の部分のR−S間での電界のよ
うすは、低濃度ドープのP型層69に空乏層が広がるた
め、図14のバンド構造に示す電界配分になる。
【0198】図14に示すように、透明電極膜65と高
濃度ドープのP型層70の間に145Vの電位差が生
じ、電界は光電変換膜62と低濃度ドープのP型層69
に渡って印加されるが、リード導線接続領域61の光電
変換膜62部分の電界の強さは、有効光電変換領域71
の光電変換膜62の電界より小さくなる。
濃度ドープのP型層70の間に145Vの電位差が生
じ、電界は光電変換膜62と低濃度ドープのP型層69
に渡って印加されるが、リード導線接続領域61の光電
変換膜62部分の電界の強さは、有効光電変換領域71
の光電変換膜62の電界より小さくなる。
【0199】よって、金(Au)線からなるリード導線
66のボンディング箇所に何等かの損傷が存在してもそ
こには、強い電界が加わることがないので、光電変換膜
62の絶縁破壊による膜破損を防止することが可能とな
る。
66のボンディング箇所に何等かの損傷が存在してもそ
こには、強い電界が加わることがないので、光電変換膜
62の絶縁破壊による膜破損を防止することが可能とな
る。
【0200】高濃度ドープのP型層70は、低濃度ドー
プのP型層69に広がる空乏層が、画素電極のある有効
光電変換領域に及ばないようにするために設けてある。
したがって、有効光電変換領域71と金(Au)線から
なるリード導線66のボンディング箇所を充分に離せ
ば、高濃度ドープのP型層70はなくしても良い。
プのP型層69に広がる空乏層が、画素電極のある有効
光電変換領域に及ばないようにするために設けてある。
したがって、有効光電変換領域71と金(Au)線から
なるリード導線66のボンディング箇所を充分に離せ
ば、高濃度ドープのP型層70はなくしても良い。
【0201】[実施例12]図15は、本発明の他の実
施例(実施例12)である固体撮像素子の概略構成を示
す断面図である。
施例(実施例12)である固体撮像素子の概略構成を示
す断面図である。
【0202】図16、および、図17は、図15に示す
P−Q間の電位分布、および、電界分布を示す図であ
る。
P−Q間の電位分布、および、電界分布を示す図であ
る。
【0203】本実施例は、シリコン(Si)ウエハ81
の一方の面にMOS型スイッチを集積化した走査回路、
他の面に信号読取り用の画素電極82を、それぞれ二次
元的に配列し、さらに表面の画素電極82上に厚さ1μ
mの非晶質セレン(Se)を母体とする光電変換膜83
と、非晶質セレン(Se)にLiFを0.1%ドープし
た厚さ150nmの正孔捕獲層88と透明電極膜84を
積層した構成の固体撮像素子である。
の一方の面にMOS型スイッチを集積化した走査回路、
他の面に信号読取り用の画素電極82を、それぞれ二次
元的に配列し、さらに表面の画素電極82上に厚さ1μ
mの非晶質セレン(Se)を母体とする光電変換膜83
と、非晶質セレン(Se)にLiFを0.1%ドープし
た厚さ150nmの正孔捕獲層88と透明電極膜84を
積層した構成の固体撮像素子である。
【0204】正孔捕獲層88は、透明電極膜84からの
正孔注入を抑制して暗電流を低減するために設けられて
いる。
正孔注入を抑制して暗電流を低減するために設けられて
いる。
【0205】また、有効光電変換領域外で、透明電極膜
84上の導電性テルル(Te)膜86からなるボンディ
ングパッドを形成し、導電性テルル(Te)膜86に透
明電極膜84に電圧を印加するための金(Au)線から
なるリード導線85が接続される。
84上の導電性テルル(Te)膜86からなるボンディ
ングパッドを形成し、導電性テルル(Te)膜86に透
明電極膜84に電圧を印加するための金(Au)線から
なるリード導線85が接続される。
【0206】さらに、本実施例では、有効光電変換領域
外で、導電性テルル(Te)膜86からなるボンディン
グパッドの下方の光電変換膜83の透明電極膜84側
に、非晶質セレン(Se)にフッ化リチウム(LiF)
を0.5%ドープした正孔捕獲層87を設ける。
外で、導電性テルル(Te)膜86からなるボンディン
グパッドの下方の光電変換膜83の透明電極膜84側
に、非晶質セレン(Se)にフッ化リチウム(LiF)
を0.5%ドープした正孔捕獲層87を設ける。
【0207】この正孔捕獲層87は、正孔捕獲層88よ
りも捕獲能力を強力にするために層厚とドープ濃度を大
きくしている。
りも捕獲能力を強力にするために層厚とドープ濃度を大
きくしている。
【0208】正孔捕獲層87は、層内に正孔が流れ込む
か光電荷が生成されるとそれらの正孔を捕獲して空間電
荷層になるもので、本実施例の固体撮像素子の動作時に
は、正の空間電荷層になる。
か光電荷が生成されるとそれらの正孔を捕獲して空間電
荷層になるもので、本実施例の固体撮像素子の動作時に
は、正の空間電荷層になる。
【0209】透明電極膜84に145Vの電圧を印加す
ると、透明電極膜84とシリコン(Si)ウエハ81お
よび画素電極82の間に電界が印加される。
ると、透明電極膜84とシリコン(Si)ウエハ81お
よび画素電極82の間に電界が印加される。
【0210】そのとき、図15に示すP−Q間の電位分
布および電界分布は正孔捕獲層87により、それぞれ図
16および図17に示すようになる。
布および電界分布は正孔捕獲層87により、それぞれ図
16および図17に示すようになる。
【0211】透明電極膜84の直下の正孔捕獲層内87
では、電界は1/10以下に緩和されるので、電圧供給
線の接続箇所での光電変換膜83の絶縁破壊による膜破
損を防止することができ、そこでの耐電圧は有効光電変
換領域の光電変換膜83のアバランシェブレイクダウン
電圧以上となる。
では、電界は1/10以下に緩和されるので、電圧供給
線の接続箇所での光電変換膜83の絶縁破壊による膜破
損を防止することができ、そこでの耐電圧は有効光電変
換領域の光電変換膜83のアバランシェブレイクダウン
電圧以上となる。
【0212】したがって、光電変換膜83に充分に強い
電界を印加でき、増倍率の大きい光電荷の増倍現象を発
生させることができ、非常に高い感度を有する固体撮像
素子が実現できる。
電界を印加でき、増倍率の大きい光電荷の増倍現象を発
生させることができ、非常に高い感度を有する固体撮像
素子が実現できる。
【0213】[実施例13]図18は、本発明の他の実
施例(実施例13)である固体撮像素子の概略構成を示
す断面図である。
施例(実施例13)である固体撮像素子の概略構成を示
す断面図である。
【0214】本実施例では、前記実施例9と同じよう
に、シリコン(Si)ウエハ上91にMOS型スイッチ
を集積化した走査回路基板上に信号読取り用の画素電極
82を二次元的に配列し、さらに画素電極82上に非晶
質セレン(Se)を母体とする光電変換膜92と透明電
極膜93を積層した構成の固体撮像素子である。
に、シリコン(Si)ウエハ上91にMOS型スイッチ
を集積化した走査回路基板上に信号読取り用の画素電極
82を二次元的に配列し、さらに画素電極82上に非晶
質セレン(Se)を母体とする光電変換膜92と透明電
極膜93を積層した構成の固体撮像素子である。
【0215】ここで、光電変換膜92の構造は、前記実
施例6と同じである。
施例6と同じである。
【0216】本実施例では、透明電極膜93の有効光電
変換領域外に金(Au)膜94を形成し、パッケージ9
5に固定してある支持棒96に付けた金(Au)線リン
グ97を金(Au)膜94に電気的に導通するように接
触させる。
変換領域外に金(Au)膜94を形成し、パッケージ9
5に固定してある支持棒96に付けた金(Au)線リン
グ97を金(Au)膜94に電気的に導通するように接
触させる。
【0217】このようにすれば、接触圧は弱いので透明
電極膜93や光電変換膜92に損傷を与えることなく、
透明電極膜93に電圧を印加するための電圧供給線を接
続でき、接続箇所での耐電圧が低下することによる、光
電変換膜の絶縁破壊による膜破損を防止することが可能
となる。
電極膜93や光電変換膜92に損傷を与えることなく、
透明電極膜93に電圧を印加するための電圧供給線を接
続でき、接続箇所での耐電圧が低下することによる、光
電変換膜の絶縁破壊による膜破損を防止することが可能
となる。
【0218】電圧供給線の材料は、金(Au)またはタ
ングステン(W)であるか、弾性のある材料の表面に金
(Au)または他の導電性物質をつけたものであっても
良い。
ングステン(W)であるか、弾性のある材料の表面に金
(Au)または他の導電性物質をつけたものであっても
良い。
【0219】[実施例14]図19は、本発明の他の実
施例(実施例14)である固体撮像素子の概略構成を示
す断面図である。
施例(実施例14)である固体撮像素子の概略構成を示
す断面図である。
【0220】本実施例においては、透明電極膜膜93上
の金(Au)膜94までは、前記実施例13と全く同様
に作製した固体撮像素子である。
の金(Au)膜94までは、前記実施例13と全く同様
に作製した固体撮像素子である。
【0221】本実施例では、金(Au)膜94と金(A
u)線リング97の電気的導通をより確実にするため
に、金(Au)膜94と金(Au)線リング97の接触
部分に液体金属98を配置してある。
u)線リング97の電気的導通をより確実にするため
に、金(Au)膜94と金(Au)線リング97の接触
部分に液体金属98を配置してある。
【0222】本実施例の構造では、金(Au)膜94と
金(Au)線リング97とは、必ずしも直接に接触して
いる必要はない。
金(Au)線リング97とは、必ずしも直接に接触して
いる必要はない。
【0223】なお、本実施例では、金(Au)膜94と
金(Au)線リング97とを用いているが、金(Au)
以外の材料で液体金属98と濡れ性のある別の材料の膜
とリング線を用いても良い。
金(Au)線リング97とを用いているが、金(Au)
以外の材料で液体金属98と濡れ性のある別の材料の膜
とリング線を用いても良い。
【0224】このようにすれば、透明電極膜93や光電
変換膜に損傷を与えることなく、透明電極膜93に電圧
を印加するための電圧供給線を接続でき、接続箇所での
耐電圧が低下することによる、光電変換膜の絶縁破壊に
よる膜破損を防止することが可能となる。
変換膜に損傷を与えることなく、透明電極膜93に電圧
を印加するための電圧供給線を接続でき、接続箇所での
耐電圧が低下することによる、光電変換膜の絶縁破壊に
よる膜破損を防止することが可能となる。
【0225】以上、本発明を実施例に基づき具体的に説
明したが、本発明は、前記実施例に限定されるものでは
なく、その要旨を逸脱しない範囲で種々変更し得ること
は言うまでもない。
明したが、本発明は、前記実施例に限定されるものでは
なく、その要旨を逸脱しない範囲で種々変更し得ること
は言うまでもない。
【0226】
【発明の効果】本願において開示される発明のうち代表
的なものによって得られる効果を簡単に説明すれば、下
記の通りである。
的なものによって得られる効果を簡単に説明すれば、下
記の通りである。
【0227】(1)本発明によれば、光電変換膜に高い
電界を印加するときに発生する、有効光電変換領域外の
光電変換膜やリード導線をボンディングした箇所での素
子の絶縁破壊による破損を防止して、光電変換膜内で電
荷増倍現象が発生するだけの大きな電界を有効光電変換
領域内の光電変換膜に印加することが可能となる。
電界を印加するときに発生する、有効光電変換領域外の
光電変換膜やリード導線をボンディングした箇所での素
子の絶縁破壊による破損を防止して、光電変換膜内で電
荷増倍現象が発生するだけの大きな電界を有効光電変換
領域内の光電変換膜に印加することが可能となる。
【0228】これにより、素子の耐久性を大幅に向上さ
せることが可能となる。
せることが可能となる。
【0229】(2)本発明によれば、光電変換膜に印加
する電圧を変えることで、感度の設定を容易に、かつ、
幅広く選択することが可能となる。
する電圧を変えることで、感度の設定を容易に、かつ、
幅広く選択することが可能となる。
【0230】(3)本発明によれば、従来にない非常に
高い感度を有する固体撮像素子を実現することが可能と
なる。
高い感度を有する固体撮像素子を実現することが可能と
なる。
【図1】本発明の一実施例(実施例1)である固体撮像
素子の概略構成を示す断面図である。
素子の概略構成を示す断面図である。
【図2】本発明の他の実施例(実施例2)である固体撮
像素子の概略構成を示す断面図である。
像素子の概略構成を示す断面図である。
【図3】本発明の他の実施例(実施例3)である固体撮
像素子の概略構成を示す断面図である。
像素子の概略構成を示す断面図である。
【図4】本発明の他の実施例(実施例4)である固体撮
像素子の概略構成を示す断面図である。
像素子の概略構成を示す断面図である。
【図5】本発明の他の実施例(実施例5)である固体撮
像素子の概略構成を示す断面図である。
像素子の概略構成を示す断面図である。
【図6】実施例5の変形例である固体撮像素子の概略構
成を示す断面図である。
成を示す断面図である。
【図7】本発明の他の実施例(実施例6)である固体撮
像素子の概略構成を示す断面図である。
像素子の概略構成を示す断面図である。
【図8】本発明の他の実施例(実施例7)である固体撮
像素子の概略構成を示す断面図である。
像素子の概略構成を示す断面図である。
【図9】本発明の他の実施例(実施例8)である固体撮
像素子の概略構成を示す断面図である。
像素子の概略構成を示す断面図である。
【図10】本発明の他の実施例(実施例9)である固体
撮像素子の概略構成を示す断面図である。
撮像素子の概略構成を示す断面図である。
【図11】実施例9に示す固体撮像素子において、光電
変換膜を積層する以前の走査回路基板を上から見たとき
の概略図である。
変換膜を積層する以前の走査回路基板を上から見たとき
の概略図である。
【図12】本発明の他の実施例(実施例10)である固
体撮像素子の概略構成を示す断面図である。
体撮像素子の概略構成を示す断面図である。
【図13】本発明の他の実施例(実施例11)である固
体撮像素子の概略構成を示す断面図である。
体撮像素子の概略構成を示す断面図である。
【図14】図13に示すR−S間のバンド構造を示す模
式図である。
式図である。
【図15】本発明の他の実施例(実施例12)である固
体撮像素子の概略構成を示す断面図である。
体撮像素子の概略構成を示す断面図である。
【図16】図15に示すP−Q間の電位分布を示す図で
ある。
ある。
【図17】図15に示すP−Q間の電界分布を示す図で
ある。
ある。
【図18】本発明の他の実施例(実施例13)である固
体撮像素子の概略構成を示す断面図である。
体撮像素子の概略構成を示す断面図である。
【図19】本発明の他の実施例(実施例14)である固
体撮像素子の概略構成を示す断面図である。
体撮像素子の概略構成を示す断面図である。
【図20】従来の固体撮像素子の斜視図である。
【図21】図20に示す固体撮像素子の断面図である。
1,20,43,62,83,92,103,202,
402,310,508,703,805,903…光
電変換膜、2,13,42,68,82,102,20
3,302,401,502,702,803,902
…画素電極、3,23,50,66,85,105,2
07,313,406,514,709,808,90
7…リード導線、4…パッシベーション膜、5,101
…走査回路基板、6,8…リード導線接続箇所、7,9
…光電変換膜のエッジ部分、10,21,48,65,
84,93,104,201,311,403,51
2,705,806,905…透明電極膜、11,4
1,67,81,91,208,301,501,70
1,801,901…シリコン(Si)ウエハ、12,
206,804,904…絶縁層、14,204…各画
素を分離する絶縁層、15,802…コンタクト線、1
6,17,19…電極、18…抵抗体、22,72…A
l膜、24,51,71,106,209,511,7
04,809,908…有効光電変換領域、44,30
4,504…高濃度のP型コンタクト溝、45…N型
層、46…i層、47…P+層、49,64,86,3
12,405,708,807,906…テルル(T
e)導電性膜、52,61,107,211,404,
810,909…リード導線接続領域、63…正孔注入
阻止層、69…低濃度ドープのP型層、70…高濃度ド
ープのP型層、87,88…正孔捕獲層、94…金(A
u)膜、95,109…パッケージ、96…支持棒、9
7…金(Au)線リング、98…液体金属、108…ピ
ン端子に通ずる導電性膜、205…MSO型スイッチ回
路、210…中間領域、214…増し付け光電変換膜、
215…膜厚の遷移する部分、303,503…ソース
電極、305,505…ドレイン電極、306,506
…ゲート電極、307,507…ゲート絶縁層、308
…非ドープ水素化非晶質シリコン(Si)層、309…
電子注入阻止層、510…増し付けセレン(Se)層、
513…ボンディングパット、515…耐久性に富んだ
材料、509…有効光電変換領域外部分、706…As
を5%ドープした非晶質セレン(Se)からなる増し付
け層、710…増し付け層の有効光電変換領域側のエッ
ジ部分、910…有効光電変換領域の光電変換膜。
402,310,508,703,805,903…光
電変換膜、2,13,42,68,82,102,20
3,302,401,502,702,803,902
…画素電極、3,23,50,66,85,105,2
07,313,406,514,709,808,90
7…リード導線、4…パッシベーション膜、5,101
…走査回路基板、6,8…リード導線接続箇所、7,9
…光電変換膜のエッジ部分、10,21,48,65,
84,93,104,201,311,403,51
2,705,806,905…透明電極膜、11,4
1,67,81,91,208,301,501,70
1,801,901…シリコン(Si)ウエハ、12,
206,804,904…絶縁層、14,204…各画
素を分離する絶縁層、15,802…コンタクト線、1
6,17,19…電極、18…抵抗体、22,72…A
l膜、24,51,71,106,209,511,7
04,809,908…有効光電変換領域、44,30
4,504…高濃度のP型コンタクト溝、45…N型
層、46…i層、47…P+層、49,64,86,3
12,405,708,807,906…テルル(T
e)導電性膜、52,61,107,211,404,
810,909…リード導線接続領域、63…正孔注入
阻止層、69…低濃度ドープのP型層、70…高濃度ド
ープのP型層、87,88…正孔捕獲層、94…金(A
u)膜、95,109…パッケージ、96…支持棒、9
7…金(Au)線リング、98…液体金属、108…ピ
ン端子に通ずる導電性膜、205…MSO型スイッチ回
路、210…中間領域、214…増し付け光電変換膜、
215…膜厚の遷移する部分、303,503…ソース
電極、305,505…ドレイン電極、306,506
…ゲート電極、307,507…ゲート絶縁層、308
…非ドープ水素化非晶質シリコン(Si)層、309…
電子注入阻止層、510…増し付けセレン(Se)層、
513…ボンディングパット、515…耐久性に富んだ
材料、509…有効光電変換領域外部分、706…As
を5%ドープした非晶質セレン(Se)からなる増し付
け層、710…増し付け層の有効光電変換領域側のエッ
ジ部分、910…有効光電変換領域の光電変換膜。
───────────────────────────────────────────────────── フロントページの続き (72)発明者 尾崎 俊文 東京都国分寺市東恋ケ窪1丁目280番地 株式会社日立製作所中央研究所内 (72)発明者 平井 忠明 東京都国分寺市東恋ケ窪1丁目280番地 株式会社日立製作所中央研究所内 (72)発明者 辻 和隆 東京都国分寺市東恋ケ窪1丁目280番地 株式会社日立製作所中央研究所内 (72)発明者 加藤 務 東京都世田谷区砧一丁目10番11号 日本放 送協会技術研究所内 (72)発明者 久保田 節 東京都世田谷区砧一丁目10番11号 日本放 送協会技術研究所内 (72)発明者 瀧口 吉郎 東京都世田谷区砧一丁目10番11号 日本放 送協会技術研究所内
Claims (17)
- 【請求項1】 信号読み出し電極を有する走査回路基板
上に、入射光に応じた光電荷を発生する光電変換膜と光
電変換膜に電圧を印加するための上部電極膜とが順次積
層されて形成され、入射光の受光領域である有効光電変
換領域とそれ以外の領域とから構成される固体撮像素子
であって、 前記上部電極膜に電圧を印加することにより、前記光電
変換膜内で電荷増倍現象を発生させて感度を向上させた
固体撮像素子において、 前記上部電極膜に印加される電圧により前記有効光電変
換領域外の部分で絶縁破壊が起きる絶縁破壊電圧を、前
記上部電極膜に印加される電圧により前記有効光電変換
領域内の光電変換膜で電荷増倍現象が発生するアバラン
シェブレイクダウン電圧よりも大きくしたことを特徴と
する固体撮像素子。 - 【請求項2】 前記有効光電変換領域外の光電変換膜
が、その絶縁破壊電圧が、前記有効光電変換領域内の光
電変換膜のアバランシェブレイクダウン電圧よりも大き
い材料を用いることを特徴とする請求項1に記載された
固体撮像素子。 - 【請求項3】 前記上部電極膜に印加される電圧によ
り、前記有効光電変換領域外の部分に生じる電界を、前
記上部電極膜に印加される電圧により、前記有効光電変
換領域内の光電変換膜に生じる電界よりも小さくしたこ
とを特徴とする請求項1または請求項2に記載された固
体撮像素子。 - 【請求項4】 前記有効光電変換領域外の、少なくとも
一部の領域の光電変換膜の膜厚を、前記有効光電変換領
域内の光電変換膜の膜厚よりも大きくしたことを特徴と
する請求項1ないし請求項3のいずれか1項に記載され
た固体撮像素子。 - 【請求項5】 前記有効光電変換領域外の上部電極膜膜
上の一部に形成される、半導体あるいは絶縁体からなる
第1の層と、前記第1の層上から前記第1の層が形成さ
れていない前記上部電極膜上の一部に渡って形成され
る、前記上部電極膜と電気的に接続される導電性膜とを
具備し、前記上部電極膜に電圧を印加する電圧供給線
が、前記第1の層上の前記導電性膜に接続されることを
特徴とする請求項1ないし請求項4のいずれか1項に記
載された固体撮像素子。 - 【請求項6】 前記上部電極膜上に形成される、単層ま
たは多層膜からなる導電性の保護膜を具備し、前記上部
電極膜に電圧を印加する電圧供給線が、前記保護膜に接
続されることを特徴とする請求項1ないし請求項4のい
ずれか1項に記載された固体撮像素子。 - 【請求項7】 前記有効光電変換領域外の上部電極膜と
光電変換膜との間に形成される、単層または多層膜から
なる導電性の保護膜を具備し、前記上部電極膜に電圧を
印加する電圧供給線が、前記保護膜上の前記上部電極膜
に接続されることを特徴とする請求項1ないし請求項4
のいずれか1項に記載された固体撮像素子。 - 【請求項8】 前記導電性の保護膜が、テルル(T
e)、アンチモン(Sb)、鉛(Pb)または亜鉛(Z
n)であることを特徴とする請求項6または請求項7に
記載された固体撮像素子。 - 【請求項9】 前記有効光電変換領外の光電変換膜内部
の上部電極膜との界面付近に形成される第1の電荷捕獲
層を具備することを特徴とする請求項1ないし請求項8
のいずれか1項に記載された固体撮像素子。 - 【請求項10】 前記有効光電変換領域内の光電変換膜
内部の上部電極膜との界面付近に形成される第2の電荷
捕獲層を具備し、前記第1の電荷捕獲層の捕獲密度が、
前記第2の電荷捕獲層の捕獲密度よりも大きいことを特
徴とする請求項9に記載された固体撮像素子。 - 【請求項11】 前記有効光電変換領域内の光電変換膜
内部の上部電極膜との界面付近に第2の電荷捕獲層を具
備し、前記第1の電荷捕獲層の膜厚が、前記第2の電荷
捕獲層の膜厚よりも大きいことを特徴とする請求項9に
記載された固体撮像素子。 - 【請求項12】 前記有効光電変換領域外の走査回路基
板に形成され第1の電極を少なくとも一個具備し、前記
上部電極膜に電圧を印加する電圧供給線が、前記第1の
電極上の前記上部電極膜に、直接または間接的に接続さ
れ、さらに、前記第1の電極に、前記信号読み出し電極
に印加される電圧と前記上部電極膜に印加される電圧と
の間の大きさの電圧を印加することを特徴とする請求項
1ないし請求項11のいずれか1項に記載された固体撮
像素子。 - 【請求項13】 前記第1の電極の上部電極膜とは反対
側に半導体層または絶縁体層を介して形成される第2の
電極を具備し、前記第2の電極に、前記走査回路に印加
される電圧と前記第1の電極に印加される電圧との間の
大きさの電圧を印加することを特徴とする請求項12に
記載された固体撮像素子。 - 【請求項14】 前記有効光電変換領域外の走査回路基
板に形成される半導体pn接合層もしくは半導体pin
接合層を具備し、前記上部電極膜に電圧を印加する電圧
供給線が、前記接合層上の上部電極膜に接続され、さら
に、前記接合層の接合順序を、前記上部電極膜の電位が
前記信号読み出し電極の電位よりも高電位であるときに
は前記光電変換膜側の半導体をn型、前記上部電極膜の
電位が信号読み出し電極の電位より低電位であるときに
は前記光電変換膜側の半導体をP型としたことを特徴と
する請求項1ないし請求項11のいずれか1項に記載さ
れた固体撮像素子。 - 【請求項15】 前記信号読み出し電極が不純物がドー
プされた半導体層であり、前記有効光電変換領域外の走
査回路基板に形成される、前記信号読み出し電極と同導
電型の半導体層を具備し、前記上部電極膜に電圧を印加
する電圧供給線が、前記半導体層上の前記上部電極膜に
接続されることを特徴とする請求項1ないし請求項11
のいずれか1項に記載された固体撮像素子。 - 【請求項16】 前記有効光電変換領域内の光電変換膜
の主たる材料が、非晶質セレン(Se)であることを特
徴とする請求項1ないし請求項15のいずれか1項に記
載された固体撮像素子。 - 【請求項17】 有効光電変換領域内の光電変換膜の主
たる材料が、非晶質シリコン(Si)であることを特徴
とする請求項1ないし請求項15のいずれか1項に記載
された固体撮像素子。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP7241058A JPH0982932A (ja) | 1995-09-20 | 1995-09-20 | 固体撮像素子 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP7241058A JPH0982932A (ja) | 1995-09-20 | 1995-09-20 | 固体撮像素子 |
Publications (1)
Publication Number | Publication Date |
---|---|
JPH0982932A true JPH0982932A (ja) | 1997-03-28 |
Family
ID=17068688
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP7241058A Pending JPH0982932A (ja) | 1995-09-20 | 1995-09-20 | 固体撮像素子 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPH0982932A (ja) |
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---|---|---|---|---|
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