JPH0969153A - データのデコード方法及びそのデコーダ回路 - Google Patents
データのデコード方法及びそのデコーダ回路Info
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- JPH0969153A JPH0969153A JP22780295A JP22780295A JPH0969153A JP H0969153 A JPH0969153 A JP H0969153A JP 22780295 A JP22780295 A JP 22780295A JP 22780295 A JP22780295 A JP 22780295A JP H0969153 A JPH0969153 A JP H0969153A
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- 238000000034 method Methods 0.000 title abstract description 13
- 238000012546 transfer Methods 0.000 claims description 115
- 230000015654 memory Effects 0.000 claims description 47
- 238000001514 detection method Methods 0.000 claims description 25
- 230000006837 decompression Effects 0.000 claims description 22
- 238000013507 mapping Methods 0.000 claims description 7
- 230000004044 response Effects 0.000 claims description 4
- 230000007704 transition Effects 0.000 claims description 3
- 108091006146 Channels Proteins 0.000 description 44
- 238000010586 diagram Methods 0.000 description 14
- 238000012545 processing Methods 0.000 description 3
- 238000012790 confirmation Methods 0.000 description 2
- 239000013256 coordination polymer Substances 0.000 description 2
- 238000002360 preparation method Methods 0.000 description 2
- 101100112085 Arabidopsis thaliana CRT3 gene Proteins 0.000 description 1
- 101150065817 ROM2 gene Proteins 0.000 description 1
- 101100141330 Saccharomyces cerevisiae (strain ATCC 204508 / S288c) RNR4 gene Proteins 0.000 description 1
- 230000003111 delayed effect Effects 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
Classifications
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11B—INFORMATION STORAGE BASED ON RELATIVE MOVEMENT BETWEEN RECORD CARRIER AND TRANSDUCER
- G11B20/00—Signal processing not specific to the method of recording or reproducing; Circuits therefor
- G11B20/00007—Time or data compression or expansion
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11B—INFORMATION STORAGE BASED ON RELATIVE MOVEMENT BETWEEN RECORD CARRIER AND TRANSDUCER
- G11B20/00—Signal processing not specific to the method of recording or reproducing; Circuits therefor
- G11B20/10—Digital recording or reproducing
-
- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04N—PICTORIAL COMMUNICATION, e.g. TELEVISION
- H04N19/00—Methods or arrangements for coding, decoding, compressing or decompressing digital video signals
Landscapes
- Engineering & Computer Science (AREA)
- Signal Processing (AREA)
- Multimedia (AREA)
- Compression, Expansion, Code Conversion, And Decoders (AREA)
- Compression Or Coding Systems Of Tv Signals (AREA)
- Signal Processing For Digital Recording And Reproducing (AREA)
- Television Signal Processing For Recording (AREA)
- Image Input (AREA)
- Image Processing (AREA)
Abstract
(57)【要約】
【課題】 この発明は、デコードする時間を見かけ上な
くし、画像の表示などに遅延を来すことなくスムーズな
画像表示が行えるとともに、プログラムカートリッジか
ら直接デコードしたデータをアクセスすることができる
デコード方法及びそのデコーダ回路を提供することを目
的とする。 【解決手段】 この発明は、入力されたデータをそのま
ま出力するスルーモードと入力された圧縮データをデコ
ードして出力するデコードモードを持つデコーダ回路２
３を備え、ＲＯＭ２０からのデータのアクセスをこのデ
コーダ回路２３を通じて行い、圧縮データのデータをア
クセスするときは、デコーダ回路２３のモードをデコー
ドモードにし、デコード回路２３から所定量のデータを
アクセスした後、デコーダ回路２３のデコードモードを
解除し、スルーモードに戻す。
くし、画像の表示などに遅延を来すことなくスムーズな
画像表示が行えるとともに、プログラムカートリッジか
ら直接デコードしたデータをアクセスすることができる
デコード方法及びそのデコーダ回路を提供することを目
的とする。 【解決手段】 この発明は、入力されたデータをそのま
ま出力するスルーモードと入力された圧縮データをデコ
ードして出力するデコードモードを持つデコーダ回路２
３を備え、ＲＯＭ２０からのデータのアクセスをこのデ
コーダ回路２３を通じて行い、圧縮データのデータをア
クセスするときは、デコーダ回路２３のモードをデコー
ドモードにし、デコード回路２３から所定量のデータを
アクセスした後、デコーダ回路２３のデコードモードを
解除し、スルーモードに戻す。
Description
【０００１】
【発明の属する技術分野】この発明は、データ圧縮され
た画像データなどを伸張するデコード方法及びそのデコ
ーダ回路に関し、特に、マイクロコンピュータを利用し
たゲーム機などの圧縮データのデコード方法及びそのデ
コーダ回路に関するものである。
た画像データなどを伸張するデコード方法及びそのデコ
ーダ回路に関し、特に、マイクロコンピュータを利用し
たゲーム機などの圧縮データのデコード方法及びそのデ
コーダ回路に関するものである。
【０００２】
【従来の技術】従来のマイクロコンピュータを用いたゲ
ーム機の概略構成を図１９に示す。この図において、１
はゲーム機本体、２はプログラムカートリッジ、３はＣ
ＲＴディスプレイである。
ーム機の概略構成を図１９に示す。この図において、１
はゲーム機本体、２はプログラムカートリッジ、３はＣ
ＲＴディスプレイである。
【０００３】ゲーム機本体１は、マイクロコンピュータ
により構成されているもので、１０はそのＣＰＵ、１１
はダイレクト・メモリ・アクセスコントローラ（ＤＭＡ
Ｃ）、１２はワークエリア内のランダム・アクセス・メ
モリ（ＲＡＭ）、１３はピクチャ・プロセシング・ユニ
ット（ＰＰＵ）、１４はビデオＲＡＭ（ＶＲＡＭ）であ
る。
により構成されているもので、１０はそのＣＰＵ、１１
はダイレクト・メモリ・アクセスコントローラ（ＤＭＡ
Ｃ）、１２はワークエリア内のランダム・アクセス・メ
モリ（ＲＡＭ）、１３はピクチャ・プロセシング・ユニ
ット（ＰＰＵ）、１４はビデオＲＡＭ（ＶＲＡＭ）であ
る。
【０００４】そして、システムバス１５にＣＰＵ１０、
ＤＭＡコントローラ１１、ＲＡＭ１２およびＰＰＵ１３
が接続される。
ＤＭＡコントローラ１１、ＲＡＭ１２およびＰＰＵ１３
が接続される。
【０００５】また、ＶＲＡＭ１４は、例えば、２フレー
ム分（２画面分）の画像データが、ＰＰＵ１３によりＣ
ＲＴディスプレイ３の垂直及び水平走査に同期して読み
出され、ＣＲＴディスプレイ３により画像として表示さ
れると共に、この表示が行われている間に、他方の画面
エリアに次に表示される画像データが書き込まれる。
ム分（２画面分）の画像データが、ＰＰＵ１３によりＣ
ＲＴディスプレイ３の垂直及び水平走査に同期して読み
出され、ＣＲＴディスプレイ３により画像として表示さ
れると共に、この表示が行われている間に、他方の画面
エリアに次に表示される画像データが書き込まれる。
【０００６】プログラムカートリッジ２は、ゲーム機の
使用時、ゲーム機本体１のスロット（図示せず）に差し
込まれて使用され、このカートリッジ２内には、ＲＯＭ
２０とＲＡＭ２１が備えられている。ＲＯＭ２０には、
ゲームのプログラムなどが書き込まれ、またＲＡＭ２１
には、例えば、ゲームの途中経過やゲームスコアの結果
を格納するために用いられ、バッテリ２２にてバックア
ップされている。
使用時、ゲーム機本体１のスロット（図示せず）に差し
込まれて使用され、このカートリッジ２内には、ＲＯＭ
２０とＲＡＭ２１が備えられている。ＲＯＭ２０には、
ゲームのプログラムなどが書き込まれ、またＲＡＭ２１
には、例えば、ゲームの途中経過やゲームスコアの結果
を格納するために用いられ、バッテリ２２にてバックア
ップされている。
【０００７】ところで、昨今のゲーム機においては、動
画などの画像データをＣＲＴに表示するなどの要求が多
くなり、ＲＯＭに格納するデータ量が膨大な量となって
いる。このようなデータ量の多い画像データをそのまま
格納するためには、大容量のＲＯＭを必要とする。その
ため、画像データなどを圧縮してＲＯＭに格納するなど
の手段が用いられている。
画などの画像データをＣＲＴに表示するなどの要求が多
くなり、ＲＯＭに格納するデータ量が膨大な量となって
いる。このようなデータ量の多い画像データをそのまま
格納するためには、大容量のＲＯＭを必要とする。その
ため、画像データなどを圧縮してＲＯＭに格納するなど
の手段が用いられている。
【０００８】上記した従来のマイクロコンピュータを用
いたゲーム機において、画像データなどのデータを圧縮
したデータのデコードは、ゲーム機本体１のＣＰＵ１０
を用いて行われる。すなわち、プログラムカートリッジ
２のＲＯＭ２０からＤＭＡコントローラ１１を用いてデ
ータをワークＲＡＭ１２上に転送する。そして、ワーク
ＲＡＭ１２上でＣＰＵ１０によりデコードしてそれをＰ
ＰＵ１３に送り、ＣＲＴ３への表示を行っていった。
いたゲーム機において、画像データなどのデータを圧縮
したデータのデコードは、ゲーム機本体１のＣＰＵ１０
を用いて行われる。すなわち、プログラムカートリッジ
２のＲＯＭ２０からＤＭＡコントローラ１１を用いてデ
ータをワークＲＡＭ１２上に転送する。そして、ワーク
ＲＡＭ１２上でＣＰＵ１０によりデコードしてそれをＰ
ＰＵ１３に送り、ＣＲＴ３への表示を行っていった。
【０００９】ところが、この方法では、圧縮データをデ
コードしてＰＰＵ１３に送るまでには、データ転送時間
とデコード時間がかかるために表示が遅れるなどの問題
がある。
コードしてＰＰＵ１３に送るまでには、データ転送時間
とデコード時間がかかるために表示が遅れるなどの問題
がある。
【００１０】一方、動画の画像データをデータ圧縮して
ＣＤ−ＲＯＭに記録しておき、表示時には、そのデータ
圧縮された画像データを再生すると共に、元の画像デー
タにデコードしてからディスプレイに供給するようにし
たデコーダ回路が特開平４−２８６２８９号に開示され
ている。
ＣＤ−ＲＯＭに記録しておき、表示時には、そのデータ
圧縮された画像データを再生すると共に、元の画像デー
タにデコードしてからディスプレイに供給するようにし
たデコーダ回路が特開平４−２８６２８９号に開示され
ている。
【００１１】このデコーダ回路は、圧縮されたデータが
記録されているＣＤ−ＲＯＭからデータが供給されるワ
ークＲＡＭと、このワークＲＡＭのデータがＤＭＡ転送
されてそのデータに対して第１のデコードを行うＤＳＰ
と、この第１のデコードの行われたデータがＤＭＡ転送
されるワークＲＡＭと、このワークＲＡＭのデータがＤ
ＭＡ転送されてそのデータに対して第２次のデコードを
行うＰＰＵと、ＤＭＡ転送を行うＤＭＡコントローラ
と、を備える。そして、ＰＰＵから圧縮されたデータを
伸張したデータが取り出される。
記録されているＣＤ−ＲＯＭからデータが供給されるワ
ークＲＡＭと、このワークＲＡＭのデータがＤＭＡ転送
されてそのデータに対して第１のデコードを行うＤＳＰ
と、この第１のデコードの行われたデータがＤＭＡ転送
されるワークＲＡＭと、このワークＲＡＭのデータがＤ
ＭＡ転送されてそのデータに対して第２次のデコードを
行うＰＰＵと、ＤＭＡ転送を行うＤＭＡコントローラ
と、を備える。そして、ＰＰＵから圧縮されたデータを
伸張したデータが取り出される。
【００１２】しかしながら、このデコーダ回路では、Ｃ
Ｄ−ＲＯＭから読み出されたデータを一旦ワークＲＡＭ
にＤＭＡ転送し、このワークＲＡＭに転送されたデータ
を更にＤＳＰにＤＭＡ転送する。そして、このＤＳＰで
デコードし、このデコードしたデータをまたワークＲＡ
ＭにＤＭＡ転送するように構成されており、ＤＭＡ転送
を複数回行わなければならず、非常に複雑な制御を必要
とするなどの難点がある。
Ｄ−ＲＯＭから読み出されたデータを一旦ワークＲＡＭ
にＤＭＡ転送し、このワークＲＡＭに転送されたデータ
を更にＤＳＰにＤＭＡ転送する。そして、このＤＳＰで
デコードし、このデコードしたデータをまたワークＲＡ
ＭにＤＭＡ転送するように構成されており、ＤＭＡ転送
を複数回行わなければならず、非常に複雑な制御を必要
とするなどの難点がある。
【００１３】
【発明が解決しようとする課題】上述したように、図１
９に示す従来のゲーム機において、圧縮データをデコー
ドしようとする場合、ＣＰＵでデコードした後、データ
をＰＰＵに転送するために、データ転送時間とデコード
時間を必要とし、時間がかかるという問題がある。
９に示す従来のゲーム機において、圧縮データをデコー
ドしようとする場合、ＣＰＵでデコードした後、データ
をＰＰＵに転送するために、データ転送時間とデコード
時間を必要とし、時間がかかるという問題がある。
【００１４】また、上記の公報に記載されたデコーダ回
路のように、ＤＳＰでデコードを行うものでは制御が複
雑になるなどの難点がある。
路のように、ＤＳＰでデコードを行うものでは制御が複
雑になるなどの難点がある。
【００１５】この発明は、上述した従来の問題点を解決
するためになされたものにして、デコードする時間を見
かけ上なくし、画像の表示などに遅延を来すことなくス
ムーズな画像表示が行える装置を提供することを目的と
する。
するためになされたものにして、デコードする時間を見
かけ上なくし、画像の表示などに遅延を来すことなくス
ムーズな画像表示が行える装置を提供することを目的と
する。
【００１６】また、この発明は、プログラムカートリッ
ジから直接デコードしたデータをアクセスすることがで
きるデコード方法及びそのデコーダ回路を提供すること
を目的とする。
ジから直接デコードしたデータをアクセスすることがで
きるデコード方法及びそのデコーダ回路を提供すること
を目的とする。
【００１７】
【課題を解決するための手段】この発明の、データのデ
コード方法は、入力されたデータをそのまま出力するス
ルーモードと入力された圧縮データをデコードして出力
するデコードモードを持つデコーダ回路を備え、記録媒
体からのデータのアクセスをこのデコーダ回路を通じて
行い、圧縮データのデータをアクセスするときは、デコ
ーダ回路のモードをデコードモードにし、前記デコーダ
回路から所定量のデータをアクセスした後、前記デコー
ダ回路のデコードモードを解除し、スルーモードに戻す
ことを特徴とする。
コード方法は、入力されたデータをそのまま出力するス
ルーモードと入力された圧縮データをデコードして出力
するデコードモードを持つデコーダ回路を備え、記録媒
体からのデータのアクセスをこのデコーダ回路を通じて
行い、圧縮データのデータをアクセスするときは、デコ
ーダ回路のモードをデコードモードにし、前記デコーダ
回路から所定量のデータをアクセスした後、前記デコー
ダ回路のデコードモードを解除し、スルーモードに戻す
ことを特徴とする。
【００１８】また、この発明のデータのデコーダ回路
は、指定されたアドレスからアドレスをインクリメント
又はデクリメントしてアドレスを発生するアドレス発生
回路と、このアドレス発生回路からのアドレスで圧縮デ
ータを記録媒体から読み込み、そのデータをデコードし
て伸張したデータを出力するデコーダ回路と、前記アド
レス発生回路から出力されるアドレスと外部のアドレス
バスから出力されるアドレスのどちらかを記録媒体のア
ドレスへ出力するアドレス切り替え回路と、記録媒体か
らの出力データと、前記デコーダ回路の出力データのど
ちらかをデータバスへ出力するデータ切り替え回路と、
を備え、前記デコーダ回路は、入力されたデータをその
まま出力するスルーモードと入力された圧縮データをデ
コードして出力するデコードモードとが切り替え可能に
構成され、外部のアドレスが記録媒体のアドレスとして
出力されると、前記デコーダ回路はスルーモードに切り
替わり、記録媒体からのデータが外部のデータバスへ出
力され、前記アドレス発生回路から出力されるアドレス
を記録媒体のアドレスとして出力されると、前記デコー
ダ回路はデコードモードに切り替わり、記録媒体からの
圧縮データを読み込みデコードしたデータが外部のデー
タバスへ出力されることを特徴とする。
は、指定されたアドレスからアドレスをインクリメント
又はデクリメントしてアドレスを発生するアドレス発生
回路と、このアドレス発生回路からのアドレスで圧縮デ
ータを記録媒体から読み込み、そのデータをデコードし
て伸張したデータを出力するデコーダ回路と、前記アド
レス発生回路から出力されるアドレスと外部のアドレス
バスから出力されるアドレスのどちらかを記録媒体のア
ドレスへ出力するアドレス切り替え回路と、記録媒体か
らの出力データと、前記デコーダ回路の出力データのど
ちらかをデータバスへ出力するデータ切り替え回路と、
を備え、前記デコーダ回路は、入力されたデータをその
まま出力するスルーモードと入力された圧縮データをデ
コードして出力するデコードモードとが切り替え可能に
構成され、外部のアドレスが記録媒体のアドレスとして
出力されると、前記デコーダ回路はスルーモードに切り
替わり、記録媒体からのデータが外部のデータバスへ出
力され、前記アドレス発生回路から出力されるアドレス
を記録媒体のアドレスとして出力されると、前記デコー
ダ回路はデコードモードに切り替わり、記録媒体からの
圧縮データを読み込みデコードしたデータが外部のデー
タバスへ出力されることを特徴とする。
【００１９】また、前記デコーダ回路は、デコーダ回路
から読み出すデータ量が予め設定され、前記デコーダ回
路から設定された量のデータを読み出すとデコーダ回路
のモードがデコードモードからスルーモードへ切り替わ
るように構成すると良い。
から読み出すデータ量が予め設定され、前記デコーダ回
路から設定された量のデータを読み出すとデコーダ回路
のモードがデコードモードからスルーモードへ切り替わ
るように構成すると良い。
【００２０】更に、内部ＲＡＭメモリと、前記ＲＡＭメ
モリのアドレスマップを任意に設定できるアドレスマッ
ピング回路と、前記ＲＡＭメモリの出力データと前記記
憶媒体からの出力データとデコーダ回路からの出力デー
タを切り替えて出力するデータ切り替え回路を備えると
良い。
モリのアドレスマップを任意に設定できるアドレスマッ
ピング回路と、前記ＲＡＭメモリの出力データと前記記
憶媒体からの出力データとデコーダ回路からの出力デー
タを切り替えて出力するデータ切り替え回路を備えると
良い。
【００２１】前記デコーダ回路に、圧縮データのスター
トアドレスが予め設定され、その設定されたアドレスの
時のみデコードデータを出力すると共に記録媒体から圧
縮データを読み込み、それ以外のアドレスでのアクセス
の時にはスルーモードでのアクセスとなるように構成す
ると良い。
トアドレスが予め設定され、その設定されたアドレスの
時のみデコードデータを出力すると共に記録媒体から圧
縮データを読み込み、それ以外のアドレスでのアクセス
の時にはスルーモードでのアクセスとなるように構成す
ると良い。
【００２２】前記記録媒体に圧縮されていないデータと
圧縮されたデータから構成されているデータを格納し、
圧縮データのスタートアドレスが予め設定され、その設
定されたアドレスがアクセスされたときから前記の圧縮
データを読み込みデコード動作を開始し、最初のサイク
ルもしくは最初からの複数のデータのリードサイクルで
は圧縮されていないデータを出力し、適宜なリードサイ
クル後には圧縮されたデータをデコードしてデータを出
力するように構成することもできる。
圧縮されたデータから構成されているデータを格納し、
圧縮データのスタートアドレスが予め設定され、その設
定されたアドレスがアクセスされたときから前記の圧縮
データを読み込みデコード動作を開始し、最初のサイク
ルもしくは最初からの複数のデータのリードサイクルで
は圧縮されていないデータを出力し、適宜なリードサイ
クル後には圧縮されたデータをデコードしてデータを出
力するように構成することもできる。
【００２３】この発明のデータのデコード回路は、指定
されたアドレスからアドレスをインクリメント又はデク
リメントしてアドレスを発生するアドレス発生回路と、
このアドレス発生回路からのアドレスで圧縮データを記
録媒体から読み込み、そのデータをデコードして伸張し
たデータを出力するデコーダと、前記アドレス発生回路
から出力されるアドレスと外部のアドレスバスから出力
されるアドレスのどちらかを記録媒体のアドレスへ出力
するアドレス切り替え回路と、記録媒体からの出力デー
タと、前記デコーダ回路の出力データのどちらかをデー
タバスへ出力するデータ切り替え回路と、前記外部のア
ドレスバスの動作状態を検出する検出回路と、を備えた
デコーダ回路であって、前記デコーダ回路は、ＤＭＡ動
作時に伸張動作を行うことが設定され、前記検出回路が
伸張動作のＤＭＡアドレス状態を検出すると、前記アド
レス発生回路から出力されるアドレスを記録媒体のアド
レスとして出力され、記録媒体からの圧縮データをデコ
ードしたデータが外部のデータバスへ出力されるととも
に、前記検出回路が伸張動作のＤＭＡアドレス状態以外
の状態を検出すると、外部のアドレスが記録媒体のアド
レスとして出力され、記録媒体からのデータがそのまま
外部のデータバスへ出力されることを特徴とする。
されたアドレスからアドレスをインクリメント又はデク
リメントしてアドレスを発生するアドレス発生回路と、
このアドレス発生回路からのアドレスで圧縮データを記
録媒体から読み込み、そのデータをデコードして伸張し
たデータを出力するデコーダと、前記アドレス発生回路
から出力されるアドレスと外部のアドレスバスから出力
されるアドレスのどちらかを記録媒体のアドレスへ出力
するアドレス切り替え回路と、記録媒体からの出力デー
タと、前記デコーダ回路の出力データのどちらかをデー
タバスへ出力するデータ切り替え回路と、前記外部のア
ドレスバスの動作状態を検出する検出回路と、を備えた
デコーダ回路であって、前記デコーダ回路は、ＤＭＡ動
作時に伸張動作を行うことが設定され、前記検出回路が
伸張動作のＤＭＡアドレス状態を検出すると、前記アド
レス発生回路から出力されるアドレスを記録媒体のアド
レスとして出力され、記録媒体からの圧縮データをデコ
ードしたデータが外部のデータバスへ出力されるととも
に、前記検出回路が伸張動作のＤＭＡアドレス状態以外
の状態を検出すると、外部のアドレスが記録媒体のアド
レスとして出力され、記録媒体からのデータがそのまま
外部のデータバスへ出力されることを特徴とする。
【００２４】また、この発明は、外部から与えられるデ
コーダ回路へのデコードモードの動作指示に対応して、
前記検出回路が外部のアドレスバスの動作状態からデコ
ーダ回路に接続された記録媒体以外のアドレスへのアク
セスサイクルを検出すると、前記デコーダ回路は接続さ
れた記録媒体から圧縮データを読み込みデコードを開始
して、前記検出回路が外部のアドレスバスの動作状態か
らＤＭＡ動作への移行を検出するとともに、ＤＭＡアク
セスサイクル時にデコードデータを出力するように構成
できる。
コーダ回路へのデコードモードの動作指示に対応して、
前記検出回路が外部のアドレスバスの動作状態からデコ
ーダ回路に接続された記録媒体以外のアドレスへのアク
セスサイクルを検出すると、前記デコーダ回路は接続さ
れた記録媒体から圧縮データを読み込みデコードを開始
して、前記検出回路が外部のアドレスバスの動作状態か
らＤＭＡ動作への移行を検出するとともに、ＤＭＡアク
セスサイクル時にデコードデータを出力するように構成
できる。
【００２５】さらに、この発明のデータのデコード回路
は、指定されたアドレスからアドレスをインクリメント
又はデクリメントしてアドレスを発生するアドレス発生
回路と、このアドレス発生回路からのアドレスで圧縮デ
ータを記録媒体から読み込み、そのデータをデコードし
て伸張したデータを出力するデコーダと、前記アドレス
発生回路から出力されるアドレスと外部のアドレスバス
から出力されるアドレスのどちらかを記録媒体のアドレ
スへ出力するアドレス切り替え回路と、記録媒体からの
出力データと、前記デコーダ回路の出力データのどちら
かをデータバスへ出力するデータ切り替え回路と、前記
外部のアドレスバスの動作状態を検出する検出回路と、
を備えたデコーダ回路であって、前記デコーダ回路は、
入力されたデータをそのまま出力するスルーモードと入
力された圧縮データをデコードして出力するデコードモ
ードとが切り替え可能に構成され、前記デコーダ回路に
与えられる外部からのデコードモードに対応し、前記検
出回路が前記外部のアドレスバスの状態からデコーダ回
路に接続された記録媒体以外の予め設定されたアドレス
のアクセスサイクルを検出した時、記録媒体から圧縮デ
ータを読み込みデコードを開始して予めデコードデータ
を読み込むアドレスを設定し、その設定したアドレスの
時のみデコードデータを出力し、それ以外のアドレスで
のアクセスのときにはスルーモードでのアクセスとなる
ことを特徴とする。
は、指定されたアドレスからアドレスをインクリメント
又はデクリメントしてアドレスを発生するアドレス発生
回路と、このアドレス発生回路からのアドレスで圧縮デ
ータを記録媒体から読み込み、そのデータをデコードし
て伸張したデータを出力するデコーダと、前記アドレス
発生回路から出力されるアドレスと外部のアドレスバス
から出力されるアドレスのどちらかを記録媒体のアドレ
スへ出力するアドレス切り替え回路と、記録媒体からの
出力データと、前記デコーダ回路の出力データのどちら
かをデータバスへ出力するデータ切り替え回路と、前記
外部のアドレスバスの動作状態を検出する検出回路と、
を備えたデコーダ回路であって、前記デコーダ回路は、
入力されたデータをそのまま出力するスルーモードと入
力された圧縮データをデコードして出力するデコードモ
ードとが切り替え可能に構成され、前記デコーダ回路に
与えられる外部からのデコードモードに対応し、前記検
出回路が前記外部のアドレスバスの状態からデコーダ回
路に接続された記録媒体以外の予め設定されたアドレス
のアクセスサイクルを検出した時、記録媒体から圧縮デ
ータを読み込みデコードを開始して予めデコードデータ
を読み込むアドレスを設定し、その設定したアドレスの
時のみデコードデータを出力し、それ以外のアドレスで
のアクセスのときにはスルーモードでのアクセスとなる
ことを特徴とする。
【００２６】また、この発明のデータのデコード回路
は、圧縮データを読み込むためのアドレスを設定する複
数のレジスタと、前記複数のレジスタに対応した動作す
る優先順位が予め設定されたデコード開始をコントロー
ルするコントロールレジスタと、前記複数のレジスタに
対応したそれぞれの転送量を設定する複数のレジスタ
と、指定されたアドレスからアドレスをインクリメント
またはディクリメントしてアドレスを発生する第１及び
第２のアドレス発生回路と、第１または第２のアドレス
発生回路からのアドレスに従い記録媒体から読み出され
た圧縮データを格納する第１及び第２の記憶手段と、こ
の記憶手段に格納された圧縮データを伸張するデコーダ
と、前記アドレス発生回路から出力されるアドレスと外
部のアドレスバスから出力されるアドレスのどちらかを
記録媒体のアドレスへ出力するアドレス切り替え回路
と、記録媒体からの出力データと、前記デコーダ回路の
出力データのどちらかをデータバスへ出力するデータ切
り替え回路と、を備えたデコーダ回路であって、前記デ
コーダ回路は、入力されたデータをそのまま出力するス
ルーモードと入力された圧縮データをデコードして出力
するデコードモードとが切り替え可能に構成され、外部
のアドレスが記録媒体のアドレスとして出力されると、
前記デコーダ回路はスルーモードに切り替わり、記録媒
体からのデータが外部のデータバスへ出力され、前記ア
ドレス発生回路から出力されるアドレスを記録媒体のア
ドレスとして出力されると、前記デコーダ回路はデコー
ドモードに切り替わりるとともに、前記記録媒体からの
圧縮データを読み込みデコードしたデータが外部のデー
タバスへ出力される前記コントロールレジスタに設定さ
れた複数のデコード動作の指示に対して、優先順位の高
いアドレスから第１のアドレス発生回路でアドレスを発
生し、そのアドレスで圧縮データを記録媒体から読み込
み、前記第１の記憶手段に書き込み、書き込まれたデー
タは前記デコーダでデコードされ、前記第１の記憶手段
がＦＵＬＬ状態になったときには、次の優先順位のアド
レスから第２のアドレス発生回路でアドレスを発生し、
そのアドレスで圧縮データを記録媒体から読み込み、前
記第２の記憶手段に書き込むことを行い、最初に指定さ
れたアドレスのデータを転送量設定レジスタに設定され
た分を出力し終えた後、次の伸張動作では前記デコーダ
は前記第２の記憶手段メモリのデータを読み込みデータ
のデコードを開始し、第２のアドレス発生回路は前に引
き続きアドレスを発生し、そのアドレスで圧縮データを
記録媒体から読み込み、前記第２の記憶手段に書き込む
ことを行い、前記第２の記憶手段がＦＵＬＬ状態になっ
たときには、次の優先順位のアドレスから第１のアドレ
ス発生回路でアドレスを発生し、そのアドレスで圧縮デ
ータを記録媒体から読み込み、前記第１の記憶手段に書
き込むことを特徴とする。
は、圧縮データを読み込むためのアドレスを設定する複
数のレジスタと、前記複数のレジスタに対応した動作す
る優先順位が予め設定されたデコード開始をコントロー
ルするコントロールレジスタと、前記複数のレジスタに
対応したそれぞれの転送量を設定する複数のレジスタ
と、指定されたアドレスからアドレスをインクリメント
またはディクリメントしてアドレスを発生する第１及び
第２のアドレス発生回路と、第１または第２のアドレス
発生回路からのアドレスに従い記録媒体から読み出され
た圧縮データを格納する第１及び第２の記憶手段と、こ
の記憶手段に格納された圧縮データを伸張するデコーダ
と、前記アドレス発生回路から出力されるアドレスと外
部のアドレスバスから出力されるアドレスのどちらかを
記録媒体のアドレスへ出力するアドレス切り替え回路
と、記録媒体からの出力データと、前記デコーダ回路の
出力データのどちらかをデータバスへ出力するデータ切
り替え回路と、を備えたデコーダ回路であって、前記デ
コーダ回路は、入力されたデータをそのまま出力するス
ルーモードと入力された圧縮データをデコードして出力
するデコードモードとが切り替え可能に構成され、外部
のアドレスが記録媒体のアドレスとして出力されると、
前記デコーダ回路はスルーモードに切り替わり、記録媒
体からのデータが外部のデータバスへ出力され、前記ア
ドレス発生回路から出力されるアドレスを記録媒体のア
ドレスとして出力されると、前記デコーダ回路はデコー
ドモードに切り替わりるとともに、前記記録媒体からの
圧縮データを読み込みデコードしたデータが外部のデー
タバスへ出力される前記コントロールレジスタに設定さ
れた複数のデコード動作の指示に対して、優先順位の高
いアドレスから第１のアドレス発生回路でアドレスを発
生し、そのアドレスで圧縮データを記録媒体から読み込
み、前記第１の記憶手段に書き込み、書き込まれたデー
タは前記デコーダでデコードされ、前記第１の記憶手段
がＦＵＬＬ状態になったときには、次の優先順位のアド
レスから第２のアドレス発生回路でアドレスを発生し、
そのアドレスで圧縮データを記録媒体から読み込み、前
記第２の記憶手段に書き込むことを行い、最初に指定さ
れたアドレスのデータを転送量設定レジスタに設定され
た分を出力し終えた後、次の伸張動作では前記デコーダ
は前記第２の記憶手段メモリのデータを読み込みデータ
のデコードを開始し、第２のアドレス発生回路は前に引
き続きアドレスを発生し、そのアドレスで圧縮データを
記録媒体から読み込み、前記第２の記憶手段に書き込む
ことを行い、前記第２の記憶手段がＦＵＬＬ状態になっ
たときには、次の優先順位のアドレスから第１のアドレ
ス発生回路でアドレスを発生し、そのアドレスで圧縮デ
ータを記録媒体から読み込み、前記第１の記憶手段に書
き込むことを特徴とする。
【００２７】この発明によれば、圧縮データをデコード
したデータを連続して転送する場合、通常のＲＯＭから
の転送と全く同じようにできるため、圧縮データをワー
クＲＡＭに転送する時間やデコードの時間を全く無視で
きるようになり、画像の表示などに遅延を来すことなく
スムーズな画像表示が可能となる。
したデータを連続して転送する場合、通常のＲＯＭから
の転送と全く同じようにできるため、圧縮データをワー
クＲＡＭに転送する時間やデコードの時間を全く無視で
きるようになり、画像の表示などに遅延を来すことなく
スムーズな画像表示が可能となる。
【００２８】また、デコードに時間がかかり、圧縮した
データをしようできなかった画像データにおいてもデー
タの圧縮が可能となり、ＲＯＭの容量の削減を大幅に行
うことができる。
データをしようできなかった画像データにおいてもデー
タの圧縮が可能となり、ＲＯＭの容量の削減を大幅に行
うことができる。
【００２９】デコーダ回路へ転送量を設定しない場合、
所定のデータを転送した後、デコーダ回路へデコードモ
ードの終了を知らせ、スルーモードに戻す必要がある
が、最初に転送量のみを設定しておけば、データ転送終
了後の操作を行うことなく自動的にモードを変更するこ
とができる。
所定のデータを転送した後、デコーダ回路へデコードモ
ードの終了を知らせ、スルーモードに戻す必要がある
が、最初に転送量のみを設定しておけば、データ転送終
了後の操作を行うことなく自動的にモードを変更するこ
とができる。
【００３０】デコーダ回路の内部にＲＡＭを持ち、その
ＲＡＭのアドレスマップをＲＯＭアドレス上に置けるた
め、デコードモード時のインストラクションアクセスが
見かけ上ＲＯＭから行っていることと同等となり、ワー
クＲＡＭ上でのプログラムを走らせる必要がなくなり、
プログラムの構成が複雑になることを防止できる。
ＲＡＭのアドレスマップをＲＯＭアドレス上に置けるた
め、デコードモード時のインストラクションアクセスが
見かけ上ＲＯＭから行っていることと同等となり、ワー
クＲＡＭ上でのプログラムを走らせる必要がなくなり、
プログラムの構成が複雑になることを防止できる。
【００３１】
【発明の実施の形態】以下、この発明の実施例を図面を
参照して説明する。図１は、この発明をマイクロコンピ
ュータを使用したゲーム機に適用した場合の実施例の構
成を示す概略ブロック図である。なお、従来例と同一部
分には同一符号を付す。
参照して説明する。図１は、この発明をマイクロコンピ
ュータを使用したゲーム機に適用した場合の実施例の構
成を示す概略ブロック図である。なお、従来例と同一部
分には同一符号を付す。
【００３２】従来例と同様に、この発明を用いたゲーム
機においても、ゲーム機本体１、プログラムカートリッ
ジ２、ＣＲＴディスプレイ３を備える。
機においても、ゲーム機本体１、プログラムカートリッ
ジ２、ＣＲＴディスプレイ３を備える。
【００３３】この実施例におけるゲーム機本体１は、前
述した図１９に示した従来例と同様に構成されており、
ＣＰＵ１０、ＤＭＡコントローラ１１、ワークＲＡＭ１
２、ＰＰＵ１３、ＶＲＡＭ１４を備える。
述した図１９に示した従来例と同様に構成されており、
ＣＰＵ１０、ＤＭＡコントローラ１１、ワークＲＡＭ１
２、ＰＰＵ１３、ＶＲＡＭ１４を備える。
【００３４】そして、システムバス１５にＣＰＵ１０、
ＤＭＡコントローラ１１、ＲＡＭ１２およびＰＰＵ１３
が接続される。
ＤＭＡコントローラ１１、ＲＡＭ１２およびＰＰＵ１３
が接続される。
【００３５】また、ＶＲＡＭ１４は、例えば、２フレー
ム分（２画面分）の画像データが、ＰＰＵ１３によりＣ
ＲＴディスプレイ３の垂直及び水平走査に同期して読み
出され、ＣＲＴディスプレイ３により画像として表示さ
れると共に、この表示が行われている間に、他方の画面
エリアに次に表示される画像データが書き込まれる。
ム分（２画面分）の画像データが、ＰＰＵ１３によりＣ
ＲＴディスプレイ３の垂直及び水平走査に同期して読み
出され、ＣＲＴディスプレイ３により画像として表示さ
れると共に、この表示が行われている間に、他方の画面
エリアに次に表示される画像データが書き込まれる。
【００３６】また、プログラムカートリッジ２は、ゲー
ム機の使用時、ゲーム機本体１のスロット（図示せず）
に差し込まれて使用される。そして、、この実施例にお
けるプログラムカートリッジ２内には、ＲＯＭ２０とＲ
ＡＭ２１およびこの発明の特徴とするデータのデコーダ
回路２３が備えられている。ＲＯＭ２０には、この実施
例においては、圧縮されていないゲームのプログラムと
画像データなどの圧縮データが書き込まれている。ま
た、ＲＡＭ２１には、例えばゲームの途中経過やゲーム
スコアの結果を格納するために用いられ、バッテリ２２
にてバックアップされている。
ム機の使用時、ゲーム機本体１のスロット（図示せず）
に差し込まれて使用される。そして、、この実施例にお
けるプログラムカートリッジ２内には、ＲＯＭ２０とＲ
ＡＭ２１およびこの発明の特徴とするデータのデコーダ
回路２３が備えられている。ＲＯＭ２０には、この実施
例においては、圧縮されていないゲームのプログラムと
画像データなどの圧縮データが書き込まれている。ま
た、ＲＡＭ２１には、例えばゲームの途中経過やゲーム
スコアの結果を格納するために用いられ、バッテリ２２
にてバックアップされている。
【００３７】このデコーダ回路２３は、入力されたデー
タをそのまま出力するスルーモードと入力された圧縮デ
ータをリアルタイムにデコードして出力するデコードモ
ードを切り替えて出力することができる。すなわち、こ
のデコーダ回路２３はＲＯＭ２０からのデータをそのま
まアクセスし、ゲーム機本体１のシステムバス１５に出
力するスルーモードと、ＲＯＭ２０から読み出した圧縮
データをデコードしてゲーム機本体１のシステムバス１
５に出力するデコードモードと、がＣＰＵ１０のアクセ
スにより切り替えることができるように構成されてい
る。
タをそのまま出力するスルーモードと入力された圧縮デ
ータをリアルタイムにデコードして出力するデコードモ
ードを切り替えて出力することができる。すなわち、こ
のデコーダ回路２３はＲＯＭ２０からのデータをそのま
まアクセスし、ゲーム機本体１のシステムバス１５に出
力するスルーモードと、ＲＯＭ２０から読み出した圧縮
データをデコードしてゲーム機本体１のシステムバス１
５に出力するデコードモードと、がＣＰＵ１０のアクセ
スにより切り替えることができるように構成されてい
る。
【００３８】次に、この発明のデコーダ回路の第１の実
施例を図２に従い説明する。図２は、このデコーダ回路
２３の内部ブロック図である。
施例を図２に従い説明する。図２は、このデコーダ回路
２３の内部ブロック図である。
【００３９】この図において、２３０は、圧縮されたデ
ータをデコードするデコーダ、２３１は、デコーダ２３
０がＲＯＭ２０に格納された圧縮データを読み込むため
のアドレスを発生するアドレス発生回路、２３２は、Ｃ
ＰＵ１０から自由にアクセスできる小容量のＲＡＭで、
常にデコーダ回路２３の外部からアクセスできるように
なっている。
ータをデコードするデコーダ、２３１は、デコーダ２３
０がＲＯＭ２０に格納された圧縮データを読み込むため
のアドレスを発生するアドレス発生回路、２３２は、Ｃ
ＰＵ１０から自由にアクセスできる小容量のＲＡＭで、
常にデコーダ回路２３の外部からアクセスできるように
なっている。
【００４０】２３３は、上記ＲＡＭ２３２のＲＡＭアド
レスをＲＯＭアドレス空間の任意のアドレスにマッピン
グするためのマッピング回路、２３４は、圧縮データの
最初のアドレスを格納する領域や、コントロールレジス
タ領域、ステータスレジスタ領域などを備えた内部レジ
スタで常に外部よりアクセスが可能になっている。
レスをＲＯＭアドレス空間の任意のアドレスにマッピン
グするためのマッピング回路、２３４は、圧縮データの
最初のアドレスを格納する領域や、コントロールレジス
タ領域、ステータスレジスタ領域などを備えた内部レジ
スタで常に外部よりアクセスが可能になっている。
【００４１】２３５は、このデコーダ回路２３の全体を
制御するコントロール回路、２３６は、デコードを開始
してからのデータ転送量をカウントする転送量カウン
タ、２３７は、予め設定された転送量にカウンタ２３６
のカウント値が一致し、デコードが終了することを検出
する終了検出回路である。
制御するコントロール回路、２３６は、デコードを開始
してからのデータ転送量をカウントする転送量カウン
タ、２３７は、予め設定された転送量にカウンタ２３６
のカウント値が一致し、デコードが終了することを検出
する終了検出回路である。
【００４２】２３８は、ＲＯＭ２０やバッテリバックア
ップされたＲＡＭ２１のチップセレクトを出力するアド
レスデコーダ回路である。２３９は、マルチプレクサで
構成されるアドレス切り替え回路であり、デコーダ２３
０からの出力に基づきデコーダ２３０へＲＯＭ２０から
のデータを読み出すためにアドレス発生回路２３１から
出力されるアドレス出力とシステムバス１５のシステム
アドレスバスからの出力を選択してＲＯＭ２０のＲＯＭ
アドレスバスに供給する。
ップされたＲＡＭ２１のチップセレクトを出力するアド
レスデコーダ回路である。２３９は、マルチプレクサで
構成されるアドレス切り替え回路であり、デコーダ２３
０からの出力に基づきデコーダ２３０へＲＯＭ２０から
のデータを読み出すためにアドレス発生回路２３１から
出力されるアドレス出力とシステムバス１５のシステム
アドレスバスからの出力を選択してＲＯＭ２０のＲＯＭ
アドレスバスに供給する。
【００４３】２４０は、マルチプレクサで構成されるデ
ータ切り替え回路であり、ＲＯＭ２０からのデータと内
部ＲＡＭ２３２からのデータとデコーダ２３０からのデ
ータと内部レジスタ２３４のデータを選択してシステム
バス１５のシステムデータバスに出力する。２４１は、
システムデータバスへのＩ／Ｏの切り替えバッファ回路
である。
ータ切り替え回路であり、ＲＯＭ２０からのデータと内
部ＲＡＭ２３２からのデータとデコーダ２３０からのデ
ータと内部レジスタ２３４のデータを選択してシステム
バス１５のシステムデータバスに出力する。２４１は、
システムデータバスへのＩ／Ｏの切り替えバッファ回路
である。
【００４４】さて、この実施例においては、電源投入後
は、デコーダ回路２３はＲＯＭ２０からのデータをその
ままアクセスできるスルーモードの状態になっている。
この時、デコーダ回路２３の内部のアドレス切り替え回
路２３９はシステムバス１５のシステムアドレスバスか
ら転送されるアドレスを選択してＲＯＭ２０に供給して
いる。また、データ切り替え回路２４０は、ＲＯＭ２０
のデータもしくは内部ＲＡＭ２３２のデータをシステム
バス１５のシステムデータバスに出力する。この状態で
はＣＰＵ１０から見ると通常のメモリアクセスができる
状態である。
は、デコーダ回路２３はＲＯＭ２０からのデータをその
ままアクセスできるスルーモードの状態になっている。
この時、デコーダ回路２３の内部のアドレス切り替え回
路２３９はシステムバス１５のシステムアドレスバスか
ら転送されるアドレスを選択してＲＯＭ２０に供給して
いる。また、データ切り替え回路２４０は、ＲＯＭ２０
のデータもしくは内部ＲＡＭ２３２のデータをシステム
バス１５のシステムデータバスに出力する。この状態で
はＣＰＵ１０から見ると通常のメモリアクセスができる
状態である。
【００４５】次に、ＲＯＭ２０に格納された圧縮データ
のデコード動作について述べる。ゲーム機本体１のＣＰ
Ｕ１０は、初期化ルーチンでＤＭＡ転送のための処理プ
ログラムをＲＯＭ２０から読み出し、そのプログラムを
デコーダ回路２３の内部ＲＡＭ２３２に書き込み、そし
て、更にそのプログラムをＲＯＭアドレスの任意のアド
レスにマッピングするためにデコーダ回路２３の内部レ
ジスタ２３４にアドレスを書き込んでおく。
のデコード動作について述べる。ゲーム機本体１のＣＰ
Ｕ１０は、初期化ルーチンでＤＭＡ転送のための処理プ
ログラムをＲＯＭ２０から読み出し、そのプログラムを
デコーダ回路２３の内部ＲＡＭ２３２に書き込み、そし
て、更にそのプログラムをＲＯＭアドレスの任意のアド
レスにマッピングするためにデコーダ回路２３の内部レ
ジスタ２３４にアドレスを書き込んでおく。
【００４６】この処理プログラムは、図４に示したフロ
ーチャートのようになる。そして、デコードデータのＤ
ＭＡ転送処理はこの処理プログラムにより行われる。
ーチャートのようになる。そして、デコードデータのＤ
ＭＡ転送処理はこの処理プログラムにより行われる。
【００４７】この処理プログラムは、デコード動作を開
始すると、まず、デコーダ２３０のセットを行い、デコ
ーダ回路２３の内部レジスタ２３４にスタートアドレス
を書き込む（ステップＳ１）。そして、デコーダのデコ
ードをスタートし、内部レジスタ２３４にデコーダスタ
ートビットをたてると共に、転送量をセットする（ステ
ップＳ２）。
始すると、まず、デコーダ２３０のセットを行い、デコ
ーダ回路２３の内部レジスタ２３４にスタートアドレス
を書き込む（ステップＳ１）。そして、デコーダのデコ
ードをスタートし、内部レジスタ２３４にデコーダスタ
ートビットをたてると共に、転送量をセットする（ステ
ップＳ２）。
【００４８】続いて、ＤＭＡコントローラ１１の設定を
行い、スタートアドレスと転送量をセットする（ステッ
プＳ３）。そして、デコードデータがＯＫか否か判断し
（ステップＳ４）、デコードデータがＯＫになると、Ｄ
ＭＡを開始し（ステップＳ５）、ＤＭＡの停止が確認さ
れると、このプログラムの処理が終了する（ステップＳ
６）。
行い、スタートアドレスと転送量をセットする（ステッ
プＳ３）。そして、デコードデータがＯＫか否か判断し
（ステップＳ４）、デコードデータがＯＫになると、Ｄ
ＭＡを開始し（ステップＳ５）、ＤＭＡの停止が確認さ
れると、このプログラムの処理が終了する（ステップＳ
６）。
【００４９】図３に内部ＲＡＭ２３２のマッピング状態
の変化を示す。内部ＲＡＭ２３２の変更前のアドレス領
域は（ａ）に示すアドレスマップのようになっており、
処理プログラムはプログラム領域内の一部にあり、これ
を内部ＲＡＭ２３２の領域にコピーする。そして、デコ
ーダ回路２３にデータを設定して、この内部ＲＡＭ２３
２のアドレス領域を元のコピーしたアドレスにマッピン
グさせる。（ｂ）はマッピングを行った後のアドレスマ
ップである。
の変化を示す。内部ＲＡＭ２３２の変更前のアドレス領
域は（ａ）に示すアドレスマップのようになっており、
処理プログラムはプログラム領域内の一部にあり、これ
を内部ＲＡＭ２３２の領域にコピーする。そして、デコ
ーダ回路２３にデータを設定して、この内部ＲＡＭ２３
２のアドレス領域を元のコピーしたアドレスにマッピン
グさせる。（ｂ）はマッピングを行った後のアドレスマ
ップである。
【００５０】これは、ＲＯＭ２０に格納された圧縮デー
タのデコードを開始すると、デコーダ回路２３から読み
出されるデータはデコードされたデータのみでＲＯＭ２
０上のプログラムをアクセスすることができなくなるの
で、処理プログラムを別の領域に移してＣＰＵ１０のプ
ログラムのアクセスができるようにするためである。な
お、デコーダ回路２３に内部ＲＡＭ２３２がない場合に
は、ワークＲＡＭ１２にこの処理プログラムをコピー
し、このワークＲＡＭ１２上で処理プログラムを動作さ
せる必要がある。
タのデコードを開始すると、デコーダ回路２３から読み
出されるデータはデコードされたデータのみでＲＯＭ２
０上のプログラムをアクセスすることができなくなるの
で、処理プログラムを別の領域に移してＣＰＵ１０のプ
ログラムのアクセスができるようにするためである。な
お、デコーダ回路２３に内部ＲＡＭ２３２がない場合に
は、ワークＲＡＭ１２にこの処理プログラムをコピー
し、このワークＲＡＭ１２上で処理プログラムを動作さ
せる必要がある。
【００５１】デコーダ回路２３の内部ＲＡＭ２３２にプ
ログラムがある場合、ＣＰＵ１０はデコーダ回路２３が
デコードモードになった後も内部ＲＡＭ２３２からイン
ストラクションフェッチを行えるため、見かけ上ＲＯＭ
２０からインストラクションをフェッチしているのと変
わらないことなる。
ログラムがある場合、ＣＰＵ１０はデコーダ回路２３が
デコードモードになった後も内部ＲＡＭ２３２からイン
ストラクションフェッチを行えるため、見かけ上ＲＯＭ
２０からインストラクションをフェッチしているのと変
わらないことなる。
【００５２】次に、処理内容について述べる。まずＣＰ
Ｕ１０はデコーダ回路２３の内部レジスタ２３４にデコ
ードする圧縮データの先頭アドレスとデータの転送量を
書き込み、次にデコーダ回路２３の内部レジスタ２３４
のコントロールレジスタ領域にデコードの開始ビットを
書き込んでデコードの開始を指示する。そして、ＤＭＡ
コントローラ１１の設定を行う。
Ｕ１０はデコーダ回路２３の内部レジスタ２３４にデコ
ードする圧縮データの先頭アドレスとデータの転送量を
書き込み、次にデコーダ回路２３の内部レジスタ２３４
のコントロールレジスタ領域にデコードの開始ビットを
書き込んでデコードの開始を指示する。そして、ＤＭＡ
コントローラ１１の設定を行う。
【００５３】デコーダ回路２３は、デコードを開始して
デコードデータを連続して出力できるようにするために
はある程度の時間が必要となる。そのため、ＤＭＡ転送
を開始する前には、デコーダ２３０のデコードデータの
出力準備が整っているかを内部レジスタ２３４のステー
タスレジスタ領域を読み込み確認する必要がある。準備
できていればＤＭＡ転送開始をゲーム機本体１のＤＭＡ
コントローラ１１に指示する。但し、デコード指示から
ＤＭＡ開始までの時間がデコーダ回路２３のデータ出力
準備が十分にできる時間であればステータスの確認は不
要になる。
デコードデータを連続して出力できるようにするために
はある程度の時間が必要となる。そのため、ＤＭＡ転送
を開始する前には、デコーダ２３０のデコードデータの
出力準備が整っているかを内部レジスタ２３４のステー
タスレジスタ領域を読み込み確認する必要がある。準備
できていればＤＭＡ転送開始をゲーム機本体１のＤＭＡ
コントローラ１１に指示する。但し、デコード指示から
ＤＭＡ開始までの時間がデコーダ回路２３のデータ出力
準備が十分にできる時間であればステータスの確認は不
要になる。
【００５４】デコーダ回路２３では、デコードを開始す
るとデコードモードにはいる。デコーダ回路２３内部の
アドレス切り替え回路２３９はアドレス発生回路２３１
からのアドレス出力を選択してＲＯＭアドレスとしてＲ
ＯＭアドレスバスに供給する。また、データの切り替え
回路２４０はデコーダ２３０からの出力データか内部Ｒ
ＡＭ２３２のデータを選択して外部のシステムバス１５
のシステムデータバスに出力する。
るとデコードモードにはいる。デコーダ回路２３内部の
アドレス切り替え回路２３９はアドレス発生回路２３１
からのアドレス出力を選択してＲＯＭアドレスとしてＲ
ＯＭアドレスバスに供給する。また、データの切り替え
回路２４０はデコーダ２３０からの出力データか内部Ｒ
ＡＭ２３２のデータを選択して外部のシステムバス１５
のシステムデータバスに出力する。
【００５５】アドレス発生回路２３１は、先に書き込ま
れた圧縮データの先頭アドレスとデコーダ２３０からの
指示に従いアドレスをインクリメントさせていく。デコ
ーダ２３０はアドレス発生回路２３１を用いてＲＯＭ２
０から圧縮データを読み込み、データのデコードを行
う。デコードしたデータの出力準備ができると、準備が
整っていることを示すステータスビットをセットする。
ＤＭＡ転送が開始されると、デコーダ回路２３はデータ
のリード信号により外部のシステムバス１５のシステム
データバスへデータを出力していく。データの転送量は
転送量カウンタ２３６によりカウントされる。この転送
量カウンタ２３６はデコード開始時にリセットされる。
れた圧縮データの先頭アドレスとデコーダ２３０からの
指示に従いアドレスをインクリメントさせていく。デコ
ーダ２３０はアドレス発生回路２３１を用いてＲＯＭ２
０から圧縮データを読み込み、データのデコードを行
う。デコードしたデータの出力準備ができると、準備が
整っていることを示すステータスビットをセットする。
ＤＭＡ転送が開始されると、デコーダ回路２３はデータ
のリード信号により外部のシステムバス１５のシステム
データバスへデータを出力していく。データの転送量は
転送量カウンタ２３６によりカウントされる。この転送
量カウンタ２３６はデコード開始時にリセットされる。
【００５６】終了検出回路２３７は、内部レジスタ２３
４に書き込まれた転送量と転送カウンタ２３６の値から
転送終了の検出を行う。終了の検出が行われると、コン
トロール回路２３５はデコードモードを終了させ、デー
コド回路２３をスルーモードに戻す。
４に書き込まれた転送量と転送カウンタ２３６の値から
転送終了の検出を行う。終了の検出が行われると、コン
トロール回路２３５はデコードモードを終了させ、デー
コド回路２３をスルーモードに戻す。
【００５７】設定されたデータを転送し終えると、ＤＭ
Ａ転送は終了する。ＤＭＡ転送終了後、処理プログラム
はＤＭＡ転送の終了確認を行い処理プログラムより抜け
る。なお、ＤＭＡ転送終了の確認は必ずしも必要なもの
ではない。
Ａ転送は終了する。ＤＭＡ転送終了後、処理プログラム
はＤＭＡ転送の終了確認を行い処理プログラムより抜け
る。なお、ＤＭＡ転送終了の確認は必ずしも必要なもの
ではない。
【００５８】上記実施例においては、プログラムカート
リッジ２内にデコーダ回路２３を設けているので、プロ
グラムカートリッジ２からゲーム機本体１内に転送され
るデータは圧縮データをデコードしたデータであり、デ
ータを圧縮していない通常のＲＯＭからの転送と全く同
じようにできる。従って、ゲーム機本体１の構成は従来
の構成と同じもので、圧縮データをワークＲＡＭに転送
する時間やデコードの時間を全く無視できるようにな
り、画像の表示などに遅延を来すことなくスムーズな画
像表示が可能となる。
リッジ２内にデコーダ回路２３を設けているので、プロ
グラムカートリッジ２からゲーム機本体１内に転送され
るデータは圧縮データをデコードしたデータであり、デ
ータを圧縮していない通常のＲＯＭからの転送と全く同
じようにできる。従って、ゲーム機本体１の構成は従来
の構成と同じもので、圧縮データをワークＲＡＭに転送
する時間やデコードの時間を全く無視できるようにな
り、画像の表示などに遅延を来すことなくスムーズな画
像表示が可能となる。
【００５９】また、プログラムカートリッジ２から読み
出されるデータは、圧縮データをデコードしたデータで
あるので、アドレスとデータが一致せず、このプログラ
ムカートリッジ２を読み出すことでソフトコピーを行う
ことができなくなり、違法コピーを防止することができ
る。
出されるデータは、圧縮データをデコードしたデータで
あるので、アドレスとデータが一致せず、このプログラ
ムカートリッジ２を読み出すことでソフトコピーを行う
ことができなくなり、違法コピーを防止することができ
る。
【００６０】次に、この発明のデコーダ回路の第２の実
施例を図５に従い説明する。図５は、デコーダ回路２３
の第２の実施例を示す内部ブロック図である。
施例を図５に従い説明する。図５は、デコーダ回路２３
の第２の実施例を示す内部ブロック図である。
【００６１】前述した第１の実施例と同様に、アドレス
発生回路２３１にて発生されたアドレスに従いＲＯＭ２
０から圧縮されたデータが読み出される。読み出された
圧縮データは、ＦＩＦＯメモリ２４２に格納される。こ
のＦＩＦＯメモリ２４２に格納された圧縮データがデコ
ーダ２３０に与えられ、デコーダ２３０にて、圧縮デー
タを伸張する。
発生回路２３１にて発生されたアドレスに従いＲＯＭ２
０から圧縮されたデータが読み出される。読み出された
圧縮データは、ＦＩＦＯメモリ２４２に格納される。こ
のＦＩＦＯメモリ２４２に格納された圧縮データがデコ
ーダ２３０に与えられ、デコーダ２３０にて、圧縮デー
タを伸張する。
【００６２】この第２の実施例におけるデコーダ回路２
３は、ＣＰＵ１０より、ＲＯＭ２０に格納され圧縮され
たデータをアクセスし、そのデータを伸張してゲーム機
本体１にＤＭＡ転送する。このデコーダ回路２３におい
ては、ＣＰＵ１０よりＤＭＡを行うためのＲＯＭ２０の
転送元アドレスデータがシステムデータバスからアドレ
スレジスタ群２４３に与えられ、書き込まれる。このア
ドレスレジスタ群２４３はＤＭＡチャネル毎の転送元ア
ドレスを書き込むように複数のレジスタで構成され、マ
ルチプレクサ２４３ａを介して、転送元アドレスがアド
レス発生回路２３１に与えられる。
３は、ＣＰＵ１０より、ＲＯＭ２０に格納され圧縮され
たデータをアクセスし、そのデータを伸張してゲーム機
本体１にＤＭＡ転送する。このデコーダ回路２３におい
ては、ＣＰＵ１０よりＤＭＡを行うためのＲＯＭ２０の
転送元アドレスデータがシステムデータバスからアドレ
スレジスタ群２４３に与えられ、書き込まれる。このア
ドレスレジスタ群２４３はＤＭＡチャネル毎の転送元ア
ドレスを書き込むように複数のレジスタで構成され、マ
ルチプレクサ２４３ａを介して、転送元アドレスがアド
レス発生回路２３１に与えられる。
【００６３】同じくＣＰＵ１０により、ＤＭＡの転送量
がシステムデータバスから内部レジスタ群２４４に与え
られ、書き込まれる。このアドレスレジスタ群２４４は
ＤＭＡチャネル毎の転送量を書き込むように複数のレジ
スタで構成され、マルチプレクサ２４４ａを介して、転
送量が終了検出回路２３７に与えられる。
がシステムデータバスから内部レジスタ群２４４に与え
られ、書き込まれる。このアドレスレジスタ群２４４は
ＤＭＡチャネル毎の転送量を書き込むように複数のレジ
スタで構成され、マルチプレクサ２４４ａを介して、転
送量が終了検出回路２３７に与えられる。
【００６４】デコードを開始してからのデータの転送量
は転送量カウンタ２３６でカウントされ、そのカウント
値が終了検出回路２３７に与えられる。この終了検出回
路２３７はレジスタ群２４４より与えられた転送量とカ
ウンタ２３７のカウンタ値が一致したときにデコードが
終了したことを検出する。
は転送量カウンタ２３６でカウントされ、そのカウント
値が終了検出回路２３７に与えられる。この終了検出回
路２３７はレジスタ群２４４より与えられた転送量とカ
ウンタ２３７のカウンタ値が一致したときにデコードが
終了したことを検出する。
【００６５】上述したこのレジスタ群２４３、２４４の
各レジスタは外部すなわち、ゲーム機器本体１のＤＭＡ
コントローラ１１の転送元アドレスレジスタ、転送量レ
ジスタと同じアドレスに設定され、書き込み動作のみが
行えるものである。
各レジスタは外部すなわち、ゲーム機器本体１のＤＭＡ
コントローラ１１の転送元アドレスレジスタ、転送量レ
ジスタと同じアドレスに設定され、書き込み動作のみが
行えるものである。
【００６６】更に、この第２の実施例においては、ゲー
ム機本体１のＣＰＵ１０から与えられるシステムアドレ
スバスのバス動作からＤＭＡ動作の検出をしたり、メモ
リサイクル毎に指定されたアドレスかどうかを検出する
バス動作検出回路２４５を有する。
ム機本体１のＣＰＵ１０から与えられるシステムアドレ
スバスのバス動作からＤＭＡ動作の検出をしたり、メモ
リサイクル毎に指定されたアドレスかどうかを検出する
バス動作検出回路２４５を有する。
【００６７】次に、図５に示すこの発明の第２の実施例
のデコーダ回路の動作を説明する。
のデコーダ回路の動作を説明する。
【００６８】ゲーム機本体１のＣＰＵ１０は、伸張動作
を使ってＲＯＭ２０に格納された画像データをＤＭＡ動
作で転送するために、図６に示す初期設定を行う。
を使ってＲＯＭ２０に格納された画像データをＤＭＡ動
作で転送するために、図６に示す初期設定を行う。
【００６９】まず、複数のＤＭＡチャネルの中で伸張動
作を行うＤＭＡチャネルをデコーダ回路２３の内部レジ
スタ２３４に設定する（ステップＳ１０）。この設定
は、常に設定する必要はなく変更があるときのみ行えば
よい。
作を行うＤＭＡチャネルをデコーダ回路２３の内部レジ
スタ２３４に設定する（ステップＳ１０）。この設定
は、常に設定する必要はなく変更があるときのみ行えば
よい。
【００７０】その後、ＤＭＡコントローラ１１に転送元
アドレス、転送先アドレス、転送量を設定する。このと
き、デコーダ回路２３の転送元アドレスレジスタ群２４
３と転送量レジスタ群２４４には、ＤＭＡコントローラ
１１に設定したと同じデータが書き込まれる（ステップ
Ｓ１１）。また、通常のＤＭＡ転送では転送元アドレス
は、インクリメントかディクリメントを行うが伸張動作
を行うＤＭＡチャネルの転送元アドレスはインクリメン
トもディクリメントもせずに固定動作となるようにＤＭ
Ａコントローラ１１を設定する。
アドレス、転送先アドレス、転送量を設定する。このと
き、デコーダ回路２３の転送元アドレスレジスタ群２４
３と転送量レジスタ群２４４には、ＤＭＡコントローラ
１１に設定したと同じデータが書き込まれる（ステップ
Ｓ１１）。また、通常のＤＭＡ転送では転送元アドレス
は、インクリメントかディクリメントを行うが伸張動作
を行うＤＭＡチャネルの転送元アドレスはインクリメン
トもディクリメントもせずに固定動作となるようにＤＭ
Ａコントローラ１１を設定する。
【００７１】ところで、単一のＤＭＡ動作のみをサポー
トするのであれば、デコーダ回路２３の内部には転送元
アドレスレジスタと転送量レジスタが各１つあればよ
い。また、転送元アドレス、転送量データを設定するア
ドレスが同一の場合も考えられるが、ＤＭＡの設定を決
められた手順で行うようにすれば、転送元アドレス、転
送量データも自動的にデコーダ回路２３で検出して自動
的に取り込むように構成することも可能である。
トするのであれば、デコーダ回路２３の内部には転送元
アドレスレジスタと転送量レジスタが各１つあればよ
い。また、転送元アドレス、転送量データを設定するア
ドレスが同一の場合も考えられるが、ＤＭＡの設定を決
められた手順で行うようにすれば、転送元アドレス、転
送量データも自動的にデコーダ回路２３で検出して自動
的に取り込むように構成することも可能である。
【００７２】続いて、ＣＰＵ１０はＤＭＡコントローラ
１１にＤＭＡ動作の開始を指示する（ステップＳ１
２）。この実施例においては、ＣＰＵ１０は複数のＤＭ
Ａチャネルに動作開始を指示することができる。複数の
ＤＭＡチャネルには伸張動作でのＤＭＡ動作と通常のＤ
ＭＡ動作が混在してもよい。また、ＤＭＡコントローラ
１１はＤＭＡ動作開始を指示されるとＣＰＵ１０にバス
の明け渡しを要求し、ＣＰＵ１０からバスを明け渡され
るとＤＭＡの動作を開始する。ＤＭＡ動作は、ＣＰＵ１
０のＤＭＡコントローラ１１への動作開始コマンドの書
き込みから常に一定のシーケンスを経て開始される。デ
コーダ回路２３は、このＤＭＡコントローラ１１への動
作開始指示を接続されているバス動作から検出してＤＭ
Ａ動作とそのチャネルを予め検出する。この検出は、Ｄ
ＭＡの動作開始を指示する特定アドレス、例えば、ＤＭ
Ａコントローラ１１のコントロールレジスタへの書き込
みと書き込まれたデータから行うことができる。
１１にＤＭＡ動作の開始を指示する（ステップＳ１
２）。この実施例においては、ＣＰＵ１０は複数のＤＭ
Ａチャネルに動作開始を指示することができる。複数の
ＤＭＡチャネルには伸張動作でのＤＭＡ動作と通常のＤ
ＭＡ動作が混在してもよい。また、ＤＭＡコントローラ
１１はＤＭＡ動作開始を指示されるとＣＰＵ１０にバス
の明け渡しを要求し、ＣＰＵ１０からバスを明け渡され
るとＤＭＡの動作を開始する。ＤＭＡ動作は、ＣＰＵ１
０のＤＭＡコントローラ１１への動作開始コマンドの書
き込みから常に一定のシーケンスを経て開始される。デ
コーダ回路２３は、このＤＭＡコントローラ１１への動
作開始指示を接続されているバス動作から検出してＤＭ
Ａ動作とそのチャネルを予め検出する。この検出は、Ｄ
ＭＡの動作開始を指示する特定アドレス、例えば、ＤＭ
Ａコントローラ１１のコントロールレジスタへの書き込
みと書き込まれたデータから行うことができる。
【００７３】この特定アドレスがない場合は、予め定め
られた設定のシーケンスから検出が可能となる。このと
き、もし、動作するＤＭＡチャネルがすべて伸張動作に
設定されていないチャネルの場合には、デコーダ回路２
３は何も動作しない。
られた設定のシーケンスから検出が可能となる。このと
き、もし、動作するＤＭＡチャネルがすべて伸張動作に
設定されていないチャネルの場合には、デコーダ回路２
３は何も動作しない。
【００７４】図７にこの第２の実施例のデコーダ回路を
用いたＤＭＡ動作開始のタイミングチャートを示す。
用いたＤＭＡ動作開始のタイミングチャートを示す。
【００７５】この図において、「アドレスイネーブル信
号」は「Ｌｏｗ」の時アドレスバスのデータが有効であ
ることを示す。「デコーダ回路からのアドレス出力」は
デコーダ回路２３に接続されたＲＯＭ２０へのアドレス
を示し、「デコーダ入力データ」はそのＲＯＭ２０から
の入力データを示す。
号」は「Ｌｏｗ」の時アドレスバスのデータが有効であ
ることを示す。「デコーダ回路からのアドレス出力」は
デコーダ回路２３に接続されたＲＯＭ２０へのアドレス
を示し、「デコーダ入力データ」はそのＲＯＭ２０から
の入力データを示す。
【００７６】このタイミングチャートでは、ＤＭＡコン
トローラ１１へＤＭＡの動作開始を設定した後、１サイ
クルのインストラクションフェッチが入りその後にＤＭ
Ａ動作になっている。このインストラクションフェッチ
は、システムによって異なり無い場合も考えられる。
尚、この図において、矢印は外部のシステムアドレスバ
スからのアドレスによる出力期間、破線矢印は内部のア
ドレス発生回路２３１のアドレスによる出力期間を示
す。
トローラ１１へＤＭＡの動作開始を設定した後、１サイ
クルのインストラクションフェッチが入りその後にＤＭ
Ａ動作になっている。このインストラクションフェッチ
は、システムによって異なり無い場合も考えられる。
尚、この図において、矢印は外部のシステムアドレスバ
スからのアドレスによる出力期間、破線矢印は内部のア
ドレス発生回路２３１のアドレスによる出力期間を示
す。
【００７７】この第２の実施例におけるデコーダ回路２
３の動作につき説明する。このデコーダ回路２３は、最
初のＤＭＡコントローラ１１への動作開始コマンドの書
き込みにより、伸張動作のＤＭＡ動作を検出すると、複
数のＤＭＡチャネルの中で予め設定されている優先順位
で最も高い優先順位の伸張動作のＤＭＡチャネルに対応
した転送元アドレスを転送元アドレスレジスタ群２４３
からマルチプレクサ２４３ａを介してアドレス発生器２
３１へ与え、アドレス発生器２３１のアドレスを設定
し、デコード動作を開始する。また、転送量レジスタ群
２４４からの出力も、予め設定されたＤＭＡチャネルの
中で最も高い優先順位の伸張動作のＤＭＡチャネルに対
応したレジスタの出力となる。
３の動作につき説明する。このデコーダ回路２３は、最
初のＤＭＡコントローラ１１への動作開始コマンドの書
き込みにより、伸張動作のＤＭＡ動作を検出すると、複
数のＤＭＡチャネルの中で予め設定されている優先順位
で最も高い優先順位の伸張動作のＤＭＡチャネルに対応
した転送元アドレスを転送元アドレスレジスタ群２４３
からマルチプレクサ２４３ａを介してアドレス発生器２
３１へ与え、アドレス発生器２３１のアドレスを設定
し、デコード動作を開始する。また、転送量レジスタ群
２４４からの出力も、予め設定されたＤＭＡチャネルの
中で最も高い優先順位の伸張動作のＤＭＡチャネルに対
応したレジスタの出力となる。
【００７８】更に、ＤＭＡ動作に入った直後に、アドレ
ス発生器２３１からのアドレスを使ってＲＯＭ２０から
圧縮データを読み込み、そのデータをＦＩＦＯメモリ２
４２に書き込む。デコーダ２３０はＦＩＦＯメモリ２４
２からデータを読み込み、デコードする。その後は、Ｒ
ＯＭ２０へのアドレス出力は外部のシステムアドレスバ
スからのアドレスがそのままＲＯＭ２０に出力されるス
ルーモードに戻る。
ス発生器２３１からのアドレスを使ってＲＯＭ２０から
圧縮データを読み込み、そのデータをＦＩＦＯメモリ２
４２に書き込む。デコーダ２３０はＦＩＦＯメモリ２４
２からデータを読み込み、デコードする。その後は、Ｒ
ＯＭ２０へのアドレス出力は外部のシステムアドレスバ
スからのアドレスがそのままＲＯＭ２０に出力されるス
ルーモードに戻る。
【００７９】そして、ＤＭＡ動作のリードサイクルの始
めにバス動作検出回路２４５にてアドレスをチェック
し、それが予め設定された伸張動作のＤＭＡチャネルの
転送元アドレス、つまり、ＤＭＡ動作開始時の転送元ア
ドレスレジスタ群２４３から選択されたアドレスであれ
ば、データ切り替え回路２４０はデコーダ２３０からの
データを選択しデコードされたデータを出力する。それ
と同時にアドレス発生器２３１からのアドレスでＲＯＭ
２０から次の圧縮データを読み込むという動作を行う。
めにバス動作検出回路２４５にてアドレスをチェック
し、それが予め設定された伸張動作のＤＭＡチャネルの
転送元アドレス、つまり、ＤＭＡ動作開始時の転送元ア
ドレスレジスタ群２４３から選択されたアドレスであれ
ば、データ切り替え回路２４０はデコーダ２３０からの
データを選択しデコードされたデータを出力する。それ
と同時にアドレス発生器２３１からのアドレスでＲＯＭ
２０から次の圧縮データを読み込むという動作を行う。
【００８０】また、アクセスサイクルのアドレスが期待
するアドレスと違うときには、外部のシステムアドレス
バスがそのままＲＯＭ２０に出力され、データ切り替え
回路２４０はＲＯＭ２０からのデータを選択し、ＲＯＭ
２０からのデータがシステムデータバスへ出力されるス
ルーモードとなり、ゲーム機本体１はＲＯＭ２０からの
データを読み込むことができる。そのため、最初のＤＭ
Ａ動作が通常の伸張動作を行わないＤＭＡ動作の場合に
も、デコーダ回路２３のデコード動作は一時中断され、
スルーモードでのＤＭＡ動作が行われる。
するアドレスと違うときには、外部のシステムアドレス
バスがそのままＲＯＭ２０に出力され、データ切り替え
回路２４０はＲＯＭ２０からのデータを選択し、ＲＯＭ
２０からのデータがシステムデータバスへ出力されるス
ルーモードとなり、ゲーム機本体１はＲＯＭ２０からの
データを読み込むことができる。そのため、最初のＤＭ
Ａ動作が通常の伸張動作を行わないＤＭＡ動作の場合に
も、デコーダ回路２３のデコード動作は一時中断され、
スルーモードでのＤＭＡ動作が行われる。
【００８１】終了検出回路２３７は、転送量カウンタ２
３６の値と転送量レジスタ群２４４からの値が一致して
いることを検出して現在のＤＭＡチャネルのデコード動
作の終了を判断する。
３６の値と転送量レジスタ群２４４からの値が一致して
いることを検出して現在のＤＭＡチャネルのデコード動
作の終了を判断する。
【００８２】前述した第１の実施例のデコーダ回路で
は、ＲＯＭ２０に格納された圧縮データのデコードを開
始すると、デコーダ回路２３から読み出されるデータは
デコードされたデータのみでＲＯＭ２０上のプログラム
をアクセスすることができなくなるので、処理プログラ
ムを別の領域に移してＣＰＵ１０のプログラムのアクセ
スができるようにするために、デコーダ回路２３に内部
ＲＡＭ２３２を設け、内ＲＡＭ２３２にこの処理プログ
ラムをコピーし、内部ＲＡＭ２３２からインストラクシ
ョンフェッチを行うように構成していたが、この第２の
実施例のデコーダ回路では、ＤＭＡ動作のリードサイク
ルの始めにアドレスをチェックし、デコードモードとス
ルーモードを切り替えることができるので、ＲＯＭ２０
内の処理プログラム等をデコーダ回路２３内にコピーす
る必要はない。
は、ＲＯＭ２０に格納された圧縮データのデコードを開
始すると、デコーダ回路２３から読み出されるデータは
デコードされたデータのみでＲＯＭ２０上のプログラム
をアクセスすることができなくなるので、処理プログラ
ムを別の領域に移してＣＰＵ１０のプログラムのアクセ
スができるようにするために、デコーダ回路２３に内部
ＲＡＭ２３２を設け、内ＲＡＭ２３２にこの処理プログ
ラムをコピーし、内部ＲＡＭ２３２からインストラクシ
ョンフェッチを行うように構成していたが、この第２の
実施例のデコーダ回路では、ＤＭＡ動作のリードサイク
ルの始めにアドレスをチェックし、デコードモードとス
ルーモードを切り替えることができるので、ＲＯＭ２０
内の処理プログラム等をデコーダ回路２３内にコピーす
る必要はない。
【００８３】また、この方法は、ソフトがその動作開始
を制御しないＤＭＡ動作に対応することもできる。ソフ
トが動作開始を制御しないＤＭＡ動作では、例えば、Ｎ
ＴＳＣ，ＰＡＬなどの画像信号の水平同期信号毎に表示
のパラメータをＰＰＵ１３へ転送するときのＤＭＡ動作
がある。このＤＭＡ動作では、水平同期信号毎にＤＭＡ
動作が起動され、ソフトにより起動されるＤＭＡ動作よ
り優先順位が高く他のＤＭＡ動作を一時中断して動作が
行われる。
を制御しないＤＭＡ動作に対応することもできる。ソフ
トが動作開始を制御しないＤＭＡ動作では、例えば、Ｎ
ＴＳＣ，ＰＡＬなどの画像信号の水平同期信号毎に表示
のパラメータをＰＰＵ１３へ転送するときのＤＭＡ動作
がある。このＤＭＡ動作では、水平同期信号毎にＤＭＡ
動作が起動され、ソフトにより起動されるＤＭＡ動作よ
り優先順位が高く他のＤＭＡ動作を一時中断して動作が
行われる。
【００８４】このデコーダ回路２３では、このような優
先順位の高いＤＭＡ動作が起こった場合、ＤＭＡ動作の
データアクセスサイクル時のアドレスをチェックしてい
るため、予め設定されたアドレス以外ではスルーモード
でのアクセスを行うことができる。
先順位の高いＤＭＡ動作が起こった場合、ＤＭＡ動作の
データアクセスサイクル時のアドレスをチェックしてい
るため、予め設定されたアドレス以外ではスルーモード
でのアクセスを行うことができる。
【００８５】上記動作のタイミングチャートを図８に示
す。このタイミングチャートでは、最初は伸張動作のＤ
ＭＡ動作サイクルがあり、その後ＤＭＡ動作が一時中断
され別の優先順位の高いＤＭＡ動作が開始されている。
２番目のＤＭＡ動作ではすべてスルーモードでのアクセ
スとなっている例を示している。バス動作検出回路２４
５がアクセスサイクルのアドレスが期待するアドレスと
違うときには、データ切り替え回路２４０はＲＯＭ２０
からのデータを選択するモードとなり、ＲＯＭ２０から
のデータがシステムデータバスへ出力される。
す。このタイミングチャートでは、最初は伸張動作のＤ
ＭＡ動作サイクルがあり、その後ＤＭＡ動作が一時中断
され別の優先順位の高いＤＭＡ動作が開始されている。
２番目のＤＭＡ動作ではすべてスルーモードでのアクセ
スとなっている例を示している。バス動作検出回路２４
５がアクセスサイクルのアドレスが期待するアドレスと
違うときには、データ切り替え回路２４０はＲＯＭ２０
からのデータを選択するモードとなり、ＲＯＭ２０から
のデータがシステムデータバスへ出力される。
【００８６】上記動作において、前述したように、デコ
ード回路２３の終了検出回路２３７は、転送量カウンタ
２３６の値と転送量レジスタ群２４４からの値が一致し
ていることを検出して現在のＤＭＡチャネルのデコード
動作の終了を判断する。
ード回路２３の終了検出回路２３７は、転送量カウンタ
２３６の値と転送量レジスタ群２４４からの値が一致し
ていることを検出して現在のＤＭＡチャネルのデコード
動作の終了を判断する。
【００８７】そして、デコーダ回路２３は、設定された
転送量のデータをデコードし終えるとＦＩＦＯメモリ２
４２をリセットし、次に優先順位の高い伸張動作のＤＭ
Ａチャネルの転送元アドレスを検出してアドレス発生器
２３１に設定し、ＲＯＭ２０から圧縮データを読み込
み、ＦＩＦＯメモリ２４２へ書き込む。また、転送量レ
ジスタ群２４４からの出力も、設定されたＤＭＡチャネ
ルの中で次に優先順位の高い伸張動作を伴うＤＭＡチャ
ネルに対応したレジスタの出力となる。
転送量のデータをデコードし終えるとＦＩＦＯメモリ２
４２をリセットし、次に優先順位の高い伸張動作のＤＭ
Ａチャネルの転送元アドレスを検出してアドレス発生器
２３１に設定し、ＲＯＭ２０から圧縮データを読み込
み、ＦＩＦＯメモリ２４２へ書き込む。また、転送量レ
ジスタ群２４４からの出力も、設定されたＤＭＡチャネ
ルの中で次に優先順位の高い伸張動作を伴うＤＭＡチャ
ネルに対応したレジスタの出力となる。
【００８８】デコーダ２３０は、ＦＩＦＯメモリ２４２
からデータを読み込み、デコードを行う。ＦＩＦＯメモ
リ２４２がＦＵＬＬの状態になれば、ＤＭＡ動作でデコ
ードデータが読み出されるときに同時に行われるＲＯＭ
２０からの圧縮データの読み込みは行われない。このよ
うにして、伸張動作を行うＤＭＡチャネルの動作がすべ
て終了すればデコーダ回路２３はデコード動作を終了す
る。
からデータを読み込み、デコードを行う。ＦＩＦＯメモ
リ２４２がＦＵＬＬの状態になれば、ＤＭＡ動作でデコ
ードデータが読み出されるときに同時に行われるＲＯＭ
２０からの圧縮データの読み込みは行われない。このよ
うにして、伸張動作を行うＤＭＡチャネルの動作がすべ
て終了すればデコーダ回路２３はデコード動作を終了す
る。
【００８９】また、ＤＭＡチャネルが１つで、ＤＭＡ動
作中に他のＤＭＡ動作が挿入されることがない場合に
は、ＤＭＡ動作中にアドレスをチェックしてスルーモー
ドでのアクセスのタイミングを確保する必要はないの
で、ＤＭＡ動作中のアドレスを固定動作とする必要はな
い。
作中に他のＤＭＡ動作が挿入されることがない場合に
は、ＤＭＡ動作中にアドレスをチェックしてスルーモー
ドでのアクセスのタイミングを確保する必要はないの
で、ＤＭＡ動作中のアドレスを固定動作とする必要はな
い。
【００９０】前記した実施例では、ＤＭＡ動作が開始さ
れた後に、ＲＯＭ２０から圧縮データを読み込んで伸張
動作を行いＤＭＡ動作を行っているが、ＤＭＡ動作が開
始されて圧縮データを読み込みデータを伸張し出力する
までに時間的な余裕がない場合が考えられる。この場合
は、予めＲＯＭ２０から圧縮データを読み込んでデータ
を伸張しておく必要がある。予めＲＯＭ２０から圧縮デ
ータを読み込んでデータを伸張するように構成したこの
発明のデコーダ回路２３の第３の実施例を図９に示す。
れた後に、ＲＯＭ２０から圧縮データを読み込んで伸張
動作を行いＤＭＡ動作を行っているが、ＤＭＡ動作が開
始されて圧縮データを読み込みデータを伸張し出力する
までに時間的な余裕がない場合が考えられる。この場合
は、予めＲＯＭ２０から圧縮データを読み込んでデータ
を伸張しておく必要がある。予めＲＯＭ２０から圧縮デ
ータを読み込んでデータを伸張するように構成したこの
発明のデコーダ回路２３の第３の実施例を図９に示す。
【００９１】図１０に初期設定フローを示し、図１１に
この実施例のタイミングチャートを示す。
この実施例のタイミングチャートを示す。
【００９２】図９に示すように、この実施例では、第２
のアドレス発生回路２４６と、このアドレス発生回路２
４６とアドレス発生回路２３１からのアドレスを選択し
て、アドレス切り替え回路２３９に与えるマルチプレク
サ２５０と、ＲＯＭ２０からのデータを格納するデータ
レジスタ２４７が設けられている。
のアドレス発生回路２４６と、このアドレス発生回路２
４６とアドレス発生回路２３１からのアドレスを選択し
て、アドレス切り替え回路２３９に与えるマルチプレク
サ２５０と、ＲＯＭ２０からのデータを格納するデータ
レジスタ２４７が設けられている。
【００９３】この第３の実施例の動作につき説明する。
まず、初期設定動作につき説明する前記第２の実施例と
同じく、複数のＤＭＡチャネルの中で伸張動作を行うＤ
ＭＡチャネルをデコーダ回路２３の内部レジスタ２３４
に設定する（ステップＳ１５）。この設定は、常に設定
する必要はなく変更があるときのみ行えばよい。
まず、初期設定動作につき説明する前記第２の実施例と
同じく、複数のＤＭＡチャネルの中で伸張動作を行うＤ
ＭＡチャネルをデコーダ回路２３の内部レジスタ２３４
に設定する（ステップＳ１５）。この設定は、常に設定
する必要はなく変更があるときのみ行えばよい。
【００９４】続いて、ＣＰＵ１０はＤＭＡコントローラ
１１に転送元アドレス、転送先アドレス、転送量を設定
する（ステップＳ１６）。このとき、デコーダ回路２３
の転送元アドレスレジスタ群２４３と転送量レジスタ群
２４４には、ＤＭＡコントローラ１１に設定したと同じ
データが書き込まれる。前述した実施例と同様に、通常
のＤＭＡ転送では転送元アドレスは、インクリメントか
ディクリメントを行うが伸張動作を行うＤＭＡチャネル
の転送元アドレスはインクリメントもディクリメントも
せずに固定動作となるようにＤＭＡコントローラ１１が
設定される。
１１に転送元アドレス、転送先アドレス、転送量を設定
する（ステップＳ１６）。このとき、デコーダ回路２３
の転送元アドレスレジスタ群２４３と転送量レジスタ群
２４４には、ＤＭＡコントローラ１１に設定したと同じ
データが書き込まれる。前述した実施例と同様に、通常
のＤＭＡ転送では転送元アドレスは、インクリメントか
ディクリメントを行うが伸張動作を行うＤＭＡチャネル
の転送元アドレスはインクリメントもディクリメントも
せずに固定動作となるようにＤＭＡコントローラ１１が
設定される。
【００９５】そして、ＲＯＭ領域以外のデータをアクセ
スし（ステップＳ１７）、ＣＰＵ１０はＤＭＡ動作の開
始を指示する（ステップＳ１８）。
スし（ステップＳ１７）、ＣＰＵ１０はＤＭＡ動作の開
始を指示する（ステップＳ１８）。
【００９６】このデコード回路の動作は、まず、上記し
たように、ＣＰＵ１０はＤＭＡコントローラ１１に転送
元アドレス、転送先アドレス、転送量を設定する。この
とき、デコーダ回路２３の転送元アドレスレジスタ群２
４３と転送量レジスタ群２４４には、ＤＭＡコントロー
ラ１１に設定したと同じデータが書き込まれる。
たように、ＣＰＵ１０はＤＭＡコントローラ１１に転送
元アドレス、転送先アドレス、転送量を設定する。この
とき、デコーダ回路２３の転送元アドレスレジスタ群２
４３と転送量レジスタ群２４４には、ＤＭＡコントロー
ラ１１に設定したと同じデータが書き込まれる。
【００９７】次に、ＣＰＵ１０はこれから動作させるＤ
ＭＡチャネルをデコーダ回路２３の内部レジスタへ書き
込む。デコーダ回路２３は、この動作予定のＤＭＡチャ
ネルの中に伸張動作のＤＭＡチャネルがあれば、デコー
ド動作を開始し、伸張動作のＤＭＡチャネルの中で優先
順位の高いＤＭＡチャネルに対応する転送元アドレスを
転送元アドレスレジスタ群２４３から選択しスタートア
ドレスをアドレス発生器２３１に設定する。また、次に
優先順位の高い伸張動作のＤＭＡチャネルの転送元アド
レスを転送元アドレスレジスタ群２４３から選択しスタ
ートアドレスを第２のアドレス発生回路２４６に設定す
る。もし、動作予定のＤＭＡチャネルの中に伸張動作の
ＤＭＡチャネルがなければデコード動作は開始せずに何
も行わない。また、伸張動作のＤＭＡチャネルが１つで
あれば、第２のアドレス発生回路２４６には何も設定さ
れない。
ＭＡチャネルをデコーダ回路２３の内部レジスタへ書き
込む。デコーダ回路２３は、この動作予定のＤＭＡチャ
ネルの中に伸張動作のＤＭＡチャネルがあれば、デコー
ド動作を開始し、伸張動作のＤＭＡチャネルの中で優先
順位の高いＤＭＡチャネルに対応する転送元アドレスを
転送元アドレスレジスタ群２４３から選択しスタートア
ドレスをアドレス発生器２３１に設定する。また、次に
優先順位の高い伸張動作のＤＭＡチャネルの転送元アド
レスを転送元アドレスレジスタ群２４３から選択しスタ
ートアドレスを第２のアドレス発生回路２４６に設定す
る。もし、動作予定のＤＭＡチャネルの中に伸張動作の
ＤＭＡチャネルがなければデコード動作は開始せずに何
も行わない。また、伸張動作のＤＭＡチャネルが１つで
あれば、第２のアドレス発生回路２４６には何も設定さ
れない。
【００９８】次に、ＣＰＵ１０は予め設定されたデコー
ダ回路２３に接続されたＲＯＭアドレス領域とは異なっ
たアドレス領域を必要な回数アクセスする。図１１に示
した実施例のタイミングチャートでは、ＲＯＭ以外の領
域を１回読み込んでいるがこれはシステムによって異な
る。ＣＰＵ１０がこのＲＯＭアドレスとは異なったアド
レス領域をアクセスするとき、デコーダ回路２３はアド
レス発生回路２３１を使用してＲＯＭ２０から圧縮デー
タを必要な分読み込み、データのデコードを開始する。
読み込まれた圧縮データをデコードできるところまで行
い、入力されたデータをデコードするとデコード動作は
次のデータが入力されるまで一時動作が中断される。
ダ回路２３に接続されたＲＯＭアドレス領域とは異なっ
たアドレス領域を必要な回数アクセスする。図１１に示
した実施例のタイミングチャートでは、ＲＯＭ以外の領
域を１回読み込んでいるがこれはシステムによって異な
る。ＣＰＵ１０がこのＲＯＭアドレスとは異なったアド
レス領域をアクセスするとき、デコーダ回路２３はアド
レス発生回路２３１を使用してＲＯＭ２０から圧縮デー
タを必要な分読み込み、データのデコードを開始する。
読み込まれた圧縮データをデコードできるところまで行
い、入力されたデータをデコードするとデコード動作は
次のデータが入力されるまで一時動作が中断される。
【００９９】そして、デコーダ回路２３はＤＭＡ動作を
検出すると、ＤＭＡ動作に入った直後に、アドレス発生
回路２３１からのアドレスを使ってＲＯＭ２０から圧縮
データを読み込みデータをＦＩＦＯメモリ２４２に書き
込む。この圧縮データの読み込みは、ＤＭＡ動作の開始
指示からＤＭＡ動作までの時間が短い場合には、この動
作ができない場合も考えられるが、その場合には、事前
にＲＯＭ２０のデータを必要な個数読み込んでおく必要
がある。
検出すると、ＤＭＡ動作に入った直後に、アドレス発生
回路２３１からのアドレスを使ってＲＯＭ２０から圧縮
データを読み込みデータをＦＩＦＯメモリ２４２に書き
込む。この圧縮データの読み込みは、ＤＭＡ動作の開始
指示からＤＭＡ動作までの時間が短い場合には、この動
作ができない場合も考えられるが、その場合には、事前
にＲＯＭ２０のデータを必要な個数読み込んでおく必要
がある。
【０１００】デコーダ２３０はＦＩＦＯメモリ２４２か
らデータを読み込み、デコードを再開する。その後は、
ＲＯＭ２０へのアドレス出力は内部のアドレス発生回路
２３１からの出力と外部のアドレスバス出力に戻る。そ
して、ＤＭＡ動作のリードサイクルが始まるとアドレス
をチェックしそれが予め設定された伸張動作のＤＭＡチ
ャネルの転送元アドレスであればデータ切り替え回路２
４１はデコーダ２３０からのデータを選択しデコードさ
れたデータを出力する。それと同時に、ＲＯＭ２０への
アドレス出力はアドレス発生回路２３１からの出力とな
り、ＲＯＭ２０から次の圧縮データを読み込むという動
作を行う。この動作は繰り返し行われる。
らデータを読み込み、デコードを再開する。その後は、
ＲＯＭ２０へのアドレス出力は内部のアドレス発生回路
２３１からの出力と外部のアドレスバス出力に戻る。そ
して、ＤＭＡ動作のリードサイクルが始まるとアドレス
をチェックしそれが予め設定された伸張動作のＤＭＡチ
ャネルの転送元アドレスであればデータ切り替え回路２
４１はデコーダ２３０からのデータを選択しデコードさ
れたデータを出力する。それと同時に、ＲＯＭ２０への
アドレス出力はアドレス発生回路２３１からの出力とな
り、ＲＯＭ２０から次の圧縮データを読み込むという動
作を行う。この動作は繰り返し行われる。
【０１０１】動作中に内部のＦＩＦＯメモリ２４２がＦ
ＵＬＬ状態になると、デコーダ回路２３はＲＯＭアクセ
スの時、第２のアドレス発生回路２４６を使用してＲＯ
Ｍ２０から圧縮データを読み込み、そのデータをデータ
レジスタ２４７へ書き込む。そして、このデータレジス
タ２４７のデータがＦＵＬＬになるとデータレジスタ２
４７への書き込み動作は終了する。このデータレジスタ
２４７のデータは、次のＤＭＡチャネルの伸張動作を伴
うＤＭＡ動作が開始される前に予めデコードされたデー
タを準備するために必要となる。
ＵＬＬ状態になると、デコーダ回路２３はＲＯＭアクセ
スの時、第２のアドレス発生回路２４６を使用してＲＯ
Ｍ２０から圧縮データを読み込み、そのデータをデータ
レジスタ２４７へ書き込む。そして、このデータレジス
タ２４７のデータがＦＵＬＬになるとデータレジスタ２
４７への書き込み動作は終了する。このデータレジスタ
２４７のデータは、次のＤＭＡチャネルの伸張動作を伴
うＤＭＡ動作が開始される前に予めデコードされたデー
タを準備するために必要となる。
【０１０２】デコーダ回路２３は設定された転送量のデ
ータをデコードし終えるとＦＩＦＯメモリ２４２をリセ
ットし、第２のアドレス発生回路２４６の現在のアドレ
スを第１のアドレス発生回路２３１に設定する。転送量
レジスタ群２４４からの出力は、設定されたＤＭＡチャ
ネルの中で次に優先順位の高い伸張動作を伴うＤＭＡチ
ャネルに対応したレジスタの出力となる。そして、次の
ＲＯＭデータ読み込みタイミングでは、第１のアドレス
発生回路２３１からアドレスを発生し、ＦＩＦＯメモリ
２４２へデータを読み込む。
ータをデコードし終えるとＦＩＦＯメモリ２４２をリセ
ットし、第２のアドレス発生回路２４６の現在のアドレ
スを第１のアドレス発生回路２３１に設定する。転送量
レジスタ群２４４からの出力は、設定されたＤＭＡチャ
ネルの中で次に優先順位の高い伸張動作を伴うＤＭＡチ
ャネルに対応したレジスタの出力となる。そして、次の
ＲＯＭデータ読み込みタイミングでは、第１のアドレス
発生回路２３１からアドレスを発生し、ＦＩＦＯメモリ
２４２へデータを読み込む。
【０１０３】デコーダ回路２３が設定された転送量のデ
ータをデコードし終えた時点では、まだ、現在のＤＭＡ
チャネルの動作が続いている。ところが、現在の伸張動
作を伴うＤＭＡ動作と次の伸張動作を伴うＤＭＡ動作の
間の時間が短い場合には、次の伸張動作を伴うＤＭＡ動
作が開始される前に圧縮データを読み込み、データをデ
コードしておく必要がある。
ータをデコードし終えた時点では、まだ、現在のＤＭＡ
チャネルの動作が続いている。ところが、現在の伸張動
作を伴うＤＭＡ動作と次の伸張動作を伴うＤＭＡ動作の
間の時間が短い場合には、次の伸張動作を伴うＤＭＡ動
作が開始される前に圧縮データを読み込み、データをデ
コードしておく必要がある。
【０１０４】そのため、まず、デコーダ回路２３はデー
タレジスタ２４７に予め読み込んでおいた圧縮データを
読み込みデコードを行う。データレジスタ２４７のデー
タをすべてデコードし終えると、デコーダ２３０はＦＩ
ＦＯメモリ２４２から圧縮データを読み込みデコードを
行う。
タレジスタ２４７に予め読み込んでおいた圧縮データを
読み込みデコードを行う。データレジスタ２４７のデー
タをすべてデコードし終えると、デコーダ２３０はＦＩ
ＦＯメモリ２４２から圧縮データを読み込みデコードを
行う。
【０１０５】ＦＩＦＯメモリ２４２がＦＵＬＬ状態にな
れば、ＤＭＡ動作中にデコードデータが読み出されると
きに同時に行われるＲＯＭ２０からの圧縮データの読み
込みは行われない。このようにして、伸張動作を行うＤ
ＭＡチャネルの動作がすべて終了すればデコーダ回路２
３はデコード動作を終了する。
れば、ＤＭＡ動作中にデコードデータが読み出されると
きに同時に行われるＲＯＭ２０からの圧縮データの読み
込みは行われない。このようにして、伸張動作を行うＤ
ＭＡチャネルの動作がすべて終了すればデコーダ回路２
３はデコード動作を終了する。
【０１０６】この実施例では、伸張動作を伴うＤＭＡ動
作の開始前にデコーダ回路２３の動作を開始し、予め非
ＲＯＭ領域をアクセスすることで、圧縮データの先読み
を行いＤＭＡアクセスが開始される前にデータを準備す
ることができる。また、デコーダ回路２３の内部に、先
読み用のアドレス発生回路と先読みデータの格納のため
のレジスタを設けることにより、１つのＤＭＡチャネル
のデコード動作中、内部ＦＩＦＯメモリ２４２がＦＵＬ
Ｌの状態のときに次のＤＭＡ動作のための圧縮データを
先読みしておくようにしておき、現在のチャネルのデコ
ード動作が終了すると次のＤＭＡ動作のためのデコード
動作を行うことで、連続したチャネル動作の移行間隔が
短く、デコード準備ができない連続したＤＭＡ動作にも
対応できる。
作の開始前にデコーダ回路２３の動作を開始し、予め非
ＲＯＭ領域をアクセスすることで、圧縮データの先読み
を行いＤＭＡアクセスが開始される前にデータを準備す
ることができる。また、デコーダ回路２３の内部に、先
読み用のアドレス発生回路と先読みデータの格納のため
のレジスタを設けることにより、１つのＤＭＡチャネル
のデコード動作中、内部ＦＩＦＯメモリ２４２がＦＵＬ
Ｌの状態のときに次のＤＭＡ動作のための圧縮データを
先読みしておくようにしておき、現在のチャネルのデコ
ード動作が終了すると次のＤＭＡ動作のためのデコード
動作を行うことで、連続したチャネル動作の移行間隔が
短く、デコード準備ができない連続したＤＭＡ動作にも
対応できる。
【０１０７】次に、この発明のデコーダ回路の第４の実
施例を図１２に従い説明する。第４の実施例では、図１
２に示すように、前記した図９に示す実施例のデータレ
ジスタ２４７の代わりに、第２のＦＩＦＯメモリ２４８
を使用したものである。これは、デコード動作中に第１
のＦＩＦＯメモリ２４２がＦＵＬＬ状態の時には、第２
のＦＩＦＯメモリ２４８に次のＤＭＡ動作のための圧縮
データを読み込んでおき、次のチャネルのＤＭＡ動作が
始まると、第２のアドレス発生回路２４６をそのまま使
用して、第２のＦＩＦＯメモリ２４８に圧縮データを書
き込み、デコーダ２３０は第２のＦＩＦＯメモリ２４８
からデータを読み込みデコード動作を行い、第２のＦＩ
ＦＯメモリ２４８がＦＵＬＬの状態の時には、第１のア
ドレス発生回路２３１を使用して次のデコード動作のた
めの圧縮データを読み込み、第１のＦＩＦＯメモリ２４
２へ書き込むことを行う。
施例を図１２に従い説明する。第４の実施例では、図１
２に示すように、前記した図９に示す実施例のデータレ
ジスタ２４７の代わりに、第２のＦＩＦＯメモリ２４８
を使用したものである。これは、デコード動作中に第１
のＦＩＦＯメモリ２４２がＦＵＬＬ状態の時には、第２
のＦＩＦＯメモリ２４８に次のＤＭＡ動作のための圧縮
データを読み込んでおき、次のチャネルのＤＭＡ動作が
始まると、第２のアドレス発生回路２４６をそのまま使
用して、第２のＦＩＦＯメモリ２４８に圧縮データを書
き込み、デコーダ２３０は第２のＦＩＦＯメモリ２４８
からデータを読み込みデコード動作を行い、第２のＦＩ
ＦＯメモリ２４８がＦＵＬＬの状態の時には、第１のア
ドレス発生回路２３１を使用して次のデコード動作のた
めの圧縮データを読み込み、第１のＦＩＦＯメモリ２４
２へ書き込むことを行う。
【０１０８】このように、この第４の実施例では、第１
のアドレス発生回路２３１、第１のＦＩＦＯメモリ２４
２と第２のアドレス発生回路２４６、第２のＦＩＦＯメ
モリ２４８を交互に使用することで、内部の制御を容易
にすることができる。
のアドレス発生回路２３１、第１のＦＩＦＯメモリ２４
２と第２のアドレス発生回路２４６、第２のＦＩＦＯメ
モリ２４８を交互に使用することで、内部の制御を容易
にすることができる。
【０１０９】上述した各実施例の場合は、ＤＭＡ動作に
対応するものであったが、これは、通常のＣＰＵのアク
セスの場合にも適用できる。通常のＣＰＵのアクセスの
場合にも適用した第５の実施例を図１３に従い説明す
る。
対応するものであったが、これは、通常のＣＰＵのアク
セスの場合にも適用できる。通常のＣＰＵのアクセスの
場合にも適用した第５の実施例を図１３に従い説明す
る。
【０１１０】この図１３に示すように、この第５の実施
例においては、圧縮データの開始アドレスを設定するス
タートアドレスレジスタ２５０を設け、このスタートア
ドレスレジスタ２５０に、ＣＰＵ１０よりＤＭＡの転送
スタートアドレスを書き込む。このスタートアドレス２
５０よりアドレス発生回路２３１にスタートアドレスが
与えられるように構成されている。そして、ＣＰＵ１０
がアクセスする場合、転送量はソフトで管理できるため
終了検出のための回路は使用していない。もちろん、他
の実施例のように転送量を回路で監視しデコード動作を
自動的に終了することもできる。
例においては、圧縮データの開始アドレスを設定するス
タートアドレスレジスタ２５０を設け、このスタートア
ドレスレジスタ２５０に、ＣＰＵ１０よりＤＭＡの転送
スタートアドレスを書き込む。このスタートアドレス２
５０よりアドレス発生回路２３１にスタートアドレスが
与えられるように構成されている。そして、ＣＰＵ１０
がアクセスする場合、転送量はソフトで管理できるため
終了検出のための回路は使用していない。もちろん、他
の実施例のように転送量を回路で監視しデコード動作を
自動的に終了することもできる。
【０１１１】図１４にＣＰＵ１０のデータ読み込み動作
フローを示す。ＣＰＵ１０はデコードデータを読み込む
場合、まず、圧縮データの先頭アドレスをデコーダ回路
２３のスタートアドレスレジスタ２５０へ書き込み（ス
テップＳ２０）、次にデコードのスタートをデコーダ回
路２３に指示する（ステップＳ２１）。
フローを示す。ＣＰＵ１０はデコードデータを読み込む
場合、まず、圧縮データの先頭アドレスをデコーダ回路
２３のスタートアドレスレジスタ２５０へ書き込み（ス
テップＳ２０）、次にデコードのスタートをデコーダ回
路２３に指示する（ステップＳ２１）。
【０１１２】デコーダ回路２３はデコード動作を開始し
て、アドレス発生回路２３１にスタートアドレスレジス
タ２５０の値をセットし、ＣＰＵ１０がＲＯＭ２０以外
の領域をアクセスするのを監視する。ＣＰＵ１０は、デ
コードデータを読み出す前に、ＲＯＭ２０以外の領域を
アクセスする（ステップＳ２２）。
て、アドレス発生回路２３１にスタートアドレスレジス
タ２５０の値をセットし、ＣＰＵ１０がＲＯＭ２０以外
の領域をアクセスするのを監視する。ＣＰＵ１０は、デ
コードデータを読み出す前に、ＲＯＭ２０以外の領域を
アクセスする（ステップＳ２２）。
【０１１３】デコーダ回路２３は、そのアクセスが検出
されるとＲＯＭ２０からアドレス発生回路２３１を使用
し、圧縮データを読み込みＦＩＦＯメモリ２４２に書き
込む。デコーダ２３０はＦＩＦＯメモリからデータを読
み込みデコードを行う（ステップＳ２３）。この時、Ｃ
ＰＵ１０は、デコードデータが用意できる一定時間後に
データの読み込みを開始する。デコードデータの読み込
みを行うまでＣＰＵ１０の動作の制限は何もない。
されるとＲＯＭ２０からアドレス発生回路２３１を使用
し、圧縮データを読み込みＦＩＦＯメモリ２４２に書き
込む。デコーダ２３０はＦＩＦＯメモリからデータを読
み込みデコードを行う（ステップＳ２３）。この時、Ｃ
ＰＵ１０は、デコードデータが用意できる一定時間後に
データの読み込みを開始する。デコードデータの読み込
みを行うまでＣＰＵ１０の動作の制限は何もない。
【０１１４】このデータの読み込みアドレスは、最初に
設定した、スタートアドレスからのみ行う。デコーダ回
路２３は、デコード動作が開始されると常にこのアドレ
スをチェックし、スタートアドレスレジスタに書き込ま
れたアドレスの時にデコードデータを出す。このため、
ＣＰＵ１０はデコード動作期間においてもデコードされ
たデータ以外のＲＯＭアドレスを自由にアクセスでき
る。必要なデータ量をＣＰＵ１０が読み終えるとＣＰＵ
１０はデコード動作を停止させる。このデコーダ回路２
３の場合には、通常のアクセスは問題なくできるため、
デコード動作の停止は行わず、新たにスタートアドレス
を設定するとデコード動作が再スタートするようにして
もよい。このようにすれば、デコード動作の停止という
動作を省略することができる。
設定した、スタートアドレスからのみ行う。デコーダ回
路２３は、デコード動作が開始されると常にこのアドレ
スをチェックし、スタートアドレスレジスタに書き込ま
れたアドレスの時にデコードデータを出す。このため、
ＣＰＵ１０はデコード動作期間においてもデコードされ
たデータ以外のＲＯＭアドレスを自由にアクセスでき
る。必要なデータ量をＣＰＵ１０が読み終えるとＣＰＵ
１０はデコード動作を停止させる。このデコーダ回路２
３の場合には、通常のアクセスは問題なくできるため、
デコード動作の停止は行わず、新たにスタートアドレス
を設定するとデコード動作が再スタートするようにして
もよい。このようにすれば、デコード動作の停止という
動作を省略することができる。
【０１１５】これまでの実施例では、ＤＭＡ動作を検出
する前もしくはＣＰＵデコードデータのアクセス前に圧
縮データを先読みし、デコード動作をある程度行ってか
らＤＭＡ動作、もしくはＣＰＵのアクセスでデータを出
力するようにしていたが、伸張したデータをデコードし
て出力するのに、事前の圧縮データの読み込みやデコー
ドする時間がない場合もある。この解決方法として、以
下のＤＭＡ動作を使用するデコーダ回路２３の第６の実
施例を図１５に従い説明する。
する前もしくはＣＰＵデコードデータのアクセス前に圧
縮データを先読みし、デコード動作をある程度行ってか
らＤＭＡ動作、もしくはＣＰＵのアクセスでデータを出
力するようにしていたが、伸張したデータをデコードし
て出力するのに、事前の圧縮データの読み込みやデコー
ドする時間がない場合もある。この解決方法として、以
下のＤＭＡ動作を使用するデコーダ回路２３の第６の実
施例を図１５に従い説明する。
【０１１６】図１５に示すように、この第６の実施例は
図５に示す第２の実施例の構成に、ＲＯＭデータバスの
出力を２バイトデータから１バイトを選択し出力するデ
ータ切り替え回路２４９を設けている。
図５に示す第２の実施例の構成に、ＲＯＭデータバスの
出力を２バイトデータから１バイトを選択し出力するデ
ータ切り替え回路２４９を設けている。
【０１１７】この実施例において、初期設定は、ＤＭＡ
コントローラ１１の動作設定のみとなる。圧縮データは
図１７のような構成になっており、最初の１バイト目と
３バイト目は、圧縮されていないデータでその後は圧縮
されたデータが最後まで続く。また、前提条件としてデ
コーダ回路２３がＲＯＭ２０からＤＭＡアクセスサイク
ル毎に読み込むデータ量が、デコーダ回路２３からＤＭ
Ａサイクル毎に読み出されるデータ量に比べて大きいこ
とが必要である。例えば、ＤＭＡ動作で１バイト毎に転
送しているとき、デコーダ回路２３は１．５〜２バイト
のデータをＲＯＭ２０から読み込めるといったことであ
る。この実施例の場合、ＲＯＭ２０のデータバス幅は２
バイトでシステムデータバスのバス幅は１バイトとす
る。
コントローラ１１の動作設定のみとなる。圧縮データは
図１７のような構成になっており、最初の１バイト目と
３バイト目は、圧縮されていないデータでその後は圧縮
されたデータが最後まで続く。また、前提条件としてデ
コーダ回路２３がＲＯＭ２０からＤＭＡアクセスサイク
ル毎に読み込むデータ量が、デコーダ回路２３からＤＭ
Ａサイクル毎に読み出されるデータ量に比べて大きいこ
とが必要である。例えば、ＤＭＡ動作で１バイト毎に転
送しているとき、デコーダ回路２３は１．５〜２バイト
のデータをＲＯＭ２０から読み込めるといったことであ
る。この実施例の場合、ＲＯＭ２０のデータバス幅は２
バイトでシステムデータバスのバス幅は１バイトとす
る。
【０１１８】ＣＰＵ１０がＤＭＡコントローラ１１へ転
送元アドレス、転送先アドレス転送量が設定されると、
デコーダ回路２３にも、ＤＭＡチャネルに対応した同じ
内容の転送元アドレス、転送量が転送元レジスタ群２４
３と転送量レジスタ群２４４に設定される。それから、
ＣＰＵ１０はＤＭＡ動作開始をＤＭＡコントローラ１１
に指示しＤＭＡ動作を開始する。この動作のタイミング
チャートを図１６に示す。
送元アドレス、転送先アドレス転送量が設定されると、
デコーダ回路２３にも、ＤＭＡチャネルに対応した同じ
内容の転送元アドレス、転送量が転送元レジスタ群２４
３と転送量レジスタ群２４４に設定される。それから、
ＣＰＵ１０はＤＭＡ動作開始をＤＭＡコントローラ１１
に指示しＤＭＡ動作を開始する。この動作のタイミング
チャートを図１６に示す。
【０１１９】デコーダ回路２３は、バスの動作からＤＭ
Ａ動作を検出する。デコーダ回路２３は、まず設定され
た転送元アドレスをアドレス発生回路２３１に設定し、
ＲＯＭ２から２バイトの圧縮データを読み込む。このデ
ータの２バイト目はＦＩＦＯメモリ２４２へ書き込ま
れ、デコーダ２３０がこのデータを読み込みデコードを
行う。最初の１バイト目は、データの切り替え回路２４
８を通してシステムバスに出力される。
Ａ動作を検出する。デコーダ回路２３は、まず設定され
た転送元アドレスをアドレス発生回路２３１に設定し、
ＲＯＭ２から２バイトの圧縮データを読み込む。このデ
ータの２バイト目はＦＩＦＯメモリ２４２へ書き込ま
れ、デコーダ２３０がこのデータを読み込みデコードを
行う。最初の１バイト目は、データの切り替え回路２４
８を通してシステムバスに出力される。
【０１２０】次のＤＭＡサイクルでは、３、４バイト目
のデータが読み込まれ、３バイト目はデータの切り替え
回路２４８を通して２バイト目のデータとしてシステム
バスに出力される。そして、ＦＩＦＯメモリには４、５
バイト目の圧縮データが書き込まれる。このときデコー
ダ回路には、次のＤＭＡサイクルに出力するデータが準
備できるため、３回目移行のＤＭＡアクセスサイクルで
は、デコーダ２３０からのデコードデータを出力する。
のデータが読み込まれ、３バイト目はデータの切り替え
回路２４８を通して２バイト目のデータとしてシステム
バスに出力される。そして、ＦＩＦＯメモリには４、５
バイト目の圧縮データが書き込まれる。このときデコー
ダ回路には、次のＤＭＡサイクルに出力するデータが準
備できるため、３回目移行のＤＭＡアクセスサイクルで
は、デコーダ２３０からのデコードデータを出力する。
【０１２１】このように、この実施例では、デコードデ
ータの読み込みが始まった時点からデコード動作を開始
できるため、使用方法が非常に簡単になる。ただ、圧縮
データの構成でオリジナルデータの量はシステムによっ
て異なり、実施例は、その一例を示したにすぎない。ま
た、この実施例も、ＤＭＡ動作に行うものであったが、
これは通常のＣＰＵからのアクセスにおいても適用でき
ることは、前に記述した通りである。
ータの読み込みが始まった時点からデコード動作を開始
できるため、使用方法が非常に簡単になる。ただ、圧縮
データの構成でオリジナルデータの量はシステムによっ
て異なり、実施例は、その一例を示したにすぎない。ま
た、この実施例も、ＤＭＡ動作に行うものであったが、
これは通常のＣＰＵからのアクセスにおいても適用でき
ることは、前に記述した通りである。
【０１２２】図１８にこの発明の他の実施例を示す。上
記した実施例は、プログラムカートリッジ２にデコーダ
回路２３を備えているのに対して、この実施例では、ゲ
ーム機本体１内にこの発明の特徴とするデコーダ回路２
３を設けている。すなわち、プログラムカートリッジ２
は、従来例と同じくＲＯＭ２０とバッテリ２２でバック
アップされたＲＡＭ２１で構成されている。そして、ゲ
ーム機本体１のＤＭＡコントローラ１１により、ＲＯＭ
２０からデコーダ回路２３にプログラムデータ並びに圧
縮データが転送される。このデコーダ回路２３の構成は
前述した実施例と同様に構成されており、入力されたデ
ータをそのまま出力するスルーモードと入力された圧縮
データをリアルタイムにデコードして出力するデコード
モードを切り替えて出力することができる。すなわち、
このデコーダ回路２３はＲＯＭ２０からのデータをその
ままアクセスし、システムバス１５に出力するスルーモ
ードと、ＲＯＭ２０から読み出した圧縮データをデコー
ドしてシステムバス１５に出力するデコードモードと、
がＣＰＵ１０のアクセスにより切り替えらるものであ
る。
記した実施例は、プログラムカートリッジ２にデコーダ
回路２３を備えているのに対して、この実施例では、ゲ
ーム機本体１内にこの発明の特徴とするデコーダ回路２
３を設けている。すなわち、プログラムカートリッジ２
は、従来例と同じくＲＯＭ２０とバッテリ２２でバック
アップされたＲＡＭ２１で構成されている。そして、ゲ
ーム機本体１のＤＭＡコントローラ１１により、ＲＯＭ
２０からデコーダ回路２３にプログラムデータ並びに圧
縮データが転送される。このデコーダ回路２３の構成は
前述した実施例と同様に構成されており、入力されたデ
ータをそのまま出力するスルーモードと入力された圧縮
データをリアルタイムにデコードして出力するデコード
モードを切り替えて出力することができる。すなわち、
このデコーダ回路２３はＲＯＭ２０からのデータをその
ままアクセスし、システムバス１５に出力するスルーモ
ードと、ＲＯＭ２０から読み出した圧縮データをデコー
ドしてシステムバス１５に出力するデコードモードと、
がＣＰＵ１０のアクセスにより切り替えらるものであ
る。
【０１２３】なお、デコーダ回路２３自体の構成は、前
述の各実施例と同様のものが適用できるので、説明の重
複を避けるために、ここではその説明を省略する。
述の各実施例と同様のものが適用できるので、説明の重
複を避けるために、ここではその説明を省略する。
【０１２４】このように、ゲーム機本体１にこの発明の
特徴とするデコーダ回路２３を内蔵すると、プログラム
カートリッジ２自体は従来例と同じ構成で良いので、プ
ログラムカートリッジ２は、前述した実施例より安価に
提供することができる。
特徴とするデコーダ回路２３を内蔵すると、プログラム
カートリッジ２自体は従来例と同じ構成で良いので、プ
ログラムカートリッジ２は、前述した実施例より安価に
提供することができる。
【０１２５】
【発明の効果】以上説明したように、この発明によれ
ば、圧縮データをデコードしたデータを連続して転送す
る場合、通常のＲＯＭからの転送と全く同じようにでき
るため、圧縮データをワークＲＡＭに転送する時間やデ
コードの時間を全く無視できるようになり、画像の表示
などに遅延を来すことなくスムーズな画像表示が可能と
なる。
ば、圧縮データをデコードしたデータを連続して転送す
る場合、通常のＲＯＭからの転送と全く同じようにでき
るため、圧縮データをワークＲＡＭに転送する時間やデ
コードの時間を全く無視できるようになり、画像の表示
などに遅延を来すことなくスムーズな画像表示が可能と
なる。
【０１２６】また、デコードに時間がかかり、圧縮した
データをしようできなかった画像データにおいてもデー
タの圧縮が可能となり、ＲＯＭの容量の削減を大幅に行
うことができる。
データをしようできなかった画像データにおいてもデー
タの圧縮が可能となり、ＲＯＭの容量の削減を大幅に行
うことができる。
【０１２７】更に、デコーダ回路へ転送量を設定しない
場合、所定のデータを転送した後、デコーダ回路へデコ
ードモードの終了を知らせ、スルーモードに戻す必要が
あるが、最初に転送量のみを設定しておけば、データ転
送終了後の走査を行うことなく自動的にモードを変更す
ることができる。
場合、所定のデータを転送した後、デコーダ回路へデコ
ードモードの終了を知らせ、スルーモードに戻す必要が
あるが、最初に転送量のみを設定しておけば、データ転
送終了後の走査を行うことなく自動的にモードを変更す
ることができる。
【０１２８】デコーダ回路の内部にＲＡＭを持ち、その
ＲＡＭのアドレスマップをＲＯＭアドレス上に置けるた
め、デコードモード時のインストラクションアクセスが
見かけ上ＲＯＭから行っていることと同等となり、ワー
クＲＡＭ上でのプログラムを走らせる必要がなくなり、
プログラムの構成が複雑になることを防止できる。
ＲＡＭのアドレスマップをＲＯＭアドレス上に置けるた
め、デコードモード時のインストラクションアクセスが
見かけ上ＲＯＭから行っていることと同等となり、ワー
クＲＡＭ上でのプログラムを走らせる必要がなくなり、
プログラムの構成が複雑になることを防止できる。
【０１２９】また、この発明のデコ−ド回路では、デコ
ード動作を行う場合にＤＭＡ設定のプログラムをデコー
ダに接続されたメモリ以外で走らせる必要が無く、ＤＭ
Ａ動作の設定とデコード指示を行うのみで、容易にデコ
ードされたデータをＤＭＡ転送することができる。
ード動作を行う場合にＤＭＡ設定のプログラムをデコー
ダに接続されたメモリ以外で走らせる必要が無く、ＤＭ
Ａ動作の設定とデコード指示を行うのみで、容易にデコ
ードされたデータをＤＭＡ転送することができる。
【０１３０】また、デコード動作中には、指定されたア
ドレス以外ではスルーモードのアクセスとなるなどデコ
ードデータ以外のアクセスにも対応できるため、例え
ば、ＤＭＡ動作が行われているときに別の優先順位の高
いＤＭＡが発生しても、伸張動作を伴うＤＭＡ動作と通
常のＤＭＡ動作を混在して連続なＤＭＡ動作にも対応で
きるため、容易に使用することができるデコーダ回路を
提供することができる。
ドレス以外ではスルーモードのアクセスとなるなどデコ
ードデータ以外のアクセスにも対応できるため、例え
ば、ＤＭＡ動作が行われているときに別の優先順位の高
いＤＭＡが発生しても、伸張動作を伴うＤＭＡ動作と通
常のＤＭＡ動作を混在して連続なＤＭＡ動作にも対応で
きるため、容易に使用することができるデコーダ回路を
提供することができる。
【０１３１】また、ＣＰＵでデコードデータをアクセス
する場合にも、そのデコーダ回路がデコード動作中にア
クセスプログラムをデコーダに接続されたメモリ以外で
走らせる必要が無く、デコード動作中のデータアクセス
制限事項がないため、ハードによるデータのデコードを
容易に使用することができ、その使用方法も容易とな
る。
する場合にも、そのデコーダ回路がデコード動作中にア
クセスプログラムをデコーダに接続されたメモリ以外で
走らせる必要が無く、デコード動作中のデータアクセス
制限事項がないため、ハードによるデータのデコードを
容易に使用することができ、その使用方法も容易とな
る。
【０１３２】さらに、デコードデータを出力する前の圧
縮データの先読みやデコードのための準備時間がとれな
いシステムでも、デコード動作を容易に行うことができ
る回路を提供できる。
縮データの先読みやデコードのための準備時間がとれな
いシステムでも、デコード動作を容易に行うことができ
る回路を提供できる。
【図１】この発明をマイクロコンピュータを使用したゲ
ーム機に適用した場合の実施例の構成を示す概略ブロッ
ク図である。
ーム機に適用した場合の実施例の構成を示す概略ブロッ
ク図である。
【図２】この発明におけるデコーダ回路の第１の実施例
を示すブロック図である。
を示すブロック図である。
【図３】この発明におけるデコーダ回路の第１の実施例
における内部ＲＡＭのマッピング状態の変化を示す模式
図であり、（ａ）は変更前のアドレスマップ、（ｂ）は
マッピングを行った後のアドレスマップである。
における内部ＲＡＭのマッピング状態の変化を示す模式
図であり、（ａ）は変更前のアドレスマップ、（ｂ）は
マッピングを行った後のアドレスマップである。
【図４】この発明におけるデコーダ回路の第１の実施例
の処理プログラムを示すフローチャートである。
の処理プログラムを示すフローチャートである。
【図５】この発明におけるデコーダ回路の第２の実施例
を示すブロック図である。
を示すブロック図である。
【図６】この発明におけるデコーダ回路の第２の実施例
の処理プログラムを示すフローチャートである。
の処理プログラムを示すフローチャートである。
【図７】この発明におけるデコーダ回路の第２の実施例
を用いたＤＭＡ動作開始のタイミングチャートである。
を用いたＤＭＡ動作開始のタイミングチャートである。
【図８】この発明におけるデコーダ回路の第２の実施例
を用いたＤＭＡ動作のタイミングチャートである。
を用いたＤＭＡ動作のタイミングチャートである。
【図９】この発明におけるデコーダ回路の第３の実施例
を示すブロック図である。
を示すブロック図である。
【図１０】この発明におけるデコーダ回路の第３の実施
例の処理プログラムを示すフローチャートである。
例の処理プログラムを示すフローチャートである。
【図１１】この発明におけるデコーダ回路の第３の実施
例を用いたＤＭＡ動作のタイミングチャートである。
例を用いたＤＭＡ動作のタイミングチャートである。
【図１２】この発明におけるデコーダ回路の第４の実施
例を示すブロック図である。
例を示すブロック図である。
【図１３】この発明におけるデコーダ回路の第５の実施
例を示すブロック図である。
例を示すブロック図である。
【図１４】この発明におけるデコーダ回路の第５の実施
例の処理プログラムを示すフローチャートである。
例の処理プログラムを示すフローチャートである。
【図１５】この発明におけるデコーダ回路の第６の実施
例を示すブロック図である。
例を示すブロック図である。
【図１６】この発明におけるデコーダ回路の第６の実施
例を用いたＤＭＡ動作のタイミングチャートである。
例を用いたＤＭＡ動作のタイミングチャートである。
【図１７】上記第６の実施例に用いられるＲＯＭの構成
を示す図である。
を示す図である。
【図１８】この発明をマイクロコンピュータを使用した
ゲーム機に適用した場合の他の実施例の構成を示す概略
ブロック図である。
ゲーム機に適用した場合の他の実施例の構成を示す概略
ブロック図である。
【図１９】従来のマイクロコンピュータを使用したゲー
ム機に適用した場合の構成を示す概略ブロック図であ
る。
ム機に適用した場合の構成を示す概略ブロック図であ
る。
１ ゲーム機本体 ２ プログラムカートリッジ ３ ＣＲＴ １０ ＣＰＵ １１ ＤＭＡコントローラ １２ ワークＲＡＭ １３ ＰＰＵ １４ ＶＲＡＭ ２０ ＲＯＭ ２１ ＲＡＭ ２３ デコーダ回路
フロントページの続き (51)Int.Cl.6 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０４Ｎ 5/92 Ｈ０４Ｎ 5/92 Ｈ 7/24 7/13 Ｚ
Claims (12)
- 【請求項１】 入力されたデータをそのまま出力するス
ルーモードと入力された圧縮データをデコードして出力
するデコードモードを持つデコーダ回路を備え、記録媒
体からのデータのアクセスをこのデコーダ回路を通じて
行い、圧縮データのデータをアクセスするときは、デコ
ーダ回路のモードをデコードモードにし、前記デコーダ
回路から所定量のデータをアクセスした後、前記デコー
ダ回路のデコードモードを解除し、スルーモードに戻す
ことを特徴とするデータのデコード方法。 - 【請求項２】 指定されたアドレスからアドレスをイン
クリメント又はデクリメントしてアドレスを発生するア
ドレス発生回路と、このアドレス発生回路からのアドレ
スで圧縮データを記録媒体から読み込み、そのデータを
デコードして伸張したデータを出力するデコーダと、前
記アドレス発生回路から出力されるアドレスと外部のア
ドレスバスから出力されるアドレスのどちらかを記録媒
体のアドレスへ出力するアドレス切り替え回路と、記録
媒体からの出力データと、前記デコーダ回路の出力デー
タのどちらかをデータバスへ出力するデータ切り替え回
路と、を備えたデコーダ回路であって、前記デコーダ回
路は、入力されたデータをそのまま出力するスルーモー
ドと入力された圧縮データをデコードして出力するデコ
ードモードとが切り替え可能に構成され、外部のアドレ
スが記録媒体のアドレスとして出力されると、前記デコ
ーダ回路はスルーモードに切り替わり、記録媒体からの
データが外部のデータバスへ出力され、前記アドレス発
生回路から出力されるアドレスを記録媒体のアドレスと
して出力されると、前記デコーダ回路はデコードモード
に切り替わり、記録媒体からの圧縮データを読み込みデ
コードしたデータが外部のデータバスへ出力されること
を特徴とするデータのデコーダ回路。 - 【請求項３】 前記デコーダ回路は、デコーダ回路から
読み出すデータ量が予め設定され、前記デコーダ回路か
ら設定された量のデータを読み出すとデコーダ回路のモ
ードがデコードモードからスルーモードへ切り替わるこ
とを特徴とする請求項２に記載のデータのデコーダ回
路。 - 【請求項４】 内部ＲＡＭメモリと、前記ＲＡＭメモリ
のアドレスマップを任意に設定できるアドレスマッピン
グ回路と、前記ＲＡＭメモリの出力データと前記記憶媒
体からの出力データとデコーダ回路からの出力データを
切り替えて出力するデータ切り替え回路を備えたことを
特徴とする請求項２に記載のデータのデコーダ回路。 - 【請求項５】 前記デコーダ回路に、圧縮データのスタ
ートアドレスが予め設定され、その設定されたアドレス
の時のみデコードデータを出力すると共に記録媒体から
圧縮データを読み込み、それ以外のアドレスでのアクセ
スの時にはスルーモードでのアクセスとなることを特徴
とする請求項２に記載のデータのデコーダ回路。 - 【請求項６】 前記記録媒体に圧縮されていないデータ
と圧縮されたデータから構成されているデータを格納
し、圧縮データのスタートアドレスが予め設定され、そ
の設定されたアドレスがアクセスされたときから前記の
圧縮データを読み込みデコード動作を開始し、最初のサ
イクルもしくは最初からの複数のデータのリードサイク
ルでは圧縮されていないデータを出力し、適宜なリード
サイクル後には圧縮されたデータをデコードしてデータ
を出力することを特徴とする請求項２に記載のデータの
デコーダ回路。 - 【請求項７】 指定されたアドレスからアドレスをイン
クリメント又はデクリメントしてアドレスを発生するア
ドレス発生回路と、このアドレス発生回路からのアドレ
スで圧縮データを記録媒体から読み込み、そのデータを
デコードして伸張したデータを出力するデコーダと、前
記アドレス発生回路から出力されるアドレスと外部のア
ドレスバスから出力されるアドレスのどちらかを記録媒
体のアドレスへ出力するアドレス切り替え回路と、記録
媒体からの出力データと、前記デコーダ回路の出力デー
タのどちらかをデータバスへ出力するデータ切り替え回
路と、前記外部のアドレスバスの動作状態を検出する検
出回路と、を備えたデコーダ回路であって、前記デコー
ダ回路は、ＤＭＡ動作時に伸張動作を行うことが設定さ
れ、前記検出回路が伸張動作のＤＭＡアドレス状態を検
出すると、前記アドレス発生回路から出力されるアドレ
スを記録媒体のアドレスとして出力され、記録媒体から
の圧縮データをデコードしたデータが外部のデータバス
へ出力されるとともに、前記検出回路が伸張動作のＤＭ
Ａアドレス状態以外の状態を検出すると、外部のアドレ
スが記録媒体のアドレスとして出力され、記録媒体から
のデータがそのまま外部のデータバスへ出力されること
を特徴とするデータのデコーダ回路。 - 【請求項８】 外部から与えられるデコーダ回路へのデ
コードモードの動作指示に対応して、前記検出回路が外
部のアドレスバスの動作状態からデコーダ回路に接続さ
れた記録媒体以外のアドレスへのアクセスサイクルを検
出すると、前記デコーダ回路は接続された記録媒体から
圧縮データを読み込みデコードを開始して、前記検出回
路が外部のアドレスバスの動作状態からＤＭＡ動作への
移行を検出するとともに、ＤＭＡアクセスサイクル時に
デコードデータを出力することを特徴とする請求項７に
記載のデータのデコーダ回路。 - 【請求項９】 指定されたアドレスからアドレスをイン
クリメント又はデクリメントしてアドレスを発生するア
ドレス発生回路と、このアドレス発生回路からのアドレ
スで圧縮データを記録媒体から読み込み、そのデータを
デコードして伸張したデータを出力するデコーダと、前
記アドレス発生回路から出力されるアドレスと外部のア
ドレスバスから出力されるアドレスのどちらかを記録媒
体のアドレスへ出力するアドレス切り替え回路と、記録
媒体からの出力データと、前記デコーダ回路の出力デー
タのどちらかをデータバスへ出力するデータ切り替え回
路と、前記外部のアドレスバスの動作状態を検出する検
出回路と、を備えたデコーダ回路であって、前記デコー
ダ回路は、入力されたデータをそのまま出力するスルー
モードと入力された圧縮データをデコードして出力する
デコードモードとが切り替え可能に構成され、前記デコ
ーダ回路に与えられる外部からのデコードモードに対応
し、前記検出回路が前記外部のアドレスバスの状態から
デコーダ回路に接続された記録媒体以外の予め設定され
たアドレスのアクセスサイクルを検出した時、記録媒体
から圧縮データを読み込みデコードを開始して予めデコ
ードデータを読み込むアドレスを設定し、その設定した
アドレスの時のみデコードデータを出力し、それ以外の
アドレスでのアクセスのときにはスルーモードでのアク
セスとなることを特徴とするデータのデコーダ回路。 - 【請求項１０】 圧縮データを読み込むためのアドレス
を設定する複数のレジスタと、前記複数のレジスタに対
応した動作する優先順位が予め設定されたデコード開始
をコントロールするコントロールレジスタと、前記複数
のレジスタに対応したそれぞれの転送量を設定する複数
のレジスタと、指定されたアドレスからアドレスをイン
クリメントまたはディクリメントしてアドレスを発生す
る第１及び第２のアドレス発生回路と、第１または第２
のアドレス発生回路からのアドレスに従い記録媒体から
読み出された圧縮データを格納する第１及び第２の記憶
手段と、この記憶手段に格納された圧縮データを伸張す
るデコーダと、前記アドレス発生回路から出力されるア
ドレスと外部のアドレスバスから出力されるアドレスの
どちらかを記録媒体のアドレスへ出力するアドレス切り
替え回路と、記録媒体からの出力データと、前記デコー
ダ回路の出力データのどちらかをデータバスへ出力する
データ切り替え回路と、を備えたデコーダ回路であっ
て、前記デコーダ回路は、入力されたデータをそのまま
出力するスルーモードと入力された圧縮データをデコー
ドして出力するデコードモードとが切り替え可能に構成
され、外部のアドレスが記録媒体のアドレスとして出力
されると、前記デコーダ回路はスルーモードに切り替わ
り、記録媒体からのデータが外部のデータバスへ出力さ
れ、前記アドレス発生回路から出力されるアドレスを記
録媒体のアドレスとして出力されると、前記デコーダ回
路はデコードモードに切り替わりるとともに、前記記録
媒体からの圧縮データを読み込みデコードしたデータが
外部のデータバスへ出力される前記コントロールレジス
タに設定された複数のデコード動作の指示に対して、優
先順位の高いアドレスから第１のアドレス発生回路でア
ドレスを発生し、そのアドレスで圧縮データを記録媒体
から読み込み、前記第１の記憶手段に書き込み、書き込
まれたデータは前記デコーダでデコードされ、前記第１
の記憶手段がＦＵＬＬ状態になったときには、次の優先
順位のアドレスから第２のアドレス発生回路でアドレス
を発生し、そのアドレスで圧縮データを記録媒体から読
み込み、前記第２の記憶手段に書き込むことを行い、最
初に指定されたアドレスのデータを転送量設定レジスタ
に設定された分を出力し終えた後、次の伸張動作では前
記デコーダは前記第２の記憶手段メモリのデータを読み
込みデータのデコードを開始し、第２のアドレス発生回
路は前に引き続きアドレスを発生し、そのアドレスで圧
縮データを記録媒体から読み込み、前記第２の記憶手段
に書き込むことを行い、前記第２の記憶手段がＦＵＬＬ
状態になったときには、次の優先順位のアドレスから第
１のアドレス発生回路でアドレスを発生し、そのアドレ
スで圧縮データを記録媒体から読み込み、前記第１の記
憶手段に書き込むことを特徴とするデータのデコーダ回
路。 - 【請求項１１】 前記第１及び第２の記憶手段をＦＩＦ
Ｏメモリで構成したことを特徴とする請求項１０に記載
のデータデコーダ回路。 - 【請求項１２】 前記第１の記憶手段をＦＩＦＯメモリ
で、第２の記憶手段をレジスタで構成したことを特徴と
する請求項１０に記載のデータデコーダ回路。
Priority Applications (6)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP22780295A JP3578528B2 (ja) | 1994-12-09 | 1995-09-05 | データのデコーダ回路 |
| TW84112499A TW285805B (ja) | 1994-12-09 | 1995-11-23 | |
| US08/564,536 US5812873A (en) | 1994-12-09 | 1995-11-29 | Data decoding method and system |
| DE69529809T DE69529809D1 (de) | 1994-12-09 | 1995-12-05 | Dekodierungsverfahren und -vorrichtung |
| EP19950119152 EP0718841B1 (en) | 1994-12-09 | 1995-12-05 | Data decoding method and system |
| CN95113106A CN1113470C (zh) | 1994-12-09 | 1995-12-08 | 数据解码方法和*** |
Applications Claiming Priority (5)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6-306540 | 1994-12-09 | ||
| JP30654094 | 1994-12-09 | ||
| JP15351395 | 1995-06-20 | ||
| JP7-153513 | 1995-06-20 | ||
| JP22780295A JP3578528B2 (ja) | 1994-12-09 | 1995-09-05 | データのデコーダ回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0969153A true JPH0969153A (ja) | 1997-03-11 |
| JP3578528B2 JP3578528B2 (ja) | 2004-10-20 |
Family
ID=27320480
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP22780295A Expired - Fee Related JP3578528B2 (ja) | 1994-12-09 | 1995-09-05 | データのデコーダ回路 |
Country Status (6)
| Country | Link |
|---|---|
| US (1) | US5812873A (ja) |
| EP (1) | EP0718841B1 (ja) |
| JP (1) | JP3578528B2 (ja) |
| CN (1) | CN1113470C (ja) |
| DE (1) | DE69529809D1 (ja) |
| TW (1) | TW285805B (ja) |
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-
1995
- 1995-09-05 JP JP22780295A patent/JP3578528B2/ja not_active Expired - Fee Related
- 1995-11-23 TW TW84112499A patent/TW285805B/zh active
- 1995-11-29 US US08/564,536 patent/US5812873A/en not_active Expired - Fee Related
- 1995-12-05 EP EP19950119152 patent/EP0718841B1/en not_active Expired - Lifetime
- 1995-12-05 DE DE69529809T patent/DE69529809D1/de not_active Expired - Lifetime
- 1995-12-08 CN CN95113106A patent/CN1113470C/zh not_active Expired - Fee Related
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| EP0718841A3 (en) | 1998-11-25 |
| DE69529809D1 (de) | 2003-04-10 |
| JP3578528B2 (ja) | 2004-10-20 |
| EP0718841A2 (en) | 1996-06-26 |
| CN1131360A (zh) | 1996-09-18 |
| EP0718841B1 (en) | 2003-03-05 |
| TW285805B (ja) | 1996-09-11 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20040329 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20040406 |
|
| A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20040604 |
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| TRDD | Decision of grant or rejection written | ||
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
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| A61 | First payment of annual fees (during grant procedure) |
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|
| R150 | Certificate of patent or registration of utility model |
Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20070723 Year of fee payment: 3 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20080723 Year of fee payment: 4 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20080723 Year of fee payment: 4 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20090723 Year of fee payment: 5 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
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|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100723 Year of fee payment: 6 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
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|
| FPAY | Renewal fee payment (event date is renewal date of database) |
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