JP4164966B2 - Mpeg画像表示制御方法及び装置 - Google Patents
Mpeg画像表示制御方法及び装置 Download PDFInfo
- Publication number
- JP4164966B2 JP4164966B2 JP29897799A JP29897799A JP4164966B2 JP 4164966 B2 JP4164966 B2 JP 4164966B2 JP 29897799 A JP29897799 A JP 29897799A JP 29897799 A JP29897799 A JP 29897799A JP 4164966 B2 JP4164966 B2 JP 4164966B2
- Authority
- JP
- Japan
- Prior art keywords
- image data
- frame
- image
- display
- frame memory
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
Images
Landscapes
- Compression Or Coding Systems Of Tv Signals (AREA)
- Controls And Circuits For Display Device (AREA)
- Television Signal Processing For Recording (AREA)
Description
【発明の属する技術分野】
本発明は、MPEG(Moving Picture Experts Group)ストリームをデコードして画像表示制御を行うMPEG画像表示制御方法及び装置に関する。
【0002】
【従来の技術】
図13は従来のMPEG画像表示装置の一例の要部を示すブロック回路図である。図13中、1はディスプレイ、2はMPEGストリームをデコードして画像表示制御を行う従来のMPEG画像表示制御装置であり、MPEG画像表示制御装置2において、3はMPEGストリームをデコードするMPEGデコーダ、4−0、4−1、4−2はMPEGデコーダ3から出力されるデコード画像データを格納するフレームメモリである。
【0003】
また、5はMPEGデコーダ3から与えられる分配制御信号に制御され、MPEGデコーダ3から出力されるデコード画像データをフレームメモリ4−0、4−1、4−2のいずれかに分配する分配回路、6はMPEGデコーダ3から与えられるセレクト制御信号に制御され、フレームメモリ4−0、4−1、4−2のいずれかを選択し、選択したフレームメモリから出力されるデコード画像データを出力するセレクタ、7はセレクタ6から出力されるデコード画像データが表示画像データである場合、これを入力してディスプレイ1に対する画像表示制御を行う表示制御部である。
【0004】
図14は図13に示す従来のMPEG画像表示装置の動作例を示すタイミングチャートであり、図14AはMPEGデコーダ3から出力されるデコード画像、図14Bはディスプレイ1に表示される表示画像、図14Cはフレームメモリ4−0〜4−2が格納するデコード画像、図14Dは時刻TAにおけるフレームメモリ4−2のメモリマップを示している。この動作例では、MPEGデコーダ3において、I2画像→B0画像→B1画像→P6画像→B3画像→B4画像→B5画像→P10画像の順にデコードが行われ、ディスプレイ1において、B0画像→B1画像→I2画像→B3画像→B4画像→B5画像の順に表示が行われている。
【0005】
【発明が解決しようとする課題】
図13に示す従来のMPEG画像表示装置においては、MPEGストリームのデコード処理とデコード画像の表示処理とは、フレーム単位での同期が取られておらず、表示画像データを読み出しているフレームメモリにデコード画像データを書き込まなくてはならない場合が発生する。例えば、図14に示す動作例で、MPEGデコーダ3からB4画像データが出力される場合、フレームメモリ4−0、4−1には、それぞれ、有効データとして保持しておくべき参照画像データであるI2画像データ、P6画像データが格納されているため、フレームメモリ4−0、4−1にはB4画像データを書き込むことはできず、B3画像データが格納され、現にB3画像データの読み出しが行われているフレームメモリ4−2にB4画像データを上書きせざるを得ない。
【0006】
ここに、例えば、図15に示すように、MPEGデコーダ3においてデコード中のB4画像データにエラーが発生した場合、現在表示しているB3画像の次に何を表示するかについて、(1)エラーのあるB4画像をそのまま表示する方法、(2)現在表示しているB3画像を表示する方法、(3)参照画像として保持しているI2画像又はP6画像を表示する方法が考えられる。しかし、(1)の方法はエラーが含まれているB4画像を表示する点で不都合であり、(2)の方法はB4画像で上書きされているB3画像を表示する点で不都合であり、(3)の方法は表示画像の時間関係に矛盾がある画像を表示する点で不都合である。
【0007】
このように、図13に示す従来のMPEG画像表示制御装置2を備える従来のMPEG画像表示装置においては、デコード画像にエラーが発生した場合、充分なエラーコンシールメント処理を行うことができず、ディスプレイ1における表示画像の乱れを目立たせないようにすることができないという問題点があった。なお、特に、放送系メディアでは、MPEGストリームは電波によって伝送されることから、ノイズによってビット列が異常となるエラーが発生しやすく、このため、エラーコンシールメント処理が特に重要な処理とされている。
【0008】
本発明は、かかる点に鑑み、MPEGデコーダにおいて、デコード画像データにエラーが発生した場合、簡単なエラーコンシールメント処理により、表示画像の乱れを目立たせないようにすることができるようにしたMPEG画像表示制御方法及び装置を提供することを目的とする。
【0009】
【課題を解決するための手段】
本発明のMPEG画像表示制御方法は、1フレーム表示期間内に1フレームのエンコード画像データのデコード処理が行われるようにMPEGストリームのデコード処理を行う工程と、前記デコード処理により得られるデコード画像データをフレーム単位で、複数のフレームメモリのうち、無効データを格納しているフレームメモリに書き込む工程を含み、前記1フレームのエンコード画像データのデコード処理は、該当フレームの画像ヘッダ後、前記該当フレームの画像データ前から開始し、次のフレームの画像ヘッダ後、前記次のフレームの画像データ前に停止し、前記次のフレームの画像ヘッダのデコード処理の結果に基づいて、前記複数のフレームメモリを、表示画像データ格納フレームメモリ、デコード画像データ格納フレームメモリ及び参照画像データ格納フレームメモリが同時に存在するように、前記表示画像データ格納フレームメモリ、前記デコード画像データ格納フレームメモリ及び前記参照画像データ格納フレームメモリのいずれかに切り替えるというものである。
【0010】
本発明のMPEG画像表示制御方法においては、1フレーム表示期間内に1フレームのエンコード画像データのデコード処理を行うとし、デコード処理と表示処理とをフレーム単位で同期させるようにしている。しかも、MPEGデコーダから出力されるデコード画像データをフレーム単位で、無効データを格納しているフレームメモリに書き込むとし、現に表示されている画像の基データであるデコード画像データを格納しているフレームメモリや、参照画像データとして保持しておくべきデコード画像データを格納しているフレームメモリには、MPEGデコーダから出力されるデコード画像データを書き込まないようにしている。この結果、MPEGデコーダにおいて、デコード画像データにエラーが発生した場合、現に表示している画像をリピート表示することができる。
【0011】
本発明のMPEG画像表示制御装置は、1フレーム表示期間内に1フレームのエンコード画像データのデコード処理を行うようにしてMPEGストリームをデコード処理するMPEGデコーダと、表示画像データ格納フレームメモリ、デコード画像データ格納フレームメモリ及び参照画像データ格納フレームメモリが同時に存在するように、前記表示画像データ格納フレームメモリ、前記デコード画像データ格納フレームメモリ及び前記参照画像データ格納フレームメモリのいずれかに切り替え可能な複数のフレームメモリを備え、前記MPEGデコーダは、前記1フレームのエンコード画像データのデコード処理を、該当フレームの画像ヘッダ後、前記該当フレームの画像データ前から開始し、次のフレームの画像ヘッダ後、前記次のフレームの画像データ前に停止し、前記次のフレームの画像ヘッダのデコード処理の結果に基づいて、前記複数のフレームメモリを、前記表示画像データ格納フレームメモリ、前記デコード画像データ格納フレームメモリ及び前記参照画像データ格納フレームメモリが同時に存在するように、前記表示画像データ格納フレームメモリ、前記デコード画像データ格納フレームメモリ及び前記参照画像データ格納フレームメモリのいずれかに切り替えるというものである。
【0012】
本発明のMPEG画像表示制御装置においては、1フレーム表示期間内に1フレームのエンコード画像データがデコード処理され、デコード処理と表示処理とのフレーム単位での同期が取られることになる。しかも、複数のフレームメモリのうち、無効データを格納しているフレームメモリをデコード画像データ格納フレームメモリとして割り当てることにより、現に表示されている画像の基データであるデコード画像データを格納しているフレームメモリや、参照画像データとして保持しておくべきデコード画像データを格納しているフレームメモリには、MPEGデコーダから出力されるデコード画像データを書き込まないようにすることができる。この結果、MPEGデコーダにおいて、デコード画像データにエラーが発生した場合、現に表示している画像をリピート表示することができる。
【0013】
【発明の実施の形態】
以下、図1〜図12を参照して、本発明のMPEG画像表示制御方法の第1実施形態〜第4実施形態及び本発明のMPEG画像表示制御装置の一実施形態について説明する。
【0014】
本発明のMPEG画像表示制御方法の第1実施形態・・図1、図2
本発明のMPEG画像表示制御方法の第1実施形態は、4個のフレームメモリM0、M1、M2、M3を使用するものであり、MPEGデコーダにおいて、1フレーム表示期間内に1フレームのエンコード画像データのデコード処理が行われるようにMPEGストリームのデコード処理を行い、しかも、MPEGデコーダから出力される1フレームのデコード画像データについては、無効データを格納しているフレームメモリに書き込むという工程を画像表示制御工程に含めるというものである。
【0015】
図1は本発明のMPEG画像表示制御方法の第1実施形態の第1具体例を示すタイミングチャートであり、図1AはMPEGデコーダから出力されるデコード画像、図1Bはディスプレイに表示される表示画像、図1CはフレームメモリM0〜M3が格納するデコード画像を示している。
【0016】
図1に示す第1具体例においては、MPEGデコーダにおいて、I2画像→B0画像→B1画像→P6画像→B3画像→B4画像→B5画像→P10画像の順にデコード処理が行われ、ディスプレイにおいて、B0画像→B1画像→I2画像→B3画像→B4画像→B5画像の順に表示が行われている。
【0017】
しかも、表示処理に先行して行う必要があるI2画像及びB0画像のデコード処理の後のB1画像、P6画像、B3画像、B4画像、B5画像、P10画像の各デコード処理は、それぞれ、B0画像、B1画像、I2画像、B3画像、B4画像、B5画像の各表示処理とフレーム単位で同期されて実行されている。
【0018】
そして、また、I2画像データは、無効データである初期値を格納しているフレームメモリM0に書き込まれ、B0画像データは、無効データである初期値を格納しているフレームメモリM1に書き込まれ、B1画像データは、無効データである初期値を格納しているフレームメモリM2に書き込まれ、P6画像データは、表示済の無効データであるB0画像データを格納するフレームメモリM1に書き込まれている。
【0019】
また、B3画像データは、表示済の無効データであるB1画像データを格納するフレームメモリM2に書き込まれ、B4画像データは、無効データである初期値を格納しているフレームメモリM3に書き込まれ、B5画像データは、表示済の無効データであるB3画像データを格納するフレームメモリM2に書き込まれ、P10画像データは、表示済、参照済の無効データであるI2画像データを格納するフレームメモリM0に書き込まれている。
【0020】
したがって、例えば、図2に示すように、MPEGデコーダにおいて、B4画像データにエラーが発生した場合、B3画像の表示が終了した後、上書きされることなく完全に保持されているB3画像データに基づいてB3画像をリピート処理することができる。なお、この場合、B3画像のリピート表示中にMPEGデコーダから出力されるB5画像データは、無効データであるB4画像データを格納しているフレームメモリM3に書き込まれる。
【0021】
このように、本発明のMPEG画像表示制御方法の第1実施形態によれば、MPEGデコーダにおいて、1フレーム表示期間内に1フレームのエンコード画像データのデコード処理を行い、MPEGデコーダから出力されるデコード画像データについては、無効データを格納しているフレームメモリに書き込むとしているので、MPEGデコーダにおいて、デコード画像データにエラーが発生した場合、現に表示している画像をリピート表示するという簡単なエラーコンシールメント処理を行うことにより、表示画像の乱れを目立たせないようにすることができる。
【0022】
本発明のMPEG画像表示制御方法の第2実施形態・・図3〜図6
本発明のMPEG画像表示制御方法の第2実施形態は、本発明のMPEG画像表示制御方法の第1実施形態において、1フレームのエンコード画像データのデコード処理は、該当フレームの画像ヘッダ(Picture Header)後、該当フレームの画像データ(Picture Data)前から開始し、次のフレームの画像ヘッダ後、次のフレームの画像データ前に停止するというものである。
【0023】
図3は本発明のMPEG画像表示制御方法の第2実施形態の具体例を示すタイミングチャートであり、図3AはMPEGデコーダから出力されるデコード画像、図3Bはディスプレイに表示される表示画像、図3CはフレームメモリM0〜M3が格納するデコード画像を示している。
【0024】
また、DECは当該フレームメモリがデコード画像データ格納フレームメモリとして割り当てられていることを意味し、DISPは当該フレームメモリが表示画像データを格納フレームメモリとして割り当てられていることを意味し、BWDは当該フレームメモリが後方参照画像データ格納フレームメモリとして割り当てられていることを意味し、FWDは当該フレームメモリが前方参照画像データ格納フレームメモリとして割り当てられていることを意味している。
【0025】
なお、デコード画像データ格納フレームメモリとして割り当てられたフレームメモリにはMPEGデコーダから出力されるデコード画像データが格納され、表示画像データ格納フレームメモリとして割り当てられたフレームメモリに格納されているデコード画像データは表示画像データとして扱われ、後方参照画像データ格納フレームメモリとして割り当てられたフレームメモリに格納されているデコード画像データは後方参照画像データとして扱われ、前方参照画像データ格納フレームメモリとして割り当てられたフレームメモリに格納されているデコード画像データは前方参照画像データとして扱われることになる。
【0026】
図3に示す具体例では、B0画像表示フレーム時には、B1画像ストリームの画像データとP6画像ストリームの画像ヘッダ(PHD)とがデコードされ、B1画像表示フレーム時には、P6画像ストリームの画像データとB3画像ストリームの画像ヘッダとがデコードされ、I2画像表示フレーム時には、B3画像ストリームの画像データとB4画像ストリームの画像ヘッダとがデコードされ、B3画像表示フレーム時には、B4画像ストリームの画像データとB5画像ストリームの画像ヘッダとがデコードされている。
【0027】
ここに、図4に参照画像データの割り当て動作例を示しているが、MPEGデコーダがデコードに使用する参照画像データは、デコード画像の画像タイプにより決定される。例えば、デコード画像がB画像の場合には、参照画像の割り当ての遷移は起こらないが、デコード画像がI画像又はP画像の場合には、後方参照画像データ(BWD)として割り当てられていたデコード画像データが前方参照画像データ(FWD)に遷移する等の割り当ての変化が起こる。このように、MPEGデコーダにおいては、デコード画像の画像タイプが判明した後でないと、参照画像データを後方参照画像データに割り当てるか、前方参照画像データに割り当てるかを決定することができない。
【0028】
そこで、また、図5にMPEGストリームの構造を概略的に示しているが、1フレーム画像ストリームは、画像ヘッダの後に画像データが続く構造となっているので、1フレーム画像ストリームのデコード処理を1フレーム表示処理に同期させて行うと、例えば、図6に示すように、B0画像の表示終了時には、次のデコード画像であるP6画像の画像ヘッダはデコードされておらず、次のデコード画像がP6画像であることは判明していないので、B0画像からB1画像への表示フレームの割り当て変化のタイミングでI2画像データの割り当てを行うことができず、P6画像ストリームの画像ヘッダのデコード後でなければ、I2画像データの割り当てを行うことができないことになる。
【0029】
また、B1画像の表示終了時には、次のデコード画像であるB3画像の画像ヘッダはデコードされておらず、次のデコード画像がB3画像であることは判明していないので、B1画像からI2画像への表示フレームの割り当て変化のタイミングでP6画像データの割り当てを行うことができず、B3画像ストリームの画像ヘッダのデコード後でなければ、P6画像データの割り当てを行うことができないことになる。このような不都合を回避するためには、きわめて複雑な制御が必要となってしまう。
【0030】
ところが、図3に示す具体例においては、B0画像表示時には、B1画像ストリームの画像データの後にP6画像ストリームの画像ヘッダがデコードされているので、次にデコードする画像はP6画像であることが判明し、B0画像からB1画像への表示フレームの割り当て変化のタイミングでI2画像データの割り当てを行うことができないという不都合は発生しないし、また、B1画像表示時には、P6画像ストリームの画像データの後にB3画像ストリームの画像ヘッダがデコードされているので、B1画像からI2画像への表示フレームの割り当て変化のタイミングでP6画像データの割り当てを行うことができないという不都合は発生しない。
【0031】
このように、本発明のMPEG画像表示制御方法の第2実施形態によれば、本発明のMPEG画像表示制御方法の第1実施形態において、1フレームのエンコード画像データのデコード処理は、該当フレームの画像ヘッダ後、該当フレームの画像データ前から開始し、次のフレームの画像ヘッダ後、次のフレームの画像データ前に停止するとしているので、本発明のMPEG画像表示制御方法の第1実施形態と同様の作用効果を得ることができるほか、複雑な制御を行うことなく、表示フレームの割り当て変化のタイミングで参照画像データの割り当てを行うことができないという不都合を回避することができる。
【0032】
本発明のMPEG画像表示制御方法の第3実施形態・・図7
本発明のMPEG画像表示制御方法の第3実施形態は、本発明のMPEG画像表示制御方法の第1実施形態において、1フレーム表示期間内に1フレームのエンコード画像データのデコード処理が終了しなかった場合には、現に表示しているフレーム画像をリピート表示するというものである。
【0033】
図7は本発明のMPEG画像表示制御方法の第3実施形態の具体例を示すタイミングチャートであり、図7AはMPEGデコーダから出力されるデコード画像、図7Bはディスプレイに表示される表示画像を示しており、図7に示す具体例では、I2画像の表示終了時において、B3画像のデコードが終了していないので、I2画像のリピート表示が行われ、次に行われるB4画像のデコード処理とB3画像の表示処理との同期が取られている。
【0034】
このように、本発明のMPEG画像表示制御方法の第3実施形態によれば、本発明のMPEG画像表示制御方法の第1実施形態において、1フレーム表示期間内に1フレームのエンコード画像データのデコード処理が終了しなかった場合には、現に表示しているフレーム画像をリピート表示するとしているので、本発明のMPEG画像表示制御方法の第1実施形態と同様の作用効果を得ることができるほか、入力ストリームの遅延等の理由で、1フレーム表示期間内に1フレームのエンコード画像データのデコード処理が終了しなかった場合においても、不都合な画像表示を行うことなく、デコード処理と表示処理との同期を取ることができる。
【0035】
本発明のMPEG画像表示制御方法の第4実施形態・・図8
本発明のMPEG画像表示制御方法の第4実施形態は、本発明のMPEG画像表示制御方法の第1実施形態において、リピート表示を行う場合には、リピート表示の終了後の表示切り替えタイミングまでデコード処理を待機するというものである。
【0036】
図8は本発明のMPEG画像表示制御方法の第4実施形態の具体例を示すタイミングチャートであり、図8AはMPEGデコーダから出力されるデコード画像、図8Bはディスプレイに表示される表示画像を示しており、図8に示す具体例では、I2画像をリピート表示する例を示しており、I2画像のリピート表示の終了後の表示切り替えタイミングまでB4画像のデコード処理が待機されている。なお、リピート表示する場合には、フレームメモリの割り当ての切り替えは行わないようにする。
【0037】
このように、本発明のMPEG画像表示制御方法の第4実施形態によれば、本発明のMPEG画像表示制御方法の第1実施形態において、リピート表示を行う場合には、リピート表示の終了後の表示切り替えタイミングまでデコード処理を待機するとしているので、本発明の第1実施形態と同様の作用効果を得ることができるほか、MPEGストリームに含まれているリピート表示指示あるいは外部からの表示停止指示等により、リピート表示を行う場合においても、デコード処理と表示処理との同期を取ることができる。
【0038】
本発明のMPEG画像表示制御装置の一実施形態・・図9
図9は本発明のMPEG画像表示制御装置の一実施形態を備えるMPEG画像表示装置の要部を示すブロック回路図であり、図9中、8はディスプレイ、9はMPEGストリームをデコードして画像表示制御を行う本発明のMPEG画像表示制御装置の一実施形態である。
【0039】
また、本発明のMPEG画像表示制御装置の一実施形態9において、10は1フレーム表示期間内に1フレームのエンコード画像データのデコード処理を行うように、かつ、1フレームのエンコード画像データのデコード処理は、該当フレームの画像ヘッダ後、該当フレームの画像データ前から開始し、次のフレームの画像ヘッダ後、次のフレームの画像データ前に停止するようにしてMPEGストリームをデコード処理するMPEGデコーダである。
【0040】
また、11−0〜11−3はMPEGデコーダ10から出力されるデコード画像データをフレーム単位で格納するフレームメモリ、12はMPEGデコーダ10から出力されるデコード画像データをフレームメモリ11−0〜11−3のいずれかに分配する分配回路であり、分配回路12は、MPEGデコーダ10から出力されるデコード画像データ格納フレームメモリ指定信号decにより分配動作が制御される。
【0041】
また、13はフレームメモリ11−0〜11−3のいずれかを選択し、選択したフレームメモリから出力されるデコード画像データを出力するセレクタ、14はMPEGデコーダ10から出力される前方参照画像データ格納フレームメモリ指定信号fwd又は後方参照画像データ格納フレームメモリ指定信号bwd又は表示画像データ格納フレームメモリ指定信号dispを選択し、選択した信号をセレクト制御信号としてセレクタ13に供給するセレクタ、15はセレクタ13から出力されるデコード画像データが表示画像データである場合、これを入力してディスプレイ8に対する画像表示を制御する表示制御部である。
【0042】
また、MPEGデコーダ10において、16はフレームメモリ11−0〜11−3のそれぞれをデコード画像データ格納フレームメモリに割り当てるか、前方参照画像データ格納フレームメモリに割り当てるか、後方参照画像データ格納フレームメモリに割り当てるか、表示画像データ格納フレームメモリに割り当てるかのフレームメモリ割り当ての切り替えタイミングを制御するフレームメモリ割り当て切り替えタイミング信号CHANGEを表示制御部15から供給されるフレーム同期信号FSYNCに同期させて出力するフレームメモリ割り当て切り替えタイミング信号生成部である。
【0043】
フレームメモリ割り当て切り替えタイミング信号生成部16は、1フレーム表示期間内に1フレームのエンコード画像データのデコード処理が終了しなかった場合を検出するデコード遅延検出部17と、MPEGストリームに含まれているリピート表示指示あるいは外部からの表示停止指示等により表示のリピートを制御する表示リピート制御部18を備え、デコード遅延検出部17がデコードの遅延を検出した場合あるいは表示リピート制御部18が表示のリピートを指示した場合には、フレームメモリ割り当て切り替えタイミング信号CHANGEをマスクするように構成されている。
【0044】
また、19はフレームメモリ割り当て切り替えタイミング信号CHANGEに同期させてフレームメモリ11−0〜11−3の割り当てを制御するフレームメモリ割り当て制御部であり、20はデコード画像データ格納フレームメモリを指定するデコード画像データ格納フレームメモリ指定レジスタである。このデコード画像データ格納フレームメモリ指定レジスタ20の内容がデコード画像データ格納フレームメモリ指定信号decとして分配回路12に供給される。
【0045】
このデコード画像データ格納フレームメモリ指定レジスタ20は、MPEGデコーダ10から出力されるデコード画像データを、フレームメモリ11−0〜11−3のうち、無効データを格納しているフレームメモリに書き込むように、その内容が設定される。
【0046】
また、21は前方参照画像データ格納フレームメモリを指定する前方参照画像データ格納フレームメモリ指定レジスタ、22は後方参照画像データ格納フレームメモリを指定する後方参照画像データ格納フレームメモリ指定レジスタ、23は表示画像データ格納フレームメモリを指定する表示画像データ格納フレームメモリ指定レジスタである。
【0047】
ここに、前方参照画像データ格納フレームメモリ指定レジスタ21の内容が前方参照画像データ格納フレームメモリ指定信号fwdとしてセレクタ14に入力され、後方参照画像データ格納フレームメモリ指定レジスタ22の内容が後方参照画像データ格納フレームメモリ指定信号bwdとしてセレクタ14に入力され、表示画像データ格納フレームメモリ指定レジスタ23の内容が表示画像データ格納フレームメモリ指定信号dispとしてセレクタ14に入力される。
【0048】
また、24はフレームメモリ11−0〜11−3から前方参照画像データ、後方参照画像データ及び表示画像データのいずれのデータを出力させるべきかを制御するメモリ制御部であり、セレクタ14は、メモリ制御部24が前方参照画像データを出力させるべきとする場合には前方参照画像データ格納フレームメモリ指定信号fwdを選択し、メモリ制御部24が後方参照画像データを出力させるべきとする場合には後方参照画像データ格納フレームメモリ指定信号bwdを選択し、メモリ制御部24が表示画像データを出力させるべきとする場合には表示画像データ格納フレームメモリ指定信号dispを選択する。
【0049】
そして、セレクタ13は、前方参照画像データ格納フレームメモリ指定信号fwdが供給されたときは、前方参照画像データ格納フレームメモリ指定信号fwdが指定するフレームメモリの出力を選択し、後方参照画像データ格納フレームメモリ指定信号bwdが供給されたときは、後方参照画像データ格納フレームメモリ指定信号bwdが指定するフレームメモリの出力を選択し、表示画像データ格納フレームメモリ指定信号dispが供給されたときは、表示画像データ格納フレームメモリ指定信号dispが指定するフレームメモリの出力を選択することになる。
【0050】
このように構成された図9に示す本発明のMPEG画像表示制御装置の一実施形態9を備えるMPEG画像表示装置においては、MPEGデコーダ10は、1フレーム表示期間内に1フレームのエンコード画像データのデコード処理を行うように、かつ、1フレームのエンコード画像データのデコード処理は、該当フレームの画像ヘッダ後、該当フレームの画像データ前から開始し、次のフレームの画像ヘッダ後、次のフレームの画像データ前に停止するようにしてMPEGストリームをデコードし、しかも、MPEGデコーダ10から出力されるデコード画像データは、フレームメモリ11−0〜11−3のうち、無効データを格納しているフレームメモリに書き込まれる。
【0051】
すなわち、本発明のMPEG画像表示制御装置の一実施形態9によれば、本発明のMPEG画像表示制御方法の第1実施形態及び第2実施形態を実行することができ、MPEGデコーダ10において、デコード画像データにエラーが発生しなかった場合には、例えば、図10に示すように動作し、MPEGデコーダ10において、例えば、B4画像にエラーが発生した場合には、図11に示すように、B3画像のリピート表示が行われる。
【0052】
なお、図10A及び図11Aは表示制御部15から出力されるフレーム同期信号FSYNC、図10B及び図11Bはフレームメモリ割り当て切り替えタイミング信号生成部16から出力されるフレームメモリ割り当て切り替えタイミング信号CHANGE、図10C及び図11CはMPEGデコーダ10から出力されるデコード画像、図10D及び図11Dはフレームメモリ11−0〜11−3の割り当て状態、図10E及び図11Eはフレームメモリ11−0〜11−3が格納するデコード画像を示している。
【0053】
また、本発明のMPEG画像表示制御装置の一実施形態9においては、1フレーム表示期間内に1フレームのエンコード画像データのデコード処理が終了しなかった場合、デコード遅延検出部17がこれを検出することにより、フレームメモリ割り当て切り替えタイミング信号CHANGEがマスクされるので、フレームメモリの割り当ての切り替えが行われないことになる。
【0054】
また、MPEGストリームに含まれているリピート表示指示あるいは外部からの表示停止指示等があった場合には、表示リピート制御部18により、表示のリピートが指示されることになるので、この場合も、フレームメモリ割り当て切り替えタイミング信号CHANGEがマスクされ、フレームメモリの割り当ての切り替えが行われないことになる。
【0055】
すなわち、本発明のMPEG画像表示制御装置の一実施形態9によれば、本発明のMPEG画像表示制御方法の第3実施形態及び第4実施形態を実行することができ、例えば、1フレーム表示期間内にB1画像データのデコード処理が終了しなかった場合や、I2画像のリピート表示指示があった場合には、例えば、図12に示すように動作することになる。
【0056】
なお、図12Aは表示制御部15から出力されるフレーム同期信号FSYNC、図12Bはデコード遅延部17から出力されるデコード遅延検出信号DELAY、図12Cは表示リピート制御部18から出力される表示リピート指示信号REPEAT、図12Dはフレームメモリ割り当て切り替えタイミング信号生成部16から出力されるフレームメモリ割り当て切り替えタイミング信号CHANGE、図12EはMPEGデコーダ10から出力されるデコード画像、図12Fはフレームメモリ11−0〜11−3の割り当て状態、図12Gはフレームメモリ11−0〜11−3が格納するデコード画像を示している。
【0057】
このように、本発明のMPEG画像表示制御装置の一実施形態9によれば、本発明のMPEG画像表示制御方法の第1実施形態〜第4実施形態を実行することができるので、(1)MPEGデコーダ10において、デコード画像データにエラーが発生した場合、現在表示している画像をリピート表示するという簡単なエラーコンシールメント処理を行うことにより、表示画像の乱れを目立たせないようにすることができ、(2)複雑な制御を行うことなく、表示フレームの割り当て変化のタイミングで参照画像データの割り当てを行うことができないという不都合を回避することができ、(3)入力ストリームの遅延等の理由により、1フレーム表示期間内に1フレームのエンコード画像データのデコード処理が終了しなかった場合においても、リピート表示を行うことにより、不都合な画像表示を行うことなく、デコード処理と表示処理との同期を取ることができ、(4)MPEGストリームに含まれているリピート表示指示あるいは外部からの表示停止指示等により、リピート表示を行う場合においても、デコード処理と表示処理との同期を取ることができる。
【0058】
ここで、本発明のMPEG画像表示制御方法及び装置の内容を整理すると、本発明のMPEG画像表示制御方法及び装置には、少なくとも、以下のMPEG画像表示制御方法及び装置が含まれる。
【0059】
[1] MPEGデコーダにおいて、1フレーム表示期間内に1フレームのエンコード画像データのデコード処理が行われるようにMPEGストリームのデコード処理を行い、前記MPEGデコーダから出力されるデコード画像データをフレーム単位で、無効データを格納しているフレームメモリに書き込む工程を含んでいることを特徴とするMPEG画像表示制御方法。
【0060】
[2] 前記[1]に記載のMPEG画像表示制御方法において、前記1フレームのエンコード画像データのデコード処理は、該当フレームの画像ヘッダ後、前記該当フレームの画像データ前から開始し、次のフレームの画像ヘッダ後、前記次のフレームの画像データ前に停止することを特徴とするMPEG画像表示制御方法。
【0061】
[3] 前記[1]に記載のMPEG画像表示制御方法において、前記1フレームのエンコード画像データのデコード処理が1フレーム表示期間内に終了しなかった場合には、現在表示しているフレーム画像をリピート表示させ、次のデコード処理は、次に表示切り替えが行われるまで行わないことを特徴とするMPEG画像表示制御方法。
【0062】
[4] 前記[1]に記載のMPEG画像表示制御方法において、リピート表示を行う場合には、リピート表示の終了後の表示切り替えタイミングまでデコード処理を待機することを特徴とするMPEG画像表示制御方法。
【0063】
[5] 1フレーム表示期間内に1フレームのエンコード画像データのデコード処理を行うようにしてMPEGストリームをデコード処理するMPEGデコーダと、表示画像データ格納フレームメモリ、デコード画像データ格納フレームメモリ及び第1、第2の参照画像データ格納フレームメモリが同時に存在するように、前記表示画像データ格納フレームメモリ、前記デコード画像データ格納フレームメモリ及び前記第1、第2の参照画像データ格納フレームメモリのいずれかに切り替え可能に割り当てられる複数のフレームメモリを備えていることを特徴とするMPEG画像表示制御装置。
【0064】
[6] 前記[5]に記載のMPEG画像表示制御装置において、前記MPEGデコーダは、前記1フレームのエンコード画像データのデコード処理を、該当フレームの画像ヘッダ後、前記該当フレームの画像データ前から開始し、次のフレームの画像ヘッダ後、前記次のフレームの画像データ前に停止することを特徴とするMPEG画像表示制御装置。
【0065】
[7] 前記[5]に記載のMPEG画像表示制御装置において、前記MPEGデコーダは、前記1フレームのエンコード画像データのデコード処理が1フレーム表示期間内に終了しなかった場合には、現在表示しているフレーム画像をリピート表示させ、次のデコード処理は、次に表示切り替えが行われるまで行わないことを特徴とするMPEG画像表示制御装置。
【0066】
[8] 前記[5]に記載のMPEG画像表示制御装置において、前記MPEGデコーダは、リピート表示を行う場合には、リピート表示の終了後の表示切り替えタイミングまでデコード処理を待機することを特徴とするMPEG画像表示制御装置。
【0067】
【発明の効果】
以上のように、本発明のMPEG画像表示制御方法によれば、デコード処理と表示処理とをフレーム単位で同期づけることができ、しかも、MPEGデコーダから出力されるデコード画像データを、無効データを格納しているフレームメモリに格納し、現に表示されている画像の基データであるデコード画像データを格納しているフレームメモリには書き込まないようにすることができるので、MPEGデコーダにおいて、デコード画像データにエラーが発生した場合、現に表示している画像をリピート表示するという簡単なエラーコンシールメント処理を行うことにより、表示画像の乱れを目立たせないようにすることができる。
【0068】
また、本発明のMPEG画像表示制御装置によれば、本発明のMPEG画像表示制御方法を実行し、MPEGデコーダにおいて、デコード画像データにエラーが発生した場合、現に表示している画像をリピート表示するという簡単なエラーコンシールメント処理を行うことにより、表示画像の乱れを目立たせないようにすることができる。
【図面の簡単な説明】
【図1】本発明のMPEG画像表示制御方法の第1実施形態の第1具体例を示すタイミングチャートである。
【図2】本発明のMPEG画像表示制御方法の第1実施形態の第2具体例を示すタイミングチャートである。
【図3】本発明のMPEG画像表示制御方法の第2実施形態の具体例を示すタイミングチャートである。
【図4】参照画像データの割り当て動作例を示すタイミングチャートである。
【図5】MPEGストリームの構造を概略的に示す図である。
【図6】1フレーム画像ストリームのデコード処理を1フレーム表示処理に同期させて行う場合に発生する問題点を説明するためのタイミングチャートである。
【図7】本発明のMPEG画像表示制御方法の第3実施形態の具体例を示すタイミングチャートである。
【図8】本発明のMPEG画像表示制御方法の第4実施形態の具体例を示すタイミングチャートである。
【図9】本発明のMPEG画像表示制御装置の一実施形態を備えるMPEG画像表示装置の要部を示すブロック回路図である。
【図10】図9に示すMPEG画像表示装置の第1動作例を示すタイミングチャートである。
【図11】図9に示すMPEG画像表示装置の第2動作例を示すタイミングチャートである。
【図12】図9に示すMPEG画像表示装置の第3動作例を示すタイミングチャートである。
【図13】従来のMPEG画像表示装置の一例の要部を示すブロック回路図である。
【図14】図13に示す従来のMPEG画像表示装置の動作例を示すタイミングチャートである。
【図15】図13に示す従来のMPEG画像表示制御装置が有する問題点を説明するためのタイミングチャートである。
【符号の説明】
(図9)
20 デコード画像データ格納フレームメモリ指定レジスタ
21 前方参照画像データ格納フレームメモリ指定レジスタ
22 後方参照画像データ格納フレームメモリ指定レジスタ
23 表示画像データ格納フレームメモリ指定レジスタ
dec デコード画像データ格納フレームメモリ指定信号
fwd 前方参照画像データ格納フレームメモリ指定信号
bwd 後方参照画像データ格納フレームメモリ指定信号
disp 表示画像データ格納フレームメモリ指定信号
FSYNC フレーム同期信号
CHANGE フレームメモリ割り当て切り替えタイミング信号
Claims (6)
- 1フレーム表示期間内に1フレームのエンコード画像データのデコード処理が行われるようにMPEGストリームのデコード処理を行う工程と、
前記デコード処理により得られるデコード画像データをフレーム単位で、複数のフレームメモリのうち、無効データを格納しているフレームメモリに書き込む工程を含み、
前記1フレームのエンコード画像データのデコード処理は、該当フレームの画像ヘッダ後、前記該当フレームの画像データ前から開始し、次のフレームの画像ヘッダ後、前記次のフレームの画像データ前に停止し、
前記次のフレームの画像ヘッダのデコード処理の結果に基づいて、前記複数のフレームメモリを、表示画像データ格納フレームメモリ、デコード画像データ格納フレームメモリ及び参照画像データ格納フレームメモリが同時に存在するように、前記表示画像データ格納フレームメモリ、前記デコード画像データ格納フレームメモリ及び前記参照画像データ格納フレームメモリのいずれかに切り替える
ことを特徴とするMPEG画像表示制御方法。 - デコード画像データにエラーが生じた場合に現在表示しているデコード画像データをリピート表示する工程を含む
ことを特徴とする請求項1に記載のMPEG画像表示制御方法。 - 1フレーム表示期間内に1フレームのエンコード画像データのデコード処理を行うようにしてMPEGストリームをデコード処理するMPEGデコーダと、
表示画像データ格納フレームメモリ、デコード画像データ格納フレームメモリ及び参照画像データ格納フレームメモリが同時に存在するように、前記表示画像データ格納フレームメモリ、前記デコード画像データ格納フレームメモリ及び前記参照画像データ格納フレームメモリのいずれかに切り替え可能な複数のフレームメモリを備え、
前記MPEGデコーダは、前記1フレームのエンコード画像データのデコード処理を、該当フレームの画像ヘッダ後、前記該当フレームの画像データ前から開始し、次のフレームの画像ヘッダ後、前記次のフレームの画像データ前に停止し、前記次のフレームの画像ヘッダのデコード処理の結果に基づいて、前記複数のフレームメモリを、前記表示画像データ格納フレームメモリ、前記デコード画像データ格納フレームメモリ及び前記参照画像データ格納フレームメモリが同時に存在するように、前記表示画像データ格納フレームメモリ、前記デコード画像データ格納フレームメモリ及び前記参照画像データ格納フレームメモリのいずれかに切り替える
ことを特徴とするMPEG画像表示制御装置。 - MPEGストリームのデコード処理を行いデコード画像データを出力するデコーダ回路と、
前記デコード画像データを格納する複数のフレームメモリと、
前記デコーダ回路から出力される前記デコード画像データをフレーム単位で、前記複数のフレームメモリのうち、無効データを格納しているフレームメモリに書き込む制御回路とを備え、
前記デコーダ回路は、1フレーム表示期間内に1フレームのエンコード画像データのデコード処理を行うように、かつ、前記1フレームのエンコード画像データのデコード処理を、該当フレームの画像ヘッダ後、前記該当フレームの画像データ前から開始し、次のフレームの画像ヘッダ後、前記次のフレームの画像データ前に停止し、前記次のフレームの画像ヘッダのデコード処理の結果に基づいて、前記複数のフレームメモリを、表示画像データ格納フレームメモリ、デコード画像データ格納フレームメモリ及び参照画像データ格納フレームメモリが同時に存在するように、前記表示画像データ格納フレームメモリ、前記デコード画像データ格納フレームメモリ及び前記参照画像データ格納フレームメモリの いずれかに切り替える
ことを特徴とするMPEG画像表示制御装置。 - 表示済みデータが格納されるフレームメモリを指定する制御信号に基づいてデコード画像データを格納するためのフレームメモリを選択する分配回路を備える
ことを特徴とする請求項4に記載のMPEG画像表示制御装置。 - 1フレーム表示期間内に1フレームのエンコード画像データのデコード処理が終了しなかったことを検出するデコード遅延検出部と、
リピート表示指示を制御する表示リピート制御部とを備え、
前記デコード遅延検出部からの検出信号又は前記表示リピート制御部からのリピート表示指示信号に基づいてフレームメモリ割り当ての切り替えをマスクする
ことを特徴とする請求項4又は請求項5に記載のMPEG画像表示制御装置。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP29897799A JP4164966B2 (ja) | 1999-10-21 | 1999-10-21 | Mpeg画像表示制御方法及び装置 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP29897799A JP4164966B2 (ja) | 1999-10-21 | 1999-10-21 | Mpeg画像表示制御方法及び装置 |
Publications (3)
Publication Number | Publication Date |
---|---|
JP2001119693A JP2001119693A (ja) | 2001-04-27 |
JP2001119693A5 JP2001119693A5 (ja) | 2004-12-02 |
JP4164966B2 true JP4164966B2 (ja) | 2008-10-15 |
Family
ID=17866649
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP29897799A Expired - Fee Related JP4164966B2 (ja) | 1999-10-21 | 1999-10-21 | Mpeg画像表示制御方法及び装置 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP4164966B2 (ja) |
Families Citing this family (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP4410277B2 (ja) | 2007-08-28 | 2010-02-03 | 富士通株式会社 | 半導体装置、および半導体装置の制御方法 |
-
1999
- 1999-10-21 JP JP29897799A patent/JP4164966B2/ja not_active Expired - Fee Related
Also Published As
Publication number | Publication date |
---|---|
JP2001119693A (ja) | 2001-04-27 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
JP3326669B2 (ja) | データ再生装置 | |
JPH0997041A (ja) | 映像信号処理装置 | |
JPH08305860A (ja) | 画像復号表示装置 | |
WO2000039803A1 (en) | Dual-port memory system for buffering asynchronous input to a raster scanned display | |
JP2009111932A (ja) | 動画像復号化装置 | |
US7218676B2 (en) | Method and a decoder for decoding MPEG video | |
JP3356078B2 (ja) | 圧縮ストリーム復号装置および圧縮ストリーム復号方法 | |
JP4879381B2 (ja) | 画像復号化方法および画像復号化装置 | |
JP4164966B2 (ja) | Mpeg画像表示制御方法及び装置 | |
JP3578528B2 (ja) | データのデコーダ回路 | |
JPH114446A (ja) | 情報信号デコード方法及び装置 | |
JP2001111968A (ja) | フレームレート変換装置 | |
JP2003186445A (ja) | 表示装置 | |
JP2004343553A (ja) | 画像復号表示装置 | |
JPH10126781A (ja) | 復号化装置 | |
JP2000310985A (ja) | バッファ制御装置及び半導体集積回路 | |
JP4661652B2 (ja) | デコード方法及びデコード装置 | |
KR100438719B1 (ko) | 영상 신호 재생 장치 및 방법 | |
JP3171178B2 (ja) | Mpeg動画像復号化装置 | |
JP4306833B2 (ja) | データ受信装置 | |
JP2001166913A (ja) | 画面表示装置を備えたマイクロコンピュータ | |
JP2687881B2 (ja) | ハイビジョン信号復号装置 | |
JP3928301B2 (ja) | 画像表示方法及び装置 | |
JPH07264581A (ja) | 動画用描画処理装置 | |
JPH10262215A (ja) | 動画像復号装置 |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20060516 |
|
A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20060530 |
|
A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20060728 |
|
A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20070227 |
|
A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20070501 |
|
TRDD | Decision of grant or rejection written | ||
A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20080708 |
|
A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 |
|
A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20080721 |
|
R150 | Certificate of patent or registration of utility model |
Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110808 Year of fee payment: 3 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120808 Year of fee payment: 4 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120808 Year of fee payment: 4 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20130808 Year of fee payment: 5 |
|
LAPS | Cancellation because of no payment of annual fees |