JPH07264581A - 動画用描画処理装置 - Google Patents
動画用描画処理装置Info
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- JPH07264581A JPH07264581A JP4830894A JP4830894A JPH07264581A JP H07264581 A JPH07264581 A JP H07264581A JP 4830894 A JP4830894 A JP 4830894A JP 4830894 A JP4830894 A JP 4830894A JP H07264581 A JPH07264581 A JP H07264581A
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- buffer memory
- buffer
- data
- memory
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- Compression Or Coding Systems Of Tv Signals (AREA)
Abstract
(57)【要約】
【目的】本発明は、動画処理を行う装置において、フレ
ームメモリへの書き込みとバッファメモリへの書き込み
両方が要求されるタイミングでも処理のネックとならな
いことを目的とする。 【構成】動画処理装置は画像データを受け取り再生処理
を行なう。このとき、フレームメモリ(111)とバッ
ファメモリ(113)の双方への書き込みが生じる場合
がある。このときに動画処理装置からバッファコントロ
ーラ(114)へ双方への書き込みが生じたことを通知
し(209)、同一の制御信号で同一の再生画像をフレ
ームメモリとバッファメモリに同時に書き込む。 【効果】動画処理システムで動画処理を行うときに、フ
レームメモリとバッファ両方に同じデータを書き込む処
理がどちらか一方の書込時間のみとなる。
ームメモリへの書き込みとバッファメモリへの書き込み
両方が要求されるタイミングでも処理のネックとならな
いことを目的とする。 【構成】動画処理装置は画像データを受け取り再生処理
を行なう。このとき、フレームメモリ(111)とバッ
ファメモリ(113)の双方への書き込みが生じる場合
がある。このときに動画処理装置からバッファコントロ
ーラ(114)へ双方への書き込みが生じたことを通知
し(209)、同一の制御信号で同一の再生画像をフレ
ームメモリとバッファメモリに同時に書き込む。 【効果】動画処理システムで動画処理を行うときに、フ
レームメモリとバッファ両方に同じデータを書き込む処
理がどちらか一方の書込時間のみとなる。
Description
【0001】
【産業上の利用分野】本発明は、動画用描画処理装置の
処理を高速化するための制御装置、特にメモリ制御に関
する。
処理を高速化するための制御装置、特にメモリ制御に関
する。
【0002】
【従来の技術】デジタルでの動画処理技術の一つにMP
EG方式によるものがあり、方式の動画再生用ハードウ
エアが各社から発表されている。(参考:相次ぐMPE
Gチップの製品化、家庭市場の拡大に備える:日経BP
社刊 日経エレクトロニクス平成5年9月13日号)こ
の方式の特徴は、再生画像をIピクチャ、Pピクチャ、
Bピクチャの3種類持つことにある。このうちIピクチ
ャでは、もとの画像1フレームのみを使用して、データ
の圧縮を行なっているため、Iピクチャデータのみでの
再生が可能である。これに対してPピクチャは、自身の
データと1画面分の再生画面データが必要であり、ま
た、Bピクチャは2画面分の再生画面データが必要とな
っている。よって、このMPEG方式の動画を再生する
機能を実現する場合、2画面分の再生画面データが収ま
るバッファメモリが必要となる。また、このバッファを
用いて画像を再生する場合、特にIピクチャを再生する
ときには、タイミングによってFMとバッファメモリ双
方に同じデータを書き込む必要が出てくる。
EG方式によるものがあり、方式の動画再生用ハードウ
エアが各社から発表されている。(参考:相次ぐMPE
Gチップの製品化、家庭市場の拡大に備える:日経BP
社刊 日経エレクトロニクス平成5年9月13日号)こ
の方式の特徴は、再生画像をIピクチャ、Pピクチャ、
Bピクチャの3種類持つことにある。このうちIピクチ
ャでは、もとの画像1フレームのみを使用して、データ
の圧縮を行なっているため、Iピクチャデータのみでの
再生が可能である。これに対してPピクチャは、自身の
データと1画面分の再生画面データが必要であり、ま
た、Bピクチャは2画面分の再生画面データが必要とな
っている。よって、このMPEG方式の動画を再生する
機能を実現する場合、2画面分の再生画面データが収ま
るバッファメモリが必要となる。また、このバッファを
用いて画像を再生する場合、特にIピクチャを再生する
ときには、タイミングによってFMとバッファメモリ双
方に同じデータを書き込む必要が出てくる。
【0003】FMとバッファメモリ両方に同じものを書
き込む場合、一般的な方式では、一度バッファメモリに
書き込み、これをFMにコピーするか、またはFMに書
き込み、これをバッファメモリにコピーするかのどちら
かの方法で行っていた。つまり、双方に同じデータを書
き込む処理時間はFM書き込みとバッファメモリの書き
込み時間の和であり、同じ速度のメモリを使用した場
合、最低片方に書き込む時間の2倍かかっていた。この
ような、メモリへ一度に大量な書き込みを行う場合は、
このメモリ書き込み処理が全体の処理ネックとなる。よ
って、従来から一般的なメモリシステムなどにおいて
は、ある特定の処理に特化した高速化が考えられてい
る。一例として、メモリの複数アドレスを有効にする手
段を設けて、一度の書き込みでメモリのクリアを行なう
ものがあった(特開平2ー265090号公報)。
き込む場合、一般的な方式では、一度バッファメモリに
書き込み、これをFMにコピーするか、またはFMに書
き込み、これをバッファメモリにコピーするかのどちら
かの方法で行っていた。つまり、双方に同じデータを書
き込む処理時間はFM書き込みとバッファメモリの書き
込み時間の和であり、同じ速度のメモリを使用した場
合、最低片方に書き込む時間の2倍かかっていた。この
ような、メモリへ一度に大量な書き込みを行う場合は、
このメモリ書き込み処理が全体の処理ネックとなる。よ
って、従来から一般的なメモリシステムなどにおいて
は、ある特定の処理に特化した高速化が考えられてい
る。一例として、メモリの複数アドレスを有効にする手
段を設けて、一度の書き込みでメモリのクリアを行なう
ものがあった(特開平2ー265090号公報)。
【0004】
【発明が解決しようとする課題】上記の一般的な方式で
は、双方に同じデータを書き込む処理時間は、最低片方
に書き込む時間の2倍かかっていた。これは、書き込み
時間がそれほどかからない比較的小さな画面の再生には
問題にならないが、画面が大きくなる場合この書き込み
時間は問題になってくる。また、上記の同一データを一
度に書き込む方式であるメモリクリアの方法は、このま
までは、順次送信されて来るデータをメモリシステムに
書き込む動画再生には使用できない。よって、この双方
のメモリに同じデータを短時間で書き込める手段が必要
になる。
は、双方に同じデータを書き込む処理時間は、最低片方
に書き込む時間の2倍かかっていた。これは、書き込み
時間がそれほどかからない比較的小さな画面の再生には
問題にならないが、画面が大きくなる場合この書き込み
時間は問題になってくる。また、上記の同一データを一
度に書き込む方式であるメモリクリアの方法は、このま
までは、順次送信されて来るデータをメモリシステムに
書き込む動画再生には使用できない。よって、この双方
のメモリに同じデータを短時間で書き込める手段が必要
になる。
【0005】
【課題を解決するための手段】上記の課題は、以下の手
段によって解決される。
段によって解決される。
【0006】本発明の実施例では、FM、バッファメモ
リ双方のメモリを同一の方法で、かつ同じ速度で書き込
めるものとし、そして、FM、バッファメモリ双方とも
に動画処理用描画部によって制御される同じメモリ制御
バスに接続する。これにさらに、FM、バッファメモリ
双方書き込みモードであることを動画用描画処理部から
受け取り、その次から順次送られるFMの制御信号およ
びクロック信号を元にして新たにバッファメモリ用のア
ドレスを生成するバッファコントローラを付加した。以
上の手段を用いることによって、上記の課題を解決した
動画用描画処理装置が提供される。
リ双方のメモリを同一の方法で、かつ同じ速度で書き込
めるものとし、そして、FM、バッファメモリ双方とも
に動画処理用描画部によって制御される同じメモリ制御
バスに接続する。これにさらに、FM、バッファメモリ
双方書き込みモードであることを動画用描画処理部から
受け取り、その次から順次送られるFMの制御信号およ
びクロック信号を元にして新たにバッファメモリ用のア
ドレスを生成するバッファコントローラを付加した。以
上の手段を用いることによって、上記の課題を解決した
動画用描画処理装置が提供される。
【0007】
【作用】上記の情報処理装置は、以下のように動作す
る。
る。
【0008】まず、動画処理用描画部からバッファコン
トローラへ、双方書き込みモードであることを伝達し、
この後動画処理用描画部はFMへの書き込みを行なう。
バッファコントローラはFMへの書き込み信号を受け
て、この信号に同期させてバッファ書き込み用アドレス
を作成する。このアドレス信号とFMへの書き込み信号
をそのまま使用してバッファメモリへの書き込みを行な
う事によって、FM、バッファメモリ同時書き込みを実
現する。
トローラへ、双方書き込みモードであることを伝達し、
この後動画処理用描画部はFMへの書き込みを行なう。
バッファコントローラはFMへの書き込み信号を受け
て、この信号に同期させてバッファ書き込み用アドレス
を作成する。このアドレス信号とFMへの書き込み信号
をそのまま使用してバッファメモリへの書き込みを行な
う事によって、FM、バッファメモリ同時書き込みを実
現する。
【0009】
【実施例】本発明の実施例を図を使用して説明する。
【0010】図1は本発明の第1の実施例の説明図であ
る。図中101は中央演算処理装置(以下CPUと略す
る)、102はメインメモリ、103はシステムバス、
104は、周辺機器コントローラ、105は周辺機器バ
ス、106はネットワークコントローラ、107はSC
SIコントローラ、108はCDーROMドライブまた
はハードディスク、109は動画処理装置、110はグ
ラフィックバス、111はフレームメモリ(以下FMと
略する)、112は表示装置、113は動画の再生に必
要なバッファメモリであり、これに114に示すバッフ
ァメモリの操作を行うバッファコントローラを付加す
る。
る。図中101は中央演算処理装置(以下CPUと略す
る)、102はメインメモリ、103はシステムバス、
104は、周辺機器コントローラ、105は周辺機器バ
ス、106はネットワークコントローラ、107はSC
SIコントローラ、108はCDーROMドライブまた
はハードディスク、109は動画処理装置、110はグ
ラフィックバス、111はフレームメモリ(以下FMと
略する)、112は表示装置、113は動画の再生に必
要なバッファメモリであり、これに114に示すバッフ
ァメモリの操作を行うバッファコントローラを付加す
る。
【0011】次にこの実施例の動作を示す。ネットワー
ク(106)か、またはCDーROMドライブ(10
8)から得られる動画情報がシステムバス(103)を
通して動画処理装置(109)に送信される。動画処理
装置はデータを受け取り解釈して、画像の再生処理を行
なう。このときMPEG方式では、送られてくる画像デ
ータはIピクチャ、Pピクチャ、Bピクチャの3種類存
在し、Pピクチャでは、そのまえに存在したIまたはP
ピクチャを1画面使用して再生を行ない、Bピクチャで
は、IまたはPピクチャを2画面使用して再生を行な
う。よって、再生処理には2画面分のバッファメモリを
使用する。また、Iピクチャは他のPピクチャ、Bピク
チャ再生の原画として使用するため、再生された画像デ
ータは、表示用メモリ以外にバッファメモリにコピーし
て使用する。よって、Iピクチャが再生されて表示メモ
リへの転送を行なう。このときにバッファコントローラ
は、この信号を利用してバッファメモリにIピクチャを
保存する。
ク(106)か、またはCDーROMドライブ(10
8)から得られる動画情報がシステムバス(103)を
通して動画処理装置(109)に送信される。動画処理
装置はデータを受け取り解釈して、画像の再生処理を行
なう。このときMPEG方式では、送られてくる画像デ
ータはIピクチャ、Pピクチャ、Bピクチャの3種類存
在し、Pピクチャでは、そのまえに存在したIまたはP
ピクチャを1画面使用して再生を行ない、Bピクチャで
は、IまたはPピクチャを2画面使用して再生を行な
う。よって、再生処理には2画面分のバッファメモリを
使用する。また、Iピクチャは他のPピクチャ、Bピク
チャ再生の原画として使用するため、再生された画像デ
ータは、表示用メモリ以外にバッファメモリにコピーし
て使用する。よって、Iピクチャが再生されて表示メモ
リへの転送を行なう。このときにバッファコントローラ
は、この信号を利用してバッファメモリにIピクチャを
保存する。
【0012】第1の実施例のバッファコントローラ周辺
の詳細図を図2に示す。図中ブロックで図1と同じもの
は同一の番号とした。図中201〜203は図1中10
9の動画処理装置の内部機能ブロックで、201は動画
データのデコーダ、202は処理制御部、203は画像
再生に使用するDCT演算器である。204はFMにア
ドレスを送るアドレスバス、205はFMとバッファメ
モリにデータを送るデータバスである。206、207
はそれぞれDRAMをコントロールするためのRAS
(Row Address Strobe)、CAS(C
olumn Address Strobe)信号で、D
RAM以外の記憶装置を使用する場合、その記憶装置の
コントロール信号となる。また、208は動画処理装置
の動作クロックを反転した信号、209はバッファコン
トローラにFMとバッファメモリへの同時書き込みを行
うモードであることを示すモード信号、そして、210
はバッファメモリのアドレスバスである。これらは、シ
ステムバスと接続されている。システムバスから動画デ
ータが送信されて来ると、これをデコーダ(201)が
デコードしてDCT演算器(203)に渡して画像デー
タに変換する。これらの動画処理装置内のブロックの制
御を行うのが処理制御部で、ここでは再生画像がIピク
チャが連続しているなどのFM、バッファ双方への書き
込み必要性が生じたかの判定を行い、結果をモード信号
(209)としてバッファコントローラ(114)へ送
出する。
の詳細図を図2に示す。図中ブロックで図1と同じもの
は同一の番号とした。図中201〜203は図1中10
9の動画処理装置の内部機能ブロックで、201は動画
データのデコーダ、202は処理制御部、203は画像
再生に使用するDCT演算器である。204はFMにア
ドレスを送るアドレスバス、205はFMとバッファメ
モリにデータを送るデータバスである。206、207
はそれぞれDRAMをコントロールするためのRAS
(Row Address Strobe)、CAS(C
olumn Address Strobe)信号で、D
RAM以外の記憶装置を使用する場合、その記憶装置の
コントロール信号となる。また、208は動画処理装置
の動作クロックを反転した信号、209はバッファコン
トローラにFMとバッファメモリへの同時書き込みを行
うモードであることを示すモード信号、そして、210
はバッファメモリのアドレスバスである。これらは、シ
ステムバスと接続されている。システムバスから動画デ
ータが送信されて来ると、これをデコーダ(201)が
デコードしてDCT演算器(203)に渡して画像デー
タに変換する。これらの動画処理装置内のブロックの制
御を行うのが処理制御部で、ここでは再生画像がIピク
チャが連続しているなどのFM、バッファ双方への書き
込み必要性が生じたかの判定を行い、結果をモード信号
(209)としてバッファコントローラ(114)へ送
出する。
【0013】また、バッファコントローラの内部図を図
3に示す。図中で図1、図2と同じ機能のブロックは同
一の番号とした。301は、バッファメモリ書き込み用
のRowアドレス(302)およびColumnアドレ
ス(303)を作成するカウンタ(301)である。こ
のカウンタは、CAS信号(207)の変化を計数する
構造になっており、出力のうち上位ビットをRowアド
レス、下位ビットをColumnアドレスとして使用す
る。モード切り替え信号の変化点を検出するエッジ検出
器(304)から、モード同時書き込みに切り替わった
ときにカウンタにリセット信号(305)を出す。30
6はラッチで、RAS(206)の変化を反転クロック
(208)のタイミングで送り出して、Row/Col
umnアドレスセレクタ(308)の選択をおこなうセ
レクト信号(307)とする。この信号は、ハイレベル
ではRowアドレスを選択し、ローレベルではColu
mnアドレスを選択する。308はRow/Colum
nアドレスセレクタで、セレクト信号(307)によっ
てRowアドレスかまたはColumnアドレスを選択
して、同時書き込みアドレス(309)に出力する。ま
た、モード信号によってセレクトされるアドレスセレク
タ(310)を設けて、動画処理装置(104)が直接
バッファを操作するためのアドレス(204)と、同時
書き込みを行う場合に使用する同時書き込みアドレス
(309)とのセレクトを行い、バッファのアドレスバ
ス(210)へ出力する。
3に示す。図中で図1、図2と同じ機能のブロックは同
一の番号とした。301は、バッファメモリ書き込み用
のRowアドレス(302)およびColumnアドレ
ス(303)を作成するカウンタ(301)である。こ
のカウンタは、CAS信号(207)の変化を計数する
構造になっており、出力のうち上位ビットをRowアド
レス、下位ビットをColumnアドレスとして使用す
る。モード切り替え信号の変化点を検出するエッジ検出
器(304)から、モード同時書き込みに切り替わった
ときにカウンタにリセット信号(305)を出す。30
6はラッチで、RAS(206)の変化を反転クロック
(208)のタイミングで送り出して、Row/Col
umnアドレスセレクタ(308)の選択をおこなうセ
レクト信号(307)とする。この信号は、ハイレベル
ではRowアドレスを選択し、ローレベルではColu
mnアドレスを選択する。308はRow/Colum
nアドレスセレクタで、セレクト信号(307)によっ
てRowアドレスかまたはColumnアドレスを選択
して、同時書き込みアドレス(309)に出力する。ま
た、モード信号によってセレクトされるアドレスセレク
タ(310)を設けて、動画処理装置(104)が直接
バッファを操作するためのアドレス(204)と、同時
書き込みを行う場合に使用する同時書き込みアドレス
(309)とのセレクトを行い、バッファのアドレスバ
ス(210)へ出力する。
【0014】図4のフローチャートを使用して、動作を
説明する。図4のうち図4.1は動画処理装置の処理
で、図4.2はバッファコントローラの処理を示す。
説明する。図4のうち図4.1は動画処理装置の処理
で、図4.2はバッファコントローラの処理を示す。
【0015】まず、動画処理装置はモード信号を発信し
て、バッファコントローラに同時書き込みモードである
ことを示す(401)。次にFMのRowアドレスを出
力し(402)、RAS信号を真とすることによって、
FMにRowアドレスをラッチさせる。(403)次に
FMのColumnアドレスを出力し(404)、CA
S信号を真とすることによって、FMにデータを書き込
む(405)。次にCASを偽とした後(406)、R
ASを偽として(407)1回の書き込みを終了し、書
き込みが終っていなければ再度402から実行し、終了
していればモード信号を戻して(409)動作を終了す
る。
て、バッファコントローラに同時書き込みモードである
ことを示す(401)。次にFMのRowアドレスを出
力し(402)、RAS信号を真とすることによって、
FMにRowアドレスをラッチさせる。(403)次に
FMのColumnアドレスを出力し(404)、CA
S信号を真とすることによって、FMにデータを書き込
む(405)。次にCASを偽とした後(406)、R
ASを偽として(407)1回の書き込みを終了し、書
き込みが終っていなければ再度402から実行し、終了
していればモード信号を戻して(409)動作を終了す
る。
【0016】また、バッファコントローラの動作は、ま
ずモード信号を動画処理装置から受取り、アドレスセレ
クタで同時書き込みアドレスを選択して(410)、カ
ウンタをリセットする(411)。次にカウンタの上位
アドレスをRowアドレスとして出力し(412)、R
ASが真となるときにバッファメモリにRowアドレス
をラッチさせる(413)。つぎに反転クロックでデー
タを受けるラッチでRAS信号を受け、この信号の変化
でアドレス出力をColumnアドレスに切り替える
(414)。CASが真になったときに、バッファメモ
リにデータが記憶される(415)。そして、CASが
再び偽になったときにカウンタを1カウントアップする
(416)。次にRASが偽となるときにアドレスは再
びRowアドレスを出力する(417)。モード信号が
継続して真であれば412まで戻り、偽となればセレク
タが通常モードアドレス選択を行う(419)。
ずモード信号を動画処理装置から受取り、アドレスセレ
クタで同時書き込みアドレスを選択して(410)、カ
ウンタをリセットする(411)。次にカウンタの上位
アドレスをRowアドレスとして出力し(412)、R
ASが真となるときにバッファメモリにRowアドレス
をラッチさせる(413)。つぎに反転クロックでデー
タを受けるラッチでRAS信号を受け、この信号の変化
でアドレス出力をColumnアドレスに切り替える
(414)。CASが真になったときに、バッファメモ
リにデータが記憶される(415)。そして、CASが
再び偽になったときにカウンタを1カウントアップする
(416)。次にRASが偽となるときにアドレスは再
びRowアドレスを出力する(417)。モード信号が
継続して真であれば412まで戻り、偽となればセレク
タが通常モードアドレス選択を行う(419)。
【0017】また、第2の実施例として、図5からの図
を使用して説明する。
を使用して説明する。
【0018】バッファコントローラの図を図5に示す。
図中で図3と同じ機能を持つものは同一の番号とした。
501は、バッファメモリ書き込み用のRowアドレス
(302)を作成するRASカウンタである。同様に5
02は、バッファメモリ書き込み用Columnアドレ
ス(303)を作成するCASカウンタである。CAS
カウンタは、CAS信号(206)の立上りでカウント
アップされる。また、バッファメモリ書き込み用Col
umnアドレス(303)は、比較器(504)で同一
Rowアドレスであるメモリの残量がnバイトになるC
olumnアドレス(505)と比較されて、505よ
り大きくなる場合は、RASの変化点で変化するように
RAS信号とAND(506)をとって、ページ用Ro
wアドレス切り替え信号(507)として、CASカウ
ンタにリセットをかけて同時に、RASカウンタの値を
1カウントアップする。ただし、このnの値は、DRA
Mの高速ページモードなどで1回のRAS信号の立ちあ
げで書き込まれるデータのバイト数になる。この値を設
定することによって、送り込まれるデータがバッファの
ページモード境界になって、データが途切れる事を防
ぎ、またページモードでのFMとバッファ同時書き込み
を可能にする。また、モード切り替え信号の変化点を検
出するエッジ検出器(312)より、モード同時書き込
みに切り替わったときにRASカウンタ、CASカウン
タにリセット信号(313)を出す。
図中で図3と同じ機能を持つものは同一の番号とした。
501は、バッファメモリ書き込み用のRowアドレス
(302)を作成するRASカウンタである。同様に5
02は、バッファメモリ書き込み用Columnアドレ
ス(303)を作成するCASカウンタである。CAS
カウンタは、CAS信号(206)の立上りでカウント
アップされる。また、バッファメモリ書き込み用Col
umnアドレス(303)は、比較器(504)で同一
Rowアドレスであるメモリの残量がnバイトになるC
olumnアドレス(505)と比較されて、505よ
り大きくなる場合は、RASの変化点で変化するように
RAS信号とAND(506)をとって、ページ用Ro
wアドレス切り替え信号(507)として、CASカウ
ンタにリセットをかけて同時に、RASカウンタの値を
1カウントアップする。ただし、このnの値は、DRA
Mの高速ページモードなどで1回のRAS信号の立ちあ
げで書き込まれるデータのバイト数になる。この値を設
定することによって、送り込まれるデータがバッファの
ページモード境界になって、データが途切れる事を防
ぎ、またページモードでのFMとバッファ同時書き込み
を可能にする。また、モード切り替え信号の変化点を検
出するエッジ検出器(312)より、モード同時書き込
みに切り替わったときにRASカウンタ、CASカウン
タにリセット信号(313)を出す。
【0019】314はラッチで、RAS(206)の変
化を反転クロック(208)のタイミングで送り出し
て、Row/ Columnアドレスセレクタ(31
6)のセレクトをおこなうセレクト信号(315)にな
る。この信号は、ハイレベルではRASアドレスを選択
し、ローレベルではCASアドレスを選択する。316
はRow/ Columnアドレスセレクタで、セレク
ト信号(315)によってRowアドレスかまたはCo
lumnアドレスを選択して、同時書き込みアドレス
(317)に出力する。また、モード信号によってセレ
クトされるアドレスセレクタ(318)を設けて、動画
処理装置(104)が直接バッファを操作するためのア
ドレス(204)と、同時書き込みを行う場合に使用す
る同時書き込みアドレス(309)とのセレクトを行
い、バッファのアドレスバス(210)へ出力する。
化を反転クロック(208)のタイミングで送り出し
て、Row/ Columnアドレスセレクタ(31
6)のセレクトをおこなうセレクト信号(315)にな
る。この信号は、ハイレベルではRASアドレスを選択
し、ローレベルではCASアドレスを選択する。316
はRow/ Columnアドレスセレクタで、セレク
ト信号(315)によってRowアドレスかまたはCo
lumnアドレスを選択して、同時書き込みアドレス
(317)に出力する。また、モード信号によってセレ
クトされるアドレスセレクタ(318)を設けて、動画
処理装置(104)が直接バッファを操作するためのア
ドレス(204)と、同時書き込みを行う場合に使用す
る同時書き込みアドレス(309)とのセレクトを行
い、バッファのアドレスバス(210)へ出力する。
【0020】図6のフローチャートを使用して、動作を
説明する。図6のうち図6.1は動画処理装置の処理
で、図6.2はバッファコントローラの処理を示す。
説明する。図6のうち図6.1は動画処理装置の処理
で、図6.2はバッファコントローラの処理を示す。
【0021】まず、動画処理装置はモード信号を発信し
て、バッファコントローラに同時書き込みモードである
ことを示す(601)。次にFMのRowアドレスを出
力し(602)、RAS信号を真とすることによって、
FMにRowアドレスをラッチさせる。(603)次に
FMのColumnアドレスを出力し(604)、CA
S信号を真とすることによって、FMにデータを書き込
む(605)。次にCASを偽とした後(606)、ペ
ージモードの場合604まで戻り、違う場合RASを偽
として(608)1回の書き込みを終了し、書き込みが
終っていなければ再度602から実行し、終了していれ
ばモード信号を戻して(610)、動作を終了する。
て、バッファコントローラに同時書き込みモードである
ことを示す(601)。次にFMのRowアドレスを出
力し(602)、RAS信号を真とすることによって、
FMにRowアドレスをラッチさせる。(603)次に
FMのColumnアドレスを出力し(604)、CA
S信号を真とすることによって、FMにデータを書き込
む(605)。次にCASを偽とした後(606)、ペ
ージモードの場合604まで戻り、違う場合RASを偽
として(608)1回の書き込みを終了し、書き込みが
終っていなければ再度602から実行し、終了していれ
ばモード信号を戻して(610)、動作を終了する。
【0022】また、バッファコントローラの動作は、ま
ずモード信号を動画処理装置から受取り、アドレスセレ
クタで同時書き込みアドレスを選択して、RASカウン
タとCASカウンタをリセットする(611)。次にR
ASカウンタからRowアドレスを出力し、RASが真
となるときにバッファメモリにRowアドレスをラッチ
させる(612)。つぎに反転クロックのタイミングで
データを受けるラッチでRAS信号を受け、この信号の
変化でアドレス出力をColumnアドレスに切り替え
る(613)。CASが真になったときに、バッファメ
モリにデータが記憶される(614)。そして、CAS
が再び偽になったときにCASカウンタを1カウントア
ップする(615)。同一Rowアドレス内のColu
mnアドレスの残りがnバイト以下であれば、CASカ
ウンタをリセットして、RASカウンタを1カウントア
ップする(617)。ページモードであれば614に戻
り(616)、違う場合、次にRASが偽となるときに
アドレスは再びRowアドレスを出力する(611)。
モード信号が継続して真であれば612まで戻り、偽と
なればセレクタが通常モードアドレス選択を行う。
ずモード信号を動画処理装置から受取り、アドレスセレ
クタで同時書き込みアドレスを選択して、RASカウン
タとCASカウンタをリセットする(611)。次にR
ASカウンタからRowアドレスを出力し、RASが真
となるときにバッファメモリにRowアドレスをラッチ
させる(612)。つぎに反転クロックのタイミングで
データを受けるラッチでRAS信号を受け、この信号の
変化でアドレス出力をColumnアドレスに切り替え
る(613)。CASが真になったときに、バッファメ
モリにデータが記憶される(614)。そして、CAS
が再び偽になったときにCASカウンタを1カウントア
ップする(615)。同一Rowアドレス内のColu
mnアドレスの残りがnバイト以下であれば、CASカ
ウンタをリセットして、RASカウンタを1カウントア
ップする(617)。ページモードであれば614に戻
り(616)、違う場合、次にRASが偽となるときに
アドレスは再びRowアドレスを出力する(611)。
モード信号が継続して真であれば612まで戻り、偽と
なればセレクタが通常モードアドレス選択を行う。
【0023】
【発明の効果】本発明は、以上説明したように構成され
ているので、以下に記載されるような効果を奏する。
ているので、以下に記載されるような効果を奏する。
【0024】第1の実施例では、MPEG方式の動画処
理システムでの動画処理で、FMとバッファメモリ両方
に同じデータを書き込むとき、同じ制御信号で同一のデ
ータを同時に書き込めるため、処理時間がFMへの書き
込み時間で済むようになる。
理システムでの動画処理で、FMとバッファメモリ両方
に同じデータを書き込むとき、同じ制御信号で同一のデ
ータを同時に書き込めるため、処理時間がFMへの書き
込み時間で済むようになる。
【0025】更に第2の実施例では、FMへの書き込み
を高速ページモードで行っている場合でもバッファメモ
リへの同時書き込みが可能になる。
を高速ページモードで行っている場合でもバッファメモ
リへの同時書き込みが可能になる。
【図1】本発明実施例のハードウェアブロック図であ
る。
る。
【図2】本発明実施例の動画処理装置周辺の詳細結線図
である。
である。
【図3】本発明の第1の実施例でのバッファコントロー
ラ部のブロック図である。
ラ部のブロック図である。
【図4】本発明の第1の実施例での動画処理装置とバッ
ファコントローラの処理フローチャートである。
ファコントローラの処理フローチャートである。
【図5】本発明の第2の実施例でのバッファコントロー
ラ部のブロック図である。
ラ部のブロック図である。
【図6】本発明の第2の実施例での動画処理装置とバッ
ファコントローラの処理フローチャートである。
ファコントローラの処理フローチャートである。
101…中央演算処理装置、 102…メインメモリ、 103…システムバス、 104…周辺機器コントローラ、 105…周辺機器バス、 106…ネットワークコントローラ、 107…SCSIコントローラ、 108…CDーROMドライブまたはハードディスク、 109…動画処理装置、 110…グラフィックバス、 111…表示用メモリ(以下FMと略する。)、 112…表示装置、 113…バッファメモリ、 114…バッファコントローラ、 201…動画処理装置内部にある動画データのデコー
ダ、 202…動画処理装置の処理制御部、 203…画像再生に使用するDCT演算器、 204…アドレスバス、205はデータバス、 206…RAS(Row Address Strob
e)信号、 207…CAS(Column Address Str
obe)信号、 208…動画処理装置の動作クロックを反転した信号、 209…モード信号、 210…バッファメモリアドレスバス、 301…カウンタ、 302…バッファメモリ用Rowアドレス、 303…バッファメモリ用Columnアドレス、 304…エッジ検出器、 305…カウンタリセット信号、 306…ラッチ、 307…セレクト信号、 308…Row/ Columnアドレスセレクタ、 309…同時書き込みアドレス、 310…アドレスセレクタ、 501…RASカウンタ、 502…CASカウンタ、 504…比較器、 505…同一Rowアドレスであるメモリの残量がnバ
イトになるColumnアドレス、 506…ANDゲート、 507…ページ用Rowアドレス切り替え信号。
ダ、 202…動画処理装置の処理制御部、 203…画像再生に使用するDCT演算器、 204…アドレスバス、205はデータバス、 206…RAS(Row Address Strob
e)信号、 207…CAS(Column Address Str
obe)信号、 208…動画処理装置の動作クロックを反転した信号、 209…モード信号、 210…バッファメモリアドレスバス、 301…カウンタ、 302…バッファメモリ用Rowアドレス、 303…バッファメモリ用Columnアドレス、 304…エッジ検出器、 305…カウンタリセット信号、 306…ラッチ、 307…セレクト信号、 308…Row/ Columnアドレスセレクタ、 309…同時書き込みアドレス、 310…アドレスセレクタ、 501…RASカウンタ、 502…CASカウンタ、 504…比較器、 505…同一Rowアドレスであるメモリの残量がnバ
イトになるColumnアドレス、 506…ANDゲート、 507…ページ用Rowアドレス切り替え信号。
Claims (2)
- 【請求項1】動画処理用の描画処理装置の中で、 送信されて来るデジタルの動画圧縮データをデコードし
て、更にこれを再生器にかけて画像データを再生する動
画処理装置と、再生画像を表示装置へ送出するフレーム
メモリ(以下FMと略する)と、再生画像を保存するた
めのバッファメモリを有するものにおいて、 まず動画処理装置内に、再生画像データをFMとバッフ
ァメモリ双方に書き込むことが起こることを、デコード
した画像データから判定して、これをモード信号として
出力し、 更に、FMの制御信号の変化を計数するカウンタを持
ち、このカウンタの値からバッファメモリのアドレスを
生成するバッファコントローラを設け、再生画像データ
をFMとバッファメモリ双方に書き込む必要がある場合
を上記モード信号によってバッファコントローラを起動
して、同一制御信号で同一データをFM、バッファメモ
リ双方に同時に書き込んでいくことを特徴とした動画用
描画処理装置。 - 【請求項2】請求項1において、バッファメモリのアド
レス生成をカウンタ2個として、更にアドレス境界のn
バイト前であることを判定するためのアドレス比較器を
設けて、 連続アクセスを行なった場合でもメモリのアクセス境界
に引っかからないように、アドレスを生成して、再生画
像データをFMとバッファメモリ双方に書き込む必要が
ある場合は、上記バッファコントローラを起動して、同
一制御信号で同一データをFM、バッファメモリ双方に
同時に書き込んでいくことを特徴とした動画用描画処理
装置。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP4830894A JPH07264581A (ja) | 1994-03-18 | 1994-03-18 | 動画用描画処理装置 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP4830894A JPH07264581A (ja) | 1994-03-18 | 1994-03-18 | 動画用描画処理装置 |
Publications (1)
Publication Number | Publication Date |
---|---|
JPH07264581A true JPH07264581A (ja) | 1995-10-13 |
Family
ID=12799797
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP4830894A Pending JPH07264581A (ja) | 1994-03-18 | 1994-03-18 | 動画用描画処理装置 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPH07264581A (ja) |
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2005222245A (ja) * | 2004-02-04 | 2005-08-18 | Renasas Northern Japan Semiconductor Inc | プロセッサ |
-
1994
- 1994-03-18 JP JP4830894A patent/JPH07264581A/ja active Pending
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2005222245A (ja) * | 2004-02-04 | 2005-08-18 | Renasas Northern Japan Semiconductor Inc | プロセッサ |
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