JPH0964359A - 半導体装置及びその製造方法 - Google Patents
半導体装置及びその製造方法Info
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- JPH0964359A JPH0964359A JP22158295A JP22158295A JPH0964359A JP H0964359 A JPH0964359 A JP H0964359A JP 22158295 A JP22158295 A JP 22158295A JP 22158295 A JP22158295 A JP 22158295A JP H0964359 A JPH0964359 A JP H0964359A
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Abstract
(57)【要約】
【課題】基板表面のトレンチにゲート電極が埋め込まれ
て形成され、ソース・ドレイン拡散層が前記ゲート電極
の側部に位置する絶縁層を介してゲート電極の側方に形
成してある、いわゆる積み上げ拡散層型の半導体装置に
おいて、ドレイン近傍における高電界を緩和してホット
キャリア耐性が向上した半導体装置及びその製造方法を
提供する。 【解決手段】ソース・ドレイン拡散層１３の高濃度不純
物領域１３ａが低濃度不純物領域１３ｂを介してチャネ
ル領域と接続した構造とする。これを実現するために、
ゲート電極３１とこのゲート電極３１の側方の基板にソ
ース・ドレイン低濃度拡散領域１３ｂとを形成する工程
と、ゲート電極３１の上にこのゲート電極３１より幅広
でソース・ドレイン低濃度拡散層と重なりを持ったひさ
し体３２を形成する工程と、ひさし体３２をマスクとし
てソース・ドレイン拡散層の高濃度不純物領域１３ａを
イオン注入する工程で製造する。
て形成され、ソース・ドレイン拡散層が前記ゲート電極
の側部に位置する絶縁層を介してゲート電極の側方に形
成してある、いわゆる積み上げ拡散層型の半導体装置に
おいて、ドレイン近傍における高電界を緩和してホット
キャリア耐性が向上した半導体装置及びその製造方法を
提供する。 【解決手段】ソース・ドレイン拡散層１３の高濃度不純
物領域１３ａが低濃度不純物領域１３ｂを介してチャネ
ル領域と接続した構造とする。これを実現するために、
ゲート電極３１とこのゲート電極３１の側方の基板にソ
ース・ドレイン低濃度拡散領域１３ｂとを形成する工程
と、ゲート電極３１の上にこのゲート電極３１より幅広
でソース・ドレイン低濃度拡散層と重なりを持ったひさ
し体３２を形成する工程と、ひさし体３２をマスクとし
てソース・ドレイン拡散層の高濃度不純物領域１３ａを
イオン注入する工程で製造する。
Description
【０００１】
【発明の属する技術分野】本発明は、ＭＯＳＦＥＴの発
展型であるいわゆる積み上げ拡散型のＭＯＳＦＥＴ及び
その製造方法に関する。
展型であるいわゆる積み上げ拡散型のＭＯＳＦＥＴ及び
その製造方法に関する。
【０００２】
【従来の技術】微細化したＭＯＳＦＥＴにおいては、短
チャネル効果の抑制のために、ソース・ドレイン拡散層
の浅接合化が図られている。しかし従来の構造において
は十分な浅接合化は困難であり、これを実現するための
構造としてソース・ドレイン拡散層領域をゲート電極の
側部に有するいわゆる積み上げ拡散層型（elevated sou
rce and drain)のＭＯＳＦＥＴが注目されている。
チャネル効果の抑制のために、ソース・ドレイン拡散層
の浅接合化が図られている。しかし従来の構造において
は十分な浅接合化は困難であり、これを実現するための
構造としてソース・ドレイン拡散層領域をゲート電極の
側部に有するいわゆる積み上げ拡散層型（elevated sou
rce and drain)のＭＯＳＦＥＴが注目されている。
【０００３】このようなＭＯＳＦＥＴの例を図４
（Ａ）、（Ｂ）に示す。（Ａ）のＭＯＳＦＥＴは、素子
分離としてトレンチ型を用いると共に、ＣＭＰ等の平坦
化技術により基板が平坦化されており、一方、（Ｂ）の
ＭＯＳＦＥＴは、素子分離としてフィールド酸化膜を用
いている点に違いがある。
（Ａ）、（Ｂ）に示す。（Ａ）のＭＯＳＦＥＴは、素子
分離としてトレンチ型を用いると共に、ＣＭＰ等の平坦
化技術により基板が平坦化されており、一方、（Ｂ）の
ＭＯＳＦＥＴは、素子分離としてフィールド酸化膜を用
いている点に違いがある。
【０００４】このような積み上げ拡散層型のＭＯＳＦＥ
Ｔの製造方法について簡単に説明すると、まず、図５
（１）に示すように、選択酸化法を用いて基板１０１に
素子間分離酸化膜２０１を成長させた後に、多結晶シリ
コン３０１を堆積する。この多結晶シリコン層に不純物
をイオン注入し、更に絶縁膜２０２を堆積する。なお、
この製造方法の例では、ウエルの形成は行っていない。
Ｔの製造方法について簡単に説明すると、まず、図５
（１）に示すように、選択酸化法を用いて基板１０１に
素子間分離酸化膜２０１を成長させた後に、多結晶シリ
コン３０１を堆積する。この多結晶シリコン層に不純物
をイオン注入し、更に絶縁膜２０２を堆積する。なお、
この製造方法の例では、ウエルの形成は行っていない。
【０００５】次に、図５（２）に示すように、フォトリ
ソグラフィを用いて積み上げた絶縁膜と多結晶シリコン
層をパターニングして幅が０．３μｍ程度の溝４００で
分離する。そして、図５（３）に示すように、絶縁層の
堆積、エッチバックで溝４００側壁にサイドウオール２
０３を形成し、拡散層の側壁を絶縁する。このサイドウ
オール２０３の厚みにより、ゲート長が定まる。更に、
パンチストッパー１０４用に不純物をイオン注入する。
この図では、更に、ソース・ドレイン拡散層１０３が積
み上げた多結晶シリコン層３０１からの不純物拡散で形
成される。
ソグラフィを用いて積み上げた絶縁膜と多結晶シリコン
層をパターニングして幅が０．３μｍ程度の溝４００で
分離する。そして、図５（３）に示すように、絶縁層の
堆積、エッチバックで溝４００側壁にサイドウオール２
０３を形成し、拡散層の側壁を絶縁する。このサイドウ
オール２０３の厚みにより、ゲート長が定まる。更に、
パンチストッパー１０４用に不純物をイオン注入する。
この図では、更に、ソース・ドレイン拡散層１０３が積
み上げた多結晶シリコン層３０１からの不純物拡散で形
成される。
【０００６】その後、ゲート酸化膜２０４の形成、多結
晶シリコンの堆積でゲート電極３０２の形成、層間絶縁
膜の堆積、配線層の形成を行って、図５（４）に示すよ
うな構造のＭＯＳＦＥＴを得ることができる。このよう
なＭＯＳＦＥＴによれば、微細化に伴うパンチスルーの
問題を解決することができ、ＭＯＳＦＥＴを立体化する
ことにより、０．１μｍＭＯＳＦＥＴが実現できるとさ
れている。
晶シリコンの堆積でゲート電極３０２の形成、層間絶縁
膜の堆積、配線層の形成を行って、図５（４）に示すよ
うな構造のＭＯＳＦＥＴを得ることができる。このよう
なＭＯＳＦＥＴによれば、微細化に伴うパンチスルーの
問題を解決することができ、ＭＯＳＦＥＴを立体化する
ことにより、０．１μｍＭＯＳＦＥＴが実現できるとさ
れている。
【０００７】
【発明が解決しようとする課題】しかし、従来の積み上
げ拡散層型ＭＯＳＦＥＴは、ソース・ドレイン拡散層が
高濃度不純物領域のみからなる、いわば単一ソース・ド
レイン型のものであり、ドレイン近傍における高電界を
緩和するような例えばＬＤＤ構造ではなく、ホットキャ
リア耐性の劣ることが懸念される。そこで積み上げ拡散
層においても、ＬＤＤ構造のような構造によりドレイン
近傍における高電界を緩和することが望まれていた。
げ拡散層型ＭＯＳＦＥＴは、ソース・ドレイン拡散層が
高濃度不純物領域のみからなる、いわば単一ソース・ド
レイン型のものであり、ドレイン近傍における高電界を
緩和するような例えばＬＤＤ構造ではなく、ホットキャ
リア耐性の劣ることが懸念される。そこで積み上げ拡散
層においても、ＬＤＤ構造のような構造によりドレイン
近傍における高電界を緩和することが望まれていた。
【０００８】本発明は、上記事情に鑑みなされたもの
で、ソース・ドレイン拡散層領域をゲート電極の側部に
有する、いわゆる積み上げ拡散層型の半導体装置におい
て、ドレイン近傍における高電界を緩和してホットキャ
リア耐性が向上した半導体装置及びその製造方法を提供
することを目的とする。
で、ソース・ドレイン拡散層領域をゲート電極の側部に
有する、いわゆる積み上げ拡散層型の半導体装置におい
て、ドレイン近傍における高電界を緩和してホットキャ
リア耐性が向上した半導体装置及びその製造方法を提供
することを目的とする。
【０００９】
【課題を解決するための手段】本発明は、上記目的を達
成するため、次の半導体装置及びその製造方法を提供す
る。 （１）基板表面のトレンチにゲート電極が埋め込まれて
形成され、ソース・ドレイン拡散層が前記ゲート電極の
側部に位置する絶縁層を介してゲート電極の側方に形成
してある半導体装置において、ソース・ドレイン拡散層
の高濃度不純物領域が低濃度不純物領域を介してチャネ
ル領域と接続した構造を有する半導体装置。 （２）基板表面のトレンチにゲート電極が埋め込まれて
形成され、ソース・ドレイン拡散層が前記ゲート電極の
側部に位置する絶縁層を介してゲート電極の側方に形成
してある半導体装置において、ソース・ドレイン拡散層
の高濃度不純物領域とこの高濃度不純物領域より基板垂
直方向に深い低濃度不純物領域とを有することを特徴と
する半導体装置。 （３）ソース・ドレイン拡散層の高濃度不純物領域が、
低濃度不純物領域を介してゲート電極の側方にある上記
（１）又は（２）記載の半導体装置。 （４）基板に埋め込められた埋込ゲート電極と重なり合
って接続され、該ゲート電極の側面より幅方向にはみ出
し、ゲート電極より幅広のひさし体が形成されてなる上
記（１）〜（３）いずれかに記載の半導体装置。 （５）基板表面のトレンチにゲート電極が埋め込まれて
形成され、ソース・ドレイン拡散層が前記ゲート電極の
側部に位置する絶縁層を介してゲート電極の側方に形成
してある半導体装置の製造方法において、ソース・ドレ
イン拡散層の高濃度不純物領域とこの高濃度不純物領域
より基板垂直方向に深い低濃度不純物領域とを自己整合
的に形成することを特徴とする半導体装置の製造方法。 （６）基板表面に埋め込まれたゲート電極とこのゲート
電極の側方の基板にソース・ドレイン拡散層の低濃度不
純物領域とを形成する工程と、ゲート電極の上にこのゲ
ート電極より幅広でソース・ドレイン低濃度拡散層と重
なりを持ったひさし体を形成する工程と、前記ひさし体
をマスクとしてソース・ドレイン拡散層の高濃度不純物
領域をイオン注入する工程とを有することを特徴とする
半導体装置の製造方法。 （７）ひさし体が、ゲート電極上に選択的に成長させて
形成したものである上記（６）記載の半導体装置の製造
方法。 （８）ひさし体が、金属又は半導体である上記（６）又
は（７）記載の半導体装置の製造方法。 （９）高濃度不純物領域形成のイオン注入が、斜め方向
のイオン注入である上記（６）〜（８）いずれかに記載
の半導体装置の製造方法。
成するため、次の半導体装置及びその製造方法を提供す
る。 （１）基板表面のトレンチにゲート電極が埋め込まれて
形成され、ソース・ドレイン拡散層が前記ゲート電極の
側部に位置する絶縁層を介してゲート電極の側方に形成
してある半導体装置において、ソース・ドレイン拡散層
の高濃度不純物領域が低濃度不純物領域を介してチャネ
ル領域と接続した構造を有する半導体装置。 （２）基板表面のトレンチにゲート電極が埋め込まれて
形成され、ソース・ドレイン拡散層が前記ゲート電極の
側部に位置する絶縁層を介してゲート電極の側方に形成
してある半導体装置において、ソース・ドレイン拡散層
の高濃度不純物領域とこの高濃度不純物領域より基板垂
直方向に深い低濃度不純物領域とを有することを特徴と
する半導体装置。 （３）ソース・ドレイン拡散層の高濃度不純物領域が、
低濃度不純物領域を介してゲート電極の側方にある上記
（１）又は（２）記載の半導体装置。 （４）基板に埋め込められた埋込ゲート電極と重なり合
って接続され、該ゲート電極の側面より幅方向にはみ出
し、ゲート電極より幅広のひさし体が形成されてなる上
記（１）〜（３）いずれかに記載の半導体装置。 （５）基板表面のトレンチにゲート電極が埋め込まれて
形成され、ソース・ドレイン拡散層が前記ゲート電極の
側部に位置する絶縁層を介してゲート電極の側方に形成
してある半導体装置の製造方法において、ソース・ドレ
イン拡散層の高濃度不純物領域とこの高濃度不純物領域
より基板垂直方向に深い低濃度不純物領域とを自己整合
的に形成することを特徴とする半導体装置の製造方法。 （６）基板表面に埋め込まれたゲート電極とこのゲート
電極の側方の基板にソース・ドレイン拡散層の低濃度不
純物領域とを形成する工程と、ゲート電極の上にこのゲ
ート電極より幅広でソース・ドレイン低濃度拡散層と重
なりを持ったひさし体を形成する工程と、前記ひさし体
をマスクとしてソース・ドレイン拡散層の高濃度不純物
領域をイオン注入する工程とを有することを特徴とする
半導体装置の製造方法。 （７）ひさし体が、ゲート電極上に選択的に成長させて
形成したものである上記（６）記載の半導体装置の製造
方法。 （８）ひさし体が、金属又は半導体である上記（６）又
は（７）記載の半導体装置の製造方法。 （９）高濃度不純物領域形成のイオン注入が、斜め方向
のイオン注入である上記（６）〜（８）いずれかに記載
の半導体装置の製造方法。
【００１０】本発明の半導体装置は、基板表面のトレン
チにゲート電極が埋め込まれて形成され、ソース・ドレ
イン拡散層が前記ゲート電極の側部に位置する絶縁層を
介してゲート電極の側方に形成してある半導体装置に、
ソース・ドレイン拡散層の高濃度不純物領域が低濃度不
純物領域を介してチャネル領域と接続した構造を導入
し、いわゆるＬＤＤ構造をいわゆる積み上げ拡散層型の
ＭＯＳＦＥＴに採用したものである。
チにゲート電極が埋め込まれて形成され、ソース・ドレ
イン拡散層が前記ゲート電極の側部に位置する絶縁層を
介してゲート電極の側方に形成してある半導体装置に、
ソース・ドレイン拡散層の高濃度不純物領域が低濃度不
純物領域を介してチャネル領域と接続した構造を導入
し、いわゆるＬＤＤ構造をいわゆる積み上げ拡散層型の
ＭＯＳＦＥＴに採用したものである。
【００１１】これを実現するために、本発明では、２種
類の製造方法を提供する。ひとつは、イオン注入あるい
は二重拡散により自己整合的に深さ方向のＬＤＤ構造を
得る。また、もう一つは、ゲート電極形成前後にソース
・ドレイン拡散層の低濃度領域を形成しておき、その後
ゲート電極に例えばタングステンを選択成長させて、ゲ
ート電極より幅広のひさし体を形成し、このひさし体を
マスクとしてイオン注入することにより、自己整合的に
ＬＤＤ構造が実現できる。
類の製造方法を提供する。ひとつは、イオン注入あるい
は二重拡散により自己整合的に深さ方向のＬＤＤ構造を
得る。また、もう一つは、ゲート電極形成前後にソース
・ドレイン拡散層の低濃度領域を形成しておき、その後
ゲート電極に例えばタングステンを選択成長させて、ゲ
ート電極より幅広のひさし体を形成し、このひさし体を
マスクとしてイオン注入することにより、自己整合的に
ＬＤＤ構造が実現できる。
【００１２】更に、ひさし体をマスクとしてイオン注入
する際に、斜めにイオン注入することで、チャネル端と
高濃度不純物領域を接近させ、高濃度不純物領域におけ
る寄生抵抗に起因したＭＯＳＦＥＴの電流能力の低下が
抑制できる。
する際に、斜めにイオン注入することで、チャネル端と
高濃度不純物領域を接近させ、高濃度不純物領域におけ
る寄生抵抗に起因したＭＯＳＦＥＴの電流能力の低下が
抑制できる。
【００１３】
【発明の実施の形態】以下、本発明の実施の形態につい
て、図面を参照しながら具体的に説明する。なお、本発
明は、下記実施形態に限定されるものではない。図１
は、本発明の半導体装置のいくつかの構造の例を示す断
面図である。
て、図面を参照しながら具体的に説明する。なお、本発
明は、下記実施形態に限定されるものではない。図１
は、本発明の半導体装置のいくつかの構造の例を示す断
面図である。
【００１４】図１（Ａ）の（Ａ−１）と（Ａ−２）に示
す構造は、（Ａ−１）がＣＭＰなどの平坦化技術を用い
て基板を平坦化してあることと、素子分離がトレンチ構
造（（Ａ−２）は選択酸化法）となっている点で相違す
る（以下、（Ｂ）、（Ｃ）も同様）。このＭＯＳＦＥＴ
は、いわゆる積み上げ型であり、基板１１に埋め込まれ
たゲート電極３１の側方の基板には絶縁性側壁２２を介
してソース・ドレイン拡散層１３の高濃度不純物領域１
３ａがあり、この高濃度不純物領域の下側には、低濃度
不純物領域１３ｂがある。ゲート電極３１と基板のウエ
ル１２とは、ゲート絶縁膜２３によって絶縁されてお
り、ゲート絶縁膜２３の下側のウエル１２にはパンチス
ルーストッパー１４が設けられている。本ＭＯＳＦＥＴ
では、ソース・ドレイン拡散層の高濃度不純物領域１３
ａが低濃度不純物領域１３ｂを介してチャネル領域１５
と接続した構造を有する。これらの拡散層は、トレンチ
素子分離又は選択酸化膜２１によって隣接する領域から
電気的に分離され、更に、この例ではＭＯＳＦＥＴのソ
ース・ドレイン拡散層１３は、ウエルの中に形成されて
いる。
す構造は、（Ａ−１）がＣＭＰなどの平坦化技術を用い
て基板を平坦化してあることと、素子分離がトレンチ構
造（（Ａ−２）は選択酸化法）となっている点で相違す
る（以下、（Ｂ）、（Ｃ）も同様）。このＭＯＳＦＥＴ
は、いわゆる積み上げ型であり、基板１１に埋め込まれ
たゲート電極３１の側方の基板には絶縁性側壁２２を介
してソース・ドレイン拡散層１３の高濃度不純物領域１
３ａがあり、この高濃度不純物領域の下側には、低濃度
不純物領域１３ｂがある。ゲート電極３１と基板のウエ
ル１２とは、ゲート絶縁膜２３によって絶縁されてお
り、ゲート絶縁膜２３の下側のウエル１２にはパンチス
ルーストッパー１４が設けられている。本ＭＯＳＦＥＴ
では、ソース・ドレイン拡散層の高濃度不純物領域１３
ａが低濃度不純物領域１３ｂを介してチャネル領域１５
と接続した構造を有する。これらの拡散層は、トレンチ
素子分離又は選択酸化膜２１によって隣接する領域から
電気的に分離され、更に、この例ではＭＯＳＦＥＴのソ
ース・ドレイン拡散層１３は、ウエルの中に形成されて
いる。
【００１５】本構造のＭＯＳＦＥＴは、チャネル１５の
両端は低不純物濃度のｎ- 層１３ｂであり、これを介し
て高不純物濃度のｎ+ 層１３ａに接続したＬＤＤ様の構
造となっており、ドレイン近傍の高電界が緩和されるた
め、ホットキャリア耐性に優れている。この図１（Ａ）
のＭＯＳＦＥＴの製造方法については後述する。
両端は低不純物濃度のｎ- 層１３ｂであり、これを介し
て高不純物濃度のｎ+ 層１３ａに接続したＬＤＤ様の構
造となっており、ドレイン近傍の高電界が緩和されるた
め、ホットキャリア耐性に優れている。この図１（Ａ）
のＭＯＳＦＥＴの製造方法については後述する。
【００１６】（Ａ）に示した構造においては、ドレイン
近傍の高電界は緩和されるが、ｎ-層１３ｂにおける電
流密度はゲート電極側がより高いために、ｎ- 層横の絶
縁膜２２におけるホットキャリア注入に起因する劣化が
残る。これを回避した構造が図１（Ｂ）の構造例であ
る。ｎ+ 層１３ａをゲート電極横の絶縁膜２２から離す
ことによりドレイン電流の経路をこの絶縁膜２２から離
し、よってホットキャリアの発生位置をこの絶縁膜２２
から離してホットキャリアがこの絶縁膜２２に注入され
難くしている。またこの構造においては、ゲートとソー
スまたはドレインとの間のオーバラップ容量がより低減
され、高速化も図られる。
近傍の高電界は緩和されるが、ｎ-層１３ｂにおける電
流密度はゲート電極側がより高いために、ｎ- 層横の絶
縁膜２２におけるホットキャリア注入に起因する劣化が
残る。これを回避した構造が図１（Ｂ）の構造例であ
る。ｎ+ 層１３ａをゲート電極横の絶縁膜２２から離す
ことによりドレイン電流の経路をこの絶縁膜２２から離
し、よってホットキャリアの発生位置をこの絶縁膜２２
から離してホットキャリアがこの絶縁膜２２に注入され
難くしている。またこの構造においては、ゲートとソー
スまたはドレインとの間のオーバラップ容量がより低減
され、高速化も図られる。
【００１７】図１（Ｂ）の高濃度不純物領域のゲート電
極側の末端をよりキャリア領域に接近させた構造が図１
（Ｃ）に示す例である。これにより、チャネル端とｎ+
層１３ａとの距離をより短くし、ｎ- 層１３ｂにおける
寄生抵抗に起因したＭＯＳＦＥＴの電流能力の低下が抑
制できる。
極側の末端をよりキャリア領域に接近させた構造が図１
（Ｃ）に示す例である。これにより、チャネル端とｎ+
層１３ａとの距離をより短くし、ｎ- 層１３ｂにおける
寄生抵抗に起因したＭＯＳＦＥＴの電流能力の低下が抑
制できる。
【００１８】次に、これらの構造を実現する製造方法に
ついて説明する。まず、図１（Ｂ−１）に示した構造を
実現する方法について図２で説明する。まず、図２
（１）に示すように、Ｓｉ基板１１表面に例えば深さ
０．５μｍのトレンチ素子分離領域２１とこれより深い
ｎ- ／ｐ- ウェル１２を、それぞれＳｉのＲＩＥと酸化
膜ＣＶＤおよびＣＭＰによる平坦化、そしてイオン注入
などの方法により形成する。また、例えば深さ０．２μ
ｍの例えばｎ- 層１３ｂをｐ-ウェル１２表面にイオン
注入により形成する。なお、ｐＭＯＳＦＥＴに関して
は、例えばイオン注入時のイオン種と注入領域の選択に
よって、ｎＭＯＳＦＥＴと容易に作り分けられる。説明
の簡略化のため図および以降の説明においては省略す
る。
ついて説明する。まず、図１（Ｂ−１）に示した構造を
実現する方法について図２で説明する。まず、図２
（１）に示すように、Ｓｉ基板１１表面に例えば深さ
０．５μｍのトレンチ素子分離領域２１とこれより深い
ｎ- ／ｐ- ウェル１２を、それぞれＳｉのＲＩＥと酸化
膜ＣＶＤおよびＣＭＰによる平坦化、そしてイオン注入
などの方法により形成する。また、例えば深さ０．２μ
ｍの例えばｎ- 層１３ｂをｐ-ウェル１２表面にイオン
注入により形成する。なお、ｐＭＯＳＦＥＴに関して
は、例えばイオン注入時のイオン種と注入領域の選択に
よって、ｎＭＯＳＦＥＴと容易に作り分けられる。説明
の簡略化のため図および以降の説明においては省略す
る。
【００１９】次に、図２（２）に示すように、例えば厚
さ０．１μｍの第１絶縁膜２４を堆積した後、ウェル領
域１２にゲート電極埋め込み用の例えば深さ０．２μｍ
のＳｉのトレンチ４０を形成する。これにより、ソース
・ドレイン拡散層１３ｂを分離する。この場合、同時に
素子分離領域２１にゲート電極と同層の配線層用のトレ
ンチを形成しても良いが、やはり図および以降の説明で
は省略する。なお、トレンチ４０の側壁と底部との角に
はラウンドを付けておいても良い。
さ０．１μｍの第１絶縁膜２４を堆積した後、ウェル領
域１２にゲート電極埋め込み用の例えば深さ０．２μｍ
のＳｉのトレンチ４０を形成する。これにより、ソース
・ドレイン拡散層１３ｂを分離する。この場合、同時に
素子分離領域２１にゲート電極と同層の配線層用のトレ
ンチを形成しても良いが、やはり図および以降の説明で
は省略する。なお、トレンチ４０の側壁と底部との角に
はラウンドを付けておいても良い。
【００２０】その後、図２（３）に示すように、トレン
チ４０底部下側の基板にチャネルストッパ１４をイオン
注入で形成し、更にゲート絶縁膜２３を形成する。また
ここで、先にトレンチ４０に絶縁層の堆積、エッチバッ
クにより、トレンチ４０内部の側壁絶縁膜２２を形成し
ておいても良い。この側壁絶縁膜２２により、ゲート電
極３１とソース・ドレイン層１３ｂとを分離する。
チ４０底部下側の基板にチャネルストッパ１４をイオン
注入で形成し、更にゲート絶縁膜２３を形成する。また
ここで、先にトレンチ４０に絶縁層の堆積、エッチバッ
クにより、トレンチ４０内部の側壁絶縁膜２２を形成し
ておいても良い。この側壁絶縁膜２２により、ゲート電
極３１とソース・ドレイン層１３ｂとを分離する。
【００２１】次いで、図２（４）に示すように、ポリシ
リコンあるいはアモスファスシリコンを堆積後、第１絶
縁膜２４上部に残らないように、例えばＣＭＰでこれら
の上端を揃えるまで削り平坦化することにより、トレン
チ内に埋め込んだゲート電極３１（および配線）を形成
する。ここでポリシリコンあるいはアモルファスシリコ
ンには、堆積時に同時にＰをドープしておく。
リコンあるいはアモスファスシリコンを堆積後、第１絶
縁膜２４上部に残らないように、例えばＣＭＰでこれら
の上端を揃えるまで削り平坦化することにより、トレン
チ内に埋め込んだゲート電極３１（および配線）を形成
する。ここでポリシリコンあるいはアモルファスシリコ
ンには、堆積時に同時にＰをドープしておく。
【００２２】次に、図２（５）に示すように、表面に露
出したゲート電極上に選択的にタングステンＷ（ひさし
体）３２を成長させる。この時Ｗは上方はもちろん横方
向にも成長するために、ゲート電極３１の中心に対して
対称な形状で第１絶縁膜２４上にオーバラップを有す
る。ここで、Ｗに限らず選択成長が可能なＭｏ、Ａｌ等
の金属、ＴａＳｉ2 、ＴｉＳｉ2 等の高融点金属シリサ
イド、あるいはポリシリコンやアモルファスシリコンな
どの半導体を用いても良い。また、選択成長は、例えば
ＷＦ6 ガスを用いるＣＶＤによるＷの堆積速度は、Ｓｉ
や金属表面上で大きく、シリコン酸化膜などの絶縁膜の
上では小さいことを利用する。
出したゲート電極上に選択的にタングステンＷ（ひさし
体）３２を成長させる。この時Ｗは上方はもちろん横方
向にも成長するために、ゲート電極３１の中心に対して
対称な形状で第１絶縁膜２４上にオーバラップを有す
る。ここで、Ｗに限らず選択成長が可能なＭｏ、Ａｌ等
の金属、ＴａＳｉ2 、ＴｉＳｉ2 等の高融点金属シリサ
イド、あるいはポリシリコンやアモルファスシリコンな
どの半導体を用いても良い。また、選択成長は、例えば
ＷＦ6 ガスを用いるＣＶＤによるＷの堆積速度は、Ｓｉ
や金属表面上で大きく、シリコン酸化膜などの絶縁膜の
上では小さいことを利用する。
【００２３】次いで、図２（６）に示すように、ゲート
電極３１上に選択成長させたＷ３２の上から例えばＡｓ
+ のイオン注入を行いｎ+ 層１３ａを形成することによ
り、ＬＤＤ様の不純物濃度勾配を持ったソースドレイン
拡散層１３が得られ、ドレイン近傍における高電界が緩
和され、ホットキャリアの発生が抑制される。そして、
ｎ+ 層１３ａはゲート側壁絶縁膜２２に接していないの
で、ドレイン電流はこれから離れた位置を流れるため、
発生したホットキャリアは絶縁膜２２に達し難くなって
ホットキャリア耐性がより向上する。ここで、ｎ+ 層１
３ａの深さは、ｎ- 層１３ｂの深さに対して図１の実施
例のように浅い必要は必ずしも無く、同一あるいは深く
ても良い。
電極３１上に選択成長させたＷ３２の上から例えばＡｓ
+ のイオン注入を行いｎ+ 層１３ａを形成することによ
り、ＬＤＤ様の不純物濃度勾配を持ったソースドレイン
拡散層１３が得られ、ドレイン近傍における高電界が緩
和され、ホットキャリアの発生が抑制される。そして、
ｎ+ 層１３ａはゲート側壁絶縁膜２２に接していないの
で、ドレイン電流はこれから離れた位置を流れるため、
発生したホットキャリアは絶縁膜２２に達し難くなって
ホットキャリア耐性がより向上する。ここで、ｎ+ 層１
３ａの深さは、ｎ- 層１３ｂの深さに対して図１の実施
例のように浅い必要は必ずしも無く、同一あるいは深く
ても良い。
【００２４】最後に、第２絶縁膜２５を堆積後、ソース
・ドレイン拡散層１３上に、あるいはゲート電極３１に
対する（断面図中には図示しない）コンタクトホールの
形成、コンタクト補償イオン注入によるｎ+ 層１６の形
成、不純物イオンの活性化、そしてＡｌなどの金属配線
層３３の形成などを経て、図２（７）に示すように、半
導体装置が構成される。
・ドレイン拡散層１３上に、あるいはゲート電極３１に
対する（断面図中には図示しない）コンタクトホールの
形成、コンタクト補償イオン注入によるｎ+ 層１６の形
成、不純物イオンの活性化、そしてＡｌなどの金属配線
層３３の形成などを経て、図２（７）に示すように、半
導体装置が構成される。
【００２５】図１（Ａ）に示した構造の製造方法は、例
えば次にように行うことができる。ゲート電極３１の形
成、ｎ- 層１３ｂの形成までは、図２（１）〜（４）と
同じでも良い。その後、ｎ+ 層１３ａをＡｓ+ あるいは
Ｐ+ のイオン注入などで、注入エネルギを調節し、その
下端がｎ- 層１３ｂの下端よりも浅くなるように形成し
てＬＤＤ様の構造を実現する。また、図１（Ａ−２）の
構造では、ゲート電極の配線抵抗を低減するため、ゲー
ト電極３１上をＷ（タングステン）などの金属、ポリシ
リコンなどの半導体あるいはシリサイドなどの合金で被
覆しパターニングして、配線層３６を形成してある。な
お、図３（１）に示すように、この構造はソース・ドレ
イン拡散層のｎ- 層１３ｂ、ｎ+ 層１３ａの形成を行っ
た後、図３（２）に示すように、これらのｎ+ 層１３ａ
及びｎ- 層１３ｂを分離するトレンチ４０の形成を行
い、その後、側壁絶縁膜２２、ゲート酸化膜２３の形成
を行っても得ることができる。
えば次にように行うことができる。ゲート電極３１の形
成、ｎ- 層１３ｂの形成までは、図２（１）〜（４）と
同じでも良い。その後、ｎ+ 層１３ａをＡｓ+ あるいは
Ｐ+ のイオン注入などで、注入エネルギを調節し、その
下端がｎ- 層１３ｂの下端よりも浅くなるように形成し
てＬＤＤ様の構造を実現する。また、図１（Ａ−２）の
構造では、ゲート電極の配線抵抗を低減するため、ゲー
ト電極３１上をＷ（タングステン）などの金属、ポリシ
リコンなどの半導体あるいはシリサイドなどの合金で被
覆しパターニングして、配線層３６を形成してある。な
お、図３（１）に示すように、この構造はソース・ドレ
イン拡散層のｎ- 層１３ｂ、ｎ+ 層１３ａの形成を行っ
た後、図３（２）に示すように、これらのｎ+ 層１３ａ
及びｎ- 層１３ｂを分離するトレンチ４０の形成を行
い、その後、側壁絶縁膜２２、ゲート酸化膜２３の形成
を行っても得ることができる。
【００２６】また、図１（Ｃ）に示したソース・ドレイ
ン拡散層の高濃度領域のチャネル側末端がチャネル領域
に近接した構造のＭＯＳＦＥＴを得るには、同図に示す
ように、高濃度領域形成用のイオン注入時（図２
（６））に、イオン注入を法線から例えば３０度傾けて
行うこと（斜めイオン注入）により、チャネル端とｎ+
層１３ａとの距離をより短くしてｎ- 層１３ｂにおける
寄生抵抗に起因したＭＯＳＦＥＴの電流能力の低下が抑
制できる。
ン拡散層の高濃度領域のチャネル側末端がチャネル領域
に近接した構造のＭＯＳＦＥＴを得るには、同図に示す
ように、高濃度領域形成用のイオン注入時（図２
（６））に、イオン注入を法線から例えば３０度傾けて
行うこと（斜めイオン注入）により、チャネル端とｎ+
層１３ａとの距離をより短くしてｎ- 層１３ｂにおける
寄生抵抗に起因したＭＯＳＦＥＴの電流能力の低下が抑
制できる。
【００２７】
【発明の効果】本発明の半導体装置は、ソース・ドレイ
ン拡散層領域をゲート電極の側方の基板に有する、いわ
ゆる積み上げ拡散層型のＭＯＳＦＥＴにおいて、ドレイ
ン近傍における高電界を緩和してホットキャリア耐性が
向上したものである。
ン拡散層領域をゲート電極の側方の基板に有する、いわ
ゆる積み上げ拡散層型のＭＯＳＦＥＴにおいて、ドレイ
ン近傍における高電界を緩和してホットキャリア耐性が
向上したものである。
【００２８】また、本発明の半導体装置の製造方法によ
れば、かかる半導体装置を容易、かつ確実に製造するこ
とができる。
れば、かかる半導体装置を容易、かつ確実に製造するこ
とができる。
【図１】（Ａ）〜（Ｃ）は、それぞれ本発明の半導体装
置の例を示す断面図である。
置の例を示す断面図である。
【図２】（１）〜（７）は、本発明の半導体装置の製造
工程の一例を示す断面図である。
工程の一例を示す断面図である。
【図３】（１）、（２）は、本発明の半導体装置の製造
方法の工程の他の例を示す断面図である。
方法の工程の他の例を示す断面図である。
【図４】（Ａ）、（Ｂ）は、従来のいわゆる積み上げ型
ＭＯＳＦＥＴの例を示す断面図である。
ＭＯＳＦＥＴの例を示す断面図である。
【図５】（１）〜（４）は、従来のいわゆる積み上げ型
ＭＯＳＦＥＴの製造工程を示す断面図である。
ＭＯＳＦＥＴの製造工程を示す断面図である。
１１ 基板 １２ ウエル １３ａ ソース・ドレイン拡散層の低
濃度不純物領域 １３ｂ ソース・ドレイン拡散層の高
濃度不純物領域 １４ パンチスルーストッパー ２２ 側壁絶縁膜 ２３ ゲート絶縁膜 ３１ ゲート電極 ３２ Ｗ選択成長層（ひさし体）
濃度不純物領域 １３ｂ ソース・ドレイン拡散層の高
濃度不純物領域 １４ パンチスルーストッパー ２２ 側壁絶縁膜 ２３ ゲート絶縁膜 ３１ ゲート電極 ３２ Ｗ選択成長層（ひさし体）
Claims (9)
- 【請求項１】基板表面のトレンチにゲート電極が埋め込
まれて形成され、ソース・ドレイン拡散層が前記ゲート
電極の側部に位置する絶縁層を介してゲート電極の側方
に形成してある半導体装置において、 ソース・ドレイン拡散層の高濃度不純物領域が低濃度不
純物領域を介してチャネル領域と接続した構造を有する
半導体装置。 - 【請求項２】基板表面のトレンチにゲート電極が埋め込
まれて形成され、ソース・ドレイン拡散層が前記ゲート
電極の側部に位置する絶縁層を介してゲート電極の側方
に形成してある半導体装置において、 ソース・ドレイン拡散層の高濃度不純物領域とこの高濃
度不純物領域より基板垂直方向に深い低濃度不純物領域
とを有することを特徴とする半導体装置。 - 【請求項３】ソース・ドレイン拡散層の高濃度不純物領
域が、低濃度不純物領域を介してゲート電極の側方にあ
る請求項１又は２記載の半導体装置。 - 【請求項４】基板に埋め込められた埋込ゲート電極と重
なり合って接続され、該ゲート電極の側面より幅方向に
はみ出し、ゲート電極より幅広のひさし体が形成されて
なる請求項１〜３いずれかに記載の半導体装置。 - 【請求項５】基板表面のトレンチにゲート電極が埋め込
まれて形成され、ソース・ドレイン拡散層が前記ゲート
電極の側部に位置する絶縁層を介してゲート電極の側方
に形成してある半導体装置の製造方法において、 ソース・ドレイン拡散層の高濃度不純物領域とこの高濃
度不純物領域より基板垂直方向に深い低濃度不純物領域
とを自己整合的に形成することを特徴とする半導体装置
の製造方法。 - 【請求項６】基板表面に埋め込まれたゲート電極とこの
ゲート電極の側方の基板にソース・ドレイン拡散層の低
濃度不純物領域とを形成する工程と、 ゲート電極の上にこのゲート電極より幅広でソース・ド
レイン低濃度拡散層と重なりを持ったひさし体を形成す
る工程と、 前記ひさし体をマスクとしてソース・ドレイン拡散層の
高濃度不純物領域をイオン注入する工程とを有すること
を特徴とする半導体装置の製造方法。 - 【請求項７】ひさし体が、ゲート電極上に選択的に成長
させて形成したものである請求項６記載の半導体装置の
製造方法。 - 【請求項８】ひさし体が、金属又は半導体である請求項
６又は７記載の半導体装置の製造方法。 - 【請求項９】高濃度不純物領域形成のイオン注入が、斜
め方向のイオン注入である請求項６〜８いずれかに記載
の半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP22158295A JPH0964359A (ja) | 1995-08-30 | 1995-08-30 | 半導体装置及びその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP22158295A JPH0964359A (ja) | 1995-08-30 | 1995-08-30 | 半導体装置及びその製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0964359A true JPH0964359A (ja) | 1997-03-07 |
Family
ID=16769008
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP22158295A Pending JPH0964359A (ja) | 1995-08-30 | 1995-08-30 | 半導体装置及びその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0964359A (ja) |
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6153908A (en) * | 1998-05-08 | 2000-11-28 | Nec Corporation | Buried-gate semiconductor device with improved level of integration |
| JP2008084995A (ja) * | 2006-09-26 | 2008-04-10 | Sharp Corp | 高耐圧トレンチｍｏｓトランジスタ及びその製造方法 |
| JP2008084996A (ja) * | 2006-09-26 | 2008-04-10 | Sharp Corp | 高耐圧トランジスタ、これを用いた半導体装置及び高耐圧トランジスタの製造方法 |
| JP2008171872A (ja) * | 2007-01-09 | 2008-07-24 | Elpida Memory Inc | 半導体装置及びその製造方法 |
| JP2008192985A (ja) * | 2007-02-07 | 2008-08-21 | Seiko Instruments Inc | 半導体装置、及び半導体装置の製造方法 |
| JP2014063776A (ja) * | 2012-09-19 | 2014-04-10 | Toshiba Corp | 電界効果トランジスタ |
-
1995
- 1995-08-30 JP JP22158295A patent/JPH0964359A/ja active Pending
Cited By (9)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6153908A (en) * | 1998-05-08 | 2000-11-28 | Nec Corporation | Buried-gate semiconductor device with improved level of integration |
| JP2008084995A (ja) * | 2006-09-26 | 2008-04-10 | Sharp Corp | 高耐圧トレンチｍｏｓトランジスタ及びその製造方法 |
| JP2008084996A (ja) * | 2006-09-26 | 2008-04-10 | Sharp Corp | 高耐圧トランジスタ、これを用いた半導体装置及び高耐圧トランジスタの製造方法 |
| KR100934884B1 (ko) * | 2006-09-26 | 2010-01-06 | 샤프 가부시키가이샤 | 고내압 트랜지스터, 이것을 이용한 반도체 장치, 및 고내압트랜지스터의 제조 방법 |
| JP4584222B2 (ja) * | 2006-09-26 | 2010-11-17 | シャープ株式会社 | 高耐圧トランジスタの製造方法 |
| US7843020B2 (en) | 2006-09-26 | 2010-11-30 | Sharp Kabushiki Kaisha | High withstand voltage transistor and manufacturing method thereof, and semiconductor device adopting high withstand voltage transistor |
| JP2008171872A (ja) * | 2007-01-09 | 2008-07-24 | Elpida Memory Inc | 半導体装置及びその製造方法 |
| JP2008192985A (ja) * | 2007-02-07 | 2008-08-21 | Seiko Instruments Inc | 半導体装置、及び半導体装置の製造方法 |
| JP2014063776A (ja) * | 2012-09-19 | 2014-04-10 | Toshiba Corp | 電界効果トランジスタ |
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