JPH0964298A - 半導体記憶装置およびその製造方法 - Google Patents
半導体記憶装置およびその製造方法Info
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- JPH0964298A JPH0964298A JP7211637A JP21163795A JPH0964298A JP H0964298 A JPH0964298 A JP H0964298A JP 7211637 A JP7211637 A JP 7211637A JP 21163795 A JP21163795 A JP 21163795A JP H0964298 A JPH0964298 A JP H0964298A
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Abstract
(57)【要約】
【課題】 誘電体膜としてペロブスカイト誘電体膜薄膜
を使用した場合、サイドウォールとしてポリシリコン膜
が使用できず、キャパシタ容量を大きくすることができ
なかった。 【解決手段】 ペロブスカイト誘電体膜薄膜からなる誘
電体膜13と直接接触するキャパシタの下部電極を、電
極層10と金属材料の第1のサイドウォール15とで構
成する。 【効果】 誘電体膜と下部電極との接触面積が増加し、
キャパシタ容量を大きくできる。
を使用した場合、サイドウォールとしてポリシリコン膜
が使用できず、キャパシタ容量を大きくすることができ
なかった。 【解決手段】 ペロブスカイト誘電体膜薄膜からなる誘
電体膜13と直接接触するキャパシタの下部電極を、電
極層10と金属材料の第1のサイドウォール15とで構
成する。 【効果】 誘電体膜と下部電極との接触面積が増加し、
キャパシタ容量を大きくできる。
Description
【0001】
【発明の属する技術分野】この発明は半導体記憶装置に
関し、特にダイナミックランダムアクセスメモリ(以
下、DRAMと記す。)のキャパシタ容量(以下、容量
と記す。)を改善し得る構造及びその製造方法に関する
ものである。
関し、特にダイナミックランダムアクセスメモリ(以
下、DRAMと記す。)のキャパシタ容量(以下、容量
と記す。)を改善し得る構造及びその製造方法に関する
ものである。
【0002】
【従来の技術】DRAMに代表される半導体記憶装置に
おいては、誘電体膜にペロブスカイト誘電体膜薄膜から
なる高誘電率膜を用いて、キャパシタの厚みを薄くする
とともに低いリーク電流を持つメモリセル構造を採用し
て高集積化を図っている。
おいては、誘電体膜にペロブスカイト誘電体膜薄膜から
なる高誘電率膜を用いて、キャパシタの厚みを薄くする
とともに低いリーク電流を持つメモリセル構造を採用し
て高集積化を図っている。
【0003】図12は、誘電体膜にペロブスカイト誘電
体膜薄膜を用いたキャパシタを備えた従来の半導体記憶
装置の断面構造図である。図において、1は半導体基
板、2はシリコン酸化膜(以下、酸化膜と記す。)から
なる素子分離絶縁膜(以下、分離絶縁膜と記す。)、3
は導電層、4は絶縁膜、5は導電層3とその周囲を覆っ
ている絶縁膜4とで形成されるゲート電極、6は絶縁層
であるCVD法により形成された層間絶縁膜、7は層間
絶縁膜6に形成され半導体基板1に達するコンタクトホ
ール、8は導電膜であるドープドポリシリコン膜(以
下、プラグと記す。)、9はバリア層である窒化チタン
膜、10は電極層である白金膜(以下、Pt膜と記
す。)、11はパターニングされたバリア層9と電極層
10とで形成される電極パターン、12はCVD法によ
り形成された酸化膜からなる絶縁膜のサイドウォール、
13は誘電体膜であるペロブスカイト誘電体膜薄膜、1
4は上部電極であるPt膜、S1は電極層10と誘電体
膜13との接触面積を示す。なお、不純物拡散領域は図
示が省略されている。
体膜薄膜を用いたキャパシタを備えた従来の半導体記憶
装置の断面構造図である。図において、1は半導体基
板、2はシリコン酸化膜(以下、酸化膜と記す。)から
なる素子分離絶縁膜(以下、分離絶縁膜と記す。)、3
は導電層、4は絶縁膜、5は導電層3とその周囲を覆っ
ている絶縁膜4とで形成されるゲート電極、6は絶縁層
であるCVD法により形成された層間絶縁膜、7は層間
絶縁膜6に形成され半導体基板1に達するコンタクトホ
ール、8は導電膜であるドープドポリシリコン膜(以
下、プラグと記す。)、9はバリア層である窒化チタン
膜、10は電極層である白金膜(以下、Pt膜と記
す。)、11はパターニングされたバリア層9と電極層
10とで形成される電極パターン、12はCVD法によ
り形成された酸化膜からなる絶縁膜のサイドウォール、
13は誘電体膜であるペロブスカイト誘電体膜薄膜、1
4は上部電極であるPt膜、S1は電極層10と誘電体
膜13との接触面積を示す。なお、不純物拡散領域は図
示が省略されている。
【0004】図10,11,12は、ベロブスカイト誘
電体膜薄膜を用いたキャパシタを備えた従来の半導体記
憶装置の製造方法を、工程を追って順次示した断面図で
ある。図を参照して説明する。
電体膜薄膜を用いたキャパシタを備えた従来の半導体記
憶装置の製造方法を、工程を追って順次示した断面図で
ある。図を参照して説明する。
【0005】図10に示すように、半導体基板1上に分
離絶縁膜2と、導電層3とその周囲を覆っている絶縁膜
4とからなるゲート電極5とを形成した後、全面にCV
D法により層間絶縁膜6を積層する。次に公知の方法に
よりコンタクトホール7を開口した後ドープドポリシリ
コン膜を埋め込み、プラグ8を形成する。プラグ8は後
工程で層間絶縁膜6上に形成されるバリア層9と半導体
基板1とを接続する。次に、全面にスパッタ法によりバ
リア層9である窒化チタン膜(膜厚50〜100nm)
と電極層10であるPt膜(膜厚50〜100nm)と
を形成した後、写真製版処理(露光→現像)により形成
したフォトレジストパターン(図示せず)をマスクとし
て異方性エッチングを行い下部電極となる電極パターン
11を形成する。なお、バリア層9である窒化チタン膜
は、電極層10であるPt膜がドープドポリシリコン膜
からなるプラグ8と反応してシリサイド化し、その結果
キャパシタ特性が低下するのを防止するために形成す
る。なお酸化チタン膜または窒化タンタル膜または酸化
タンタル膜でも同様の効果を得る。
離絶縁膜2と、導電層3とその周囲を覆っている絶縁膜
4とからなるゲート電極5とを形成した後、全面にCV
D法により層間絶縁膜6を積層する。次に公知の方法に
よりコンタクトホール7を開口した後ドープドポリシリ
コン膜を埋め込み、プラグ8を形成する。プラグ8は後
工程で層間絶縁膜6上に形成されるバリア層9と半導体
基板1とを接続する。次に、全面にスパッタ法によりバ
リア層9である窒化チタン膜(膜厚50〜100nm)
と電極層10であるPt膜(膜厚50〜100nm)と
を形成した後、写真製版処理(露光→現像)により形成
したフォトレジストパターン(図示せず)をマスクとし
て異方性エッチングを行い下部電極となる電極パターン
11を形成する。なお、バリア層9である窒化チタン膜
は、電極層10であるPt膜がドープドポリシリコン膜
からなるプラグ8と反応してシリサイド化し、その結果
キャパシタ特性が低下するのを防止するために形成す
る。なお酸化チタン膜または窒化タンタル膜または酸化
タンタル膜でも同様の効果を得る。
【0006】次に図11に示すように、、全面にCVD
法によりシリコン酸化膜(図示せず)を形成後エッチバ
ックを行い、電極パターン11の側壁に酸化膜のサイド
ウォール12を形成する。このため、容量に比例する誘
電体膜13との接触面積は、電極層10の上面のS1の
みになる。なお、酸化膜のサイドウォール12は、誘電
体膜13の段差被膜性が十分でないために、電極パター
ン11への被覆性の向上特にパターンエッジ部での誘電
体膜13の信頼性確保のために形成する。
法によりシリコン酸化膜(図示せず)を形成後エッチバ
ックを行い、電極パターン11の側壁に酸化膜のサイド
ウォール12を形成する。このため、容量に比例する誘
電体膜13との接触面積は、電極層10の上面のS1の
みになる。なお、酸化膜のサイドウォール12は、誘電
体膜13の段差被膜性が十分でないために、電極パター
ン11への被覆性の向上特にパターンエッジ部での誘電
体膜13の信頼性確保のために形成する。
【0007】次に図12に示すように、電極層10と酸
化膜のサイドウォール12との表面にスパッタ法あるい
はCVD法により誘電体膜13であるペロブスカイト誘
電体膜薄膜(膜厚30〜60nm)と、スパッタ法によ
り上部電極14であるPt膜(膜厚50〜100nm)
とを形成してキャパシタを形成する。なお、ペロブスカ
イト誘電体膜薄膜としては、チタン酸バリウムストロン
チウム((BaxSr1ーx)TiO3膜)(BST膜)や
チタン酸ジルコン酸鉛(Pb(ZrxTi1ーx)O3膜)
(PZT膜)等が用いられている。
化膜のサイドウォール12との表面にスパッタ法あるい
はCVD法により誘電体膜13であるペロブスカイト誘
電体膜薄膜(膜厚30〜60nm)と、スパッタ法によ
り上部電極14であるPt膜(膜厚50〜100nm)
とを形成してキャパシタを形成する。なお、ペロブスカ
イト誘電体膜薄膜としては、チタン酸バリウムストロン
チウム((BaxSr1ーx)TiO3膜)(BST膜)や
チタン酸ジルコン酸鉛(Pb(ZrxTi1ーx)O3膜)
(PZT膜)等が用いられている。
【0008】また、ペロブスカイト誘電体膜薄膜(以
下、BST膜と記す。)は比較的不安定な酸化物である
ので、従来電極材料として使用してきたポリシリコン膜
を用いることができない。すなわち、還元性が非常に強
いポリシリコン膜とペロブスカイト誘電体膜薄膜との接
触系では、成膜中あるいは後工程中に界面で酸化還元反
応が生じやすく、ポリシリコン膜によるペロブスカイト
誘電体膜薄膜の還元の結果形成される界面近傍の酸素欠
損層(あるいはそれによって発生する界面トラップ順
位)はリーク電流激増を引き起こし、また相補的に形成
される界面のシリコン酸化膜はキャパシタ特性の著しい
低下をもたらすからである。そのため電極層10と上部
電極14との電極材料として、酸化されにくくまた酸化
しても導電性を示し、かつペロブスカイト誘電体膜薄膜
との界面において誘電率の低い絶縁物を形成しない金属
材料を用いている。たとえば高融点金属(白金,ルテニ
ウム,イリジウム,パラジウム)もしくはその酸化物も
しくはその窒化物である。
下、BST膜と記す。)は比較的不安定な酸化物である
ので、従来電極材料として使用してきたポリシリコン膜
を用いることができない。すなわち、還元性が非常に強
いポリシリコン膜とペロブスカイト誘電体膜薄膜との接
触系では、成膜中あるいは後工程中に界面で酸化還元反
応が生じやすく、ポリシリコン膜によるペロブスカイト
誘電体膜薄膜の還元の結果形成される界面近傍の酸素欠
損層(あるいはそれによって発生する界面トラップ順
位)はリーク電流激増を引き起こし、また相補的に形成
される界面のシリコン酸化膜はキャパシタ特性の著しい
低下をもたらすからである。そのため電極層10と上部
電極14との電極材料として、酸化されにくくまた酸化
しても導電性を示し、かつペロブスカイト誘電体膜薄膜
との界面において誘電率の低い絶縁物を形成しない金属
材料を用いている。たとえば高融点金属(白金,ルテニ
ウム,イリジウム,パラジウム)もしくはその酸化物も
しくはその窒化物である。
【0009】
【発明が解決しようとする課題】ところが、さらにDR
AMの大容量化が押し進められると、より小さな専有面
積においてより大きな容量を有するキャパシタが求めら
れてきた。上述した構造のキャパシタでは、容量は下部
電極と誘電体膜との接触面積に比例し、誘電体膜の厚み
に反比例する。誘電体膜の薄膜化には物理的な限界があ
るため、容量を大きくするためには下部電極と誘電体膜
との接触面積を大きくすることが望ましい。
AMの大容量化が押し進められると、より小さな専有面
積においてより大きな容量を有するキャパシタが求めら
れてきた。上述した構造のキャパシタでは、容量は下部
電極と誘電体膜との接触面積に比例し、誘電体膜の厚み
に反比例する。誘電体膜の薄膜化には物理的な限界があ
るため、容量を大きくするためには下部電極と誘電体膜
との接触面積を大きくすることが望ましい。
【0010】しかしながら上記した従来例のキャパシタ
では、誘電体膜13の被覆性の向上のために電極パター
ン11の側壁に酸化膜のサイドウォール12を形成して
いるので、容量に比例する下部電極と誘電体膜との接触
面積が、電極層10の上部のみに限定され小さくなって
いた。
では、誘電体膜13の被覆性の向上のために電極パター
ン11の側壁に酸化膜のサイドウォール12を形成して
いるので、容量に比例する下部電極と誘電体膜との接触
面積が、電極層10の上部のみに限定され小さくなって
いた。
【0011】この発明は上記のような問題点を解決する
ためになされたもので、従来と同じ占有面積でありなが
ら、より大きな容量を有するキャパシタを備えた半導体
記憶装置の構造及びその製造方法を提供する事を目的と
する。
ためになされたもので、従来と同じ占有面積でありなが
ら、より大きな容量を有するキャパシタを備えた半導体
記憶装置の構造及びその製造方法を提供する事を目的と
する。
【0012】
【課題を解決するための手段】この発明の請求項1に係
わる半導体記憶装置は、半導体基板の主表面上に形成さ
れたゲート電極と、前記半導体基板と前記ゲート電極と
の表面に形成され前記半導体基板と接続されたバリア層
と、前記バリア層の上部に形成された電極層と、前記バ
リア層と前記電極層との側壁に形成された第1のサイド
ウォールと、前記電極層と前記第1のサイドウォールと
の表面上を覆うペロブスカイト誘電体膜薄膜からなる誘
電体膜と、前記誘電体膜の表面上を覆う上部電極とを備
えた半導体記憶装置であって、前記第1のサイドウォー
ルが金属材料から構成されており、かつ前記電極層と前
記第1のサイドウォールとで下部電極が構成されてい
る。
わる半導体記憶装置は、半導体基板の主表面上に形成さ
れたゲート電極と、前記半導体基板と前記ゲート電極と
の表面に形成され前記半導体基板と接続されたバリア層
と、前記バリア層の上部に形成された電極層と、前記バ
リア層と前記電極層との側壁に形成された第1のサイド
ウォールと、前記電極層と前記第1のサイドウォールと
の表面上を覆うペロブスカイト誘電体膜薄膜からなる誘
電体膜と、前記誘電体膜の表面上を覆う上部電極とを備
えた半導体記憶装置であって、前記第1のサイドウォー
ルが金属材料から構成されており、かつ前記電極層と前
記第1のサイドウォールとで下部電極が構成されてい
る。
【0013】この発明の請求項2に係わる半導体記憶装
置の製造方法は、半導体基板の主表面上にゲート電極を
形成する工程と、前記半導体基板の表面を含む全面にバ
リア層と電極層とを順次形成する工程と、前記バリア層
と前記電極層とを所定の形状にパターニングする工程
と、前記バリア層と前記電極層との表面を含む全面に金
属材料の膜を形成する工程と、エッチバックを行い前記
バリア層と前記電極層との側壁に前記金属材料からなる
第1のサイドウォールを形成する工程と、前記電極層と
前記第1のサイドウォールとで構成した下部電極の表面
上にペロブスカイト誘電体膜薄膜からなる誘電体膜を形
成する工程と、前記誘電体膜の表面上に上部電極を形成
する工程とを備えている。
置の製造方法は、半導体基板の主表面上にゲート電極を
形成する工程と、前記半導体基板の表面を含む全面にバ
リア層と電極層とを順次形成する工程と、前記バリア層
と前記電極層とを所定の形状にパターニングする工程
と、前記バリア層と前記電極層との表面を含む全面に金
属材料の膜を形成する工程と、エッチバックを行い前記
バリア層と前記電極層との側壁に前記金属材料からなる
第1のサイドウォールを形成する工程と、前記電極層と
前記第1のサイドウォールとで構成した下部電極の表面
上にペロブスカイト誘電体膜薄膜からなる誘電体膜を形
成する工程と、前記誘電体膜の表面上に上部電極を形成
する工程とを備えている。
【0014】この発明の請求項3に係わる半導体記憶装
置は、半導体基板の主表面上を覆う絶縁層と、前記絶縁
層に形成され前記半導体基板の主表面に達するコンタク
トホール内に埋め込まれた導電膜と、前記絶縁膜の上部
に形成され前記導電膜と接続されたバリア層と、前記バ
リア層の上部に形成された電極層と、前記バリア層と前
記電極層との側壁に形成された第1のサイドウォール
と、前記電極層と前記第1のサイドウォールとの表面上
を覆うペロブスカイト誘電体膜薄膜からなる誘電体膜
と、前記誘電体膜の表面上を覆う上部電極とを備えた半
導体記憶装置であって、前記第1のサイドウォールが金
属材料から構成されており、かつ前記電極層と前記第1
のサイドウォールとで下部電極が構成されている。
置は、半導体基板の主表面上を覆う絶縁層と、前記絶縁
層に形成され前記半導体基板の主表面に達するコンタク
トホール内に埋め込まれた導電膜と、前記絶縁膜の上部
に形成され前記導電膜と接続されたバリア層と、前記バ
リア層の上部に形成された電極層と、前記バリア層と前
記電極層との側壁に形成された第1のサイドウォール
と、前記電極層と前記第1のサイドウォールとの表面上
を覆うペロブスカイト誘電体膜薄膜からなる誘電体膜
と、前記誘電体膜の表面上を覆う上部電極とを備えた半
導体記憶装置であって、前記第1のサイドウォールが金
属材料から構成されており、かつ前記電極層と前記第1
のサイドウォールとで下部電極が構成されている。
【0015】この発明の請求項4に係わる半導体記憶装
置の製造方法は、半導体基板の主表面上に絶縁層を形成
する工程と、前記絶縁層に前記半導体基板の主表面に達
するコンタクトホールを形成する工程と、前記コンタク
トホールに導電膜を埋め込む工程と、前記絶縁層の表面
にバリア層と電極層とを順次形成する工程と、前記バリ
ア層と前記電極層とを所定の形状にパターニングする工
程と、前記バリア層と前記電極層との表面を含む全面に
金属材料の膜を形成する工程と、エッチバックを行い前
記バリア層と前記電極層との側壁に前記金属材料からな
る第1のサイドウォールを形成する工程と、前記電極層
と前記第1のサイドウォールとで構成した下部電極の表
面上にペロブスカイト誘電体膜薄膜からなる誘電体膜を
形成する工程と、前記誘電体膜の表面上に上部電極を形
成する工程とを備えている。
置の製造方法は、半導体基板の主表面上に絶縁層を形成
する工程と、前記絶縁層に前記半導体基板の主表面に達
するコンタクトホールを形成する工程と、前記コンタク
トホールに導電膜を埋め込む工程と、前記絶縁層の表面
にバリア層と電極層とを順次形成する工程と、前記バリ
ア層と前記電極層とを所定の形状にパターニングする工
程と、前記バリア層と前記電極層との表面を含む全面に
金属材料の膜を形成する工程と、エッチバックを行い前
記バリア層と前記電極層との側壁に前記金属材料からな
る第1のサイドウォールを形成する工程と、前記電極層
と前記第1のサイドウォールとで構成した下部電極の表
面上にペロブスカイト誘電体膜薄膜からなる誘電体膜を
形成する工程と、前記誘電体膜の表面上に上部電極を形
成する工程とを備えている。
【0016】この発明の請求項5に係わる半導体記憶装
置は、半導体基板の主表面上を覆い一部に突出した凸状
部を形成した絶縁層と、前記絶縁層に形成され前記凸状
部の表面から前記半導体基板の主表面に達するコンタク
トホール内に埋め込まれた導電膜と、前記凸状部の上部
に形成され前記導電膜と接続されたバリア層と、前記バ
リア層の上部に形成された電極層と、前記凸状部と前記
バリア層と前記電極層との側壁に形成された第1のサイ
ドウォールと、前記電極層と前記第1のサイドウォール
との表面上を覆うペロブスカイト誘電体膜薄膜からなる
誘電体膜と、前記誘電体膜の表面上を覆う上部電極とを
備えた半導体記憶装置であって、前記第1のサイドウォ
ールが金属材料から構成されており、かつ前記電極層と
前記第1のサイドウォールとで下部電極が構成されてい
る。
置は、半導体基板の主表面上を覆い一部に突出した凸状
部を形成した絶縁層と、前記絶縁層に形成され前記凸状
部の表面から前記半導体基板の主表面に達するコンタク
トホール内に埋め込まれた導電膜と、前記凸状部の上部
に形成され前記導電膜と接続されたバリア層と、前記バ
リア層の上部に形成された電極層と、前記凸状部と前記
バリア層と前記電極層との側壁に形成された第1のサイ
ドウォールと、前記電極層と前記第1のサイドウォール
との表面上を覆うペロブスカイト誘電体膜薄膜からなる
誘電体膜と、前記誘電体膜の表面上を覆う上部電極とを
備えた半導体記憶装置であって、前記第1のサイドウォ
ールが金属材料から構成されており、かつ前記電極層と
前記第1のサイドウォールとで下部電極が構成されてい
る。
【0017】この発明の請求項6に係わる半導体記憶装
置の製造方法は、半導体基板の主表面上に絶縁層を形成
する工程と、前記絶縁層に前記半導体基板の主表面に達
するコンタクトホールを形成する工程と、前記コンタク
トホールに導電膜を埋め込む工程と、前記絶縁層の表面
にバリア層と電極層とを順次を形成する工程と、前記バ
リア層と前記電極層とを所定の形状にパターニングする
と同時に前記絶縁層を所定深さオーバーエッチングして
凸状部を形成する工程と、前記絶縁層の凸状部と前記バ
リア層と前記電極層との表面を含む全面に金属材料の膜
を形成する工程と、エッチバックを行い前記絶縁層の凸
状部と前記バリア層と前記電極層との側壁に前記金属材
料からなる第1のサイドウォールを形成する工程と、前
記電極層と前記第1のサイドウォールとで構成した下部
電極の表面上にペロブスカイト誘電体膜薄膜からなる誘
電体膜を形成する工程と、前記誘電体膜の表面上に上部
電極を形成する工程とを備えている。
置の製造方法は、半導体基板の主表面上に絶縁層を形成
する工程と、前記絶縁層に前記半導体基板の主表面に達
するコンタクトホールを形成する工程と、前記コンタク
トホールに導電膜を埋め込む工程と、前記絶縁層の表面
にバリア層と電極層とを順次を形成する工程と、前記バ
リア層と前記電極層とを所定の形状にパターニングする
と同時に前記絶縁層を所定深さオーバーエッチングして
凸状部を形成する工程と、前記絶縁層の凸状部と前記バ
リア層と前記電極層との表面を含む全面に金属材料の膜
を形成する工程と、エッチバックを行い前記絶縁層の凸
状部と前記バリア層と前記電極層との側壁に前記金属材
料からなる第1のサイドウォールを形成する工程と、前
記電極層と前記第1のサイドウォールとで構成した下部
電極の表面上にペロブスカイト誘電体膜薄膜からなる誘
電体膜を形成する工程と、前記誘電体膜の表面上に上部
電極を形成する工程とを備えている。
【0018】この発明の請求項7に係わる半導体記憶装
置は、半導体基板の主表面上を覆う絶縁層と、前記絶縁
層に形成され前記半導体基板の主表面に達するコンタク
トホール内に埋め込まれた導電膜と、前記絶縁層の上部
で前記半導体基板の主面に対し鉛直方向に延在した前記
導電膜の延在部分と、前記導電膜の延在部分の上部に形
成されたバリア層と、前記バリア層の上部に形成された
電極層と、前記導電膜の延在部分と前記バリア層と前記
電極層との側壁に形成された第3のサイドウォールと、
前記電極層と前記第3のサイドウォールとの表面上を覆
うペロブスカイト誘電体膜薄膜からなる誘電体膜と、前
記誘電体膜の表面上を覆う上部電極とを備えた半導体記
憶装置であって、第3のサイドウォールが前記導電膜の
延在部分の側壁に形成された絶縁膜からなる第2のサイ
ドウォールと前記第2のサイドウォールの表面を覆う金
属材料の膜とで構成されており、かつ前記電極層と前記
金属材料の膜とで下部電極が構成されている。
置は、半導体基板の主表面上を覆う絶縁層と、前記絶縁
層に形成され前記半導体基板の主表面に達するコンタク
トホール内に埋め込まれた導電膜と、前記絶縁層の上部
で前記半導体基板の主面に対し鉛直方向に延在した前記
導電膜の延在部分と、前記導電膜の延在部分の上部に形
成されたバリア層と、前記バリア層の上部に形成された
電極層と、前記導電膜の延在部分と前記バリア層と前記
電極層との側壁に形成された第3のサイドウォールと、
前記電極層と前記第3のサイドウォールとの表面上を覆
うペロブスカイト誘電体膜薄膜からなる誘電体膜と、前
記誘電体膜の表面上を覆う上部電極とを備えた半導体記
憶装置であって、第3のサイドウォールが前記導電膜の
延在部分の側壁に形成された絶縁膜からなる第2のサイ
ドウォールと前記第2のサイドウォールの表面を覆う金
属材料の膜とで構成されており、かつ前記電極層と前記
金属材料の膜とで下部電極が構成されている。
【0019】この発明の請求項8に係わる半導体記憶装
置の製造方法は、半導体基板の主表面上に絶縁層を形成
する工程と、前記絶縁層に前記半導体基板の主表面に達
するコンタクトホールを形成する工程と、前記コンタク
トホールに導電膜を埋め込む工程と、前記絶縁層の表面
にバリア層と電極層とを順次を形成する工程と、前記バ
リア層と前記電極層とを前記導電膜の上部にパターニン
グすると同時に前記導電膜の延在部分を形成する工程
と、前記導電膜の延在部分と前記バリア層と前記電極層
との表面を含む全面に絶縁膜を形成した後エッチバック
を行い前記導電膜の延在部分の側壁に前記絶縁膜からな
る第2のサイドウォールを形成する工程と、前記第2の
サイドウォールと前記電極層との表面を含む全面に金属
材料の膜を形成した後エッチバックを行い前記第2のサ
イドウォールの表面に前記金属材料の膜を形成して、前
記第2のサイドウォールと前記金属材料の膜とで第3の
サイドウォールを形成する工程と、前記電極層と前記金
属材料の膜とで構成した下部電極の表面上にペロブスカ
イト誘電体膜薄膜からなる誘電体膜を形成する工程と、
前記誘電体膜の表面上に上部電極を形成する工程とを備
えている。
置の製造方法は、半導体基板の主表面上に絶縁層を形成
する工程と、前記絶縁層に前記半導体基板の主表面に達
するコンタクトホールを形成する工程と、前記コンタク
トホールに導電膜を埋め込む工程と、前記絶縁層の表面
にバリア層と電極層とを順次を形成する工程と、前記バ
リア層と前記電極層とを前記導電膜の上部にパターニン
グすると同時に前記導電膜の延在部分を形成する工程
と、前記導電膜の延在部分と前記バリア層と前記電極層
との表面を含む全面に絶縁膜を形成した後エッチバック
を行い前記導電膜の延在部分の側壁に前記絶縁膜からな
る第2のサイドウォールを形成する工程と、前記第2の
サイドウォールと前記電極層との表面を含む全面に金属
材料の膜を形成した後エッチバックを行い前記第2のサ
イドウォールの表面に前記金属材料の膜を形成して、前
記第2のサイドウォールと前記金属材料の膜とで第3の
サイドウォールを形成する工程と、前記電極層と前記金
属材料の膜とで構成した下部電極の表面上にペロブスカ
イト誘電体膜薄膜からなる誘電体膜を形成する工程と、
前記誘電体膜の表面上に上部電極を形成する工程とを備
えている。
【0020】この発明の請求項9に係わる半導体記憶装
置の製造方法は、請求項2または4または6または8の
いずれかにおいて金属材料の膜が電極層と同質の物質で
形成されている。
置の製造方法は、請求項2または4または6または8の
いずれかにおいて金属材料の膜が電極層と同質の物質で
形成されている。
【0021】
実施の形態1.以下、本発明の実施の形態1について、
図面を参照して説明する。図1は、実施の形態1に係わ
る半導体記憶装置の断面図を示す。図において、従来例
と同一符号は同一部分を示し、15は第1のサイドウォ
ールであるPt膜のサイドウォール、S2はPt膜のサ
イドウォール15と誘電体膜13との接触面積を示す。
図面を参照して説明する。図1は、実施の形態1に係わ
る半導体記憶装置の断面図を示す。図において、従来例
と同一符号は同一部分を示し、15は第1のサイドウォ
ールであるPt膜のサイドウォール、S2はPt膜のサ
イドウォール15と誘電体膜13との接触面積を示す。
【0022】また図2は、製造方法の一工程における半
導体記憶装置の断面図である。従来例と同様にして、分
離絶縁膜2とゲート電極5とを形成した半導体基板1の
上面に層間絶縁膜6を形成する。次に層間絶縁膜6に半
導体基板1の表面に達するコンタクトホール7を形成し
た後、ドープドポリシリコン膜を埋め込みプラグ8を形
成する。次にプラグ8の表面を含む層間絶縁膜6の上面
にバリア層9と電極層10との電極パターン11を形成
する(図10参照)。
導体記憶装置の断面図である。従来例と同様にして、分
離絶縁膜2とゲート電極5とを形成した半導体基板1の
上面に層間絶縁膜6を形成する。次に層間絶縁膜6に半
導体基板1の表面に達するコンタクトホール7を形成し
た後、ドープドポリシリコン膜を埋め込みプラグ8を形
成する。次にプラグ8の表面を含む層間絶縁膜6の上面
にバリア層9と電極層10との電極パターン11を形成
する(図10参照)。
【0023】次に図2に示すように、全面にスパッタ法
によりPt膜(膜厚300〜400nm)(図示せず)
を形成した後、エッチバックを行い電極パターン11の
側壁にPt膜のサイドウォール15を形成し、電極層1
0とPt膜のサイドウォール15とで下部電極を形成す
る。
によりPt膜(膜厚300〜400nm)(図示せず)
を形成した後、エッチバックを行い電極パターン11の
側壁にPt膜のサイドウォール15を形成し、電極層1
0とPt膜のサイドウォール15とで下部電極を形成す
る。
【0024】次に図1に示すように、電極層10とPt
膜のサイドウォール15との表面に、従来例と同様にし
て誘電体膜13となるBST膜と上部電極14となるP
t膜とを形成しキャパシタを形成する。またこのとき、
電極層10と第1のサイドウォール15とを同質の物質
で形成しているので、エッチバック工程におけるエッチ
ング条件の設定が容易になり、誘電体膜の成膜工程にお
ける薄膜結晶組織の均一性が向上する。
膜のサイドウォール15との表面に、従来例と同様にし
て誘電体膜13となるBST膜と上部電極14となるP
t膜とを形成しキャパシタを形成する。またこのとき、
電極層10と第1のサイドウォール15とを同質の物質
で形成しているので、エッチバック工程におけるエッチ
ング条件の設定が容易になり、誘電体膜の成膜工程にお
ける薄膜結晶組織の均一性が向上する。
【0025】以上のように、電極パターン11の側壁に
Pt膜のサイドウォール15を形成して、下部電極を電
極層10とPt膜のサイドウォール15とで構成したの
で、従来例ではS1のみであった下部電極と誘電体膜と
の接触面積が、本発明では(S1+S2)となりS2分
増加する。従って、キャパシタの平面占有面積を増加さ
せることなく、下部電極と誘電体膜との接触面積を大き
くすることができ、容量を大きくすることができる。ま
た電極パターン11の側壁にPt膜のサイドウォール1
5を形成したので、誘電体膜13の被覆性を損なうこと
がない。
Pt膜のサイドウォール15を形成して、下部電極を電
極層10とPt膜のサイドウォール15とで構成したの
で、従来例ではS1のみであった下部電極と誘電体膜と
の接触面積が、本発明では(S1+S2)となりS2分
増加する。従って、キャパシタの平面占有面積を増加さ
せることなく、下部電極と誘電体膜との接触面積を大き
くすることができ、容量を大きくすることができる。ま
た電極パターン11の側壁にPt膜のサイドウォール1
5を形成したので、誘電体膜13の被覆性を損なうこと
がない。
【0026】実施の形態2.以下、本発明の実施の形態
2について、図面を参照して説明する。図5は、実施の
形態2に係わる半導体記憶装置の断面図を示す。なお、
図において実施の形態1と同一符号は同一部分を示し、
16は層間絶縁膜6の凸状部、S3はPt膜のサイドウ
ォール15と誘電体膜13との接触面積を示す。
2について、図面を参照して説明する。図5は、実施の
形態2に係わる半導体記憶装置の断面図を示す。なお、
図において実施の形態1と同一符号は同一部分を示し、
16は層間絶縁膜6の凸状部、S3はPt膜のサイドウ
ォール15と誘電体膜13との接触面積を示す。
【0027】実施の形態2に係わる半導体記憶装置は、
実施の形態1に係わる半導体記憶装置において、電極パ
ターン11と同一形状に層間絶縁膜6の凸状部16を形
成し、凸状部16の側壁にもPt膜のサイドウォール1
5を形成している。なおS3はS2に比べ、凸状部16
の側壁の高さ分増加している。
実施の形態1に係わる半導体記憶装置において、電極パ
ターン11と同一形状に層間絶縁膜6の凸状部16を形
成し、凸状部16の側壁にもPt膜のサイドウォール1
5を形成している。なおS3はS2に比べ、凸状部16
の側壁の高さ分増加している。
【0028】また図3,4,5は、製造方法を、工程を
追って順次示した半導体記憶装置の断面図である。従来
例と同様にして、分離絶縁膜2とゲート電極5とを形成
した半導体基板1の上面に層間絶縁膜6を形成する。次
に層間絶縁膜6に半導体基板1の表面に達するコンタク
トホール7を形成した後、ドープドポリシリコン膜を埋
め込みプラグ8を形成する。次にプラグ8の表面を含む
層間絶縁膜6の上面にバリア層9と電極層10との電極
パターン11を形成する(図10参照)。
追って順次示した半導体記憶装置の断面図である。従来
例と同様にして、分離絶縁膜2とゲート電極5とを形成
した半導体基板1の上面に層間絶縁膜6を形成する。次
に層間絶縁膜6に半導体基板1の表面に達するコンタク
トホール7を形成した後、ドープドポリシリコン膜を埋
め込みプラグ8を形成する。次にプラグ8の表面を含む
層間絶縁膜6の上面にバリア層9と電極層10との電極
パターン11を形成する(図10参照)。
【0029】次に図3に示すように、さらにエッチング
を進めて層間絶縁膜6のオーバーエッチングを行い、凸
状部16を形成する。
を進めて層間絶縁膜6のオーバーエッチングを行い、凸
状部16を形成する。
【0030】次に図4に示すように、全面にスパッタ法
によりPt膜(膜厚300〜400nm)(図示せず)
を形成した後、エッチバックを行い電極パターン11と
凸状部16との側壁にPt膜のサイドウォール15を形
成し、電極層10とPt膜のサイドウォール15とで下
部電極を形成する。
によりPt膜(膜厚300〜400nm)(図示せず)
を形成した後、エッチバックを行い電極パターン11と
凸状部16との側壁にPt膜のサイドウォール15を形
成し、電極層10とPt膜のサイドウォール15とで下
部電極を形成する。
【0031】次に図5に示すように、電極層10とPt
膜のサイドウォール15との表面に、従来例と同様にし
て誘電体膜13となるBST膜と上部電極14となるP
t膜とを形成しキャパシタを形成する。
膜のサイドウォール15との表面に、従来例と同様にし
て誘電体膜13となるBST膜と上部電極14となるP
t膜とを形成しキャパシタを形成する。
【0032】以上のように、実施の形態2に係わる半導
体記憶装置は、凸状部16と電極パターン11との側壁
にPt膜のサイドウォール15を形成して、下部電極を
電極層10とPt膜のサイドウォール15とで構成した
ので、従来例ではS1のみであった下部電極と誘電体膜
13との接触面積が、本発明では(S1+S3)となり
S3分増加する。また実施の形態1に係わる半導体記憶
装置と比較してもPt膜のサイドウォール15の表面積
が凸状部16の側壁分増加している。従って、キャパシ
タの平面占有面積を増加させることなく、下部電極と誘
電体膜13との接触面積をさらに増加することができ、
容量を増加することができる。また電極パターン11お
よび凸状部16の側壁にサイドウォール15を形成した
ので、誘電体膜13の被覆性を損なうことがない。
体記憶装置は、凸状部16と電極パターン11との側壁
にPt膜のサイドウォール15を形成して、下部電極を
電極層10とPt膜のサイドウォール15とで構成した
ので、従来例ではS1のみであった下部電極と誘電体膜
13との接触面積が、本発明では(S1+S3)となり
S3分増加する。また実施の形態1に係わる半導体記憶
装置と比較してもPt膜のサイドウォール15の表面積
が凸状部16の側壁分増加している。従って、キャパシ
タの平面占有面積を増加させることなく、下部電極と誘
電体膜13との接触面積をさらに増加することができ、
容量を増加することができる。また電極パターン11お
よび凸状部16の側壁にサイドウォール15を形成した
ので、誘電体膜13の被覆性を損なうことがない。
【0033】実施の形態3.以下、本発明の実施の形態
3について、図面を参照して説明する。図9は、実施の
形態3に係わる半導体記憶装置の断面図を示す。なお、
図において実施の形態1と同一符号は同一部分を示し、
17はドープドポリシリコンからなるプラグ8の延在部
分、18は絶縁膜からなる第2のサイドウォールである
酸化膜のサイドウォール、19は金属材料の膜であるP
t膜、20は酸化膜のサイドウォール18とPt膜19
とで形成される第3のサイドウォールを示す。
3について、図面を参照して説明する。図9は、実施の
形態3に係わる半導体記憶装置の断面図を示す。なお、
図において実施の形態1と同一符号は同一部分を示し、
17はドープドポリシリコンからなるプラグ8の延在部
分、18は絶縁膜からなる第2のサイドウォールである
酸化膜のサイドウォール、19は金属材料の膜であるP
t膜、20は酸化膜のサイドウォール18とPt膜19
とで形成される第3のサイドウォールを示す。
【0034】実施の形態3に係わる半導体記憶装置は、
電極パターン11をプラグ8と同一形状にパターニング
した後、少なくともプラグ8の延在部分17の側壁に酸
化膜のサイドウォール18を形成し、さらに酸化膜のサ
イドウォール18の表面と電極パターン11の側壁とに
Pt膜19を形成して第3のサイドウォール20を形成
している。そして電極層10とPt膜19とで下部電極
を構成している。
電極パターン11をプラグ8と同一形状にパターニング
した後、少なくともプラグ8の延在部分17の側壁に酸
化膜のサイドウォール18を形成し、さらに酸化膜のサ
イドウォール18の表面と電極パターン11の側壁とに
Pt膜19を形成して第3のサイドウォール20を形成
している。そして電極層10とPt膜19とで下部電極
を構成している。
【0035】また図6,7,8,9は、製造方法を、工
程を追って順次示した半導体記憶装置の断面図である。
従来例と同様にして、分離絶縁膜2とゲート電極5とを
形成した半導体基板1の上面の層間絶縁膜6内に半導体
基板1に達するコンタクトホール7を形成する。
程を追って順次示した半導体記憶装置の断面図である。
従来例と同様にして、分離絶縁膜2とゲート電極5とを
形成した半導体基板1の上面の層間絶縁膜6内に半導体
基板1に達するコンタクトホール7を形成する。
【0036】次に図6に示すように、層間絶縁膜6上に
ドープドポリシリコン膜を厚く形成し、コンタクトホー
ル7を埋め込むと同時に層間絶縁膜6上にドープドポリ
シリコン膜の層(図示せず)を形成した後、その上部に
バリア層9と電極層10とを順次形成する。次に、写真
製版処理(露光→現像)により形成したレジストパター
ン(図示せず)をマスクとして、電極層10とバリア層
9とドープドポリシリコン膜とのパターニングを行い、
プラグ8の延在部分17とその上部に同一形状のバリア
層9と電極層10とからなる電極パターン11とを形成
する。
ドープドポリシリコン膜を厚く形成し、コンタクトホー
ル7を埋め込むと同時に層間絶縁膜6上にドープドポリ
シリコン膜の層(図示せず)を形成した後、その上部に
バリア層9と電極層10とを順次形成する。次に、写真
製版処理(露光→現像)により形成したレジストパター
ン(図示せず)をマスクとして、電極層10とバリア層
9とドープドポリシリコン膜とのパターニングを行い、
プラグ8の延在部分17とその上部に同一形状のバリア
層9と電極層10とからなる電極パターン11とを形成
する。
【0037】次に図7に示すように、全面に酸化膜(膜
厚50〜100nm)(図示せず)を形成後エッチバッ
クを行い、少なくともプラグ8の延在部分17の側壁に
酸化膜のサイドウォール18を形成する。なお、酸化膜
のサイドウォール18は前述したように、Pt膜19が
ドープドポリシリコン膜からなるプラグ8の延在部分1
7と反応してシリサイド化するのを防止するためであ
る。
厚50〜100nm)(図示せず)を形成後エッチバッ
クを行い、少なくともプラグ8の延在部分17の側壁に
酸化膜のサイドウォール18を形成する。なお、酸化膜
のサイドウォール18は前述したように、Pt膜19が
ドープドポリシリコン膜からなるプラグ8の延在部分1
7と反応してシリサイド化するのを防止するためであ
る。
【0038】次に図8に示すように、全面にスパッタ法
によりPt膜(膜厚300〜400nm)(図示せず)
を形成した後、エッチバックを行い電極パターン11の
側壁と酸化膜のサイドウォール18の表面とにPt膜1
9を形成し、電極層10とPt膜19とで下部電極を形
成する。
によりPt膜(膜厚300〜400nm)(図示せず)
を形成した後、エッチバックを行い電極パターン11の
側壁と酸化膜のサイドウォール18の表面とにPt膜1
9を形成し、電極層10とPt膜19とで下部電極を形
成する。
【0039】次に図9に示すように、電極層10とPt
膜19との表面に、従来例と同様にして誘電体膜13と
なるBST膜と上部電極14となるPt膜とを形成しキ
ャパシタを形成する。
膜19との表面に、従来例と同様にして誘電体膜13と
なるBST膜と上部電極14となるPt膜とを形成しキ
ャパシタを形成する。
【0040】以上のように、実施の形態3に係わる半導
体記憶装置は、少なくとも延在部分17の側壁に酸化膜
のサイドウォール18を形成した後、酸化膜のサイドウ
ォール18と電極パターン11との表面にPt膜19を
形成して第3のサイドウォール20を形成したので、延
在部分17のポリシリコン膜と反応してシリサイドを形
成することなくPt膜19を形成でき、また電極パター
ン11の側壁に第3のサイドウォール20を形成したの
で誘電体膜13との被覆性を損なうこともない。また電
極パターン11をプラグ8と同一形状にパターニングし
たので上述した実施の形態に比べ平面占有面積が小さく
なる。また下部電極を電極層10とPt膜19とで構成
したので、下部電極と誘電体膜13との接触面積が実施
の形態1に係わる半導体記憶装置に比べ延在部分17の
側壁分さらに増加し、容量をいっそう増加できる。
体記憶装置は、少なくとも延在部分17の側壁に酸化膜
のサイドウォール18を形成した後、酸化膜のサイドウ
ォール18と電極パターン11との表面にPt膜19を
形成して第3のサイドウォール20を形成したので、延
在部分17のポリシリコン膜と反応してシリサイドを形
成することなくPt膜19を形成でき、また電極パター
ン11の側壁に第3のサイドウォール20を形成したの
で誘電体膜13との被覆性を損なうこともない。また電
極パターン11をプラグ8と同一形状にパターニングし
たので上述した実施の形態に比べ平面占有面積が小さく
なる。また下部電極を電極層10とPt膜19とで構成
したので、下部電極と誘電体膜13との接触面積が実施
の形態1に係わる半導体記憶装置に比べ延在部分17の
側壁分さらに増加し、容量をいっそう増加できる。
【0041】なお、前述した電極材料と同様の理由によ
り金属材料の膜としてPt膜を用いているが、高融点金
属(白金,ルテニウム,イリジウム,パラジウム)もし
くはその酸化物もしくはその窒化物を用いても同様の効
果を得る。
り金属材料の膜としてPt膜を用いているが、高融点金
属(白金,ルテニウム,イリジウム,パラジウム)もし
くはその酸化物もしくはその窒化物を用いても同様の効
果を得る。
【0042】
【発明の効果】この発明の請求項1に係わる半導体記憶
装置においては、ペロブスカイト誘電体膜薄膜からなる
誘電体膜と直接接触するキャパシタの下部電極を、電極
層と金属材料の第1のサイドウォールとで構成したの
で、被覆性を損なうことなくかつ平面占有面積を増加さ
せることなく、下部電極と誘電体膜との接触面積を増加
でき、キャパシタ容量を大きくできる。
装置においては、ペロブスカイト誘電体膜薄膜からなる
誘電体膜と直接接触するキャパシタの下部電極を、電極
層と金属材料の第1のサイドウォールとで構成したの
で、被覆性を損なうことなくかつ平面占有面積を増加さ
せることなく、下部電極と誘電体膜との接触面積を増加
でき、キャパシタ容量を大きくできる。
【0043】この発明の請求項2に係わる半導体記憶装
置の製造方法においては、半導体基板の主表面上にゲー
ト電極を形成する工程と、半導体基板の表面を含む全面
にバリア層と電極層とを順次形成する工程と、バリア層
と電極層とを所定の形状にパターニングする工程と、バ
リア層と電極層との表面を含む全面に金属材料の膜を形
成する工程と、エッチバックを行いバリア層と電極層と
の側壁に金属材料からなる第1のサイドウォールを形成
する工程と、電極層と第1のサイドウォールとで構成し
た下部電極の表面上にペロブスカイト誘電体膜薄膜から
なる誘電体膜を形成する工程と、誘電体膜の表面上に上
部電極を形成する工程とを備えたので、被覆性を損なう
ことなくかつ平面占有面積を増加させることなく、下部
電極と誘電体膜との接触面積を増加でき、キャパシタ容
量を大きくできる半導体記憶装置を確実に得ることがで
きる。
置の製造方法においては、半導体基板の主表面上にゲー
ト電極を形成する工程と、半導体基板の表面を含む全面
にバリア層と電極層とを順次形成する工程と、バリア層
と電極層とを所定の形状にパターニングする工程と、バ
リア層と電極層との表面を含む全面に金属材料の膜を形
成する工程と、エッチバックを行いバリア層と電極層と
の側壁に金属材料からなる第1のサイドウォールを形成
する工程と、電極層と第1のサイドウォールとで構成し
た下部電極の表面上にペロブスカイト誘電体膜薄膜から
なる誘電体膜を形成する工程と、誘電体膜の表面上に上
部電極を形成する工程とを備えたので、被覆性を損なう
ことなくかつ平面占有面積を増加させることなく、下部
電極と誘電体膜との接触面積を増加でき、キャパシタ容
量を大きくできる半導体記憶装置を確実に得ることがで
きる。
【0044】この発明の請求項3に係わる半導体記憶装
置においては、絶縁層上に形成してペロブスカイト誘電
体膜薄膜からなる誘電体膜と直接接触するキャパシタの
下部電極を、電極層と金属材料の第1のサイドウォール
とで構成したので、被覆性を損なうことなくかつ平面占
有面積を増加させることなく、下部電極と誘電体膜との
接触面積を増加でき、キャパシタ容量を大きくできる。
置においては、絶縁層上に形成してペロブスカイト誘電
体膜薄膜からなる誘電体膜と直接接触するキャパシタの
下部電極を、電極層と金属材料の第1のサイドウォール
とで構成したので、被覆性を損なうことなくかつ平面占
有面積を増加させることなく、下部電極と誘電体膜との
接触面積を増加でき、キャパシタ容量を大きくできる。
【0045】この発明の請求項4に係わる半導体記憶装
置の製造方法においては、半導体基板の主表面上に絶縁
層を形成する工程と、絶縁層に半導体基板の主表面に達
するコンタクトホールを形成する工程と、コンタクトホ
ールに導電膜を埋め込む工程と、絶縁層の表面にバリア
層と電極層とを順次形成する工程と、バリア層と電極層
とを所定の形状にパターニングする工程と、バリア層と
電極層との表面を含む全面に金属材料の膜を形成する工
程と、エッチバックを行いバリア層と電極層との側壁に
金属材料からなる第1のサイドウォールを形成する工程
と、電極層と第1のサイドウォールとで構成した下部電
極の表面上にペロブスカイト誘電体膜薄膜からなる誘電
体膜を形成する工程と、誘電体膜の表面上に上部電極を
形成する工程とを備えたので、被覆性を損なうことなく
かつ平面占有面積を増加させることなく、下部電極と誘
電体膜との接触面積を増加でき、キャパシタ容量を大き
くできる半導体記憶装置を絶縁層上に確実に得ることが
できる。
置の製造方法においては、半導体基板の主表面上に絶縁
層を形成する工程と、絶縁層に半導体基板の主表面に達
するコンタクトホールを形成する工程と、コンタクトホ
ールに導電膜を埋め込む工程と、絶縁層の表面にバリア
層と電極層とを順次形成する工程と、バリア層と電極層
とを所定の形状にパターニングする工程と、バリア層と
電極層との表面を含む全面に金属材料の膜を形成する工
程と、エッチバックを行いバリア層と電極層との側壁に
金属材料からなる第1のサイドウォールを形成する工程
と、電極層と第1のサイドウォールとで構成した下部電
極の表面上にペロブスカイト誘電体膜薄膜からなる誘電
体膜を形成する工程と、誘電体膜の表面上に上部電極を
形成する工程とを備えたので、被覆性を損なうことなく
かつ平面占有面積を増加させることなく、下部電極と誘
電体膜との接触面積を増加でき、キャパシタ容量を大き
くできる半導体記憶装置を絶縁層上に確実に得ることが
できる。
【0046】この発明の請求項5に係わる半導体記憶装
置においては、バリア層と電極層との側壁だけでなく絶
縁層の一部に形成した凸状部の側壁にも金属材料の第1
のサイドウォールを形成したので、第1のサイドウォー
ルの表面をより大きくできる。また絶縁層上に形成して
ペロブスカイト誘電体膜薄膜からなる誘電体膜と直接接
触するキャパシタの下部電極を、電極層と金属材料の第
1のサイドウォールとで構成しているので、被覆性を損
なうことなくかつ平面占有面積を増加させることなく、
下部電極と誘電体膜との接触面積を増加でき、キャパシ
タ容量を大きくできる。
置においては、バリア層と電極層との側壁だけでなく絶
縁層の一部に形成した凸状部の側壁にも金属材料の第1
のサイドウォールを形成したので、第1のサイドウォー
ルの表面をより大きくできる。また絶縁層上に形成して
ペロブスカイト誘電体膜薄膜からなる誘電体膜と直接接
触するキャパシタの下部電極を、電極層と金属材料の第
1のサイドウォールとで構成しているので、被覆性を損
なうことなくかつ平面占有面積を増加させることなく、
下部電極と誘電体膜との接触面積を増加でき、キャパシ
タ容量を大きくできる。
【0047】この発明の請求項6に係わる半導体記憶装
置の製造方法においては、半導体基板の主表面上に絶縁
層を形成する工程と、絶縁層に半導体基板の主表面に達
するコンタクトホールを形成する工程と、コンタクトホ
ールに導電膜を埋め込む工程と、絶縁層の表面にバリア
層と電極層とを順次を形成する工程と、バリア層と電極
層とを所定の形状にパターニングすると同時に絶縁層を
所定深さオーバーエッチングして凸状部を形成する工程
と、絶縁層の凸状部とバリア層と電極層との表面を含む
全面に金属材料の膜を形成する工程と、エッチバックを
行い絶縁層の凸状部とバリア層と電極層との側壁に金属
材料からなる第1のサイドウォールを形成する工程と、
電極層と第1のサイドウォールとで構成した下部電極の
表面上にペロブスカイト誘電体膜薄膜からなる誘電体膜
を形成する工程と、誘電体膜の表面上に上部電極を形成
する工程とを備えたので、絶縁層の凸状部の側壁にも第
1のサイドウォールを形成でき、被覆性を損なうことな
くかつ平面占有面積を増加させることなく、下部電極と
誘電体膜との接触面積を増加でき、キャパシタ容量を大
きくできる半導体記憶装置を確実に得ることができる。
置の製造方法においては、半導体基板の主表面上に絶縁
層を形成する工程と、絶縁層に半導体基板の主表面に達
するコンタクトホールを形成する工程と、コンタクトホ
ールに導電膜を埋め込む工程と、絶縁層の表面にバリア
層と電極層とを順次を形成する工程と、バリア層と電極
層とを所定の形状にパターニングすると同時に絶縁層を
所定深さオーバーエッチングして凸状部を形成する工程
と、絶縁層の凸状部とバリア層と電極層との表面を含む
全面に金属材料の膜を形成する工程と、エッチバックを
行い絶縁層の凸状部とバリア層と電極層との側壁に金属
材料からなる第1のサイドウォールを形成する工程と、
電極層と第1のサイドウォールとで構成した下部電極の
表面上にペロブスカイト誘電体膜薄膜からなる誘電体膜
を形成する工程と、誘電体膜の表面上に上部電極を形成
する工程とを備えたので、絶縁層の凸状部の側壁にも第
1のサイドウォールを形成でき、被覆性を損なうことな
くかつ平面占有面積を増加させることなく、下部電極と
誘電体膜との接触面積を増加でき、キャパシタ容量を大
きくできる半導体記憶装置を確実に得ることができる。
【0048】この発明の請求項7に係わる半導体記憶装
置においては、バリア層と電極層とを導電膜の延在部分
と同一形状にパターニングしたので、平面占有面積が減
少できる。またバリア層と電極層との側壁だけでなく導
電膜の延在部分の側壁にも絶縁膜のサイドウォールと金
属材料の膜とからなる第3のサイドウォールを形成した
ので、金属材料の膜が導電膜の延在部分と直接接触して
反応しシリサイド化するのを防止するとともに第3のサ
イドウォールの表面を大きくできる。また絶縁層上に形
成してペロブスカイト誘電体膜薄膜からなる誘電体膜と
直接接触するキャパシタの下部電極を、電極層と第3の
サイドウォールの一部である金属材料の膜とで構成した
ので、被覆性を損なうことなくかつ下部電極と誘電体膜
との接触面積をさらに増加でき、キャパシタ容量を大き
くできる。
置においては、バリア層と電極層とを導電膜の延在部分
と同一形状にパターニングしたので、平面占有面積が減
少できる。またバリア層と電極層との側壁だけでなく導
電膜の延在部分の側壁にも絶縁膜のサイドウォールと金
属材料の膜とからなる第3のサイドウォールを形成した
ので、金属材料の膜が導電膜の延在部分と直接接触して
反応しシリサイド化するのを防止するとともに第3のサ
イドウォールの表面を大きくできる。また絶縁層上に形
成してペロブスカイト誘電体膜薄膜からなる誘電体膜と
直接接触するキャパシタの下部電極を、電極層と第3の
サイドウォールの一部である金属材料の膜とで構成した
ので、被覆性を損なうことなくかつ下部電極と誘電体膜
との接触面積をさらに増加でき、キャパシタ容量を大き
くできる。
【0049】この発明の請求項8に係わる半導体記憶装
置の製造方法においては、半導体基板の主表面上に絶縁
層を形成する工程と、絶縁層に半導体基板の主表面に達
するコンタクトホールを形成する工程と、コンタクトホ
ールに導電膜を埋め込む工程と、絶縁層の表面にバリア
層と電極層とを順次を形成する工程と、バリア層と電極
層とを導電膜の上部にパターニングすると同時に導電膜
の延在部分を形成する工程と、導電膜の延在部分とバリ
ア層と電極層との表面を含む全面に絶縁膜を形成した後
エッチバックを行い導電膜の延在部分の側壁に絶縁膜か
らなる第2のサイドウォールを形成する工程と、第2の
サイドウォールと電極層との表面を含む全面に金属材料
の膜を形成した後エッチバックを行い第2のサイドウォ
ールの表面に金属材料の膜を形成して、第2のサイドウ
ォールと金属材料の膜とで第3のサイドウォールを形成
する工程と、電極層と金属材料の膜とで構成した下部電
極の表面上にペロブスカイト誘電体膜薄膜からなる誘電
体膜を形成する工程と、誘電体膜の表面上に上部電極を
形成する工程とを備えたので、平面占有面積を減少さ
せ、また被覆性を損なうことなくかつ金属材料の膜が導
電膜の延在部分と直接接触して反応しシリサイド化する
のを防止できかつ下部電極と誘電体膜との接触面積を増
加でき、キャパシタ容量を大きくできる半導体記憶装置
を確実に得ることができる。
置の製造方法においては、半導体基板の主表面上に絶縁
層を形成する工程と、絶縁層に半導体基板の主表面に達
するコンタクトホールを形成する工程と、コンタクトホ
ールに導電膜を埋め込む工程と、絶縁層の表面にバリア
層と電極層とを順次を形成する工程と、バリア層と電極
層とを導電膜の上部にパターニングすると同時に導電膜
の延在部分を形成する工程と、導電膜の延在部分とバリ
ア層と電極層との表面を含む全面に絶縁膜を形成した後
エッチバックを行い導電膜の延在部分の側壁に絶縁膜か
らなる第2のサイドウォールを形成する工程と、第2の
サイドウォールと電極層との表面を含む全面に金属材料
の膜を形成した後エッチバックを行い第2のサイドウォ
ールの表面に金属材料の膜を形成して、第2のサイドウ
ォールと金属材料の膜とで第3のサイドウォールを形成
する工程と、電極層と金属材料の膜とで構成した下部電
極の表面上にペロブスカイト誘電体膜薄膜からなる誘電
体膜を形成する工程と、誘電体膜の表面上に上部電極を
形成する工程とを備えたので、平面占有面積を減少さ
せ、また被覆性を損なうことなくかつ金属材料の膜が導
電膜の延在部分と直接接触して反応しシリサイド化する
のを防止できかつ下部電極と誘電体膜との接触面積を増
加でき、キャパシタ容量を大きくできる半導体記憶装置
を確実に得ることができる。
【0050】この発明の請求項9に係わる半導体記憶装
置の製造方法においては、金属材料が電極層と同質の物
質であるので、エッチバック工程におけるエッチング条
件が容易になり、誘電体膜の成膜工程における薄膜結晶
組織の均一性が向上する。
置の製造方法においては、金属材料が電極層と同質の物
質であるので、エッチバック工程におけるエッチング条
件が容易になり、誘電体膜の成膜工程における薄膜結晶
組織の均一性が向上する。
【図1】 この発明の実施の形態1に係わる半導体記憶
装置の製造方法を説明するための工程図である。
装置の製造方法を説明するための工程図である。
【図2】 この発明の実施の形態1に係わる半導体記憶
装置の製造方法を説明するための工程図である。
装置の製造方法を説明するための工程図である。
【図3】 この発明の実施の形態2に係わる半導体記憶
装置の製造方法を説明するための工程図である。
装置の製造方法を説明するための工程図である。
【図4】 この発明の実施の形態2に係わる半導体記憶
装置の製造方法を説明するための工程図である。
装置の製造方法を説明するための工程図である。
【図5】 この発明の実施の形態2に係わる半導体記憶
装置の製造方法を説明するための工程図である。
装置の製造方法を説明するための工程図である。
【図6】 この発明の実施の形態3に係わる半導体記憶
装置の製造方法を説明するための工程図である。
装置の製造方法を説明するための工程図である。
【図7】 この発明の実施の形態3に係わる半導体記憶
装置の製造方法を説明するための工程図である。
装置の製造方法を説明するための工程図である。
【図8】 この発明の実施の形態3に係わる半導体記憶
装置の製造方法を説明するための工程図である。
装置の製造方法を説明するための工程図である。
【図9】 この発明の実施の形態3に係わる半導体記憶
装置の製造方法を説明するための工程図である。
装置の製造方法を説明するための工程図である。
【図10】 従来例に係わる半導体記憶装置の製造方法
を説明するための工程図である。
を説明するための工程図である。
【図11】 従来例に係わる半導体記憶装置の製造方法
を説明するための工程図である。
を説明するための工程図である。
【図12】 従来例に係わる半導体記憶装置の製造方法
を説明するための工程図である。
を説明するための工程図である。
1 半導体基板、5 ゲート電極、6 層間絶縁膜(絶
縁層)、7 コンタクトホール、8 プラグ(導電
膜)、9 バリア層、10 電極層、13 誘電体膜、
14 上部電極、15 Pt膜のサイドウォール(第1
のサイドウォール)、16 凸状部、17 プラグの延
在部分(延在部分)、18 酸化膜のサイドウォール
(第2のサイドウォール)、19 Pt膜(金属材料の
膜)、20 第3のサイドウォール。
縁層)、7 コンタクトホール、8 プラグ(導電
膜)、9 バリア層、10 電極層、13 誘電体膜、
14 上部電極、15 Pt膜のサイドウォール(第1
のサイドウォール)、16 凸状部、17 プラグの延
在部分(延在部分)、18 酸化膜のサイドウォール
(第2のサイドウォール)、19 Pt膜(金属材料の
膜)、20 第3のサイドウォール。
───────────────────────────────────────────────────── フロントページの続き (72)発明者 松下 誠 兵庫県伊丹市瑞原四丁目1番地 菱電セミ コンダクタシステムエンジニアリング株式 会社内
Claims (9)
- 【請求項1】 半導体基板の主表面上に形成されたゲー
ト電極と、前記半導体基板と前記ゲート電極との表面に
形成され前記半導体基板と接続されたバリア層と、前記
バリア層の上部に形成された電極層と、前記バリア層と
前記電極層との側壁に形成された第1のサイドウォール
と、前記電極層と前記第1のサイドウォールとの表面上
を覆うペロブスカイト誘電体膜薄膜からなる誘電体膜
と、前記誘電体膜の表面上を覆う上部電極とを備えた半
導体記憶装置において、前記第1のサイドウォールが金
属材料から構成されており、かつ前記電極層と前記第1
のサイドウォールとで下部電極が構成されている事を特
徴とする半導体記憶装置。 - 【請求項2】 半導体基板の主表面上にゲート電極を形
成する工程と、前記半導体基板の表面を含む全面にバリ
ア層と電極層とを順次形成する工程と、前記バリア層と
前記電極層とを所定の形状にパターニングする工程と、
前記バリア層と前記電極層との表面を含む全面に金属材
料の膜を形成する工程と、エッチバックを行い前記バリ
ア層と前記電極層との側壁に前記金属材料からなる第1
のサイドウォールを形成する工程と、前記電極層と前記
第1のサイドウォールとで構成した下部電極の表面上に
ペロブスカイト誘電体膜薄膜からなる誘電体膜を形成す
る工程と、前記誘電体膜の表面上に上部電極を形成する
工程とを備えた半導体記憶装置の製造方法。 - 【請求項3】 半導体基板の主表面上を覆う絶縁層と、
前記絶縁層に形成され前記半導体基板の主表面に達する
コンタクトホール内に埋め込まれた導電膜と、前記絶縁
膜の上部に形成され前記導電膜と接続されたバリア層
と、前記バリア層の上部に形成された電極層と、前記バ
リア層と前記電極層との側壁に形成された第1のサイド
ウォールと、前記電極層と前記第1のサイドウォールと
の表面上を覆うペロブスカイト誘電体膜薄膜からなる誘
電体膜と、前記誘電体膜の表面上を覆う上部電極とを備
えた半導体記憶装置において、前記第1のサイドウォー
ルが金属材料から構成されており、かつ前記電極層と前
記第1のサイドウォールとで下部電極が構成されている
事を特徴とする半導体記憶装置。 - 【請求項4】 半導体基板の主表面上に絶縁層を形成す
る工程と、前記絶縁層に前記半導体基板の主表面に達す
るコンタクトホールを形成する工程と、前記コンタクト
ホールに導電膜を埋め込む工程と、前記絶縁層の表面に
バリア層と電極層とを順次形成する工程と、前記バリア
層と前記電極層とを所定の形状にパターニングする工程
と、前記バリア層と前記電極層との表面を含む全面に金
属材料の膜を形成する工程と、エッチバックを行い前記
バリア層と前記電極層との側壁に前記金属材料からなる
第1のサイドウォールを形成する工程と、前記電極層と
前記第1のサイドウォールとで構成した下部電極の表面
上にペロブスカイト誘電体膜薄膜からなる誘電体膜を形
成する工程と、前記誘電体膜の表面上に上部電極を形成
する工程とを備えた半導体記憶装置の製造方法。 - 【請求項5】 半導体基板の主表面上を覆い一部に突出
した凸状部を形成した絶縁層と、前記絶縁層に形成され
前記凸状部の表面から前記半導体基板の主表面に達する
コンタクトホール内に埋め込まれた導電膜と、前記凸状
部の上部に形成され前記導電膜と接続されたバリア層
と、前記バリア層の上部に形成された電極層と、前記凸
状部と前記バリア層と前記電極層との側壁に形成された
第1のサイドウォールと、前記電極層と前記第1のサイ
ドウォールとの表面上を覆うペロブスカイト誘電体膜薄
膜からなる誘電体膜と、前記誘電体膜の表面上を覆う上
部電極とを備えた半導体記憶装置において、前記第1の
サイドウォールが金属材料から構成されており、かつ前
記電極層と前記第1のサイドウォールとで下部電極が構
成されている事を特徴とする半導体記憶装置。 - 【請求項6】 半導体基板の主表面上に絶縁層を形成す
る工程と、前記絶縁層に前記半導体基板の主表面に達す
るコンタクトホールを形成する工程と、前記コンタクト
ホールに導電膜を埋め込む工程と、前記絶縁層の表面に
バリア層と電極層とを順次を形成する工程と、前記バリ
ア層と前記電極層とを所定の形状にパターニングすると
同時に前記絶縁層を所定深さオーバーエッチングして凸
状部を形成する工程と、前記絶縁層の凸状部と前記バリ
ア層と前記電極層との表面を含む全面に金属材料の膜を
形成する工程と、エッチバックを行い前記絶縁層の凸状
部と前記バリア層と前記電極層との側壁に前記金属材料
からなる第1のサイドウォールを形成する工程と、前記
電極層と前記第1のサイドウォールとで構成した下部電
極の表面上にペロブスカイト誘電体膜薄膜からなる誘電
体膜を形成する工程と、前記誘電体膜の表面上に上部電
極を形成する工程とを備えた半導体記憶装置の製造方
法。 - 【請求項7】 半導体基板の主表面上を覆う絶縁層と、
前記絶縁層に形成され前記半導体基板の主表面に達する
コンタクトホール内に埋め込まれた導電膜と、前記絶縁
層の上部で前記半導体基板の主面に対し鉛直方向に延在
した前記導電膜の延在部分と、前記導電膜の延在部分の
上部に形成されたバリア層と、前記バリア層の上部に形
成された電極層と、前記導電膜の延在部分と前記バリア
層と前記電極層との側壁に形成された第3のサイドウォ
ールと、前記電極層と前記第3のサイドウォールとの表
面上を覆うペロブスカイト誘電体膜薄膜からなる誘電体
膜と、前記誘電体膜の表面上を覆う上部電極とを備えた
半導体記憶装置において、第3のサイドウォールが前記
導電膜の延在部分の側壁に形成された絶縁膜からなる第
2のサイドウォールと前記第2のサイドウォールの表面
を覆う金属材料の膜とで構成されており、かつ前記電極
層と前記金属材料の膜とで下部電極が構成されている事
を特徴とする半導体記憶装置。 - 【請求項8】 半導体基板の主表面上に絶縁層を形成す
る工程と、前記絶縁層に前記半導体基板の主表面に達す
るコンタクトホールを形成する工程と、前記コンタクト
ホールに導電膜を埋め込む工程と、前記絶縁層の表面に
バリア層と電極層とを順次を形成する工程と、前記バリ
ア層と前記電極層とを前記導電膜の上部にパターニング
すると同時に前記導電膜の延在部分を形成する工程と、
前記導電膜の延在部分と前記バリア層と前記電極層との
表面を含む全面に絶縁膜を形成した後エッチバックを行
い前記導電膜の延在部分の側壁に前記絶縁膜からなる第
2のサイドウォールを形成する工程と、前記第2のサイ
ドウォールと前記電極層との表面を含む全面に金属材料
の膜を形成した後エッチバックを行い前記第2のサイド
ウォールの表面に前記金属材料の膜を形成して、前記第
2のサイドウォールと前記金属材料の膜とで第3のサイ
ドウォールを形成する工程と、前記電極層と前記金属材
料の膜とで構成した下部電極の表面上にペロブスカイト
誘電体膜薄膜からなる誘電体膜を形成する工程と、前記
誘電体膜の表面上に上部電極を形成する工程とを備えた
半導体記憶装置の製造方法。 - 【請求項9】 金属材料の膜が電極層と同質の物質で形
成されることを特徴とする請求項2または4または6ま
たは8のいずれかに記載の半導体記憶装置の製造方法。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP21163795A JP3426420B2 (ja) | 1995-08-21 | 1995-08-21 | 半導体記憶装置およびその製造方法 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP21163795A JP3426420B2 (ja) | 1995-08-21 | 1995-08-21 | 半導体記憶装置およびその製造方法 |
Publications (2)
Publication Number | Publication Date |
---|---|
JPH0964298A true JPH0964298A (ja) | 1997-03-07 |
JP3426420B2 JP3426420B2 (ja) | 2003-07-14 |
Family
ID=16609082
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP21163795A Expired - Fee Related JP3426420B2 (ja) | 1995-08-21 | 1995-08-21 | 半導体記憶装置およびその製造方法 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP3426420B2 (ja) |
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US6686621B2 (en) | 2001-07-19 | 2004-02-03 | Renesas Technology Corp. | Semiconductor device |
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KR100532383B1 (ko) * | 1998-05-26 | 2006-01-27 | 삼성전자주식회사 | 고유전막을 사용하는 반도체장치의 커패시터 제조방법 |
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JPH08321592A (ja) * | 1995-04-04 | 1996-12-03 | Hyundai Electron Ind Co Ltd | 半導体素子の電荷貯蔵電極形成方法 |
-
1995
- 1995-08-21 JP JP21163795A patent/JP3426420B2/ja not_active Expired - Fee Related
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