JP3431353B2 - 半導体装置およびその製造方法 - Google Patents
半導体装置およびその製造方法Info
- Publication number
- JP3431353B2 JP3431353B2 JP17233095A JP17233095A JP3431353B2 JP 3431353 B2 JP3431353 B2 JP 3431353B2 JP 17233095 A JP17233095 A JP 17233095A JP 17233095 A JP17233095 A JP 17233095A JP 3431353 B2 JP3431353 B2 JP 3431353B2
- Authority
- JP
- Japan
- Prior art keywords
- region
- impurity
- conductivity type
- semiconductor
- semiconductor layer
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/76—Making of isolation regions between components
- H01L21/762—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers
- H01L21/7624—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using semiconductor on insulator [SOI] technology
- H01L21/76264—SOI together with lateral isolation, e.g. using local oxidation of silicon, or dielectric or polycristalline material refilled trench or air gap isolation regions, e.g. completely isolated semiconductor islands
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/76—Making of isolation regions between components
- H01L21/762—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers
- H01L21/7624—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using semiconductor on insulator [SOI] technology
- H01L21/76264—SOI together with lateral isolation, e.g. using local oxidation of silicon, or dielectric or polycristalline material refilled trench or air gap isolation regions, e.g. completely isolated semiconductor islands
- H01L21/76281—Lateral isolation by selective oxidation of silicon
Landscapes
- Engineering & Computer Science (AREA)
- Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Manufacturing & Machinery (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Element Separation (AREA)
- Thin Film Transistor (AREA)
Description
造方法に関し、特に、LOCOS法等を用いて素子分離
を行った半導体装置およびその製造方法に関するもので
ある。
基板上に酸化シリコン等の誘電体層を介してシリコン層
を形成した複合基板を用いたものが、従来より知られて
いる。このような複合基板は、一般に、SOI(Silicon
On Insulator)基板と称されている。
いては、素子分離法として、LOCOS(Local Oxidati
on of Silicon)法やフィールドシールド法等が使用され
ている。
行った半導体装置の構成例を示すものであり、(a)は
正面図、(b)は(a)のA−A′断面図である。
には誘電体層602が形成されており、さらに誘電体層
602上には半導体層603が形成されて、SOI基板
を形成している。この半導体層603には、活性領域と
してのi領域604を挟んでn領域(n+領域またはn
−領域)605,606が形成されて、トランジスタ素
子領域620を構成している。また、これと同様に、i
領域607を挟んでn領域(n+領域またはn−領域)
608,609が形成されて、他のトランジスタ素子領
域621を構成している。そして、半導体層603のう
ち、これらの素子領域620,621以外の領域には、
LOCOS法により、素子分離用のフィールド酸化膜6
10が形成されている。
成されている。そして、i領域604,607上には、
この絶縁膜611を介して、ゲート電極612,613
が形成されている。
13の表面は、層間絶縁膜614で覆われている。さら
に、層間絶縁膜614および絶縁膜611には、n領域
605,606,608,609が露出するように、コ
ンタクトホールが設けられ、さらに、これらのコンタク
トホールに導電性材料を堆積させることにより電極61
5,616等が形成されている(図6(a)では図示し
ていない)。
てのフィールド酸化膜610を設けたことにより、素子
領域620と素子領域621との間のn型導電型チャネ
ルによる導通(すなわちn領域605,606とn領域
608,609との間の導通)を防止することができ、
素子分離を行うことができる。
導体装置においては、上述したように、LOCOS法を
用いて半導体層603を酸化することにより、フィール
ド酸化膜610を形成している。これにより、かかる半
導体装置には、素子領域620,621の外縁部近傍
に、図6(b)および図7に符号620a,621aで
示したような、外縁部に近いほど膜厚が薄くなる領域が
形成される。すなわち、この外縁部近傍領域620a,
621aは、膜厚が薄い部分ほど(すなわち外縁部に近
いほど)、ゲート電極612,613との間隔が大きく
なる。したがって、この外縁部近傍領域620a,62
1aは、外縁部に近い領域ほどしきい値が下がり、ゲー
ト電極612,613によるオン/オフ制御が困難にな
る。
体装置には、この外縁部近傍領域620a,621aに
リーク電流が流れ易いという欠点があった。このリーク
電流は、素子領域620,621内でのリーク電流、す
なわち、図7に示したような、n領域605とn領域6
06との間のリーク電流i1 やn領域608とn領域6
09との間のリーク電流i2 となって現れる。
LOCOS法を用いて半導体装置を製造した場合のみな
らず、他の方法で素子分離を行った場合であっても、素
子領域の外縁部近傍領域の膜厚が薄くなっているような
半導体装置においては発生し得るものである。
防止するためには、例えば、LOCOS法を用いずに、
フィールドシールド法等によって素子分離を行うことと
すればよい。
の製造工程が複雑となって、製造コストが上昇するとい
う欠点が生じる。
みてなされたものであり、リーク電流が発生し難く且つ
製造コストが安価な半導体装置およびその製造方法を提
供することを目的とする。
半導体装置は、半導体基板上に誘電体層および半導体層
を形成してなる複合基板に電界効果トランジスタを設け
た半導体装置であって、前記半導体層に形成された、第
1導電型のソース・ドレイン領域を有する電界効果トラ
ンジスタが形成された複数の素子領域と、前記半導体層
に形成された、前記複数の素子領域を分離するための素
子分離領域と、前記素子領域の外縁部周辺の膜厚が薄い
領域に形成された、第2導電型の不純物が添加された、
第2導電型の第1不純物領域と、前記半導体基板の表面
近傍のうち、前記第1不純物領域および前記素子分離領
域に覆われた領域に、前記第1不純物領域の前記ソース
・ドレイン領域との境界部と平面位置が一致する周縁部
を有するように形成された、第2導電型の第2不純物領
域と、を備えたことを特徴とする。 (2)第2の発明に係る半導体装置は、半導体基板とそ
の上に誘電体層を挟んで形成された半導体層を有する複
合基板と、前記半導体層中に形成され、それぞれが第1
導電型のソースおよびドレインを有する電界効果トラン
ジスタを有する複数の素子領域と、前記素子領域を囲む
前記半導体層の一部を置き換えによって形成された素子
分離絶縁膜と、前記素子分離絶縁膜に隣接した、前記半
導体層中の前記素子領域の外縁部に形成された第2導電
型の第1の不純物拡散領域と、前記半導体基板の選択さ
れた表面部に沿って、前記素子領域間で前記素子分離絶
縁膜および前記素子分離絶縁膜に隣接した前記素子領域
の前記外縁部の下に延び、前記第1不純物領域の前記ソ
ース・ドレイン領域との境界部と平面位置が一致する周
縁部を有するように形成された第2導電型の第2の不純
物拡散領域とを備えたことを特徴とする。 (3)第3の発明に係る半導体装置は、半導体基板とそ
の上に誘電体層を挟んで形成された半導体層を有する複
合基板と、前記半導体層中に形成され、それぞれが第1
導電型のソースおよびドレインを有する電界効果トラン
ジスタを有する複数の素子領域と、前記素子領域を囲む
前記半導体層の一部を置き換えによって形成された素子
分離絶縁膜と、前記素子分離絶縁膜に隣接した、前記半
導体層中の前記素子領域の外縁部に形成された第2導電
型の第1の不純物拡散領域と、前記半導体基板の選択さ
れた表面部に沿って、前記素子領域間で前記素子分離絶
縁膜および前記素子分離絶縁膜に隣接した前記素子領域
の前記外縁部の下に延び、前記第1不純物領域の前記ソ
ース・ドレイン領域との境界部と平面位置が一致する周
縁部を有するように形成された第2導電型の第2の不純
物拡散領域とを備え、前記第2の不純物拡散領域は前記
第1の不純物拡散領域よりも高い不純物濃度を有し、前
記第2の不純物拡散領域は前記半導体基板内でピーク濃
度が存在するような不純物濃度プロファイルを有するこ
とを特徴とする。
方法は、半導体基板上に誘電体層および半導体層を形成
してなる複合基板の、前記半導体層に、電界効果トラン
ジスタのソース・ドレイン領域となる第1導電型の導電
層が形成された複数の素子領域、素子分離領域および前
記素子領域の外縁部周辺の膜厚が薄い領域に第2導電型
の不純物を添加してなる第2導電型の第1不純物領域を
形成し、且つ、前記半導体基板の表面近傍のうち前記第
1不純物領域および前記素子分離領域に覆われた領域
に、第2導電型の第2不純物領域を形成する半導体装置
の製造方法であって、前記複合基板に第2導電型の不純
物を導入することによって、前記半導体層への前記第1
不純物領域の形成と、前記半導体基板への第2不純物領
域の形成とを同時に行い、前記第1不純物領域の前記ソ
ース・ドレイン領域との境界部と平面位置が一致する周
縁部を前記第2の不純物領域が有するように形成する工
程を備えたことを特徴とする。
置および第2の発明に係る半導体装置の製造方法の好適
な実施形態について説明する。
成を示すものであり、(a)は正面図、(b)は(a)
のA−A′断面図である。
基板(本発明の「半導体基板」に該当する)101に
は、酸化シリコン膜(本発明の「誘電体層」に該当す
る)102が形成されている。さらに、酸化シリコン膜
102上には、単結晶シリコン層(本発明の「半導体
層」に該当する)103が形成されている。そして、こ
の単結晶シリコン基板101、酸化シリコン膜102お
よび単結晶シリコン層103により、SOI基板が構成
されている。
4を挟んでn領域(n+領域またはn−領域)105,
106が形成されるとともに、i領域107を挟んでn
領域(n+領域またはn−領域)108,109が形成
されている。これらの領域104〜106および領域1
07〜109は、それぞれ、nチャネルMOSFET
(本発明の「素子領域」に該当する)120,121を
構成している。そして、単結晶シリコン層103のう
ち、これらの各領域120,121以外の領域には、フ
ィールド酸化膜(本発明の「素子分離領域」に該当す
る)110が形成されている。また、nチャネルMOS
FET120,121(すなわち、領域104〜10
9)の外縁部近傍には、p型不純物が導入され、これに
より、p型不純物領域120a,121a(本発明の
「第1不純物領域」に相当する)が、形成されている。
傍には、p型不純物領域120a,121aおよびフィ
ールド酸化膜110に覆われた領域にp型不純物が導入
され、これにより、p+型不純物領域111(本発明の
「第2不純物領域」に相当する)が、形成されている。
のうち、i領域104,107の不純物濃度は1012c
m-3〜1018cm-3、n+領域の不純物濃度は1020c
m-3以上、n−領域の不純物濃度は1018cm-3〜10
19cm-3とする。また、p型不純物領域120a,12
1aの不純物濃度は1015cm-3〜1019cm-3とす
る。さらに、p+型不純物領域111の不純物濃度は1
020cm-3以上とすることが望ましい。
ン膜等の絶縁膜112を介して、ゲート電極113,1
14が形成されている。
13,114の表面は、酸化シリコン膜等の層間絶縁膜
115で覆われている。そして、層間絶縁膜115およ
び絶縁膜112には、n領域105,106,108,
109が露出するように、コンタクトホールが設けら
れ、さらに、これらのコンタクトホールに金属等の導電
性材料を堆積させることにより電極116,117等が
形成されている(図1(a)では図示していない)。
域111,120a,121aがp型であるので、p+
型不純物領域111に零または負の電位(例えば−3V
〜0V)を印加することによって、p+型不純物領域1
11およびp型不純物領域120a,121aのポテン
シャルを制御することができる。
型不純物領域120a,121aのポテンシャルを制御
することにより、n領域105とn領域106との間
(すなわちnチャネルMOSFET120のソース・ド
レイン間)に発生するリーク電流、および、n領域10
8とn領域109との間(すなわちnチャネルMOSF
ET120のソース・ドレイン間)に発生するリーク電
流を、抑えることができる。
方法の一実施形態について説明する。
造方法を説明するための工程断面図である。
ン層103の不純物濃度が1012cm-3〜1016cm-3
のものを使用する。
OCOS工程と同様のマスクパターン201を形成する
(図2(a)参照)。そして、このマスクパターン20
1を介して、硼素(B)等のイオン注入を行う。このと
き、注入されたイオンの濃度分布は、図3に示すよう
に、表面方向にテールを引く。本実施形態の場合には、
単結晶シリコン基板101と単結晶シリコン層103と
の間に酸化シリコン膜102が介在しているので、図3
に示したような濃度分布のイオン注入を行うと、図4に
示したような不純物濃度分布が得られる。すなわち、単
結晶シリコン基板101内にp+型不純物領域111を
形成するためにイオン注入を行うと、単結晶シリコン層
103内のp型不純物領域202も同時に作成すること
ができる(同図参照)。
p型不純物領域202が1015cm-3〜1019cm-3と
なり、p+型不純物領域111が1020cm-3以上とな
るようにすることが望ましい。
オン注入の際のドーズ量および加速電圧を適当に調整す
ることによって得られる。
用いて、通常のLOCOS法による選択酸化を行う(図
2(b)参照)。これにより、単結晶シリコン層103
内に選択的にフィールド酸化膜110を形成することが
できるとともに、選択酸化されなかった単結晶シリコン
層103の外縁部周辺の領域にp型不純物領域120
a,121aを形成することができる。
えば熱酸化により、絶縁膜112を形成する。そして、
例えばCVD法等を用いて絶縁膜112の全面にゲート
材料を堆積させた後、例えば通常のリソグラフィ工程お
よび反応性イオンエッチング等を用いたパターニングを
行うことにより、ゲート電極113,114を形成する
(図2(c)参照)。
等のイオン注入を行うことにより、単結晶シリコン層1
03内にn領域(不純物濃度が1020cm-3以上のn+
領域または不純物濃度が1018cm-3〜1019cm-3の
n−領域)105,106,108,109を形成する
(図2(d)参照)。
ート電極113,114直下の領域には不純物のイオン
注入は行われないので、この領域(すなわちi領域10
4,107)の不純物濃度は1012cm-3〜1016cm
-3のままである。
絶縁膜115を形成し、通常のリソグラフィ工程および
反応性イオンエッチング等を用いてn領域105,10
6,108,109が露出するようにコンタクトホール
を設け、さらに、これらのコンタクトホールに金属等の
導電性材料を堆積させて電極116,117等を形成す
ることにより、図1(a)および(b)に示したような
半導体装置を得ることができる。
の製造方法によれば、p+型不純物領域111を形成す
るためのイオン注入とp型不純物領域120a,121
aを形成するためのイオン注入とを同時に行うことがで
きる、したがって、製造工程数を低減させることができ
るので、半導体装置の製造コストを低減させることが可
能となる。
態について説明する。
態に係る製造方法を説明するための工程断面図である。
SOI基板としては、単結晶シリコン層103の不純物
濃度が1012cm-3〜1016cm-3のものを使用する。
OCOS工程と同様のマスクパターン501を形成する
(図5(a)参照)。そして、上述のマスクパターン2
01を用いて、通常のLOCOS法による選択酸化を行
う。これにより、単結晶シリコン層103内に選択的に
フィールド酸化膜110を形成することができる。その
後、このマスクパターン501を除去する。
(B)等のイオン注入を行う。このとき、フィールド酸
化膜110の中央真下におけるピーク位置が、単結晶シ
リコン基板101の表面から基板内部に向かって0.2
μm以内となるように、イオン注入の加速度を調整す
る。これにより、フィールド酸化膜110が形成されて
いる領域では、単結晶シリコン基板101の表面近傍に
p+不純物領域111が形成される。
ていない領域でも、単結晶シリコン基板101内にp+
不純物領域が形成される。しかし、このp+不純物領域
は、単結晶シリコン層103の膜厚がフィールド酸化膜
110の膜厚よりも薄いために、単結晶シリコン基板1
01内の非常に深い位置に形成される。このため、この
p+不純物領域は、後の工程で作製されるnチャネルM
OSFET120,121(図1参照)の動作等には影
響しない。
ている部分においては、上述の図4に示したような不純
物濃度分布が得られるので、単結晶シリコン層103内
のp型不純物領域120a,121aが同時に形成され
る(図5(b)参照)。
p型不純物領域110が1015cm-3〜1019cm-3と
なり、p+型不純物領域111が1020cm-3以上とな
るようにすることが望ましい。このような不純物濃度
は、イオン注入の際のドーズ量および加速電圧を適当に
調整することによって得られる。
様にして、単結晶シリコン層103上に絶縁膜112を
形成し、さらに、ゲート電極113,114を形成する
(図5(c)参照)。
単結晶シリコン層103内にn領域(不純物濃度が10
20cm-3以上のn+領域または不純物濃度が1018cm
-3〜1019cm-3のn−領域)105,106,10
8,109を形成する(図2(d)参照)。また、この
ときイオン注入されなかった領域が、i領域104,1
07を形成する。
電極116,117等を形成することにより、図1
(a)および(b)に示したような半導体装置を得るこ
とができる。
の製造方法によっても、p+型不純物領域111を形成
するためのイオン注入とp型不純物領域120a,12
1aを形成するためのイオン注入とを同時に行うことが
できる、したがって、製造工程数を低減させることがで
きるので、半導体装置の製造コストを低減させることが
可能となる。
装置によれば、単結晶シリコン基板101にp+型不純
物領域111を形成し、且つ、単結晶シリコン層103
にp型不純物領域120a,121aを形成することと
したので、nチャネルMOSFET120,121のソ
ース・ドレイン間に発生するリーク電流を抑制すること
ができる。
ャルを制御することにより、フィールド酸化膜110の
みで素子分離を行う場合(図6参照)よりも、nチャネ
ルMOSFET120とnチャネルMOSFET121
との間の素子分離機能を高めることができる。
によれば、p型不純物領域120a,121aとp+型
不純物領域111とを、一回のイオン注入によって同時
に形成することができるので、工程数を低減させること
ができる。したがって、半導体装置の製造コストを低減
させることが可能となる。
ャネルMOSFETを形成する場合を例に採って説明し
たが、pMOSFETを形成する場合にも適用できるこ
とはもちろんである。
導体層を単結晶シリコンで形成した場合を例に採って説
明したが、これらを多結晶シリコンで形成した場合や例
えばGaAs等の他の半導体材料で形成した場合にも本
発明を適用することができることも、もちろんである。
用いて素子分離を行う場合を例に採って説明したが、他
の方法で素子分離を行った場合であっても、素子領域の
外縁部近傍領域の膜厚が薄くなっているような半導体装
置においては本発明の効果を得ることができる。例え
ば、素子領域をエッチングで形成するような場合であっ
ても、このとき形成された素子領域の外縁部近傍領域の
膜厚が薄くなってしまうような場合には、本発明の効果
を得ることが可能である。
る半導体装置およびその製造方法によれば、動作不良が
生じにくい半導体装置を安価に提供することができる。
示すものであり、(a)は正面図、(b)は(a)のA
−A′断面図である。
置の製造方法の一実施形態を説明するための工程断面図
である。
示すグラフである。
物領域を形成したときの不純物濃度分布を示すグラフで
ある。
置の製造方法の他の実施形態を説明するための工程断面
図である。
(a)は正面図、(b)は(a)のA−A′断面図であ
る。
するための正面図である。
Claims (6)
- 【請求項1】半導体基板上に誘電体層および半導体層を
形成してなる複合基板に電界効果トランジスタを設けた
半導体装置であって、 前記半導体層に形成された、第1導電型のソース・ドレ
イン領域を有する電界効果トランジスタが形成された複
数の素子領域と、 前記半導体層に形成された、前記複数の素子領域を分離
するための素子分離領域と、 前記素子領域の外縁部周辺の膜厚が薄い領域に形成され
た、第2導電型の不純物が添加された、第2導電型の第
1不純物領域と、 前記半導体基板の表面近傍のうち、前記第1不純物領域
および前記素子分離領域に覆われた領域に、前記第1不
純物領域の前記ソース・ドレイン領域との境界部と平面
位置が一致する周縁部を有するように形成された、第2
導電型の第2不純物領域と、 を備えたことを特徴とする半導体装置。 - 【請求項2】前記第2不純物領域の不純物濃度が、前記
第1不純物領域の不純物濃度よりも高いことを特徴とす
る、請求項1に記載の半導体装置。 - 【請求項3】半導体基板とその上に誘電体層を挟んで形
成された半導体層を有する複合基板と、 前記半導体層中に形成され、それぞれが第1導電型のソ
ースおよびドレインを有する電界効果トランジスタを有
する複数の素子領域と、 前記素子領域を囲む前記半導体層の一部を置き換えによ
って形成された素子分離絶縁膜と、 前記素子分離絶縁膜に隣接した、前記半導体層中の前記
素子領域の外縁部に形成された第2導電型の第1の不純
物拡散領域と、 前記半導体基板の選択された表面部に沿って、前記素子
領域間で前記素子分離絶縁膜および前記素子分離絶縁膜
に隣接した前記素子領域の前記外縁部の下に延び、前記
第1不純物領域の前記ソース・ドレイン領域との境界部
と平面位置が一致する周縁部を有するように形成された
第2導電型の第2の不純物拡散領域とを備えた半導体装
置。 - 【請求項4】半導体基板とその上に誘電体層を挟んで形
成された半導体層を有する複合基板と、 前記半導体層中に形成され、それぞれが第1導電型のソ
ースおよびドレインを有する電界効果トランジスタを有
する複数の素子領域と、 前記素子領域を囲む前記半導体層の一部を置き換えによ
って形成された素子分離絶縁膜と、 前記素子分離絶縁膜に隣接した、前記半導体層中の前記
素子領域の外縁部に形成された第2導電型の第1の不純
物拡散領域と、 前記半導体基板の選択された表面部に沿って、前記素子
領域間で前記素子分離絶縁膜および前記素子分離絶縁膜
に隣接した前記素子領域の前記外縁部の下に延び、前記
第1不純物領域の前記ソース・ドレイン領域との境界部
と平面位置が一致する周縁部を有するように形成された
第2導電型の第2の不純物拡散領域とを備え、 前記第2の不純物拡散領域は前記第1の不純物拡散領域
よりも高い不純物濃度を有し、 前記第2の不純物拡散領域は前記半導体基板内でピーク
濃度が存在するような不純物濃度プロファイルを有する
ことを特徴とする半導体装置。 - 【請求項5】半導体基板上に誘電体層および半導体層を
形成してなる複合基板の、前記半導体層に、電界効果ト
ランジスタのソース・ドレイン領域となる第1導電型の
導電層が形成された複数の素子領域、素子分離領域およ
び前記素子領域の外縁部周辺の膜厚が薄い領域に第2導
電型の不純物を添加してなる第2導電型の第1不純物領
域を形成し、且つ、前記半導体基板の表面近傍のうち前
記第1不純物領域および前記素子分離領域に覆われた領
域に、第2導電型の第2不純物領域を形成する半導体装
置の製造方法であって、 前記複合基板に第2導電型の不純物を導入することによ
って、前記半導体層への前記第1不純物領域の形成と、
前記半導体基板への第2不純物領域の形成とを同時に行
い、前記第1不純物領域の前記ソース・ドレイン領域と
の境界部と平面位置が一致する周縁部を前記第2の不純
物領域が有するように形成する工程を備えたことを特徴
とする半導体装置の製造方法。 - 【請求項6】前記工程が、不純物濃度のピーク位置を前
記半導体基板と前記誘電体層との界面、若しくはこの界
面よりも前記半導体基板側に深い位置に設定して、第2
導電型の不純物のイオン注入を行う工程であることを特
徴とする、請求項5に記載の半導体装置の製造方法。
Priority Applications (2)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP17233095A JP3431353B2 (ja) | 1995-07-07 | 1995-07-07 | 半導体装置およびその製造方法 |
US08/676,965 US6060751A (en) | 1995-07-07 | 1996-07-08 | Semiconductor device having element isolation |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP17233095A JP3431353B2 (ja) | 1995-07-07 | 1995-07-07 | 半導体装置およびその製造方法 |
Publications (2)
Publication Number | Publication Date |
---|---|
JPH0923012A JPH0923012A (ja) | 1997-01-21 |
JP3431353B2 true JP3431353B2 (ja) | 2003-07-28 |
Family
ID=15939912
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP17233095A Expired - Fee Related JP3431353B2 (ja) | 1995-07-07 | 1995-07-07 | 半導体装置およびその製造方法 |
Country Status (2)
Country | Link |
---|---|
US (1) | US6060751A (ja) |
JP (1) | JP3431353B2 (ja) |
Families Citing this family (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP3529220B2 (ja) * | 1996-04-26 | 2004-05-24 | 株式会社ルネサステクノロジ | 半導体装置及びその製造方法 |
JP2001196591A (ja) * | 2000-01-13 | 2001-07-19 | Internatl Business Mach Corp <Ibm> | 薄膜トランジスタ、および薄膜トランジスタの製造方法 |
Family Cites Families (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
KR920008834A (ko) * | 1990-10-09 | 1992-05-28 | 아이자와 스스무 | 박막 반도체 장치 |
JPH05299437A (ja) * | 1992-04-24 | 1993-11-12 | Sanyo Electric Co Ltd | Soi型mosfetとその製造方法 |
US5359219A (en) * | 1992-12-04 | 1994-10-25 | Texas Instruments Incorporated | Silicon on insulator device comprising improved substrate doping |
JP3184348B2 (ja) * | 1992-12-28 | 2001-07-09 | 三菱電機株式会社 | 半導体装置およびその製造方法 |
-
1995
- 1995-07-07 JP JP17233095A patent/JP3431353B2/ja not_active Expired - Fee Related
-
1996
- 1996-07-08 US US08/676,965 patent/US6060751A/en not_active Expired - Fee Related
Also Published As
Publication number | Publication date |
---|---|
JPH0923012A (ja) | 1997-01-21 |
US6060751A (en) | 2000-05-09 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
US5217910A (en) | Method of fabricating semiconductor device having sidewall spacers and oblique implantation | |
US4391650A (en) | Method for fabricating improved complementary metal oxide semiconductor devices | |
JP3448546B2 (ja) | 半導体装置とその製造方法 | |
US4853340A (en) | Semiconductor device isolated by a pair of field oxide regions | |
JP2836515B2 (ja) | 半導体装置の製造方法 | |
US5623154A (en) | Semiconductor device having triple diffusion | |
US5266508A (en) | Process for manufacturing semiconductor device | |
JP3431353B2 (ja) | 半導体装置およびその製造方法 | |
JPH01283956A (ja) | 半導体装置およびその製造方法 | |
JPS6251216A (ja) | 半導体装置の製造方法 | |
JPS6025028B2 (ja) | 半導体装置の製造方法 | |
JP3681794B2 (ja) | 半導体装置の製造方法 | |
JPH08288379A (ja) | 半導体装置及びその製造方法 | |
JPH0738095A (ja) | 半導体装置及びその製造方法 | |
JP2605757B2 (ja) | 半導体装置の製造方法 | |
JP2917301B2 (ja) | 半導体装置及びその製造方法 | |
JPH0878685A (ja) | Soi−mosfetとその製造方法 | |
JP3241914B2 (ja) | 半導体装置の製造方法 | |
JP2615235B2 (ja) | Mos―fet製造方法 | |
JP3394562B2 (ja) | Mosfet製造方法 | |
JP3038857B2 (ja) | 半導体装置の製造方法 | |
JP2948256B2 (ja) | 半導体記憶装置の製造方法 | |
JP2880885B2 (ja) | 半導体集積回路装置及びその製造方法 | |
JPH08250726A (ja) | 絶縁ゲート型電界効果トランジスタおよびその製造方法 | |
JPH0586869B2 (ja) |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20090523 Year of fee payment: 6 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20090523 Year of fee payment: 6 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100523 Year of fee payment: 7 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110523 Year of fee payment: 8 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110523 Year of fee payment: 8 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120523 Year of fee payment: 9 |
|
LAPS | Cancellation because of no payment of annual fees |