JPH0964041A - 半導体集積回路装置の製造方法 - Google Patents

Abstract

(57)【要約】 【目的】 導体層間を接続する接続孔内における導体膜
の被覆率を向上させる。 【構成】 第１層配線３を被覆する層間絶縁膜に接続孔
９Ａを穿孔する際に、ドライエッチング処理によって第
２絶縁膜６に達する程度の接続孔９Ａ3 を形成した後、
その接続孔９Ａ3 の側面にウェットエッチング処理によ
って傾斜を形成し、さらに、接続孔９Ａ3 の底部の第２
絶縁膜６および第１絶縁膜４をドライエッチング処理に
よって除去して接続孔９Ａを形成する。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、半導体集積回路装置の
製造技術に関し、特に、多層配線構造を有する半導体集
積回路装置における接続孔の形成方法に適用して有効な
技術に関するものである。

【０００２】

【従来の技術】半導体集積回路装置における多層配線技
術は、集積回路用の配線を半導体基板の厚さ方向に層間
絶縁膜を介して積層することにより構成され、半導体基
板における素子間の接続に自由を与え、素子間の信号遅
延時間の短縮を図ったり、素子集積密度の向上を図った
りすることが可能な方法として重要な技術である。

【０００３】多層配線構造における配線層間は、その配
線層間の層間絶縁膜に穿孔された接続孔を通じて電気的
に接続されるようになっている。この接続孔の形成方法
については、例えば次の２つの従来技術がある。

【０００４】第１の従来技術は、米国特許（United Sta
tes Patent）５１８０６８９号公報に記載の技術であ
り、次のような方法が開示されている。この文献には、
半導体基板上の絶縁膜上に形成された配線を被覆する層
間絶縁膜に接続孔を形成する場合について記載されてい
る。

【０００５】この場合の層間絶縁膜は、プラズマＣＶＤ
法によって形成された二酸化シリコン（ＳｉＯ₂)からな
る第１絶縁膜、ＳＯＧ（Spin On Glass)法によって形成
されたＳｉＯ₂ からなる平坦化用の第２絶縁膜およびプ
ラズマＣＶＤ法によって形成されたＳｉＯ₂ からなる第
３絶縁膜が下層から順に積層されて形成されている。

【０００６】まず、第３絶縁膜上に、第３絶縁膜におけ
る接続孔形成領域のみが露出するようなフォトレジスト
パターンをフォトリソグラフィ技術により形成した後、
例えばフッ酸を含むエッチング液によってフォトレジス
トパターンから露出する第３絶縁膜の上部の所定深さま
でをエッチング除去する。

【０００７】続いて、先のフォトレジストパターンをそ
のままエッチングマスクとして、ドライエッチング法に
よって残されている第３絶縁膜、第２絶縁膜および第１
絶縁膜を順にエッチング除去する。

【０００８】その後、フォトレジストパターンを除去し
た後、半導体基板上に上層配線用の所定の導体膜を堆積
する。

【０００９】また、第２の従来技術は、特開昭５９−１
４７４４７号公報に記載された技術であり、次のような
方法が開示されている。この場合の層間絶縁膜は、プラ
ズマＣＶＤ法によって形成された窒化シリコンからなる
第１絶縁膜およびスパッタリング法によって形成された
ＳｉＯ₂ からなる第２絶縁膜が下層から順に積層されて
形成されている。

【００１０】まず、第２絶縁膜上に、第２絶縁膜におけ
る接続孔形成領域のみが露出するようなフォトレジスト
パターンをフォトリソグラフィ技術により形成した後、
例えばフッ酸を含むエッチング液によってフォトレジス
トパターンから露出する第２絶縁膜をエッチング除去す
る。この際、この技術では、第２絶縁膜の下層の第１絶
縁膜をエッチングストッパとして機能させている。

【００１１】続いて、先のフォトレジストパターンをそ
のままエッチングマスクとして、ドライエッチング法に
よって第１絶縁膜をエッチング除去した後、フォトレジ
ストパターンを除去し、さらに、半導体基板上に上層配
線用の所定の導体膜を堆積する。

【００１２】

【発明が解決しようとする課題】ところが、上記した第
１および第２の従来技術においては、それぞれ以下の問
題があることを本発明者は見い出した。

【００１３】上記第１の従来技術においては、接続孔の
内側面における上層配線用の導体膜の被覆率が充分とい
えず、その部分において断線不良が発生し易いという問
題があった。すなわち、これは、例えば以下の理由から
である。

【００１４】接続孔内における導体膜の被覆性を大きく
するには、第３絶縁膜の接続孔上部の径をフォトレジス
トパターンの穴径よりも大きくすることにより接続孔の
上部側面に傾斜をつければ良い。

【００１５】しかし、上記第１の従来技術においては、
第３絶縁膜をウエットエッチング法によって除去するの
で、接続孔上部の径を大きくすれば、その分、接続孔の
深さ方向のエッチング量も大きくなり、エッチング液
が、ＳＯＧ法によって形成された第２絶縁膜に達してし
まう。

【００１６】すると、第２絶縁膜は、第１絶縁膜や第３
絶縁膜よりも膜質が低くエッチング速度が速いために、
第１絶縁膜や第３絶縁膜よりも速くエッチング除去され
てしまう結果、第２絶縁膜部分における接続孔の径が、
第１絶縁膜や第３絶縁膜部分における接続孔の径よりも
大きくなり、その第２絶縁膜部分における接続孔部分が
くびれた状態となてしまう。

【００１７】このため、上記第１の従来技術において
は、接続孔を穿孔するための第３絶縁膜のエッチング除
去処理に際して、第３絶縁膜上部の接続孔の側面に良好
な傾斜が形成されるのに充分な径の接続孔を形成するの
に必要なエッチング処理を施すことができないのであ
る。

【００１８】上記第２の従来技術においては、エッチン
グストッパとして機能する第１絶縁膜を設けているの
で、上記第１の従来技術のような接続孔内にくびれが形
成される問題は生じないが、接続孔の形成用のフォトレ
ジストパターンが接続孔形成中に剥離してしまう問題が
あった。すなわち、これは、例えば以下の理由からであ
る。

【００１９】接続孔内における上層配線用の導体膜の被
覆率を上げるには、最上層の第２絶縁膜の接続孔上部の
径を大きくするだけでは効果が小さく、第２絶縁膜の接
続孔下部の径と、ドライエッチングによって形成される
垂直な接続孔部分の深さとの比を小さくする必要があ
る。

【００２０】しかし、フォトレジストパターンに形成さ
れた開口部の径が小さいと、エッチング液がフォトレジ
ストパターンと最上の第２絶縁膜との界面に侵入してし
まう結果、深さ方向のエッチング量よりも接続孔の径方
向へのエッチング量の方が大きくなる。

【００２１】このため、そのドライエッチング処理時の
接続孔形成部分の距離を小さくするために、ウェットエ
ッチング処理時において最上層の第２絶縁膜の深さ方向
のエッチング量を大きくすると、その分、接続孔の径方
向のエッチング量も大きくなる結果、フォトレジストパ
ターンが剥離してしまうのである。

【００２２】本発明の目的は、導体層間を接続する接続
孔内にくびれを生じることなく、接続孔を形成すること
のできる技術を提供することにある。

【００２３】本発明の目的は、導体層間を接続する接続
孔の形成に際して、接続孔形成用のマスクパターンを剥
離させることなく、接続孔を形成することのできる技術
を提供することにある。

【００２４】本発明の目的は、導体層間を接続する接続
孔内における導体膜の被覆率を向上させることのできる
技術を提供することにある。

【００２５】本発明の前記ならびにその他の目的と新規
な特徴は、明細書の記述および添付図面から明らかにな
るであろう。

【００２６】

【課題を解決するための手段】本願において開示される
発明のうち、代表的なものの概要を簡単に説明すれば、
以下のとおりである。

【００２７】すなわち、本発明の半導体集積回路装置の
製造方法は、導体層を被覆する層間絶縁膜に、前記導体
層の一部が露出するような接続孔を穿孔する際に、以下
の工程を有するものである。

【００２８】（ａ）前記導体層を被覆する第１絶縁膜を
堆積した後、前記第１絶縁膜上に第１絶縁膜とはエッチ
ングレートの異なる第２絶縁膜を堆積し、さらに、前記
第２絶縁膜上に第２絶縁膜とはエッチングレートの異な
る第３絶縁膜を順に堆積することにより前記層間絶縁膜
を形成する工程。

【００２９】（ｂ）前記第３絶縁膜上に、前記接続孔の
形成領域が露出するようなマスクパターンを形成する工
程。

【００３０】（ｃ）前記マスクパターンをエッチングマ
スクとして、そのマスクパターンから露出する前記第３
絶縁膜の途中位置または前記第２絶縁膜の途中位置まで
をドライエッチング処理によって除去することにより前
記接続孔の上部を形成する工程。

【００３１】（ｄ）前記マスクパターンをエッチングマ
スクとして、前記接続孔の上部の側面に傾斜が形成され
るように、前記接続孔の上部の側面における第３絶縁膜
をウェットエッチング処理により除去する工程。

【００３２】（ｅ）前記マスクパターンをエッチングマ
スクとして、そのマスクパターンから露出する前記第２
絶縁膜および前記第１絶縁膜をドライエッチング処理に
よって除去することにより接続孔の下部を形成し、前記
導体層の一部を露出させる工程。

【００３３】また、本発明の半導体集積回路装置の製造
方法は、半導体基板上に設けられた電極配線を被覆する
層間絶縁膜に、前記電極配線の一部が露出するような接
続孔を穿孔する際に、以下の工程を有するものである。

【００３４】（ａ）前記半導体基板上に前記電極配線を
被覆する第１絶縁膜を堆積し、前記第１絶縁膜上に平坦
性絶縁膜を堆積した後、前記平坦性絶縁膜の上部を、前
記電極配線上の第１絶縁膜部分が露出するまで除去した
後、残された平坦性絶縁膜および第１絶縁膜上に前記第
２絶縁膜および前記第３絶縁膜を順に堆積することによ
り前記層間絶縁膜を形成する工程。

【００３５】（ｂ）前記第３絶縁膜上に、前記接続孔の
形成領域が露出するようなマスクパターンを形成する工
程。

【００３６】（ｃ）前記マスクパターンをエッチングマ
スクとして、そのマスクパターンから露出する前記第３
絶縁膜の途中位置または前記第２絶縁膜の途中位置まで
をドライエッチング処理によって除去することにより前
記接続孔の上部を形成する工程。

【００３７】（ｄ）前記マスクパターンをエッチングマ
スクとして、前記接続孔の上部の側面に傾斜が形成され
るように、前記接続孔の上部の側面における第３絶縁膜
をウェットエッチング処理により除去する工程。

【００３８】（ｅ）前記マスクパターンをエッチングマ
スクとして、そのマスクパターンから露出する前記第２
絶縁膜および前記第１絶縁膜をドライエッチング処理に
よって除去することにより前記接続孔の下部を形成し、
前記電極配線の一部を露出させる工程。

【００３９】また、本発明の半導体集積回路装置の製造
方法は、半導体基板上に設けられた電極配線を被覆する
層間絶縁膜に、前記電極配線の一部が露出するような接
続孔を穿孔する際に、以下の工程を有するものである。

【００４０】（ａ）前記半導体基板上に前記電極配線を
被覆する第１絶縁膜を堆積し、前記第１絶縁膜上に平坦
性絶縁膜を堆積した後、前記平坦性絶縁膜の上部を、前
記電極配線の上面が露出するまで除去した後、残された
平坦性絶縁膜、第１絶縁膜および電極配線上に前記第２
絶縁膜および前記第３絶縁膜を順に堆積することにより
前記層間絶縁膜を形成する工程。

【００４１】（ｂ）前記第３絶縁膜上に、前記接続孔の
形成領域が露出するようなマスクパターンを形成する工
程。

【００４２】（ｃ）前記マスクパターンをエッチングマ
スクとして、そのマスクパターンから露出する前記第３
絶縁膜の途中位置または前記第２絶縁膜の途中位置まで
をドライエッチング処理によって除去することにより前
記接続孔の上部を形成する工程。

【００４３】（ｄ）前記マスクパターンをエッチングマ
スクとして、前記接続孔の上部の側面に傾斜が形成され
るように、前記接続孔の上部の側面における第３絶縁膜
をウェットエッチング処理により除去する工程。

【００４４】（ｅ）前記マスクパターンをエッチングマ
スクとして、そのマスクパターンから露出する前記第２
絶縁膜をドライエッチング処理によって除去することに
より前記接続孔の下部を形成し、前記第１電極配線の一
部を露出させる工程。

【００４５】また、本発明の半導体集積回路装置の製造
方法は、前記第２絶縁膜の厚さを前記第１絶縁膜および
前記第３絶縁膜の厚さよりも薄くしたものである。

【００４６】

【作用】上記した本発明の半導体集積回路装置の製造方
法によれば、層間絶縁膜に導体層が露出する接続孔を穿
孔する際に、接続孔の所定の深さまでをドライエッチン
グ処理によって形成した後、その途中位置まで形成され
た接続孔の側面にウェットエッチング処理によって所定
量の傾きを形成し、さらに、残りの絶縁膜をドライエッ
チング処理によって除去して導体層が露出する接続孔を
穿孔することにより、そのウェットエッチング処理に際
して接続孔の上部の側面に良好な傾斜を形成することの
み着目し条件設定したエッチング処理が可能となるの
で、接続孔の上部の穴径を必要以上に大きくし過ぎるこ
となく、その側面に良好な傾斜を形成することが可能と
なる。すなわち、接続孔形成用のマスクパターンを剥離
させることなく、上部に良好な傾斜を有する接続孔を形
成することが可能となる。

【００４７】また、層間絶縁膜に導体層が露出する接続
孔を穿孔する際に、接続孔の所定の深さまでをドライエ
ッチング処理によって形成した後、その途中位置まで形
成された接続孔の側面にウェットエッチング処理によっ
て所定量の傾きを形成し、さらに、残りの絶縁膜をドラ
イエッチング処理によって除去して導体層が露出する接
続孔を穿孔することにより、２度目のドライエッチング
処理の際に第２絶縁膜の上部が若干エッチング除去され
るので、接続孔の穴径を次第に大きくすることが可能と
なる。

【００４８】さらに、第１絶縁膜および第３絶縁膜の間
に、これらとエッチングレートの異なる第２絶縁膜を設
けたことにより、接続孔上部を形成する際のウェットエ
ッチング処理に際して第２絶縁膜がエッチングストッパ
となり、第２絶縁膜と第１絶縁膜との間に膜質の低い絶
縁膜が存在したとしてもその絶縁膜をエッチングしてし
まうことがないので、ウェットエッチング処理のし過ぎ
に起因して接続孔内の絶縁膜の一部分がくびれてしまう
問題を防止することが可能となる。すなわち、導体層間
を接続する接続孔内にくびれを生じることなく、接続孔
を形成することが可能となる。

【００４９】また、本発明の半導体集積回路装置の製造
方法によれば、第１絶縁膜上に平坦性絶縁膜を堆積した
後、その平坦性絶縁膜を第１絶縁膜の上部が露出するま
で除去することにより、層間絶縁膜の上面の平坦性を向
上させることが可能となる。

【００５０】また、本発明の半導体集積回路装置の製造
方法によれば、第１絶縁膜上に平坦性絶縁膜を堆積した
後、その平坦性絶縁膜を電極配線の上面が露出するまで
除去することにより、電極配線上に第１絶縁膜が存在し
なくなるので、２度目のドライエッチング処理に際し
て、第１絶縁膜をエッチング除去する工程分を省くこと
が可能となる。

【００５１】また、本発明の半導体集積回路装置の製造
方法によれば、例えば第１絶縁膜および第３絶縁膜を酸
化シリコン、第２絶縁膜を窒化シリコンとした場合に、
第１絶縁膜および第３絶縁膜よりも誘電率の高い第２絶
縁膜の厚さを、第１絶縁膜および第３絶縁膜の厚さより
も薄くしたことにより、寄生容量の増大を抑制すること
が可能となる。

【００５２】

【実施例】以下、本発明の実施例を図面に基づいて詳細
に説明する。

【００５３】（実施例１）図１は本発明の一実施例であ
る半導体集積回路装置の要部断面図、図２〜図５は図１
の半導体集積回路装置の製造工程中における要部断面
図、図６は本実施例の効果を示すために半導体基板上の
接続孔部分の走査形電子顕微鏡写真を模写した断面図で
ある。

【００５４】図１に示すように、本実施例１の半導体集
積回路装置を構成する半導体基板１は、例えばｐ形のシ
リコン（Ｓｉ）単結晶からなり、その主面には、図示は
しないが、例えばＤＲＡＭ（Dynamic RAM)やＳＲＡＭ
（Static RAM）等のような半導体メモリ回路またはマイ
クロコンピュータ等のような論理回路を構成する所定の
半導体集積回路素子が形成されている。

【００５５】この半導体基板１の主面上には、例えばＳ
ｉＯ₂ からなる絶縁膜２が堆積されている。絶縁膜２上
には、例えばアルミニウム（Ａｌ）またはＡｌ−Ｓｉ−
銅（Ｃｕ）合金等からなる第１層配線（導体層）３が形
成されている。

【００５６】この第１層配線３は、例えばＡｌ等からな
る導体膜をスパッタリング法または蒸着法等によって絶
縁膜２上に堆積した後、その導体膜をフォトリソグラフ
ィ技術によってパターニングすることにより形成されて
いる。

【００５７】また、絶縁膜２上には、例えば厚さ２００
nm〜３００nm程度のＳｉＯ₂ 等からなる第１絶縁膜４
が、例えばプラズマＣＶＤ（Chemical Vapor Depositio
n;化学的気相成長）法によって堆積されており、これに
よって第１層配線３が被覆されている。

【００５８】第１絶縁膜４上には、例えばＳｉＯ₂ から
なる絶縁膜（平坦性絶縁膜）５が形成されている。この
絶縁膜５は、平坦化のために設けられた絶縁膜であり、
第１層配線３の上面においては薄く、第１絶縁膜４上に
おいては厚く形成されている。絶縁膜５は、例えばＳＯ
Ｇ法によって形成されており、例えば４００℃〜４５０
℃程度の熱処理によって固化されている。

【００５９】絶縁膜５上には、例えば厚さ１００nm程度
の窒化シリコンからなる第２絶縁膜６が、例えばプラズ
マＣＶＤ法によって形成されている。第２絶縁膜６上に
は、例えば厚さ３００nm〜６００nm程度のＳｉＯ₂ から
なる第３絶縁膜７が、例えばプラズマＣＶＤ法によって
形成されている。

【００６０】ただし、上記した第１絶縁膜４、第２絶縁
膜６および第３絶縁膜７の形成方法は、プラズマＣＶＤ
法に限定されるものではなく種々変更可能であり、例え
ば低温ＣＶＤ法やスパッタリング法によって形成しても
良い。

【００６１】また、上述のように第２絶縁膜６の厚さ
を、第１絶縁膜４および第３絶縁膜７よりも薄くしてい
るのは、以下の理由からである。

【００６２】第１に、第２絶縁膜６を構成する窒化シリ
コンの比誘電率は第１絶縁膜４および第３絶縁膜７の比
誘電率よりも大きいので、第２絶縁膜６をあまり厚くし
過ぎると寄生容量が増大してしまうからである。第２
に、第２絶縁膜６はウェットエッチング処理に際しての
エッチングストッパとして作用すれば良く、厚くする必
要も無いからである。

【００６３】第１絶縁膜４、絶縁膜５、第２絶縁膜６お
よび第３絶縁膜７の所定の位置には、第１層配線３の一
部が露出するような接続孔９Ａが形成されており、この
接続孔９Ａを通じて第１層配線３と第２層配線（第２層
導体）１０とが電気的に接続されている。

【００６４】接続孔９Ａは、第１絶縁膜４および絶縁膜
５に穿孔された接続孔９Ａ1 と、第２絶縁膜６に穿孔さ
れた接続孔９Ａ2 と、第３絶縁膜７に穿孔された接続孔
９Ａ3 とから構成されている。そして、本実施例１にお
いては、接続孔９Ａ1,９Ａ2,９Ａ3 の直径がこの順序で
次第に大きくなっている。これにより、接続孔９Ａ内に
おける第２層配線１０の被覆率を向上させることが可能
となっている。

【００６５】第２層配線１０は、例えばＡｌまたはＡｌ
−Ｓｉ−Ｃｕ合金等からなり、第１層配線３と同様に形
成されている。また、第２層配線１０は、第３絶縁膜７
上に形成された表面保護膜１１によって被覆されてい
る。表面保護膜１１は、例えばＳｉＯ₂ からなる絶縁膜
と、例えば窒化シリコンからなる絶縁膜とが下層から順
に堆積されて構成されている。

【００６６】次に、本実施例１の半導体集積回路装置の
製造方法を図１および図２〜図５によって説明する。

【００６７】まず、ＤＲＡＭやＳＲＡＭ等のような半導
体メモリ回路またはマイクロコンピュータ等のような論
理回路を構成する所定の半導体集積回路素子（図示せ
ず）が形成された図２に示すＳｉ単結晶からなる半導体
基板１の主面上に、例えばＳｉＯ₂ からなる絶縁膜２を
ＣＶＤ法によって形成する。

【００６８】続いて、その絶縁膜２上に、例えばＡｌま
たはＡｌ−Ｓｉ−Ｃｕ合金等からなる導体膜をスパッタ
リング法または蒸着法等によって堆積した後、その導体
膜をフォトリソグラフィ技術によってパターニングする
ことによって第１層配線３を形成する。

【００６９】その後、絶縁膜２上に、例えば厚さ２００
nm〜３００nm程度のＳｉＯ₂ 等からなる第１絶縁膜４
を、例えばプラズマＣＶＤ法によって堆積することによ
り、第１層配線３を被覆する。

【００７０】次いで、第１絶縁膜４上に、例えばＳｉＯ
₂ からなる平坦化用の絶縁膜５をＳＯＧ法等によって堆
積する。この絶縁膜５の堆積工程に際しては、絶縁膜５
を固化すべく、例えば４００℃〜４５０℃程度の熱処理
が行われている。なお、絶縁膜５は、第１層配線３の上
面においては薄く、第１絶縁膜４上においては厚く形成
されている。

【００７１】続いて、絶縁膜５上に、例えば厚さ１００
nm程度の窒化シリコンからなる第２絶縁膜６を、例えば
プラズマＣＶＤ法によって形成した後、その第２絶縁膜
６上に、例えば厚さ３００nm〜６００nm程度のＳｉＯ₂
からなる第３絶縁膜７を、例えばプラズマＣＶＤ法によ
って形成する。

【００７２】ただし、上記した第１絶縁膜４、第２絶縁
膜６および第３絶縁膜７の形成方法は、プラズマＣＶＤ
法に限定されるものではなく種々変更可能であり、例え
ば低温ＣＶＤ法やスパッタリング法によって形成しても
良い。

【００７３】その後、このような半導体基板１の第３絶
縁膜７上に、図３に示すように、接続孔形成領域のみが
露出するようなフォトレジストパターン（マスクパター
ン）８をフォトリソグラフィ技術によって形成する。

【００７４】次いで、そのフォトレジストパターン８を
エッチングマスクとして、例えばドライエッチング処理
を半導体基板１に施すことにより、フォトレジストパタ
ーン８から露出する第３絶縁膜７部分をエッチング除去
し、第３絶縁膜７にほぼ垂直形状の接続孔９Ａ3 を穿孔
する。ただし、このエッチング処理に際しては、少なく
とも第２絶縁膜６を残すようにする。

【００７５】その後、前の工程で用いたフォトレジスト
パターン８を再びエッチングマスクとして、例えばフッ
酸が含有されたエッチング液によりウェットエッチング
処理を半導体基板１に施す。

【００７６】これにより、図４に示すように、第３絶縁
膜７の接続孔９Ａ3 の径を大きくしすぎることなく、そ
の接続孔９Ａ3 の側面部分に、接続孔内における第２層
配線１０（図１参照）の被覆性を良好にできるようなテ
ーパを形成することが可能となっている。これは、以下
の理由からである。

【００７７】すなわち、このウェットエッチング処理に
際しては、接続孔９Ａ3 の深さが既に上述のドライエッ
チング処理により所望の値に形成されており、その深さ
方向のエッチング処理を行う必要がないので、ウェット
エッチング処理により深さ方向のエッチング処理をした
場合にそれに伴い接続孔９Ａ3 の横方向にもエッチング
が進行し接続孔９Ａ3 の径が必要以上に大径化する不具
合を生じさせることなく、接続孔９Ａ3 の側面に良好な
テーパを形成することのみに着目し条件設定したエッチ
ング処理が可能だからである。

【００７８】また、このウェットエッチング処理におい
ては、接続孔９Ａ（図１参照）内の絶縁膜５の部分にく
びれが生じるのを防止することが可能となっている。こ
れは、以下の理由からである。

【００７９】すなわち、第３絶縁膜７の下層には、例え
ばフッ酸を含有するエッチング液によりエッチング除去
されることのない窒化シリコン等からなる第２絶縁膜６
が形成されているので、このウェットエッチング処理中
に第２絶縁膜６の下層の絶縁膜５がエッチング除去され
ることがないからである。

【００８０】次いで、図５に示すように、前の工程で用
いたフォトレジストパターン８を再びエッチングマスク
として、例えばドライエッチング処理を施すことによ
り、フォトレジストパターン８から露出する第２絶縁膜
６、絶縁膜５および第１絶縁膜４部分をエッチング除去
し、第２絶縁膜６にほぼ垂直状の接続孔９Ａ2 を穿孔
し、絶縁膜５および第１絶縁膜４にほぼ垂直形状の接続
孔９Ａ1 を穿孔する。そして、これにより、第１層配線
３の上面一部が露出するような接続孔９Ａを形成する。

【００８１】この際、ドライエッチング処理において
は、第１絶縁膜４、ＳＯＧ法によって形成された絶縁膜
５および第２絶縁膜６の間にエッチング速度に差が生じ
ないので、接続孔９Ａ1 の絶縁膜５部分にくびれが生じ
ることもない。

【００８２】また、この際のドライエッチング処理によ
って接続孔９Ａ2 の第２絶縁膜６も一部エッチング除去
されるので、その部分の穴径が、下層の第１絶縁膜４の
接続孔９Ａ1 の穴径よりも大きくなる。

【００８３】続いて、フォトレジストパターン８をアッ
シング処理等によって除去した後、半導体基板１上に、
例えばＡｌまたはＡｌ−Ｓｉ−Ｃｕ合金からなる導体膜
をスパッタリング法等によって堆積した後、その導体膜
をフォトリソグラフィ技術によってパターニングするこ
とにより、図１に示した第２層配線１０を形成する。

【００８４】本実施例１においては、接続孔９Ａ3 の側
面および接続孔９Ａ2 の上部にテーパが形成されている
ので、接続孔９Ａ内の第２層配線１０の被覆率を大幅に
向上させることが可能となっている。

【００８５】図６は、本実施例１の効果を示すために半
導体基板上の接続孔部分の断面を走査形電子顕微鏡で撮
影した写真である。図６（ａ）は、本発明によるもので
あり、図６（ｂ）は、前記第１の従来技術によるもので
ある。本実施例１においては、第２層配線１０の被覆率
は５０％であり、従来技術の第２層配線の被覆率２４％
の約２倍となっている。

【００８６】その後、図１に示したように、半導体基板
１上に、例えばＳｉＯ₂ 等からなる絶縁膜および窒化シ
リコン等からなる絶縁膜をＣＶＤ法等によって下層から
順に堆積することにより、表面保護膜１１を形成する。

【００８７】このように、本実施例１によれば、以下の
効果を得ることが可能となる。

【００８８】(1).第１絶縁膜４、第２絶縁膜６および第
３絶縁膜７等からなる層間絶縁膜に第１層配線３が露出
する接続孔９Ａを穿孔する際に、ドライエッチング処理
によって接続孔９Ａ3 の深さを設定した後、ウェットエ
ッチング処理によって接続孔９Ａ3 の側面の傾きを設定
し、さらに、ドライエッチング処理によって第１層配線
３が露出する接続孔９Ａ2,９Ａ1 を穿孔することによ
り、そのウェットエッチング処理に際して接続孔９Ａ3
の側面に良好な傾斜を形成することのみ着目し条件設定
したエッチング処理が可能となるので、接続孔９Ａ3 の
穴径を必要以上に大きくし過ぎることなく、その側面に
良好な傾斜を形成することが可能となる。

【００８９】(2).第１絶縁膜４、第２絶縁膜６および第
３絶縁膜７等からなる層間絶縁膜に第１層配線３が露出
する接続孔９Ａを穿孔する際に、ドライエッチング処理
によって接続孔９Ａ3 の深さを設定した後、ウェットエ
ッチング処理によって接続孔９Ａ3 の側面の傾きを設定
し、さらに、ドライエッチング処理によって第１層配線
３が露出する接続孔９Ａ2,９Ａ1 を穿孔することによ
り、２度目のドライエッチング処理の際に第２絶縁膜６
の上部が若干エッチング除去されるので、接続孔９Ａ1
〜９Ａ3 の穴径をこの順序で次第に大きくすることが可
能となる。

【００９０】(3).ＳｉＯ₂ 等からなる第１絶縁膜４およ
び第３絶縁膜７の間に、窒化シリコン等からなる第２絶
縁膜６を設けたことにより、接続孔９Ａ3 を形成する際
のウェットエッチング処理に際して第２絶縁膜６がエッ
チングストッパとなり、第２絶縁膜６と第１絶縁膜４と
の間にＳＯＧ法等によって形成された絶縁膜５が存在し
たとしてもその絶縁膜をエッチングしてしまうことがな
いので、ウェットエッチング処理のし過ぎに起因して接
続孔９Ａ内の絶縁膜５部分がくびれてしまう問題を防止
することが可能となる。

【００９１】(4).上記(1),(2) または(3) により、接続
孔９Ａ内における第２層配線１０の被覆率を大幅（前記
第１の従来技術の約２倍）に向上させることが可能とな
る。したがって、接続孔９Ａ内における第２層配線１０
の接続不良や断線不良を大幅に低減することができるの
で、半導体集積回路装置の歩留りおよび信頼性を大幅に
向上させることが可能となる。

【００９２】（実施例２）図７〜図１３は本発明の他の
実施例である半導体集積回路装置の製造工程中における
要部断面図である。

【００９３】本実施例２においては、図７に示すよう
に、まず、第１絶縁膜４上に、絶縁膜５をその上面がほ
ぼ平坦となるようにＳＯＧ法等によって堆積した後、例
えばエッチバック法またはＣＭＰ（Chemical Mechanica
l Polishing)法等によって下層の第１絶縁膜４の凸上面
が露出する程度に絶縁膜５の上部を除去することによ
り、図８に示すように、半導体基板１の上面を平坦にす
る。

【００９４】これ以降は、前記実施例１と同じである。
すなわち、図９に示すように、この半導体基板１上に、
例えば厚さ１００nm程度の窒化シリコンからなる第２絶
縁膜６を、例えばプラズマＣＶＤ法によって形成した
後、その第２絶縁膜６上に、例えば厚さ３００nm〜６０
０nm程度のＳｉＯ₂ からなる第３絶縁膜７を、例えばプ
ラズマＣＶＤ法によって形成する。

【００９５】ここで、第２絶縁膜６の厚さを、第１絶縁
膜４および第３絶縁膜７の厚さよりも薄くしている理由
については前記実施例１と同じである。

【００９６】その後、このような半導体基板１の第３絶
縁膜７上に、接続孔形成領域のみが露出するようなフォ
トレジストパターン８をフォトリソグラフィ技術によっ
て形成する。

【００９７】次いで、そのフォトレジストパターン８を
エッチングマスクとして、例えばドライエッチング処理
を半導体基板１に施すことにより、フォトレジストパタ
ーン８から露出する第３絶縁膜７部分をエッチング除去
し、図１０に示すように、第３絶縁膜７にほぼ垂直形状
の接続孔９Ａ3 を穿孔する。ただし、このエッチング処
理に際しては、少なくとも第２絶縁膜６を残すようにす
る。

【００９８】続いて、前の工程で用いたフォトレジスト
パターン８を再びエッチングマスクとして、例えばフッ
酸が含有されたエッチング液によりウェットエッチング
処理を半導体基板１に施す。

【００９９】これにより、図１１に示すように、第３絶
縁膜７の接続孔９Ａ3 の径を大きくしすぎることなく、
その接続孔９Ａ3 の側面部分に、接続孔内における第２
層配線１０（図１参照）の被覆性を良好にできるような
テーパを形成することが可能となっている。この理由
は、前記実施例１と同じである。

【０１００】また、本実施例２においては、第１層配線
３上の第１絶縁膜４上に絶縁膜５がほとんど残されてい
ないので、このウェットエッチング処理において、接続
孔９Ａ内の絶縁膜５の部分にくびれが生じることもな
い。また、たとえ第１層配線３上の第１絶縁膜４上に絶
縁膜５が残されていたとしても前記実施例１と同じ理由
により、接続孔内の絶縁膜５の部分にくびれが生じな
い。

【０１０１】次いで、図１２に示すように、前の工程で
用いたフォトレジストパターン８を再びエッチングマス
クとして、例えばドライエッチング処理を施すことによ
り、フォトレジストパターン８から露出する第２絶縁膜
６および第１絶縁膜４部分をエッチング除去し、第２絶
縁膜６にほぼ垂直状の接続孔９Ａ2 を穿孔し、第１絶縁
膜４にほぼ垂直形状の接続孔９Ａ1 を穿孔する。そし
て、これにより、第１層配線３の上面一部が露出するよ
うな接続孔９Ａを形成する。

【０１０２】この際、本実施例２においても、第１絶縁
膜４と第２絶縁膜６と間にＳＯＧ法によって形成された
絶縁膜５が残されていたとしても、ドライエッチング処
理においてはエッチング速度に差が生じないので、接続
孔９Ａ1 の絶縁膜５部分にくびれが生じることもない。

【０１０３】また、この際のドライエッチング処理によ
って接続孔９Ａ2 の第２絶縁膜６も一部エッチング除去
されるので、その部分の穴径が、下層の第１絶縁膜４の
接続孔９Ａ1 の穴径よりも大きくなる。

【０１０４】続いて、フォトレジストパターン８をアッ
シング処理等によって除去した後、半導体基板１上に、
例えばＡｌまたはＡｌ−Ｓｉ−Ｃｕ合金からなる導体膜
をスパッタリング法等によって堆積した後、その導体膜
をフォトリソグラフィ技術によってパターニングするこ
とにより、図１３に示すように、第２層配線１０を形成
する。

【０１０５】本実施例２においては、接続孔９Ａ3 の側
面および接続孔９Ａ2 の上部にテーパが形成されている
ので、前記実施例１と同様に接続孔９Ａ内の第２層配線
１０の被覆率を大幅に向上させることが可能となってい
る。

【０１０６】その後、半導体基板１上に、例えばＳｉＯ
₂ 等からなる絶縁膜および窒化シリコン等からなる絶縁
膜をＣＶＤ法等によって下層から順に堆積することによ
り、表面保護膜１１を形成する。

【０１０７】このように、本実施例２においては、前記
実施例１で得られた効果の他に、絶縁膜５を堆積した
後、その上面を平坦にすることにより、半導体基板１の
平坦性を向上させることが可能となる。したがって、配
線の断線不良等を低減することができるので、半導体集
積回路装置の歩留りおよび信頼性をさらに向上させるこ
とが可能となる。

【０１０８】（実施例３）図１４〜図２０は本発明の他
の実施例である半導体集積回路装置の製造工程中におけ
る要部断面図である。

【０１０９】本実施例３においては、図１４に示すよう
に、まず、第１絶縁膜４上に、絶縁膜５をその上面がほ
ぼ平坦となるようにＳＯＧ法等によって堆積した後、例
えばエッチバック法またはＣＭＰ法等によって下層の第
１層配線３の上面が露出する程度に絶縁膜５の上部を除
去することにより、図１５に示すように、半導体基板１
の上面を平坦にする。すなわち、本実施例３において
は、第１層配線３上に第１絶縁膜４も絶縁膜５も堆積さ
れていない。

【０１１０】これ以降は、前記実施例１，２と同じであ
る。すなわち、図１６に示すように、この半導体基板１
上に、例えば厚さ１００nm程度の窒化シリコンからなる
第２絶縁膜６を、例えばプラズマＣＶＤ法によって形成
した後、その第２絶縁膜６上に、例えば厚さ３００nm〜
６００nm程度のＳｉＯ₂ からなる第３絶縁膜７を、例え
ばプラズマＣＶＤ法によって形成する。

【０１１１】本実施例３においても、第２絶縁膜６の厚
さを第１絶縁膜４および第３絶縁膜７の厚さよりも薄く
している理由については前記実施例１と同じである。

【０１１２】その後、このような半導体基板１の第３絶
縁膜７上に、接続孔形成領域のみが露出するようなフォ
トレジストパターン８をフォトリソグラフィ技術によっ
て形成する。

【０１１３】次いで、そのフォトレジストパターン８を
エッチングマスクとして、例えばドライエッチング処理
を半導体基板１に施すことにより、フォトレジストパタ
ーン８から露出する第３絶縁膜７部分をエッチング除去
し、図１７に示すように、第３絶縁膜７にほぼ垂直形状
の接続孔９Ａ3 を穿孔する。ただし、このエッチング処
理に際しては、少なくとも第２絶縁膜６を残すようにす
る。

【０１１４】続いて、前の工程で用いたフォトレジスト
パターン８を再びエッチングマスクとして、例えばフッ
酸が含有されたエッチング液によりウェットエッチング
処理を半導体基板１に施す。

【０１１５】これにより、図１８に示すように、第３絶
縁膜７の接続孔９Ａ3 の径を大きくしすぎることなく、
その接続孔９Ａ3 の側面部分に、接続孔内における第２
層配線１０（図１参照）の被覆性を良好にできるような
テーパを形成することが可能となっている。この理由
は、前記実施例１と同じである。

【０１１６】また、本実施例３においては、第１層配線
３上に絶縁膜５が残されていないので、このウェットエ
ッチング処理において、接続孔内の絶縁膜５の部分にく
びれが生じることもない。

【０１１７】次いで、図１９に示すように、前の工程で
用いたフォトレジストパターン８を再びエッチングマス
クとして、例えばドライエッチング処理を施すことによ
り、フォトレジストパターン８から露出する第２絶縁膜
６および第１絶縁膜４部分をエッチング除去し、第２絶
縁膜６にほぼ垂直状の接続孔９Ａ2 を穿孔する。そし
て、これにより、第１層配線３の上面一部が露出するよ
うな接続孔９Ａを形成する。

【０１１８】この際のドライエッチング処理によって接
続孔９Ａ2 の第２絶縁膜６も一部エッチング除去される
ようになっている。また、本実施例３においては、第２
絶縁膜６の下層に第１絶縁膜およびＳＯＧ法等によって
形成された絶縁膜がないので、その分のドライエッチン
グ工程を省くことが可能となっている。

【０１１９】続いて、フォトレジストパターン８をアッ
シング処理等によって除去した後、半導体基板１上に、
例えばＡｌまたはＡｌ−Ｓｉ−Ｃｕ合金からなる導体膜
をスパッタリング法等によって堆積した後、その導体膜
をフォトリソグラフィ技術によってパターニングするこ
とにより、図２０に示すように、第２層配線１０を形成
する。

【０１２０】本実施例３においても、接続孔９Ａ3 の側
面および接続孔９Ａ2 の上部にテーパが形成されている
ので、前記実施例１と同様に接続孔９Ａ内の第２層配線
１０の被覆率を大幅に向上させることが可能となってい
る。

【０１２１】その後、半導体基板１上に、例えばＳｉＯ
₂ 等からなる絶縁膜および窒化シリコン等からなる絶縁
膜をＣＶＤ法等によって下層から順に堆積することによ
り、表面保護膜１１を形成する。

【０１２２】このように、本実施例３においては、以下
の効果を得ることが可能となる。

【０１２３】(1).第２絶縁膜６および第３絶縁膜７等か
らなる層間絶縁膜に第１層配線３が露出する接続孔９Ａ
を穿孔する際に、ドライエッチング処理によって接続孔
９Ａ3の深さを設定した後、ウェットエッチング処理に
よって接続孔９Ａ3 の側面の傾きを設定し、さらに、ド
ライエッチング処理によって第１層配線３が露出する接
続孔９Ａ2 を穿孔することにより、そのウェットエッチ
ング処理に際して接続孔９Ａ3 の側面に良好な傾斜を形
成することのみ着目し条件設定したエッチング処理が可
能となるので、接続孔９Ａ3 の穴径を必要以上に大きく
し過ぎることなく、その側面に良好な傾斜を形成するこ
とが可能となる。

【０１２４】(2).第２絶縁膜６および第３絶縁膜７等か
らなる層間絶縁膜に第１層配線３が露出する接続孔９Ａ
を穿孔する際に、ドライエッチング処理によって接続孔
９Ａ3の深さを設定した後、ウェットエッチング処理に
よって接続孔９Ａ3 の側面の傾きを設定し、さらに、ド
ライエッチング処理によって第１層配線３が露出する接
続孔９Ａ2 を穿孔することにより、２度目のドライエッ
チング処理の際に第２絶縁膜６の上部が若干エッチング
除去されるので、接続孔９Ａ2,９Ａ3 の穴径をこの順序
で次第に大きくすることが可能となる。

【０１２５】(3).第１配線層３上の第１絶縁膜４および
ＳＯＧ法によって形成された絶縁膜をエッチバック等に
よって除去してしまうことにより、接続孔９Ａの形成の
ための２度目のドライエッチング処理に際して、第１絶
縁膜４およびＳＯＧ法による絶縁膜をエッチング除去す
る工程を削減することが可能となる。

【０１２６】(4).第１配線層３上の第１絶縁膜４および
ＳＯＧ法によって形成された絶縁膜をエッチバック等に
よって除去してしまうことにより、接続孔９Ａ3 の形成
の際のウェットエッチング処理のし過ぎに起因して接続
孔９Ａ内のＳＯＧ法による絶縁膜部分がくびれてしまう
問題を防止することが可能となる。

【０１２７】(5).上記(1),(2),(3) または(4) により、
接続孔９Ａ内における第２層配線１０の被覆率を大幅
（前記第１の従来技術の約２倍）に向上させることが可
能となる。したがって、接続孔９Ａ内における第２層配
線１０の接続不良や断線不良を大幅に低減することがで
きるので、半導体集積回路装置の歩留りおよび信頼性を
大幅に向上させることが可能となる。

【０１２８】（実施例４）図２１は本発明の一実施例で
ある半導体集積回路装置の要部断面図、図２２〜図２７
は図２１の半導体集積回路装置の製造工程中における要
部断面図である。

【０１２９】図２１に示すように、本実施例４の半導体
集積回路装置を構成する半導体基板１は、例えばｐ形の
Ｓｉ単結晶からなり、その上部には、ｎウエル１２ｎお
よびｐウエル１２ｐが形成されている。ｎウエル１２ｎ
には、例えばｎ形不純物のリンまたはヒ素（Ａｓ）が導
入されている。ｐウエル１２ｐには、例えばｐ形不純物
のホウ素が導入されている。

【０１３０】半導体基板１の主面上には、例えばＳｉＯ
₂ からなるフィールド絶縁膜１３が形成されている。フ
ィールド絶縁膜１３に囲まれた素子形成領域において、
ｐウエル１２ｐには、例えばｎチャネル形ＭＯＳ・ＦＥ
Ｔ（以下、ｎＭＯＳという）１４ｎが形成されている。

【０１３１】ｎＭＯＳ１４ｎは、半導体基板１の上部に
形成された一対の半導体領域（導体層）１４ｎ1,１４ｎ
2 と、半導体基板１上に形成されたゲート絶縁膜１４ｎ
3 と、ゲート絶縁膜１４ｎ3 上に形成されたゲート電極
１４ｎ4 とを有している。

【０１３２】半導体領域１４ｎ1,１４ｎ2 には、例えば
ｎ形不純物のリンまたはＡｓが導入されている。ゲート
絶縁膜１４ｎ3 は、例えばＳｉＯ₂ からなる。ゲート電
極１４ｎ4 は、例えば低抵抗ポリシリコンからなる。

【０１３３】一方、フィールド絶縁膜１３に囲まれた素
子形成領域において、ｎウエル１２ｎには、例えばｐチ
ャネル形ＭＯＳ・ＦＥＴ（以下、ｎＭＯＳという）１４
ｐが形成されている。

【０１３４】ｐＭＯＳ１４ｐは、半導体基板１の上部に
形成された一対の半導体領域（図示せず）と、半導体基
板１上に形成されたゲート絶縁膜１４ｐ1 と、ゲート絶
縁膜１４ｐ1 上に形成されたゲート電極（導体層）１４
ｐ2 とを有している。

【０１３５】その半導体領域には、例えばｐ形不純物の
ホウ素が導入されている。ゲート絶縁膜１４ｐ1 は、例
えばＳｉＯ₂ からなる。ゲート電極１４ｐ2 は、例えば
低抵抗ポリシリコンからなる。

【０１３６】なお、フィールド絶縁膜１３の下層のｐウ
エル１２ｐ上部には、例えばｐ形不純物のホウ素が導入
されてなるチャネルストッパ１５が形成されている。

【０１３７】この半導体基板１上には、例えば厚さ１０
０nm〜２００nm程度のＳｉＯ₂ からなる第１絶縁膜４ａ
がＣＶＤ法等によって堆積されている。第１絶縁膜４ａ
上には、例えば厚さ５０nm程度のＳｉ₃ Ｎ₄ からなる第
２絶縁膜６ａが、例えばＣＶＤ法によって堆積されてい
る。第２絶縁膜６ａ上には、例えば厚さ３００nm〜６０
０nm程度のＳｉＯ₂ からなる第３絶縁膜７ａが、例えば
ＣＶＤ法によって堆積されている。

【０１３８】ただし、この第１絶縁膜４ａ、第２絶縁膜
６ａおよび第３絶縁膜７ａの堆積方法は、ＣＶＤ法に限
定されるものではなく種々変更可能であり、例えばスパ
ッタリング法によって堆積しても良い。

【０１３９】第１絶縁膜４ａ、第２絶縁膜６ａおよび第
３絶縁膜７ａの所定の位置には、ｎＭＯＳ１４ｎの半導
体領域１４ｎ1 およびｐＭＯＳ１４ｐのゲート電極１４
ｐ2の所定領域が露出するような接続孔９Ｂ，９Ｃが形
成されている。そして、その接続孔９Ｂ，９Ｃを通じて
第１層配線３と半導体領域１４ｎ1 およびゲート電極１
４ｐ2 とが電気的に接続され、その第１層配線３を通じ
て半導体領域１４ｎ1とゲート電極１４ｐ2 とが電気的
に接続されている。

【０１４０】接続孔９Ｂ，９Ｃは、第１絶縁膜４ａに穿
孔された接続孔９Ｂ1,９Ｃ1 と、第２絶縁膜６ａに穿孔
された接続孔９Ｂ2,９Ｃ2 と、第３絶縁膜７ａに穿孔さ
れた接続孔９Ｂ3,９Ｃ3 とを有する。そして、本実施例
４においては、接続孔９Ｂ1〜９Ｂ3,９Ｃ1 〜９Ｃ3 の
直径がこの順序で次第に大きくなっている。これによ
り、接続孔９Ｂ，９Ｃ内における第１層配線３の被覆率
を向上させることが可能となっている。

【０１４１】この第１層配線３は、例えばＡｌまたはＡ
ｌ−Ｓｉ−Ｃｕ合金等からなる導体膜をスパッタリング
法または蒸着法等によって第３絶縁膜７ａ上に堆積した
後、その導体膜をフォトリソグラフィ技術によってパタ
ーニングすることにより形成されている。

【０１４２】また、第３絶縁膜７ａ上には、例えば厚さ
２００nm〜３００nm程度のＳｉＯ₂等からなる第１絶縁
膜４ｂが、例えばプラズマＣＶＤ法によって堆積されて
おり、これによって第１層配線３が被覆されている。

【０１４３】第１絶縁膜４上には、例えばＳｉＯ₂ から
なる絶縁膜５が形成されている。この絶縁膜５は、平坦
化のために設けられた絶縁膜であり、第１層配線３の上
面においては薄く、第１絶縁膜４上においては厚く形成
されている。絶縁膜５は、例えばＳＯＧ法によって形成
されており、例えば４００℃〜４５０℃程度の熱処理に
よって固化されている。

【０１４４】絶縁膜５上には、例えば厚さ１００nm程度
のＳｉ₃ Ｎ₄ からなる第２絶縁膜６ｂが、例えばプラズ
マＣＶＤ法によって形成されている。第２絶縁膜６ｂ上
には、例えば厚さ３００nm〜６００nm程度のＳｉＯ₂ か
らなる第３絶縁膜７ｂが、例えばプラズマＣＶＤ法によ
って形成されている。

【０１４５】ただし、上記した第１絶縁膜４ｂ、第２絶
縁膜６ｂおよび第３絶縁膜７ｂの形成方法は、プラズマ
ＣＶＤ法に限定されるものではなく種々変更可能であ
り、例えば低温ＣＶＤ法やスパッタリング法によって形
成しても良い。

【０１４６】第１絶縁膜４ｂ、絶縁膜５、第２絶縁膜６
ｂおよび第３絶縁膜７ｂの所定の位置には、第１層配線
３の一部が露出するような接続孔９Ａが形成されてお
り、この接続孔９ｂを通じて第１層配線３と第２層配線
１０とが電気的に接続されている。

【０１４７】接続孔９Ａは、第１絶縁膜４ｂおよび絶縁
膜５に穿孔された接続孔９Ａ1 と、第２絶縁膜６ｂに穿
孔された接続孔９Ａ2 と、第３絶縁膜７に穿孔された接
続孔９Ａ3 とから構成されている。そして、本実施例４
においては、接続孔９Ａ1,９Ａ2,９Ａ3 の直径がこの順
序で次第に大きくなっている。これにより、接続孔９Ａ
内における第２層配線１０の被覆率を向上させることが
可能となっている。

【０１４８】第２層配線１０は、例えばＡｌまたはＡｌ
−Ｓｉ−Ｃｕ合金等からなり、第１層配線３と同様に形
成されている。また、第２層配線１０は、第３絶縁膜７
上に形成された表面保護膜１１によって被覆されてい
る。表面保護膜１１は、例えばＳｉＯ₂ からなる絶縁膜
と、例えばＳｉ₃ Ｎ₄ からなる絶縁膜とが下層から順に
堆積されて構成されている。

【０１４９】次に、本実施例４の半導体集積回路装置の
製造方法を図２１および図２２〜図２７によって説明す
る。

【０１５０】まず、図２２に示すように、例えばｐ形Ｓ
ｉ単結晶からなる半導体基板１の上部に通常のウエルの
形成方法に従ってｎウエル１２ｎおよびｐウエル１２ｐ
を形成する。

【０１５１】続いて、ｐウエル１２ｐの端部に、例えば
チャネルストッパ形成用のｐ形不純物のホウ素をイオン
打ち込み法によって導入した後、半導体基板１の主面の
素子分離領域にフィールド絶縁膜１３をＬＯＣＯＳ（Lo
cal Oxidization of Silicon）法によって形成する。こ
の際の熱処理によりｐウエル１２ｐの上部にチャネルス
トッパ１５を同時に形成する。

【０１５２】その後、フィールド絶縁膜１３に囲まれた
素子形成領域における半導体基板１上に、ゲート絶縁膜
１４ｎ3,１４ｐ1 を熱酸化法等によって形成する。

【０１５３】次いで、そのフィールド絶縁膜１３および
ゲート絶縁膜１４ｎ3,１４ｐ1 上に、例えば低抵抗ポリ
シリコンからなる導体膜をＣＶＤ法等によって堆積した
後、その導体膜をフォトリソグラフィ技術によってパタ
ーニングすることにより、ゲート電極１４ｎ4,１４ｐ2
を形成する。

【０１５４】続いて、ｎＭＯＳ形成領域のみが露出する
ようなフォトレジストパターン（図示せず）を半導体基
板１上に形成した後、そのフォトレジストパターンおよ
びゲート電極１４ｎ4 をマスクとして、例えばｎ形不純
物のリンまたはＡｓを、半導体基板１のｐウエル１４ｐ
上部に導入することにより、ゲート電極１４ｎ4 の両側
に自己整合的に一対の半導体領域１４ｎ1,１４ｎ2 を形
成しｎＭＯＳ１４ｎを形成する。

【０１５５】また、同様に、ｐＭＯＳ形成領域のみが露
出するようなフォトレジストパターン（図示せず）を半
導体基板１上に形成した後、そのフォトレジストパター
ンおよびゲート電極１４ｐ2 をマスクとして、例えばｎ
形不純物のホウ素を、半導体基板１のｎウエル１４ｎ上
部に導入することにより、ゲート電極１４ｐ2 の両側に
自己整合的に一対の半導体領域（図示せず）を形成しｐ
ＭＯＳ１４ｐを形成する。

【０１５６】その後、半導体基板１上に、例えば厚さ１
００nm〜２００nm程度のＳｉＯ₂ からなる第１絶縁膜４
ａをＣＶＤ法によって堆積した後、その上面に、例えば
厚さ５０nm程度の窒化シリコンからなる第２絶縁膜６ａ
をＣＶＤ法等によって堆積し、さらに、その上面に、例
えば厚さ３００nm〜６００nm程度のＳｉＯ₂ からなる第
３絶縁膜７ａをＣＶＤ法等によって堆積する。

【０１５７】次いで、第３絶縁膜７ａ上に、接続孔形成
領域のみが露出するようなフォトレジストパターン８ａ
をフォトリソグラフィ技術によって形成する。

【０１５８】続いて、図２３に示すように、そのフォト
レジストパターン８ａをエッチングマスクとして、例え
ばドライエッチング処理を半導体基板１に施し、フォト
レジストパターン８ａから露出する第３絶縁膜７ａ部分
をエッチング除去することにより、第３絶縁膜７ａにほ
ぼ垂直形状の接続孔９Ｂ3,９Ｃ3 を穿孔する。ただし、
このエッチング処理に際しては、少なくとも第２絶縁膜
６ａを残すようにする。

【０１５９】その後、前の工程で用いたフォトレジスト
パターン８ａを再びエッチングマスクとして、例えばフ
ッ酸が含有されたエッチング液によりウェットエッチン
グ処理を半導体基板１に施す。

【０１６０】これにより、図２４に示すように、第３絶
縁膜７ａの接続孔９Ｂ3,９Ｃ3 の径を大きくしすぎるこ
となく、その接続孔９Ｂ3,９Ｃ3 の側面部分に、接続孔
内における第１層配線３（図２１参照）の被覆性を良好
にできるようなテーパを形成することが可能となってい
る。その理由は、前記実施例１と同じである。

【０１６１】次いで、図２５に示すように、前の工程で
用いたフォトレジストパターン８ａを再びエッチングマ
スクとして、例えばドライエッチング処理を施すことに
より、フォトレジストパターン８ａから露出する第２絶
縁膜６ａおよび第１絶縁膜４ａ部分をエッチング除去
し、第２絶縁膜６ａにほぼ垂直状の接続孔９Ｂ2,９Ｃ2
を穿孔し、第１絶縁膜４ａにほぼ垂直形状の接続孔９Ｂ
1,９Ｃ1 を穿孔する。そして、これにより、ｎＭＯＳ１
４ｎの半導体領域１４ｎ1 およびｐＭＯＳ１４ｐのゲー
ト電極１４ｐ2 の一部が露出するような接続孔９Ｂ，９
Ｃを形成する。

【０１６２】この際のドライエッチング処理によって接
続孔９Ｂ2,９Ｃ2 の第２絶縁膜６ａも一部エッチング除
去されるので、その部分の穴径が、下層の第１絶縁膜４
ａの接続孔９Ｂ1,９Ｃ1 の穴径よりも大きくなる。

【０１６３】続いて、フォトレジストパターン８ａをア
ッシング処理等によって除去した後、半導体基板１上
に、例えばＡｌまたはＡｌ−Ｓｉ−Ｃｕ合金からなる導
体膜をスパッタリング法または蒸着法等によって堆積し
た後、その導体膜をフォトリソグラフィ技術によってパ
ターニングすることにより、図２６に示すように、第１
層配線３を形成する。

【０１６４】ここで、本実施例４においては、接続孔９
Ｂ3,９Ｃ3 の側面および接続孔９Ｂ2,９Ｃ2 の上部にテ
ーパが形成されているので、接続孔９Ｂ，９Ｃ内の第１
層配線３の被覆率を大幅に向上させることが可能となっ
ている。

【０１６５】その後、第３絶縁膜７ａ上に、図２７に示
すように、例えば厚さ２００nm〜３００nm程度のＳｉＯ
₂ 等からなる第１絶縁膜４ｂを、例えばプラズマＣＶＤ
法によって堆積することにより、第１層配線３を被覆す
る。

【０１６６】次いで、第１絶縁膜４ｂ上に、例えばＳｉ
Ｏ₂ からなる平坦化用の絶縁膜５をＳＯＧ法等によって
堆積する。この絶縁膜５の堆積工程に際しては、絶縁膜
５を固化すべく、例えば４００℃〜４５０℃程度の熱処
理を行う。なお、絶縁膜５は、第１層配線３の上面にお
いては薄く、第１絶縁膜４ｂ上においては厚く形成され
ている。

【０１６７】続いて、絶縁膜５上に、例えば厚さ１００
nm程度のＳｉ₃ Ｎ₄ からなる第２絶縁膜６ｂを、例えば
プラズマＣＶＤ法によって形成した後、その第２絶縁膜
６ｂ上に、例えば厚さ３００nm〜６００nm程度のＳｉＯ
₂ からなる第３絶縁膜７ｂを、例えばプラズマＣＶＤ法
によって形成する。

【０１６８】ただし、上記した第１絶縁膜４ｂ、第２絶
縁膜６ｂおよび第３絶縁膜７ｂの形成方法は、プラズマ
ＣＶＤ法に限定されるものではなく種々変更可能であ
り、例えば低温ＣＶＤ法やスパッタリング法によって形
成しても良い。

【０１６９】また、本実施例４においても第２絶縁膜６
ａ，６ｂの厚さを、第１絶縁膜４ａ，４ｂおよび第３絶
縁膜７ａ，７ｂより薄くした理由は前記実施例１と同じ
である。

【０１７０】その後、第１絶縁膜４ｂ、絶縁膜５、第２
絶縁膜６ｂおよび第３絶縁膜７ｂに、第１層配線３の上
面一部が露出するような図２１に示した接続孔９Ａを前
記実施例１と同様にして穿孔する。

【０１７１】続いて、半導体基板１上に、例えばＡｌま
たはＡｌ−Ｓｉ−Ｃｕ合金からなる導体膜をスパッタリ
ング法または蒸着法等によって堆積した後、その導体膜
をフォトリソグラフィ技術によってパターニングするこ
とにより、第２層配線１０を形成する。

【０１７２】本実施例４においては、接続孔９Ａ3 の側
面および接続孔９Ａ2 の上部にテーパが形成されている
ので、接続孔９Ａ内の第２層配線１０の被覆率を大幅に
向上させることが可能となっている。

【０１７３】その後、図２１に示したように、半導体基
板１上に、例えばＳｉＯ₂ 等からなる絶縁膜およびＳｉ
₃ Ｎ₄ 等からなる絶縁膜をＣＶＤ法等によって下層から
順に堆積することにより、表面保護膜１１を形成する。

【０１７４】このように、本実施例４においては、前記
実施例１で得られた効果の他に以下の効果を得ることが
可能となる。

【０１７５】すなわち、本実施例４においては、第１層
配線３と半導体領域１４ｎ1 とを接続する接続孔９Ｂお
よび第１層配線３とゲート電極１４ｐ2 とを接続する接
続孔９Ｃ内における第１層配線３の被覆率も向上させる
ことが可能となる。

【０１７６】したがって、接続孔９Ｂ，９Ｃ内における
第１層配線３および接続孔９Ａ内における第２層配線１
０の接続不良や断線不良等を共に低減することができる
ので、半導体集積回路装置の歩留りおよび信頼性をさら
に向上させることが可能となる。

【０１７７】以上、本発明者によってなされた発明を実
施例に基づき具体的に説明したが、本発明は前記実施例
１〜４に限定されるものではなく、その要旨を逸脱しな
い範囲で種々変更可能であることはいうまでもない。

【０１７８】例えば層間絶縁膜を構成する材料は、前記
実施例１〜４の構成材料に限定されるものではなく種々
変更可能であり、第３絶縁膜はウェットエッチング可能
であれば良く、また、第２絶縁膜は前記ウェットエッチ
ングによってエッチングされなければ良い。例えば第１
絶縁膜および第３絶縁膜をＳｉＯ₂ 、第２絶縁膜をアル
ミナまたはポリイミドとしても良いし、また、第１絶縁
膜を窒化シリコン、第２絶縁膜をアルミナまたはポリイ
ミド、第３絶縁膜をＳｉＯ₂ としても良い。また、第３
絶縁膜をホウ素またはリンの少なくとも一方を有するＳ
ｉＯ₂ からなる絶縁膜としても良い。

【０１７９】また、前記実施例１〜４においては、層間
絶縁膜を４層の絶縁膜によって構成した場合について説
明したが、これに限定されるものではなく種々変更可能
であり、例えば層間絶縁膜は４層以上の絶縁膜によって
構成されていても良い。この場合、最上の絶縁膜をウェ
ットエッチングする際に、その下層にエッチングストッ
パとなる第２絶縁膜が存在すれば良い。

【０１８０】また、前記実施例１〜４においては、配線
層を２層とした場合について説明したが、これに限定さ
れるものではなく種々変更可能であり、例えば配線層を
２層以上としても良い。

【０１８１】また、前記実施例４においては、本発明を
ＭＯＳ・ＦＥＴを有する半導体集積回路装置に適用した
場合について説明したが、これに限定されず種々適用可
能であり、例えばバイポーラトランジスタを有する半導
体集積回路装置やダイオードまたは抵抗素子等のような
他の素子を有する半導体集積回路装置に適用することも
可能である。

【０１８２】

【発明の効果】本願において開示される発明のうち、代
表的なものによって得られる効果を簡単に説明すれば、
以下のとおりである。

【０１８３】(1).本発明の半導体集積回路装置の製造方
法によれば、層間絶縁膜に導体層が露出する接続孔を穿
孔する際に、接続孔の所定の深さまでをドライエッチン
グ処理によって形成した後、その途中位置まで形成され
た接続孔の側面にウェットエッチング処理によって所定
量の傾きを形成し、さらに、残りの絶縁膜をドライエッ
チング処理によって除去して導体層が露出する接続孔を
穿孔することにより、そのウェットエッチング処理に際
して接続孔の上部の側面に良好な傾斜を形成することの
み着目し条件設定したエッチング処理が可能となるの
で、接続孔の上部の穴径を必要以上に大きくし過ぎるこ
となく、その側面に良好な傾斜を形成することが可能と
なる。すなわち、接続孔形成用のマスクパターンを剥離
させることなく、上部に良好な傾斜を有する接続孔を形
成することが可能となる。

【０１８４】(2).層間絶縁膜に導体層が露出する接続孔
を穿孔する際に、接続孔の所定の深さまでをドライエッ
チング処理によって形成した後、その途中位置まで形成
された接続孔の側面にウェットエッチング処理によって
所定量の傾きを形成し、さらに、残りの絶縁膜をドライ
エッチング処理によって除去して導体層が露出する接続
孔を穿孔することにより、２度目のドライエッチング処
理の際に第２絶縁膜の上部が若干エッチング除去される
ので、接続孔の穴径を次第に大きくすることが可能とな
る。

【０１８５】(3).第１絶縁膜および第３絶縁膜の間に、
これらとエッチングレートの異なる第２絶縁膜を設けた
ことにより、接続孔上部を形成する際のウェットエッチ
ング処理に際して第２絶縁膜がエッチングストッパとな
り、第２絶縁膜と第１絶縁膜との間に膜質の低い絶縁膜
が存在したとしてもその絶縁膜をエッチングしてしまう
ことがないので、ウェットエッチング処理のし過ぎに起
因して接続孔内の絶縁膜の一部分がくびれてしまう問題
を防止することが可能となる。すなわち、導体層間を接
続する接続孔内にくびれを生じることなく、接続孔を形
成することが可能となる。

【０１８６】(4).上記(1),(2) または(3) により、接続
孔内における導体膜の被覆率を大幅に向上させることが
可能となる。したがって、接続孔内における導体膜の接
続不良や断線不良を大幅に低減することができるので、
半導体集積回路装置の歩留りおよび信頼性を大幅に向上
させることが可能となる。

【０１８７】(5).本発明の半導体集積回路装置の製造方
法によれば、第１絶縁膜上に平坦性絶縁膜を堆積した
後、その平坦性絶縁膜を第１絶縁膜の上部が露出するま
で除去することにより、層間絶縁膜の上面の平坦性を向
上させることが可能となる。したがって、層間絶縁膜上
の配線の断線不良等を低減することができるので、半導
体集積回路装置の歩留りおよび信頼性を向上させること
が可能となる。

【０１８８】(6).本発明の半導体集積回路装置の製造方
法によれば、第１絶縁膜上に平坦性絶縁膜を堆積した
後、その平坦性絶縁膜を電極配線の上面が露出するまで
除去することにより、電極配線上に第１絶縁膜が存在し
なくなるので、２度目のドライエッチング処理に際し
て、第１絶縁膜をエッチング除去する工程分を省くこと
が可能となる。

【０１８９】(7).本発明の半導体集積回路装置の製造方
法によれば、例えば第１絶縁膜および第３絶縁膜を酸化
シリコン、第２絶縁膜を窒化シリコンとした場合に、第
１絶縁膜および第３絶縁膜よりも誘電率の高い第２絶縁
膜の厚さを、第１絶縁膜および第３絶縁膜の厚さよりも
薄くしたことにより、寄生容量の増大を抑制することが
可能となる。

【図面の簡単な説明】

【図１】本発明の一実施例である半導体集積回路装置の
要部断面図である。

【図２】図１の半導体集積回路装置の製造工程中におけ
る要部断面図である。

【図３】図１の半導体集積回路装置の図２に続く製造工
程中における要部断面図である。

【図４】図１の半導体集積回路装置の図３に続く製造工
程中における要部断面図である。

【図５】図１の半導体集積回路装置の図４に続く製造工
程中における要部断面図である。

【図６】（ａ),（ｂ）はそれぞれ本発明と従来技術とに
おける接続孔の走査形電子顕微鏡写真を模写した断面図
である。

【図７】本発明の他の実施例である半導体集積回路装置
の製造工程中における要部断面図である。

【図８】図７に続く半導体集積回路装置の製造工程中に
おける要部断面図である。

【図９】図８に続く半導体集積回路装置の製造工程中に
おける要部断面図である。

【図１０】図９に続く半導体集積回路装置の製造工程中
における要部断面図である。

【図１１】図１０に続く半導体集積回路装置の製造工程
中における要部断面図である。

【図１２】図１１に続く半導体集積回路装置の製造工程
中における要部断面図である。

【図１３】図１２に続く半導体集積回路装置の製造工程
中における要部断面図である。

【図１４】本発明の他の実施例である半導体集積回路装
置の製造工程中における要部断面図である。

【図１５】図１４に続く半導体集積回路装置の製造工程
中における要部断面図である。

【図１６】図１５に続く半導体集積回路装置の製造工程
中における要部断面図である。

【図１７】図１６に続く半導体集積回路装置の製造工程
中における要部断面図である。

【図１８】図１７に続く半導体集積回路装置の製造工程
中における要部断面図である。

【図１９】図１８に続く半導体集積回路装置の製造工程
中における要部断面図である。

【図２０】図１９に続く半導体集積回路装置の製造工程
中における要部断面図である。

【図２１】本発明の一実施例である半導体集積回路装置
の要部断面図である。

【図２２】図２０の半導体集積回路装置の製造工程中に
おける要部断面図である。

【図２３】図２０の半導体集積回路装置の図２２に続く
製造工程中における要部断面図である。

【図２４】図２０の半導体集積回路装置の図２３に続く
製造工程中における要部断面図である。

【図２５】図２０の半導体集積回路装置の図２４に続く
製造工程中における要部断面図である。

【図２６】図２０の半導体集積回路装置の図２５に続く
製造工程中における要部断面図である。

【図２７】図２０の半導体集積回路装置の図２６に続く
製造工程中における要部断面図である。

【符号の説明】

１ 半導体基板 ２ 絶縁膜 ３ 第１層配線（導体層） ４ 第１絶縁膜 ５ 絶縁膜（平坦性絶縁膜） ６ 第２絶縁膜 ７ 第３絶縁膜 ８，８ａ フォトレジストパターン（マスクパターン） ９Ａ，９Ａ1 〜９Ａ3,９Ｂ，９Ｂ1 〜９Ｂ3,９Ｃ，９Ｃ
1 〜９Ｃ3 接続孔 １０ 第２層配線（導体層） １１ 表面保護膜 １２ｎ ｎウエル １２ｐ ｐウエル １３ フィールド絶縁膜 １４ｎ ｎチャネル形ＭＯＳ・ＦＥＴ １４ｎ1,１４ｎ2 半導体領域（導体層） １４ｎ3 ゲート絶縁膜 １４ｎ4 ゲート電極 １４ｐ ｐチャネル形ＭＯＳ・ＦＥＴ １４ｐ1 ゲート絶縁膜 １４ｐ2 ゲート電極（導体層） １５ チャネルストッパ

───────────────────────────────────────────────────── フロントページの続き (72)発明者 大谷 修 東京都小平市上水本町５丁目22番１号 株 式会社日立マイコンシステム内 (72)発明者 小室 正道 東京都小平市上水本町５丁目22番１号 株 式会社日立マイコンシステム内 (72)発明者 日紫喜 雅信 東京都小平市上水本町５丁目22番１号 株 式会社日立マイコンシステム内

Claims (8)

【特許請求の範囲】
1. 【請求項１】 導体層を被覆する層間絶縁膜に、前記導
   体層の一部が露出するような接続孔を穿孔する際に、以
   下の工程を有することを特徴とする半導体集積回路装置
   の製造方法。 （ａ）前記導体層を被覆する第１絶縁膜を堆積した後、
   前記第１絶縁膜上に第１絶縁膜とはエッチングレートの
   異なる第２絶縁膜を堆積し、さらに、前記第２絶縁膜上
   に第２絶縁膜とはエッチングレートの異なる第３絶縁膜
   を順に堆積することにより前記層間絶縁膜を形成する工
   程。 （ｂ）前記第３絶縁膜上に、前記接続孔の形成領域が露
   出するようなマスクパターンを形成する工程。 （ｃ）前記マスクパターンをエッチングマスクとして、
   そのマスクパターンから露出する前記第３絶縁膜の途中
   位置または前記第２絶縁膜の途中位置までをドライエッ
   チング処理によって除去することにより前記接続孔の上
   部を形成する工程。 （ｄ）前記マスクパターンをエッチングマスクとして、
   前記接続孔の上部の側面に傾斜が形成されるように、前
   記接続孔の上部の側面における第３絶縁膜をウェットエ
   ッチング処理により除去する工程。 （ｅ）前記マスクパターンをエッチングマスクとして、
   そのマスクパターンから露出する前記第２絶縁膜および
   前記第１絶縁膜をドライエッチング処理によって除去す
   ることにより接続孔の下部を形成し、前記導体層の一部
   を露出させる工程。
2. 【請求項２】 請求項１記載の半導体集積回路装置の製
   造方法において、前記導体層は電極配線または半導体基
   板に形成された所定の半導体領域であることを特徴とす
   る半導体集積回路装置の製造方法。
3. 【請求項３】 半導体基板上に設けられた電極配線を被
   覆する層間絶縁膜に、前記電極配線の一部が露出するよ
   うな接続孔を穿孔する際に、以下の工程を有することを
   特徴とする半導体集積回路装置の製造方法。 （ａ）前記半導体基板上に前記電極配線を被覆する第１
   絶縁膜を堆積した後、前記第１絶縁膜上に平坦性絶縁膜
   を堆積し、前記平坦性絶縁膜上に、前記第１絶縁膜とは
   エッチングレートの異なる第２絶縁膜を堆積し、さら
   に、前記第２絶縁膜上に第２絶縁膜とはエッチングレー
   トの異なる第３絶縁膜を順に堆積することにより前記層
   間絶縁膜を形成する工程。 （ｂ）前記第３絶縁膜上に、前記接続孔の形成領域が露
   出するようなマスクパターンを形成する工程。 （ｃ）前記マスクパターンをエッチングマスクとして、
   そのマスクパターンから露出する前記第３絶縁膜の途中
   位置または前記第２絶縁膜の途中位置までをドライエッ
   チング処理によって除去することにより前記接続孔の上
   部を形成する工程。 （ｄ）前記マスクパターンをエッチングマスクとして、
   前記接続孔の上部の側面に傾斜が形成されるように、前
   記接続孔の上部の側面における第３絶縁膜をウェットエ
   ッチング処理により除去する工程。 （ｅ）前記マスクパターンをエッチングマスクとして、
   そのマスクパターンから露出する前記第２絶縁膜、前記
   平坦性絶縁膜および前記第１絶縁膜をドライエッチング
   処理によって除去することにより前記接続孔の下部を形
   成し、前記電極配線の一部を露出させる工程。
4. 【請求項４】 半導体基板上に設けられた電極配線を被
   覆する層間絶縁膜に、前記電極配線の一部が露出するよ
   うな接続孔を穿孔する際に、以下の工程を有することを
   特徴とする半導体集積回路装置の製造方法。 （ａ）前記半導体基板上に前記電極配線を被覆する第１
   絶縁膜を堆積し、前記第１絶縁膜上に平坦性絶縁膜を堆
   積した後、前記平坦性絶縁膜の上部を、前記電極配線上
   の第１絶縁膜部分が露出するまで除去した後、残された
   平坦性絶縁膜および第１絶縁膜上に前記第２絶縁膜およ
   び前記第３絶縁膜を順に堆積することにより前記層間絶
   縁膜を形成する工程。 （ｂ）前記第３絶縁膜上に、前記接続孔の形成領域が露
   出するようなマスクパターンを形成する工程。 （ｃ）前記マスクパターンをエッチングマスクとして、
   そのマスクパターンから露出する前記第３絶縁膜の途中
   位置または前記第２絶縁膜の途中位置までをドライエッ
   チング処理によって除去することにより前記接続孔の上
   部を形成する工程。 （ｄ）前記マスクパターンをエッチングマスクとして、
   前記接続孔の上部の側面に傾斜が形成されるように、前
   記接続孔の上部の側面における第３絶縁膜をウェットエ
   ッチング処理により除去する工程。 （ｅ）前記マスクパターンをエッチングマスクとして、
   そのマスクパターンから露出する前記第２絶縁膜および
   前記第１絶縁膜をドライエッチング処理によって除去す
   ることにより前記接続孔の下部を形成し、前記電極配線
   の一部を露出させる工程。
5. 【請求項５】 半導体基板上に設けられた電極配線を被
   覆する層間絶縁膜に、前記電極配線の一部が露出するよ
   うな接続孔を穿孔する際に、以下の工程を有することを
   特徴とする半導体集積回路装置の製造方法。 （ａ）前記半導体基板上に前記電極配線を被覆する第１
   絶縁膜を堆積し、前記第１絶縁膜上に平坦性絶縁膜を堆
   積した後、前記平坦性絶縁膜の上部を、前記電極配線の
   上面が露出するまで除去した後、残された平坦性絶縁
   膜、第１絶縁膜および電極配線上に前記第２絶縁膜およ
   び前記第３絶縁膜を順に堆積することにより前記層間絶
   縁膜を形成する工程。 （ｂ）前記第３絶縁膜上に、前記接続孔の形成領域が露
   出するようなマスクパターンを形成する工程。 （ｃ）前記マスクパターンをエッチングマスクとして、
   そのマスクパターンから露出する前記第３絶縁膜の途中
   位置または前記第２絶縁膜の途中位置までをドライエッ
   チング処理によって除去することにより前記接続孔の上
   部を形成する工程。 （ｄ）前記マスクパターンをエッチングマスクとして、
   前記接続孔の上部の側面に傾斜が形成されるように、前
   記接続孔の上部の側面における第３絶縁膜をウェットエ
   ッチング処理により除去する工程。 （ｅ）前記マスクパターンをエッチングマスクとして、
   そのマスクパターンから露出する前記第２絶縁膜をドラ
   イエッチング処理によって除去することにより前記接続
   孔の下部を形成し、前記第１電極配線の一部を露出させ
   る工程。
6. 【請求項６】 請求項１〜５のいずれか１項に記載の半
   導体集積回路装置の製造方法において、前記第２絶縁膜
   の厚さを前記第１絶縁膜および前記第３絶縁膜の厚さよ
   りも薄くしたことを特徴とする半導体集積回路装置の製
   造方法。
7. 【請求項７】 請求項１〜６のいずれか１項に記載の半
   導体集積回路装置の製造方法において、前記第１絶縁
   膜、前記第２絶縁膜および前記第３絶縁膜を化学的気相
   成長法によって形成したことを特徴とする半導体集積回
   路装置の製造方法。
8. 【請求項８】 請求項１〜７のいずれか１項に記載の半
   導体集積回路装置の製造方法において、前記第１絶縁膜
   および前記第３絶縁膜は酸化シリコン膜であり、前記第
   ２絶縁膜は窒化シリコン膜であり、前記ウェットエッチ
   ング処理に使用するエッチング液はフッ酸を含有するこ
   とを特徴とする半導体集積回路装置の製造方法。