JP3908520B2 - 半導体集積回路及び半導体集積回路のテスト方法 - Google Patents
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Description
【発明の属する技術分野】
本発明は、半導体集積回路及び半導体集積回路のテスト方法に係り、特に、昇圧電源ラインに印加する電圧を変動させて行うテストが可能な半導体集積回路及び半導体集積回路のテスト方法に関する。
【0002】
【従来の技術】
DRAM(Dynamic Random Access Memory)は、ノート型のPC(Personal Computer)、携帯電話機等の携帯機器への用途が拡大してきている。このような携帯機器は、電源として電池を使用しており、電池寿命を延ばすために、低消費電力で動作することが要求される。
【0003】
そこで、DRAMにおける電力消費を低減するために、外部電源電圧を降圧して、この降圧した電圧を動作電源電圧として用いることが従来より行われている。
【0004】
図1を用いて、従来の半導体集積回路(DRAM5)を説明する。図1の半導体集積回路は、メモリコア1、インタフェース回路2、論理回路3及び電源4から構成されている。インタフェース回路2には、図示されていないCPU(Central Processing Unit)から、アドレス・コントロール線(Add・Contl)及びデータ線(DQ)から、アドレス信号、コントロール信号及びデータ信号を受けて、論理回路3に送信し、また、論理回路3から受けた信号を、データ線(DQ)を介して、CPUにデータを送出する。論理回路3は、CPUから受信したアドレス信号及びコントロール信号等に基づいて、内部の各回路の動作タイミングを決定する制御信号を生成し、メモリコア1の書き込み及び読み出しを行って、書き込みデータ及び読み出しデータを生成する。電源4は、外部電源(高位電圧Vdd/アース電圧Vss)からの電源を受けて、メモリコア1、インタフェース回路2及び論理回路3に所定の電位を供給する。
【0005】
図2を用いて、電源回路4が供給する電源を説明する。電源回路4は、降圧電源12、昇圧電源13、プリチャージ電源14及び負電源15を、メモリコア1、インタフェース回路2及び論理回路を有する内部回路6に供給する。
【0006】
これら降圧電源12、昇圧電源13、プリチャージ電源14及負電圧源15は、参照電圧発生器11が出力する参照電圧を参照して、所定の電圧を生成して、出力する。
【0007】
降圧電源12が生成する電圧は、内部電源電圧であり、例えば、メモリコア1のビット線、インタフェース回路2、論理回路3に供給される。昇圧電源13が生成する電圧は、昇圧された電圧であり、例えば、メモリコア1のワード線に供給される。プリチャージ電源14は、例えば、メモリコア1に対して、プリチャージ電圧を供給する。負電圧源15は、例えば、メモリコア1の電荷を蓄積するメモリセルを構成するトランジスタのバックバイアスに供給される。
【0008】
図3に、外部電源を投入したときであって、外部電源電圧Vccがゼロ電圧から、その電圧が上昇していく状況における、降圧電源12、昇圧電源13、プリチャージ電源14及び負電源15から出力される電圧の関係を示す。負電源15から出力される電圧は、外部電源電圧Vccが所定の電圧になると、Vbb(負電圧)21となる。また、プリチャージ電源14から出力される電圧は、外部電源電圧Vccが所定の電圧になると、Vpr(プリチャージ電圧)22となる。同様に、降圧電源12及び昇圧電源13から出力される電圧は、外部電源電圧Vccが所定の電圧になると、Vii(内部電源電圧)23及びVpp(昇圧された電圧)24となる。
【0009】
図4に、参照電圧発生器11における参照電圧の発生回路の例を説明する。図4の回路は、pMOS31、pMOS32、nMOS33、nMOS34、バッファ増幅器35及び抵抗素子36から構成されている。
【0010】
pMOS31とpMOS32は、カレントミラー回路を構成している。ここで、電源電圧Vccが上昇したとすると、pMOS31の電流が増大し、nMOS34が深い導通状態となり、抵抗素子36における電圧降下が大きくなり、B点の電位が上昇する。その結果、nMOS33が深い導通状態となり、A点の電位が低下する。同様に、電源電圧Vccが低下したとすると、A点の電位は上昇する。このようにして、A点は、電源電圧Vccの変動に対して、安定した電位に設定される。
【0011】
なお、A点の電位は、温度変動、外部電源電圧の変動に対してそれらの補償を行うが、回路を構成するトランジスタのバラツキの影響が残る。そこで、A点にバッファ増幅器35を接続し、トランジスタのバラツキを除去して、参照電圧発生器11の出力(Vref)としている。
【0012】
図5を用いて、pMOSレギュレータ発生電源の例を説明する。図5(A)のpMOSレギュレータ発生電源は、pMOS41、pMOS42、pMOS43、nMOS44、nMOS45及びnMOS46から構成されている。なお、pMOS41とpMOS42は、カレントミラー回路を構成し、nMOS44、nMOS45及びnMOS46は、差動増幅器48を構成し、pMOS43は、ドライバ47として機能する。図5(A)のpMOSレギュレータ発生電源は、高電位電圧として外部電源電圧Vccが印加され、最低電位電圧として接地電圧Vssが供給されている。なお、図5(A)は、図5(B)として、簡略に図示できる。
【0013】
次に、pMOSレギュレータ発生電源の動作を説明する。ドライバ47の出力電圧Viiと参照電圧Vrefとを差動増幅器48で比較して、その出力(Vref−vii)がゼロと成るように制御する。その結果、最終的には、ドライバ47の出力電圧Viiは、参照電圧Vrefと同一の電圧を得ることができる。
【0014】
なお、図5のpMOSレギュレータ発生電源は、
▲1▼ドライバ47の出力電圧Viiに対して、帰還をかけるため、負荷電流に依存しない出力電圧Viiを得ることができる。
▲2▼ドライバ47のソース電極に外部電源電圧が印加されているため、外部電源電圧Vccのノイズに対して、感度が高くなりやすい。
▲3▼負荷電流変動に対する出力電圧Viiの安定性を高めるためには、差動増幅器48の応答性を良くする必要がある。このためには、差動増幅器48における消耗電流をmAオーダとする必要があり、消費電流が大きくなる。
【0015】
pMOSレギュレータ発生電源は、発生電圧のフラット性高く、省面積化し易いという長所を持つ反面、ノイズ影響度が大きく、消費電力が大きいという短所を有している。なお、フラット性が高いとは、負荷の変動に対する出力の変動及び/又は外部電源電圧を内部電源電圧に近づけた場合の影響が少ないことをいう。
【0016】
図6を用いて、nMOSレギュレータ発生電源の例を説明する。図6(A)のnMOSレギュレータ発生電源は、pMOS51、pMOS52、nMOS54、nMOS55n、MOS56、pMOS53からなる第1のドライバ57、nMOS59からなる第2のドライバ61、ダイオード接続されたnMOS60からなるVthキャンセラ62及び抵抗素子63から構成されている。なお、pMOS51とpMOS52は、カレントミラー回路を構成し、nMOS54、nMOS55及びnMOS56は、差動増幅器58を構成している。図6(A)のpMOSレギュレータ発生電源は、最高電位電圧として昇圧電源13からの昇圧電圧Vpp及び外部電源電圧Vccが印加され、最低電位電圧として接地電圧Vssが供給されている。なお、図6(A)は、図6(B)として、簡略に図示できる。
【0017】
図6(A)のnMOSレギュレータ発生電源において、差動増幅器58には、参照電位Vrefと帰還電圧Vinが印加されている。Vthキャンセラ62が存在するので、第2のドライバ61のnMOS59のゲートには、(Vin+Vth)の電圧が印加されている(これは、nMOS55のゲート電位に対して、Vthキャンセラ62によって、その出力がVthだけ電位が低下していることを意味している。)。従って、nMOS59のソースからは、nMOS59のゲート電位に対してVth低い電位が出力されるので、Vinの電圧を得ることができる。
【0018】
動作を説明すると、第1のドライバ57の出力電圧(Vin+Vth)は、Vthキャンセラ62で、Vinとなり、差動増幅器58に印加される。差動増幅器58、第1のドライバ57及びVthキャンセラ62は、参照電圧VrefとVthキャンセラ62の出力Vinが同じ電位となるように制御する。その結果、最終的には、ドライバ57の出力電圧(Vin+Vth)は、(Vref+Vth)となり、nMOS59のソースからは、nMOS59のゲート電位に対してVth低い電位である参照電圧Vrefと同電位の電圧を得ることができる。
【0019】
なお、Vthキャンセラ62が無いと、第2のドライバ61からは、(Vref-Vth)が出力され、出力電圧がVthに関係することから、出力電圧Viiは、温度に依存した出力となる。
【0020】
なお、図6のnMOSレギュレータ発生電源は、
▲1▼ドライバ61の出力電圧Viiに対して、帰還をかけていないため、負荷電流に依存した電圧となり、負荷電流に対して変動する。また、動作状態によっては、ドライバ61の電源電圧Vccが変動し、出力電圧Viiに近づいた場合、nMOS59のドレイン・ソース間電圧(Vds)が小さくなり、フラット性が低下するという問題がある。
▲2▼ドライバ61はnMOSで構成され、外部電源電圧Vccのノイズに対する安定性は高い。
▲3▼ドライバ57の出力変動はなく、差動増幅器48の応答性は要求されない。そのため、差動増幅器48はμAオーダで十分であり、消費電流は小さい。
【0021】
nMOSレギュレータ発生電源は、耐ノイズ性が高いという長所を持つ反面、出力電圧のフラット性が低いという短所を有している。
【0022】
上述の通り、pMOSレギュレータ発生電源とnMOSレギュレータ発生電源は、それぞれ、長所と短所を有しているが、低消費電力という観点では、nMOSレギュレータ発生電源が適しており、一般的に良く使用されている。
【0023】
nMOSレギュレータ発生電源では、図6に示すように、nMOS61からなる第2のドライバのVthのロスの影響を考慮して、nMOS61のゲート電圧(VG)発生する回路には、昇圧電圧(Vpp)を使用している。
【0024】
ところで、半導体集積回路の試験項目として、このVppを外部より印加し、任意の電圧値に変化させることによって、回路動作マージンを確認することが行なわれている。このとき、Vppを任意に与えると、第2のドライバのnMOS61のゲート電圧の保証が困難になる場合が想定されるため、図7に示すように、メモリコア用Vpp発生回路73と、Viiを発生する降圧電源(例えば、図6のnMOSレギュレータ発生電源)用のVpp発生回路71とを、設けて試験することが行なわれていた。
【0025】
【発明が解決しようとする課題】
ところで、メモリコア用Vpp発生回路73と、降圧電源用のVpp発生回路71とは、例えば、図8(A)に示すように、Vpp検出回路81、Vpp発生用発振回路82及び昇圧回路83から構成されている。Vpp検出回路81は、昇圧回路83の出力電圧を検出して、Vpp発生用発振回路82の発振動作を制御し、昇圧回路83は、Vpp発生用発振回路82の出力により動作する。
【0026】
図8により、Vpp検出回路の例を説明する。図8のVpp検出回路は、抵抗素子91(抵抗値:R91)、抵抗素子92(抵抗値:R92)、pMOS93、nMOS94、nMOS95、pMOS96、nMOS97、インバータ98及びインバータ99から構成されている。
【0027】
pMOS93及びpMOS96は、カレントミラー回路を構成し、nMOS94、nMOS95及びnMOS97は、差動増幅器を構成している。
【0028】
nMOS94のゲートには、Vppの電圧が抵抗素子91及び抵抗素子92により分割されて、次の電圧Vpp’
Vpp’=Vpp×R92/(R91+R92) ・・・・(1)
が、印加される。
【0029】
また、nMOS95とnMOS97には、基準電圧であるVrefが印加されている。
【0030】
いま、Vpp’>=Vref ・・・・(2)
となると、ハイレベルの信号「H」が、nMOS97のドレイン電極から出力される。この「H」信号は、インバータ98及びインバータ99で、それぞれ、反転されて、ハイレベルの「H」信号が、Vdet信号として出力される。
【0031】
一方、Vpp’<Vref ・・・・(3)
となると、ローレベルの信号「L」が、nMOS97のソース電極から出力される。この「L」信号は、インバータ98及びインバータ99で、それぞれ、反転されて、ローレベルの「L」信号が、Vdet信号として出力される。
【0032】
図7の場合では、このような検出回路を、メモリコア用Vpp発生回路73と降圧電源用のVpp発生回路71との両者で有することとなり、低消費電力という観点から、問題となる。
【0033】
また、このような消費電力の問題を避けるために、従来のものでは、試験時に、Vii(内部電源電圧)23と昇圧電源ライン(Vppの電源ライン)とをショートさせて、昇圧電源ラインに電圧が変動する外部電源電圧を供給して、試験していた。
【0034】
しかしながら、Vii=1.5V、Vccの最大値=3.3Vのような場合、内部回路に2倍以上の電圧が印加され、信号の充放電電流が増加し、電源ノイズが大きくなるという問題と、回路動作タイミングマージンが詰まってしまうという問題が発生する。
【0035】
さらに、試験時において、回路に問題が生じた場合、ゲート・ソース間電圧(Vgs)が大きくなったために起きたのか、Viiが高くなったために起きたのか見分けられないという問題がある。
【0036】
本発明は、上記問題に鑑みなされたものであり、低消費電力で、かつ確実な動作マージン試験が可能な半導体集積回路及び半導体集積回路のテスト方法を提供することを目的とするものである。
【0037】
【課題を解決するための手段】
上記課題を解決するために、本件発明は、以下の特徴を有する課題を解決するための手段を採用している。
【0038】
請求項1に記載された発明は、昇圧電源ラインに印加する電圧を変動させて行うテストが可能な半導体集積回路において、前記昇圧電源ラインに接続されている外部電源接続端子と、第1の昇圧電源と、第2の昇圧電源と、内部電源電圧生成回路とを有し、テスト時、外部電源を前記外部電源接続端子に接続し、前記内部電源電圧生成回路は、前記第2の昇圧電源から電源の供給を受けて内部電源電圧を生成することを特徴とする。
【0039】
請求項1に記載された発明によれば、テスト時、外部電源を外部電源接続端子に接続し、内部電源電圧生成回路は、内部で生成した昇圧電源から電源の供給を受けて内部電源電圧を生成することにより、低消費電力で、かつ確実な動作マージン試験が可能な半導体集積回路を提供することができる。
【0040】
請求項2に記載された発明は、請求項1記載の半導体集積回路において、通常動作時、前記昇圧電源ラインに前記第1の昇圧電源から電源を供給し、前記内部電源電圧生成回路は、前記第1の昇圧電源から電源の供給を受けて内部電源電圧を生成することを特徴とする。
【0041】
請求項2に記載された発明によれば、通常動作時、昇圧電源ラインに第1の昇圧電源から電源を供給し、内部電源電圧生成回路は、同じ第1の昇圧電源から電源の供給を受けて内部電源電圧を生成することにより、低消費電力で、かつ確実な動作マージン試験が可能な半導体集積回路を提供することができる。
【0042】
請求項3に記載された発明は、テスト時、前記第1の昇圧電源をスタンバイ状態とすることを特徴とする請求項1又は2記載の半導体集積回路。
【0043】
請求項3に記載された発明によれば、テスト時、第1の昇圧電源をスタンバイ状態とすることにより、確実なテストを行うことができる。
【0044】
請求項4に記載された発明は、請求項1ないし3いずれか一項記載の半導体集積回路において、前記外部電源接続端子と前記内部電源電圧生成回路間と、前記第2の昇圧電源と前記内部電源電圧生成回路間との間に、第1及び第2のスイッチを有し、テスト時、前記第1のスイッチを開き、且つ、前記第2のスイッチを閉じ、通常動作時、前記第1のスイッチを閉じ、且つ、前記第2のスイッチを開くことを特徴とする。
【0045】
請求項4に記載された発明によれば、外部電源接続端子と内部電源電圧生成回路間と、第2の昇圧電源と内部電源電圧生成回路間との間に、第1及び第2のスイッチを有し、テスト時、前記第1のスイッチを開き、且つ、第2のスイッチを閉じ、通常動作時、前記第1のスイッチを閉じ、且つ、第2のスイッチを開くことにより、低消費電力で、かつ確実な動作マージン試験が可能な半導体集積回路を提供することができる。
【0046】
請求項5に記載された発明は、請求項3又は4記載の半導体集積回路において、前記第1及び第2のスイッチ及び前記第1の昇圧電源をスタンバイとする制御を、外部から供給されたテスト信号に基づいて行うことを特徴とする。
【0047】
請求項5に記載された発明によれば、第1及び第2のスイッチ及び第1の昇圧電源をスタンバイとする制御を、外部から供給されたテスト信号に基づいて行うことにより、電源状態の切り替えを、外部から、簡単且つ確実に行うことができる。
【0048】
請求項6に記載された発明は、請求項4又は5記載の半導体集積回路において、前記第1のスイッチは、MOSトランジスタの2段構成とし、該MOSトランジスタの各ゲートには、レベルシフトした制御信号が印加されることを特徴とする。
【0049】
請求項6に記載された発明によれば、第1のスイッチは、MOSトランジスタの2段構成とし、該MOSトランジスタの各ゲートには、レベルシフトした制御信号が印加されることにより、スイッチ回路を構成するMOSトランジスタが、オフ時に、順方向になることが無くなり、任意の信号を外部から与えることが可能となる。
【0050】
請求項7に記載された発明は、昇圧電源ラインに印加する電圧を変動させて行うテストが可能な半導体集積回路において、前記昇圧電源ラインに接続されている外部電源接続端子と、昇圧電源と、内部電源電圧生成回路とを有し、テスト時、前記昇圧電源と前記昇圧電源ライン間の接続を切断して、外部電源を前記外部電源接続端子に接続し、更に、前記内部電源電圧生成回路は、前記昇圧電源から電源の供給を受けて内部電源電圧を生成することを特徴とする。
【0051】
請求項7に記載された発明によれば、前記昇圧電源ラインに接続されている外部電源接続端子と、昇圧電源と、内部電源電圧生成回路とを有し、テスト時、外部電源を前記外部電源接続端子に接続し、前記内部電源電圧生成回路は、前記昇圧電源から電源の供給を受けて内部電源電圧を生成することにより、低消費電力で、かつ確実な動作マージン試験が可能な半導体集積回路を提供することができる。
【0052】
請求項8に記載された発明は、昇圧電源と、該昇圧電源が供給される昇圧電源ラインとを有する半導体集積回路における前記昇圧電源ラインに印加する電圧を変動させて行うテスト方法において、テスト時には、前記昇圧電源ラインに接続されている外部電源接続端子を介して外部電源電圧を供給し、前記昇圧電源とは別の半導体集積回路に設けられた昇圧電源から生成した内部電源電圧を内部電源電圧として供給することを特徴とする。
【0053】
請求項9に記載された発明は、請求項8記載のテスト方法において、通常動作時には、前記昇圧電源ラインに前記昇圧電源を供給し、前記昇圧電源から生成した内部電源電圧を内部電源電圧として供給することを特徴とする。
【0054】
請求項10に記載された発明は、請求項8又は9記載のテスト方法において、テスト時の電源回路と、通常動作時の電源回路との切り替えを、外部から供給されたテスト信号に基づいて行うことを特徴とする。
【0055】
請求項8〜10記載の発明は、請求項1〜7記載の昇圧電源ラインに印加する電圧を変動させて行うテストが可能な半導体集積回路に適したテスト方法である。
【0056】
【発明の実施の形態】
次に、本発明の実施の形態について図面と共に説明する。図9は、昇圧電源ラインに印加する電圧を変動させて行うテストが可能な半導体集積回路図である。
【0057】
図9の回路は、外部電源接続端子101、第1の発振器102、第2の発振器103、第1の昇圧回路104、第2の昇圧回路105、Vpp検出回路106、メモリコア107、降圧電源108、スイッチSWA及びスイッチSWBから構成されている。なお、図9におけるTESTフラグ信号は、例えば、図10に示すように、論理回路3から、電源回路4へ出力される信号であり、試験コマンド及び所定のアドレスが、CPUから供給された場合に、論理回路3が発生する信号である。
【0058】
通常時においては、TESTフラグ信号が、ローレベルの信号「L」であり、スイッチSWAはオン、スイッチSWBはオフとなり、第1の発振器102はアクティブ、第2の発振器103はスタンバイ、第1の昇圧回路104はアクティブ、第2の昇圧回路105はスタンバイとなる。また、スイッチSWAがオンとなり、Vpp検出回路106の出力がアクティブとなる。その結果、通常時において、メモリコア107及び降圧電源108には、同じ第1の昇圧回路104の出力が供給されている。
【0059】
試験時においては、TESTフラグ信号が、ハイレベルの信号「H」となり、スイッチSWAはオフ、スイッチSWBはオンとなり、第1の発振器102はスタンバイ、第2の発振器103はアクティブ、第1の昇圧回路104はスタンバイ、第2の昇圧回路105はアクティブとなる。また、スイッチSWBがオンとなり、Vpp検出回路106の出力がアクティブとなる。その結果、試験時において、メモリコア107には、外部電源接続端子101を介して、電圧が変動する外部電源が接続され、降圧電源108には、第2の昇圧回路105の出力が供給されている。
【0060】
図9の回路によれば、低消費電力で、かつ確実な動作マージン試験が可能な半導体集積回路を提供することができる。
【0061】
図11に図9における第1の発振器102及び第2の発振器103の詳細の例を示す。第1の発振器102及び第2の発振器103は、帰還型の発振器であり、第1の発振器102は、ナンド回路133、インバータ1341〜インバータ134Nから構成され、第2の発振器103は、ナンド回路131、インバータ1321〜インバータ132Mから構成されている。ナンド回路133の入力の全てに、ハイレベルの信号「H」が印加されると、第1の発振器102が発振し、ナンド回路131の入力の全てに、ハイレベルの信号「H」が印加されると、第2の発振器102が発振する。
【0062】
テストフラグ信号が第2の発振器103へ供給され、反転したテストフラグ信号が第1の発振器102に供給されている。また、図8に示されているようなVpp検出回路の出力Vdetが、第1の発振器102及び第2の発振器103に供給されている。
【0063】
従って、Vdet信号が、「H」信号のときであって、テストフラグ信号が「H」信号の場合は、テスト時であって、第2の発振器103が発振して、その出力が、第2の昇圧回路105へ供給される。一方、Vdet信号が、「H」信号のときであって、テストフラグ信号が「L」信号の場合は、通常時であって、第1の発振器102が発振して、その出力が、第1の昇圧回路104へ供給される。
【0064】
図12に、図9における第1の昇圧回路104及び第2の昇圧回路105の例を示す。図12において、(A)は昇圧回路の構成を示し、(B)は昇圧回路における第1のスイッチのオン/オフのタイミングを示し、(C)は昇圧回路における第1のノードの電位を示し、(D)は昇圧回路における第2のノードの電位を示し、(F)は第2のスイッチのオン/オフのタイミングを示し、(G)は昇圧回路の出力Vppの電位を示す。なお、第1及び第2のスイッチのタイミングは、例えば、図11に示されている発振器の出力によって行なわれる。
【0065】
動作を説明する。
▲1▼まず、T1期間、第1のスイッチをオン状態とし、第2のノードを外部電源電圧VDDによりプリチャージする。
▲2▼その後、第1のスイッチをオフ状態(T2期間)とし、外部電源電圧VDDを切り離す。
▲3▼その後、第1のノードにハイレベルの信号「H」を印加(T5期間)し、第2のノードをポンピングする。
▲4▼また、第1のノードをハイレベルの信号「H」を印加するのとほぼ同時期に、第2のスイッチをオン状態(T3期間)とし、第2のノードの電位をVppとして、昇圧回路から出力する。
▲5▼第2のスイッチをオフ状態にする(T4期間)。
▲6▼上記▲1▼〜▲5▼を繰り返す。
【0066】
図13に、図9におけるスイッチSWA及びスイッチSWBから構成されている切り替え手段の例を示す。
【0067】
図13の切り替え手段は、pMOS141、pMOS142、nMOS143、pMOS144、pMOS145、pMOS146、nMOS147、pMOS148、nMOS149、pMOS150及びnMOS151から構成されている。pMOS144のソース電極には、例えば、図9における第1の昇圧回路104及び外部電源接続端子101が接続され、第1の昇圧回路104の出力又は外部電源電圧Vpp1が印加され、pMOS141のソース電極には、例えば、図9における第2の昇圧回路105が接続されている。また、nMOS143及びnMOS149のゲート電極には、テストフラグ信号が印加され、nMOS147及びnMOS151のゲート電極には、反転したテストフラグ信号が印加されている。pMOS144及びpMOS145は、例えば、図9におけるスイッチSWAに相当し、pMOS141は、例えば、図9におけるスイッチSWBに相当する。図13の出力信号VPPRは、例えば、図9における降圧電源108に供給される。なお、pMOS142及びpMOS146は、pMOS141及びpMOS145へ、ゲート信号を印加するときの、レベルシフト回路として機能する。同様に、pMOS148及びpMOS150は、pMOS144へ、ゲート信号を印加するときの、レベルシフト回路として機能する。
【0068】
動作を説明する。通常動作時は、テストフラグ信号(TEST)は、ローレベルの信号「L」である。その結果、nMOS143及びnMOS149はオフ状態となり、nMOS147及びnMOS151はオン状態となる。nMOS147及びnMOS151のドレイン電極がローレベルとなるので、pMOS144及びpMOS145はオン状態となる。一方、nMOS143がオフ状態となることから、nMOS143のドレイン電極がハイレベルとなり、pMOS141はオフ状態となる。
【0069】
その結果、出力信号VPPRとして、Vpp1の電源電圧が出力される。
【0070】
テスト時は、テストフラグ信号(TEST)は、ハイレベルの信号「H」である。その結果、nMOS143及びnMOS149はオン状態となり、nMOS147及びnMOS151はオフ状態となる。nMOS147及びnMOS151のドレイン電極がハイレベルとなるので、pMOS144及びpMOS145はオフ状態となる。一方、nMOS143がオン状態となることから、nMOS143のドレイン電極がローレベルとなり、pMOS141はオン状態となる。
【0071】
その結果、出力信号VPPRとして、Vpp2の電源電圧が出力される。
【0072】
従来の切り替え手段は、pMOS141、pMOS142、nMOS143、pMOS145、pMOS146、nMOS147で構成していた。しかしながらこの構成では、Vpp1≫VPPRの場合に、pMOS145のバックバイアスが、順方向になり、正常な印加試験ができないという問題がある。
【0073】
図13の回路は、この問題をpMOS144を追加して無くした。また、下部のレベルシフトを追加して、制御動作を確実にさせた。これにより、pMOS145が順方向になることが無くなり、任意の信号をVpp1として与えることが可能となった。
【0074】
図14及び図15を用いて、DRAMに適用した具体例を説明する。図14は、図10のメモリコアの一部を示す回路図である。センスアンプ回路は、セルアレイAとセルアレイBの信号を増幅する。BT0、BT1の線に印加された信号により、センスアンプ回路が処理するセルアレイが選択される。メモリセルは、nMOS121、キャパシタ122から構成されている。nMOS121のゲートには、ワード線(WL)によって、Vppが供給される。また、nMOS121のソースはビット線(BL)に接続され、nMOS121のドレインにはキャパシタ122が接続されている。なお、キャパシタ122の他端には、セルプレート電位が供給されている。メモリセルの書き込み動作及び読み込み動作が周知の方法で行われる。ここでは、供給される電源を中心に説明する。
【0075】
PSA線及びNSA線には、pMOSレギュレータ発生電源71又はnMOSレギュレータ発生電源72で生成された内部電源電圧(Vii)、Vssが供給されている。ビット線(BL、/BL)には、pMOS111、pMOS112、nMOS113及びnMOS114を介して、内部電源電圧(Vii)、Vssが供給される。BRS線に印加された制御信号に基づいて、所定のタイミングで、VPR線のプリチャージ電位Vprが、ビット線(BL、/BL)に与えられる。
【0076】
図15に基づいて、読み出し動作を簡単に説明する。
▲1▼センスアンプ非活性時に、ビット線をVprレベルに制御するために、BRS線にBRS信号を供給する。
▲2▼左右のセルアレイで共有されているセンスアンプ回路のセルアレイ接続を、BT0、BT1の線に印加された信号により選択する。
▲3▼メモリセルのキャパシタ122のデータを読み出し要求に基づいて、論理回路が要求信号を生成し、これにより、ワード線のWL信号が活性化されて、Vppレベルとなる。
▲4▼nMOS121のゲートにVppが印加されると、キャパシタ122の電荷(データ)が読み出される(X)。
▲5▼PSA線及びNSA線から供給されたVii及びVssの信号により、ビット線(BL、/BL)には、増幅されたデータが得られる(Y)。
▲6▼読み出されたデータが、DB線により出力される。
【0077】
なお、図9では、第1の昇圧回路104及び第2の昇圧回路105を用いた例を説明したが、図16のように、第2の昇圧回路105を除去しても実施可能である。
【0078】
【発明の効果】
上述の如く本発明によれば、低消費電力で、かつ確実な動作マージン試験が可能な半導体集積回路及び半導体集積回路のテスト方法を提供することができる。
【0079】
【図面の簡単な説明】
【図1】従来の半導体集積回路を説明するための図である。
【図2】電源回路が供給する電源を説明するための図である。
【図3】外部電源を投入時の降圧電源、昇圧電源、プリチャージ電源及び負電源から出力される電圧の関係を説明するための図である。
【図4】参照電圧発生器における参照電圧の発生回路を説明するための図である。
【図5】pMOSレギュレータ発生電源の例を説明するための図である。
【図6】nMOSレギュレータ発生電源の例を説明するための図である。
【図7】メモリコア用Vpp発生回路と降圧電源用のVpp発生回路を設けた従来例を説明するための図である。
【図8】 図7で用いられるVpp検出回路の例を説明するための図である。
【図9】本実施の形態を説明するためのブロック構成図(その1)の例である
【図10】テストフラグ信号を説明するための図である。
【図11】発振器の例を説明するための図である。
【図12】昇圧回路の例を説明するための図である。
【図13】切り替え手段の例を説明するための図である。
【図14】DRAMに適用した具体例を説明するための図である。
【図15】読み出し動作を説明するための図である。
【図16】本実施の形態を説明するための要部に係るブロック構成図(その2)の例である
【符号の説明】
1 メモリコア
2 インタフェース回路
3 論理回路
4 電源回路
5 半導体集積回路(DRAM)
6 内部回路
11 参照電圧発生器
12、72、108 降圧電源
13 昇圧電源
14 プリチャージ電源
15 負電圧源
57 第1のドライバ
58 差動増幅器
61 第2のドライバ
62 Vthキャンセラ
71 降圧電源用Vpp発生回路
74、107 メモリコア
81、106 Vpp検出回路
82 Vpp発生用発振回路
83 昇圧回路
101 外部電源接続端子
102 第1の発振器
103 第2の発振器
104 第1の昇圧回路
105 第2の昇圧回路
Claims (9)
- 昇圧電源ラインに印加する電圧を変動させて行うテストが可能な半導体集積回路において、
前記昇圧電源ラインに接続されている外部電源接続端子と、昇圧電源用の第1の昇圧電源と、内部電源電圧生成用の第2の昇圧電源と、内部電源電圧生成回路とを有し、
テスト時、前記第1の昇圧電源をスタンバイ状態、前記第2の昇圧電源をアクティブ状態とし、前記昇圧電源ラインに、前記外部電源接続端子に接続された電圧が変動する外部電源から、電源を供給し、
前記内部電源電圧生成回路は、前記第2の昇圧電源から電源の供給を受けて内部電源電圧を生成することを特徴とする半導体集積回路。 - 通常動作時、第1の昇圧電源をアクティブ状態、第2の昇圧電源をスタンバイ状態とし、前記昇圧電源ラインに前記第1の昇圧電源から電源を供給し、前記内部電源電圧生成回路は、前記第1の昇圧電源から電源の供給を受けて内部電源電圧を生成することを特徴とする請求項1記載の半導体集積回路。
- 前記外部電源接続端子と前記内部電源電圧生成回路間と、前記第2の昇圧電源と前記内部電源電圧生成回路間との間に、第1及び第2のスイッチを有し、
テスト時、前記第1のスイッチを開き、且つ、前記第2のスイッチを閉じ、
通常動作時、前記第1のスイッチを閉じ、且つ、前記第2のスイッチを開くことを特徴とする請求項1又は2記載の半導体集積回路。 - 前記第1及び第2のスイッチ及び前記第1の昇圧電源をスタンバイとする制御を、外部から供給されたテスト信号に基づいて行うことを特徴とする請求項3記載の半導体集積回路。
- 前記第1のスイッチは、MOSトランジスタの2段構成とし、該MOSトランジスタの各ゲートには、レベルシフトした制御信号が印加されることを特徴とする請求項4記載の半導体集積回路。
- 昇圧電源ラインに印加する電圧を変動させて行うテストが可能な半導体集積回路において、
前記昇圧電源ラインに常時接続されている外部電源接続端子と、昇圧電源と、前記外部電源接続端子が常時接続されている前記昇圧電圧源ラインと前記昇圧電源との間に設けられたスイッチと、内部電源電圧生成回路と、を有し、
テスト時、前記スイッチを切断して、外部電源を前記外部電源接続端子に接続し、更に、前記内部電源電圧生成回路は、前記昇圧電源から電源の供給を受けて内部電源電圧を生成することを特徴とする半導体集積回路。 - 昇圧電源と、該昇圧電源が供給される昇圧電源ラインと、前記昇圧電源ラインに常時接続されている外部電源接続端子、とを有する半導体集積回路における前記昇圧電源ラインに印加する電圧を変動させて行うテスト方法において、
テスト時には、前記昇圧電源をスタンバイ状態とし、前記昇圧電源ラインに接続されている外部電源接続端子を介して外部電源電圧を供給し、これによって、前記昇圧電源ラインに外部電源を供給し、更に、前記昇圧電源とは別の、前記半導体集積回路に設けられた昇圧電源から生成した内部電源電圧を内部電源電圧として供給することを特徴とするテスト方法。 - 通常動作時には、前記昇圧電源ラインに前記昇圧電源を供給し、前記昇圧電源から生成した内部電源電圧を内部電源電圧として供給することを特徴とする請求項7記載のテスト方法。
- テスト時の電源回路と、通常動作時の電源回路との切り替えを、外部から供給されたテスト信号に基づいて行うことを特徴とする請求項7又は8記載のテスト方法。
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