DE4003682A1 - Schneller digital-analogwandler mit hoher aufloesung - Google Patents

Description

Die Erfindung betrifft einen schnellen Digital-Analog­ wandler mit hoher Auflösung.

Es sind langsame DA-Wandler mit hoher Auflösung und schnelle DA-Wandler mit vergleichsweise niedriger Auf­ lösung bekannt. Zum Beispiel gibt es langsame 16-bit-DA- Wandler mit einer Wandlungszeit von 10 µs und schnelle 8-bit-DA-Wandler mit einer Wandlungszeit von 5 ns.

Langsame Wandler mit hoher Auflösung und schnelle Wandler mit niedriger Auflösung arbeiten bekanntlich nach unter­ schiedlichen Methoden. Es wäre theoretisch vorstellbar, z. B. einen schnellen 16-bit-DA-Wandler nach dem Verfahren für hohe Auflösung zu bauen, doch wäre dieser wegen seines materiell und besonders räumlich großen Bauaufwandes in der Praxis nicht realisierbar. Bei vorhandenem, in aller Regel relativ kleinem verfügbaren Raum für einen schnellen DA- Wandler ist daher zur Zeit nur eine geringe Auflösung von zum Beispiel 8 Bit machbar, während die bekannten hochauflösenden DA-Wandler nicht mit ausreichender Schnellig­ keit von z. B. 5 ns zur Verfügung gestellt werden können.

Aufgabe der Erfindung ist es daher, einen schnellen DA- Wandler hoher Auflösung mit vertretbarem Material- und Bauaufwand vorzustellen. Hierzu soll z. B. auch ein schneller DA-Wandler größer 8 Bit, beispielsweise 16 Bit mit einer Wandlungszeit kleiner 10 µs, beispielsweise 5 ns gehören.

Die Aufgabe wird mit den kennzeichnenden Merkmalen des Anspruches 1 gelöst. Vorteilhafte Ausführungen ergeben sich aus den Merkmalen der Unteransprüche und/oder der nachfolgenden Beschreibung.

Die Erfindung wird anhand von Ausführungsbeispielen be­ schrieben und erläutert, die in vereinfachten Block­ schaltbildern dargestellt sind. Hierin zeigt:

Fig. 1 ein erstes Ausführungsbeispiel

Fig. 2 ein zweites Ausführungsbeispiel und

Fig. 3 ein drittes Ausführungsbeispiel.

In Fig. 1 sind drei schnelle 8-bit-DA-Wandler gleicher Bauart mit 1, 2 und 3 bezeichnet. Bei den Wandlern 1 und 2 handelt es sich um Arbeitswandler, die unterschiedlich gewichtet sind. Das Ausgangssignal des Wandlers 1 ist grobgestuft, während das Ausgangssignal des Wandlers 2 nach der Wichtung feingestuft ist. Dement­ sprechend werden nachstehend der Wandler 1 als Grobwandler und der Wandler 2 als Feinwandler bezeichnet. Das Aus­ gangssignal des Feinwandlers 2 ist im Beispielsfalle gegen­ über dem Ausgangssignal des Grobwandlers 1 derart ge­ wichtet, daß eine Stufe des Ausgangssignals des Fein­ wandlers 2 den 256ten Teil einer Stufe des Ausgangssignals des Grobwandlers 1 entspricht. Das bedeutet, daß die 256 Stufen des Ausgangssignals des Feinwandlers 2 genau einer Stufe des Ausgangssignals des Grobwandlers 1 entsprechen. Aus der gewichteten Addition der analogen Ausgangssignale der schnellen 8-bit-DA-Grob- und Feinwandler 1 und 2 wird jedoch noch kein schneller 16-bit-DA-Wandler erhalten, weil das Ausgangssignal des schnellen 8-bit-DA-Grobwandlers 1 fehlerbehaftet ist und zwar läßt sich der Grobwandler 1 mit vertretbarem Aufwand derzeit nur auf ein halbes Bit genau ausführen. Dieses halbe Bit entspricht bei dem Feinwandler 2, einer Bitzahl von 127.

Der Fehler des Ausgangssignals des Grobwandlers 1 wird für jede Stufe in einem noch zu beschreibenden Korrektur­ kreis ermittelt. Der Fehler im Ausgangssignal des Grob­ wandlers 1 wird eliminiert bzw. minimiert, indem es mit dem Ausgangssignal des schnellen 8-bit-DA-Wandlers 3 addiert wird, dem der im Korrekturkreis ermittelte digitale Korrekturwert aufgegeben wird. Der Wandler 3 wird daher nachstehend als Korrektur­ wandler 3 bezeichnet, dessen Ausgangssignal derart gewichtet ist, daß wiederum eine Stufe des Korrekturwandlers 3 dem 256ten Teil einer Stufe des Ausgangssignals des Grob­ wandlers entspricht.

Durch die Fehlerkorrektur mittels der Kaskade aus dem schnellen 8-bit-DA-Grobwandler 1 und dem schnellen 8-bit- DA-Korrekturwandler 3, die gewichtet analog addiert werden, wird ein hochgenauer 8-bit-DA-Grobwandler 1 erhalten, der mit dem gewichteten normalen 8-bit-DA-Feinwandler 2 einen echten 16-bit-DA-Wandler mit einer Wandlungszeit von 5 ns ergibt. Mit anderen Worten entsteht durch das Zu­ sammenschalten von Korrektur- und Grobwandler 1 und 3 ein 8 Bit Grobwandler mit der Genauigkeit von 16 Bit. Durch das Zuschalten des Feinwandlers 2 entsteht dann ein echter 16 Bit-DA-Wandler der die Wandelgeschwindigkeit der Einzelwandler 1, 2 und 3, hier 5 ns, hat.

Die Wichtungen des Feinwandlers 2 und des Korrektur­ wandlers 3 erfolgen in bekannter Weise durch Spannungsteiler und/oder Stromteiler, die vorteilhafterweise aus passiven Bauelementen aufgebaut sind. Der Teiler für den Fein­ wandler 2 ist mit 2′ und der Teiler für den Korrektur­ wandler 3 ist mit 3′ bezeichnet.

Am Eingang 5 des erfindungsgemäßen Ausführungsbeispieles nach Fig. 1 wird ein 16-bit-digitales Eingangssignal E aufgegeben. Die ersten 8-bit-Stufen (Grobstufen) des Ein­ gangssignales E sind über Leitungen 6 an die Eingänge des Grobwandlers 1 gelegt. Die restlichen 8-bit-Feinstufen des Eingangssignals E sind über Leitungen 10 an die Eingänge des schnellen Feinwandlers 2 gelegt. Mit 9 ist ein n-bit-Speicher bezeichnet, dessen Ausgang über Leitungen 11 an die Eingänge des Korrekturwandlers 3 ge­ schaltet sind. Über eine Abzweigung 7 sind die Leitungen 6 an die Adresseneingänge des Speichers 9 angeschlossen. n ist die Anzahl der Zahlen für die die Fehlerkorrektur durchgeführt wird, im Beispiel ist n = 256. Bei geringeren Ansprüchen an die Genaugikeit genügt n = 8.

Die analogen Ausgänge des Grobwandlers 1, des gewichteten Feinwandlers 2, 2′ und des gewichteten Korrekturwandlers 3, 3′, sind jeweils über eine Leitung 12, 13 und 14 einem analogen Addierer 15 aufgeschaltet. Der Ausgang des Addierers gibt über die Leitung 16 das analoge Ausgangs­ signal A ab, das über die Leitung 17 an den Eingang des langsamen, aber hochgenauen 16-bit-AD-Wandlers 4 (Referenzwandler) geschaltet ist. Die Genauigkeit dieses 16-bit-AD-Wandlers entspricht der gewünschten Genauig­ keit des Ausgangssignals A. Die digitalen Ausgänge des 16-bit-AD-Wandlers 4 sind über Leitungen 18 an die einen Eingänge eines 16-bit-digitalen Subtrahierers 19 geschaltet. An den anderen Eingängen des Subtrahierers 19 liegen die Leitungen 25 über die das Ausgangssignal eines 16-bit- Zahlengenerators 23 dem Subtrahierer 19 zugeführt werden. Das Differenzsignal am Ausgang des Subtrahierers 19 wird über Leitungen 8 dem Dateneingang des Speichers 9 zugeführt. Da das Differenzsignal dem Wert des Fehlers entspricht, den das Ausgangssignal A aufweist und der durch den Korrekturkreis eliminiert werden soll, wird der Speicher 9 nachstehend als Fehlerspeicher bezeichnet.

Der Abzweigung 7 in den Leitungen 16 ist ein elektronischer Schalter 20 vorgeschaltet, der in seiner einen Stellung 21 "Wandeln" die Leitungen 6 an den Grobwandler 1 anschließt. In der Stellung 21 "Wandeln" des elektronischen Schalters 20 sind also die ersten 8-bit-Stufen (Grobstufen) des 16-bit-Eingangssignals E sowohl Eingangssignal des Grob­ wandlers 1 als auch Adressensignal des Fehlerspeichers 9. In der Stellung 22 "Abgleichen" sind die ersten 8-bit-Stufen (Grobstufen) des Ausgangssignals des Zahlengenerators 23 über die Abzweigung 25′, die Leitungen 24, den in die Ab­ gleichstellung geschalteten elektronischen Schalter 20, die Abzweigung 7 und die Leitungen 8 an den Adressenein­ gang des Fehlerspeichers 9 gelegt. In der Schalterstellung "Abgleichen" des elektronischen Schalters 20 ist der Zahlengenerator 23 einerseits an den Subtrahierer 19 und andererseits an den Adresseneingang des Fehlerspeichers angeschlossen.

In der vereinfachten Schaltungsdarstellung in Fig. 1 sind jeweils Mehrfachleitungen zur Weiterleitung von digitalen Signalen nur durch eine Leitung veranschaulicht, die aber zur Kennzeichnung der Mehrfachleitungen von einem kurzen Strich gekreuzt ist, an dem die jeweilige Anzahl der Leitungen (hier 8 bzw. 16) angeschrieben ist.

Im Normalbetrieb befindet sich der elektronische Schalter 20 in der Stellung 21 "Wandeln" und zum "Abgleichen" be­ findet sich der elektronische Schalter in der Stellung 22. Je nach den Anforderungen bezüglich der Langzeitdrift erfolgt der Abgleich zur Ermittlung des Korrekturwertes, um den das Ausgangssignal A zu korrigieren ist, nur einmal vor Beginn des Normalbetriebes oder nur gelegentlich während des Normalbetriebes oder ständig während solcher Zeiten, in denen das Ausgangssignal A im Normalbetrieb nicht benötigt wird.

Wenn jede der 256 Stufen des 8-bit-Grobwandlers fehler­ behaftet ist, dann muß in 256 Abgleichvorgängen für jede Stufe der Fehler ermittelt und sein digitaler Wert im Fehler­ speicher 9 gespeichert werden, wobei der Speicherplatz eines jeden Fehlers einer bestimmten Stufe des Grobwandlers dem zugehörigen Zahlenwert des Eingangssignals E fest zugeordnet ist. Im Normalbetrieb, das heißt, in der Stellung "Wandeln" des elektronischen Schalters 20, wird dann ein bestimmter Fehler an einem bestimmten Fehlerplatz des Fehlerspeichers 9 ausgelesen und dem Eingang des Korrekturwandlers 3 aufge­ geben, wenn der zugehörige Zahlenwert des Eingangssignals über die Leitungen 6 nicht nur dem Grobwandler 1 zur Wandlung in einen Analogwert, sondern als Adressensignal über die Abzweigung 7 und die Leitungen 8 gleichzeitig auch dem Fehler­ speicher 9 zugeführt ist. Das Ausgangssignal des Korrektur­ wandlers 3 eliminiert dann im Addierer 15 den Fehler des zugehörigen Ausgangssignals des Grobwandlers 1 auf die Meß­ genauigkeit des langsamen, hochgenauen 16-bit-AD-Wandlers 4. Der Korrekturwandler 3 und der Grobwandler 1 geben somit zusammen einen 8-bit-Wert aus, der auf 16 Bit genau ist.

Die Ermittlung des Fehlers einer Stufe des Grobwandlers 1 und die Abspeicherung des digitalisierten Fehlers im Fehler­ speicher an einem bestimmten Speicherplatz geht wie folgt vor sich:
Abgleichvorgänge werden, wie gesagt, vorgenommen, wenn der elektronische Schalter 20 sich in der Stellung 22 "Abgleichen" befindet.

Der 16-bit-Zahlengenerator stellt nacheinander die Zahlen ein, die korrigiert werden sollen, um die Ausgangssignale des Grobwandlers 1 weitgehend fehlerfrei zu bekommen. In der Regel werden die Zahlen 0, 1, 2, 3, 4, . . . 256 ein­ gestellt. Grundsätzlich können aber auch nur 8 Stufen (1, 2, 4, 8, 16, 32, 64, 128) des Grobwandlers 1 unab­ hängig korrigiert werden. Es wird dabei vorausgesetzt, daß kein wesentlicher zusätzlicher Summierfehler auftritt.

Zum genauen Abgleichen eines fehlerbehafteten analogen Ausgangssignals des Grobwandlers 1, wird die be­ treffende Ziffer von dem Zahlengenerator 23 gleichzeitig als Eingangssignal an den Grobwandler 1, als Adressen­ signal an den Adresseneingang des Fehlerspeichers 9 und als Subtraktionssignal an den digitalen Subtrahierer 19 gelegt. Das Eingangssignal E ist beim Abgleichvorgang nicht vor­ handen (ausgesetzt), so daß am Eingang des Feinwandlers 2 kein Signal ansteht. Das entsprechende fehlerbehaftete analoge Ausgangssignal des Grobwandlers 1 wird dem langsamen hochgenauen 16-bit-AD-Wandler 4 aufgegeben, der mit hoher Genauigkeit das Ausgangssignal mißt und in einen digitalen Wert übersetzt. In dem Subtrahierer 19 wird das Ausgangs­ signal des AD-Wandlers 4 von der am Subtrahierer an­ stehenden Ziffer jeweils vorzeichenrichtig subtrahiert. Der von dem Subtrahierer 19 ermittelte Differenzwert ist der digitalisierte Korrekturwert, der zur Fehlerkorrektur des Ausgangssignals des Grobwandlers dient. Der Korrektur­ wert wird in dem Fehlerspeicher 23 abgespeichert und zwar an einem Speicherplatz der durch die hier betreffende Ziffer als Adresse festgelegt ist. Ist im Subtrahierer 19 eine vorzeichenrichtige Subtraktion erfolgt, wird der Fehler das der Ziffer entsprechenden analogen Ausgangssignals des Grobwandlers durch das analoge Ausgangssignal des Korrekturwandlers 3 verringert, wenn hierzu der Korrektur­ wert aus dem Fehlerspeicher 23 aufgegeben wurde. Das Aus­ lesen des gespeicherten Korrekturwertes aus dem Fehler­ speicher 23 erfolgt im Normalbetrieb, wenn am Fehlerspeicher dasjenige Eingangssignal E ansteht, das als Adressen­ signal der hier angenommenen Zahl entspricht. Im Normalbetrieb steht, wie gesagt, das jeweilige Eingangs­ signal als Adressensignal am Fehlerspeicher an, während im Abgleichbetrieb das Adressensignal vom Zahlengenerator 23 stammt.

Aus dem Vorstehenden ergibt sich also, daß der gewichtete Korrekturwandler 3 und der Grobwandler 1 zusammen einen 8-bit-Wert ausgeben, der auf 16 Sit genau ist. Der damit hochgenau abgeglichene Grobwandler 1 und der normale Fein­ wandler 2, die gewichtet addiert werden, ergeben einen echten 16-bit-DA-Wandler, der im Unterschied zum AD-Wandler 4 rund 2000 Mal so schnell ist und damit die gewünschte Wandlungszeit von 5 ns aufweist. Allgemein ausgedrückt, können nach dem erfindungsgemäßen Verfahren ein n-bit- DA-Korrekturwandler und ein n-bit-DA-Grobwandler einen n-bit-Wert mit einer 2n-bit-Genauigkeit bilden.

Die Schaltung nach Fig. 2 entspricht bis auf den AD-Wandler 4 und dem Subtrahierer 19 der Schaltung nach Fig. 1. Ent­ sprechend sind gleiche Bauteile mit den gleichen Bezugs­ zeichen versehen. In Fig. 2 ist statt des AD-Wandlers 4 und des Subtrahierers 19 ein langsamer 16-bit-DA-Wandler 27 in Verbindung mit einen Komparator 28 vorgesehen. Die Leitungen 25 sind statt an den Subtrahierer 19 in Fig. 1 an die Eingänge des DA-Wandlers 27 gelegt.

Die Erfassung des Korrekturwertes erfolgt hier im Zusammen­ hang mit dem langsamen DA-Wandler 27, der eine sehr hohe Auflösung besitzt. Der Analogausgang des DA-Wandlers 27 ent­ spricht dabei einem fehlerfreien Ausgangssignal A mit einer Genauigkeit von 16 Bit. Das andere Ausgangssignal der DA- Wandler-Kaskade 1 und 2 wird im Komparator 28 mit dem analogen Ausgangssignal des 16-bit-DA-Wandlers 27 verglichen und die digitalisierte vorzeichenrichtige Differenz des Komparators bildet einen Korrekturwert zur Korrektur des Ausgangs­ signals des Grobwandlers 1, entsprechend wie in der Aus­ führung nach Fig. 1, so daß insoweit auf die vorstehende Beschreibung zu Fig. 1 verwiesen wird. Als Komperator 28 wird hier ein Bauelement bezeichnet, das nicht nur zwei mögliche Ausgangszustände hat, sondern am Ausgang eine digitale Zahl liefert, die proportional zu der Regel­ differenz der beiden Eingangssignale ist.

Die Erfindung ist durch die Ausführungsbeispiele in keiner Weise beschränkt. Dem Fachmann ist klar, daß die Ausführungs­ beispiele sich im Rahmen der Erfindung zur Lösung gleicher oder im wesentlichen gleicher Aufgaben in vielgestaltiger Weise ohne weiteres abwandeln oder ergänzen lassen. Es ist klar, wenn der Grobwandler nur an bestimmten Stufen Fehler aufweist, daß dann der Zahlengenerator 23 nur die betreffenden Ziffern auszugeben braucht und daß die Speicherplätze des Fehlerspeichers 9 entsprechend verringert sind. Der Zahlengenerator 23 kann sich auch erübrigen, wenn das Eingangssignal während des Abgleichbetriebes alle Zahlen während einer längeren Zeit zur Verfügung stellt, die vom Grobwandler 1 fehlerhaft übersetzt werden. Der Korrekturwandler 3 kann sich erübrigen, wenn dessen Auf­ gabe vom Feinwandler 2 mitübernommen werden kann.

Die Ermittlung des Fehlers kann iterativ über mehrere Wandelperioden erfolgen. In diesem Fall braucht der Komparator 28 nur zwei quantisierte Ausgangssignalwerte liefern.

In Fig. 3 erübrigt sich der Korrekturwandler 3. Stattdessen sind die Leitungen 11 für die Weiterleitung des digitalen Ausgangssignals des Fehlerspeichers 9 parallel an zwei Addierer 29 und 30 angeschlossen. In dem Addierer 29 werden die Feinstufen des Eingangssignals mit dem Ausgangs­ signal des Fehlerspeichers 9 addiert. Das Ausgangssignal des Addierers 29 wird dem Eingang des Feinwandlers 2 zuge­ leitet. In dem Addierer 30 werden in der Abgleichphase die Grobstufen des Ausgangssignals des Zahlengenerators mit dem Ausgangssignal des Fehlerspeichers addiert, und das Ausgangssignal des Addierers 30 wird dem Eingang des Grobwandlers 1 zugeführt. Entsprechend läßt sich im Aus­ führungsbeispiel nach Fig. 2 der Korrekturwandler 3 ersetzen. Von den Addierern 29 und 30 kann der Addierer 29 auch entfallen.

Es ist klar, daß die DA-Wandler der Arbeits- und Korrekturwandleranordnungen vorzugsweise gleich ausgebildet sind.

Claims (20)

1. Schnelle Digital-Analogwandlereinrichtung mit hoher Auflösung, die während eines normalen Wandlungsbe­ triebes (21) digitale Eingangssignale (E) in ent­ sprechende analoge Ausgangssignale (A) wandelt, dadurch gekennzeichnet, daß während eines zwischenzeitigen Abgleichbetriebes (22) die Ausgangssignale (A) nacheinander mit hoher Geschwindigkeit gemessen, die jeweils ermittelten Fehler digitalisiert, die digitalisierten Fehlersignale in einem Speicher (9) gespeichert werden und das Adressensignal für den Speicher (9) die Grobstellen des jeweils am Eingang einer DA-Wandleranordnung (1, 2) anliegenden digitalen Signals sind, und daß während des normalen Wandlungsbetriebes das Ausgangs­ signal des Speichers (9) einer Korrektur-DA-Wandler­ anordnung (3) zugeführt wird, das gewichtete Ausgangs­ signal der Korrektur-DA-Wandleranordnung (3) und das Ausgangssignal der DA-Wandleranordnung (1, 2) addiert werden und das Adressensignal für den Speicher (9) die Grobstellen des jeweils am Eingang der DA-Wandler­ anordnung (1, 2) anliegenden digitalen Signals sind.

2. Schnelle Digital-Analogwandlereinrichtung mit hoher Auflösung, die während eines normalen Wandlungsbe­ triebes (21) digitale Eingangssignale (E) in entsprechender analoge Ausgangssignale (A) wandelt, dadurch gekenn­ zeichnet, daß während eines zwischenzeitigen Abgleichbetriebes (22) die Ausgangssignale (A) nacheinander mit hoher Genauigkeit gemessen, die jeweils ermittelten Fehler digitalisiert, die digitalisierten Fehlersignale in einen Speicher (9) gespeichert werden und das Adressensignal für den Speicher (9) die Grobstallen des jeweils am Eingang einer DA-Wandleranordnung (1, 2) anliegenden digitalen Signals sind und daß während des normalen Wandlungsbetriebes das Ausgangssignal des Speichers (9) digital zum Eingangssignal eines AD-Wandlers addiert wird, so daß der gemessene Fehler korrigiert wird.

3. Wandlereinrichtung nach Anspruch 1 oder 2, dadurch gekennzeichnet, daß während des Abgleich­ betriebes ein variabler Zahlengenerator (23) das Eingangssignal der DA-Wandleranordnung (1, 2) liefert, wobei der Zahlengenerator in periodischer oder statistischer Folge verschiedene Zahlenwerte liefert.

4. Wandlereinrichtung nach Anspruch 1 oder 2, dadurch gekennzeichnet, daß die DA-Wandleranordnung (1, 2) aus einer Kaskade aus mindestens zwei schnellen DA-Wandlern (1, 2) besteht, deren Ausgangssignale gewichtet analog addiert werden.

5. Wandlereinrichtung nach den Ansprüchen 1 und 2, dadurch gekennzeichnet, daß die Korrektor-DA-Wandler­ anordnung (3) aus mindestens einem schnellen DA- Wandler besteht.

6. Wandlereinrichtung nach den Ansprüchen 4 und 5, dadurch gekennzeichnet, daß mindestens zwei unterschied­ lich gewichtete DA-Wandler (1, 2) als Arbeitswandler dienen, die eine erste Kaskade bilden und daß der DA-Korrekturwandler (3) mit dem einen Arbeitswandler (1) eine weitere Kaskade bildet.

7. Wandlereinrichtung nach Anspruch 5, dadurch gekenn­ zeichnet, daß von den Arbeitswandlern (1, 2) ein Wandler (1) als Grobwandler und der andere Wandler (2) als Feinwandler arbeitet, dessen Ausgangssignal (2) gegenüber dem Ausgangssignals des Grobwandlers (1) gewichtet ist.

8. Wandlereinrichtung nach Anspruch 7, dadurch gekenn­ zeichnet, daß die Arbeitswandler (1, 2) jeweils 8-bit- DA-Wandler sind, und daß eine Stufe des Feinwandlers (2) nach der Wichtung dem 256ten Teil einer Stufe des Grobwandlers (1) entspricht.

9. Wandlereinrichtung nach Anspruch 5, dadurch gekenn­ zeichnet, daß das Ausgangssignal des Korrekturwandlers (3) gegenüber dem Ausgangssignal des Grobwandlers (1) gewichtet ist.

10. Wandlereinrichtung nach Anspruch 9, dadurch gekenn­ zeichnet, daß der Korrekturwandler (3) ein 8-bit-DA- Wandler ist und daß eine Stufe des Korrekturwandlers (3) nach der Wichtung dem 256ten Teil einer Stufe des Grobwandlers (1) entspricht.

11. Wandlereinrichtung nach Anspruch 1 oder 2, dadurch gekennzeichnet, daß das analoge Ausgangssignal eines digitalen Eingangssignals einem langsamen hochgenauen Analog-Digitalwandler (4) aufgegeben wird und daß der digitale Ausgangswert mit den Zahlen des digitalen Eingangssignals verglichen wird und der hieraus er­ mittelte Fehler zur Fehlerkorrektur des Ausgangs­ signals zur Verfügung steht.

12. Wandlereinrichtung nach Anspruch 1 oder 2, dadurch gekennzeichnet, daß das analoge Ausgangssignal in einem Komparator (28) mit dem analogen Ausgangssignal eines langsamen hochgenauen Digital-Analogwandlers (27) verglichen und das Ausgangssignal des Komparators (28) zur Fehlerkorrektur des Ausgangssignals verwendet wird.

13. Wandlereinrichtung nach Anspruch 3, dadurch gekenn­ zeichnet, daß das Ausgangssignal des Zahlengenerators (23) während des Abgleichbetriebes (22) zum Eingang des Grobwandlers (1), zum Adresseneingang des Speichers (9) und zum Eingang eines Subtrahierers (19) geleitet wird, an dessen anderen Eingang der Ausgang des lang­ samen hochgenauen AD-Wandlers (4) geleitet wird.

14. Wandlereinrichtung nach Anspruch ∎, dadurch gekenn­ zeichnet, daß das Ausgangssignal des Zahlengenerators (23) während des Abgleichbetriebes (22) an den Grob­ wandler (1), an den Adresseneingang des Speichers (9) und an den Eingang des langsamen hochgenauen DA- Wandlers (27) geleitet wird.

15. Wandlereinrichtung nach den Ansprüchen 13 und 14, dadurch gekennzeichnet, daß während des Wandlungs­ betriebes (21) die Grobstufen des Eingangssignals zum Eingang des Grobwandlers (1) und an den Adressenein­ gang des Speichers (9) geleitet sind.

16. Wandlereinrichtung nach Anspruch 1 oder 2, dadurch gekennzeichnet, daß in der Signalleitung (6) des digitalen Eingangssignals ein elektronischer Schalter (20) zum Umschalten von Wandlerbetrieb (21) auf Ab­ gleichbetrieb (22) und umgekehrt vorgesehen ist.

17. Wandlereinrichtung nach Anspruch 3, dadurch gekenn­ zeichnet, daß statt des Zahlengenerators (23) ein langsam veränderliches Eingangssignal der DA- Wandleranordnung (1, 2) verwendet wird.

18. Wandlereinrichtung nach Anspruch 1 oder 2, dadurch gekennzeichnet, daß sie Teil eines schnellen AD- Wandlers mit hoher Auflösung ist.

19. Wandlereinrichtung nach Anspruch 1 oder 2, dadurch gekennzeichnet, daß die DA-Wandleranordnung zugleich als Korrekturwandler verwendet wird, indem das digitale Korrektursignal vorzeichenrichtig zum digitalen Eingangssignal addiert wird und daß am Ausgang der DA-Wandleranordnung der Fehler korrigiert wird.

20. Wandlereinrichtung nach einem oder mehreren der vorstehenden Ansprüche, dadurch gekennzeichnet, daß die DA-Wandler der Arbeits-DA-Wandleranordnung und der Korrektur-DA-Wandleranordnung jeweils gleich ausgebildet sind.