JPH0945577A - Multilayer electronic component manufacturing method - Google Patents
Multilayer electronic component manufacturing methodInfo
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- JPH0945577A JPH0945577A JP7219616A JP21961695A JPH0945577A JP H0945577 A JPH0945577 A JP H0945577A JP 7219616 A JP7219616 A JP 7219616A JP 21961695 A JP21961695 A JP 21961695A JP H0945577 A JPH0945577 A JP H0945577A
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Abstract
Description
【０００１】[0001]
【発明の属する技術分野】本発明は、電子部品の製造方
法に関し、詳しくは、積層セラミックコンデンサ、積層
バリスタ、積層圧電素子、多層セラミック基板などの、
セラミック中に内部電極が配設された構造を有する積層
電子部品の製造方法に関する。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a method for manufacturing an electronic component, and more specifically, to a multilayer ceramic capacitor, a multilayer varistor, a multilayer piezoelectric element, a multilayer ceramic substrate, etc.
The present invention relates to a method for manufacturing a laminated electronic component having a structure in which internal electrodes are arranged in ceramic.
【０００２】[0002]
【従来の技術及び発明が解決しようとする課題】代表的
な積層電子部品の一つである積層セラミックコンデンサ
は、例えば、以下のような方法により製造されている。2. Description of the Related Art A monolithic ceramic capacitor, which is one of typical monolithic electronic components, is manufactured by the following method, for example.
【０００３】素子寸法より大きな所定の大きさのセラ
ミックグリーンシート上に内部電極形成用の電極ペース
トを付与（印刷）して乾燥させた後、これを複数枚積
層、圧着することにより内部に電極ペースト（内部電
極）が配設された圧着ブロックを形成する。 それから、この圧着ブロックを所定の位置でカットし
て個々の素子を切り出し、所定の条件下で焼成する。 焼成後、内部電極と導通するように、素子の所定の位
置に電極ペーストを塗布し、これを焼き付けることによ
り端子電極を形成する。An electrode paste for forming internal electrodes is applied (printed) on a ceramic green sheet of a predetermined size larger than the element size and dried, and then a plurality of the electrode pastes are laminated and pressure-bonded to the inside of the electrode paste. A pressure-bonding block in which (internal electrodes) are arranged is formed. Then, the pressure-bonded block is cut at a predetermined position to cut out individual elements, and is fired under predetermined conditions. After firing, an electrode paste is applied to a predetermined position of the element so as to be electrically connected to the internal electrode, and this is baked to form a terminal electrode.
【０００４】ところで、近年、電子回路の高密度化、高
集積化に伴って積層電子部品の一層の小型化が望まれる
に至っており、そのための方法として、セラミック層及
び内部電極の厚みを小さくする方法が提案されている。By the way, in recent years, further miniaturization of laminated electronic components has been demanded along with higher density and higher integration of electronic circuits, and as a method therefor, the thickness of ceramic layers and internal electrodes is reduced. A method has been proposed.
【０００５】しかし、この方法においては、セラミック
グリーンシートや内部電極形成用の電極ペーストの厚み
を小さくすると、焼成工程において内部電極の切断（電
極切れ）や、内部電極の異常成長による短絡などが発生
したり、あるいはセラミック層にピンホールが発生して
耐電圧性能の低下を招いたりするという問題点がある。
また、高温下での焼成が必要となるため、焼成時のセラ
ミックと内部電極の間の収縮差による応力のため、デラ
ミネーションやクラックなどの内部欠陥が発生しやすい
という問題点がある。However, in this method, when the thickness of the ceramic green sheet or the electrode paste for forming the internal electrodes is made small, the internal electrodes are cut (electrode breakage) in the firing process, or short circuits due to abnormal growth of the internal electrodes occur. Or there is a problem that a pinhole is generated in the ceramic layer and the withstand voltage performance is deteriorated.
In addition, since firing at a high temperature is required, there is a problem that internal defects such as delamination and cracks are likely to occur due to stress due to a contraction difference between the ceramic and the internal electrode during firing.
【０００６】そこで、上記問題点を解決するために、基
体（基板）上に、ＣＶＤ法などを用いてセラミック層と
内部電極（導電体電極）を交互に形成した後、基板を除
去する方法が提案されており（特開平５−３３５１７３
号公報）、この方法によれば、焼結や焼付けなどの熱処
理を必要とすることなく緻密なセラミック層及び内部電
極を形成することが可能で、焼成工程において熱応力を
受けることがないため、デラミネーションやクラックな
どの内部欠陥を発生させることなく薄層・多層化を図る
ことができるという特徴を有している。Therefore, in order to solve the above problems, there is a method in which a ceramic layer and internal electrodes (conductor electrodes) are alternately formed on a substrate (substrate) by a CVD method or the like, and then the substrate is removed. It has been proposed (Japanese Patent Laid-Open No. 5-335173).
According to this method, a dense ceramic layer and internal electrodes can be formed without the need for heat treatment such as sintering or baking, and thermal stress is not applied during the firing process. It has a feature that it can be made thin and multilayer without generating internal defects such as delamination and cracks.
【０００７】しかし、この方法においては、ＣＶＤ法な
どによりセラミック層と内部電極とを交互に形成するよ
うにしているため、マスク位置の精度を高く保つことが
必要で、製造設備が複雑になるとともに、セラミック層
と内部電極を交互に形成するための繰返し動作を行うこ
とが必要になるため、生産効率が低いという問題点があ
る。また、上記の方法では集積回路上などに直接形成す
ることが困難であるという問題点がある。However, in this method, since the ceramic layers and the internal electrodes are alternately formed by the CVD method or the like, it is necessary to keep the accuracy of the mask position high, which complicates the manufacturing equipment. However, since it is necessary to repeat the operation for alternately forming the ceramic layers and the internal electrodes, there is a problem that the production efficiency is low. Further, the above method has a problem that it is difficult to form directly on an integrated circuit or the like.
【０００８】本発明は、上記問題点を解決するものであ
り、小型かつ高性能な積層電子部品を効率よく製造する
ことが可能な積層電子部品の製造方法を提供することを
目的とする。The present invention solves the above problems, and an object of the present invention is to provide a method of manufacturing a laminated electronic component capable of efficiently manufacturing a small-sized and high-performance laminated electronic component.
【０００９】[0009]
【課題を解決するための手段】上記問題点を解決するた
め、本発明の積層電子部品の製造方法は、セラミック層
を介して互に対向するように複数の内部電極が配設され
た構造を有する積層電子部品の製造方法において、基体
上に金属膜を形成する工程と、前記金属膜をフォトリソ
グラフィーによりトリミングして、内部電極となる所定
の電極パターンを形成する工程と、前記電極パターンの
空隙部にドライメッキ法により機能素子部となるセラミ
ックを形成する工程とを具備することを特徴としてい
る。In order to solve the above problems, the method of manufacturing a laminated electronic component according to the present invention has a structure in which a plurality of internal electrodes are arranged so as to face each other with a ceramic layer interposed therebetween. In the method for manufacturing a laminated electronic component having, a step of forming a metal film on a substrate, a step of trimming the metal film by photolithography to form a predetermined electrode pattern to be an internal electrode, and a gap of the electrode pattern. And a step of forming a ceramic serving as a functional element portion on the portion by a dry plating method.
【００１０】また、前記金属膜を形成する方法として、
湿式メッキ法、蒸着法、スパッタリング法及びＣＶＤ法
のいずれか一つの方法を用いることを特徴としている。As a method of forming the metal film,
It is characterized in that any one of the wet plating method, the vapor deposition method, the sputtering method and the CVD method is used.
【００１１】さらに、前記電極パターンの空隙部に機能
素子部となるセラミックを形成するためのドライメッキ
法として、ＣＶＤ法又はＰＣＶＤ法を用いることを特徴
としている。Further, a CVD method or a PCVD method is used as a dry plating method for forming a ceramic serving as a functional element portion in the void portion of the electrode pattern.
【００１２】さらに、電極パターン及び機能素子部を形
成した後、前記基体を除去することを特徴としている。Further, it is characterized in that the base is removed after the electrode pattern and the functional element portion are formed.
【００１３】[0013]
【作用】基体上に金属膜を形成し、フォトリソグラフィ
ーにより金属膜をトリミングして内部電極となる所定の
電極パターンを形成した後、電極パターンの空隙部にド
ライメッキ法により機能素子部となるセラミックを形成
することにより、熱処理を必要とすることなく緻密なセ
ラミック及び内部電極を形成することが可能になり、小
型かつ高性能な積層電子部品を効率よく製造することが
可能になる。A metal film is formed on a substrate, the metal film is trimmed by photolithography to form a predetermined electrode pattern to be an internal electrode, and then a ceramic to be a functional element part is formed in a void portion of the electrode pattern by a dry plating method. By forming, it becomes possible to form a dense ceramic and internal electrodes without requiring heat treatment, and it becomes possible to efficiently manufacture a small-sized and high-performance laminated electronic component.
【００１４】また、従来の、基体上にＣＶＤ法などによ
りセラミック層と内部電極を交互に形成する方法のよう
にマスクを用い、その位置精度を高く保つことが不要と
なり、製造設備を簡略化することが可能になるととも
に、セラミックと内部電極を交互に形成するための繰返
し動作を行うことが不要になるため生産効率を向上させ
ることができる。Further, unlike the conventional method of alternately forming the ceramic layers and the internal electrodes on the substrate by the CVD method or the like, it is not necessary to keep the positional accuracy high, which simplifies the manufacturing equipment. In addition, it is not necessary to repeat the operation for alternately forming the ceramics and the internal electrodes, so that the production efficiency can be improved.
【００１５】さらに、本発明の積層電子部品の製造方法
によれば、積層電子部品を集積回路上などに直接形成す
ることが可能になる。Further, according to the method for manufacturing a laminated electronic component of the present invention, it becomes possible to directly form the laminated electronic component on an integrated circuit or the like.
【００１６】また、金属膜を形成する方法としては、湿
式メッキ法、蒸着法、スパッタリング法及びＣＶＤ法の
いずれか一つの方法を用いることが好ましく、これらの
方法を用いることにより、焼成などの熱処理を必要とす
ることなく緻密な電極を容易かつ確実に形成することが
可能になる。As the method for forming the metal film, it is preferable to use any one of the wet plating method, the vapor deposition method, the sputtering method and the CVD method. By using these methods, heat treatment such as firing is performed. It is possible to easily and surely form a dense electrode without the need for.
【００１７】なお、セラミックを形成するためのドライ
メッキ法としては、ＣＶＤ法又はＰＣＶＤ法を用いるこ
とが好ましく、これらの方法を用いた場合、緻密なセラ
ミックを確実に形成することが可能になる。As the dry plating method for forming the ceramic, it is preferable to use the CVD method or the PCVD method. When these methods are used, it is possible to surely form a dense ceramic.
【００１８】さらに、電極パターン及び機能素子部を形
成した後、基体を除去することにより、基体から独立し
た積層電子部品を得ることが可能になる。Further, by removing the base after forming the electrode pattern and the functional element portion, it becomes possible to obtain a laminated electronic component independent of the base.
【００１９】[0019]
【実施例】以下、本発明の実施例を示してその特徴とす
るところをさらに詳しく説明する。EXAMPLES Examples of the present invention will be shown below to explain the features thereof in more detail.
【００２０】［実施例１］図１(ａ)〜図１(ｄ)は、本発
明の一実施例にかかる積層電子部品の製造方法を示す図
である。なお、この実施例では、図１(ｄ)に示すよう
に、基板（基体）１１上の機能素子部１に、セラミック
（層）１ａを介して対向するように複数層の内部電極２
が配設され、かつ、機能素子部１の両端側に内部電極２
と導通する端子電極３が配設された構造を有する積層電
子部品（積層セラミックコンデンサ）１０を製造する場
合を例にとって説明する。[Embodiment 1] FIGS. 1A to 1D are views showing a method for manufacturing a laminated electronic component according to an embodiment of the present invention. In this embodiment, as shown in FIG. 1D, a plurality of layers of internal electrodes 2 are provided so as to face the functional element portion 1 on the substrate (base) 11 with the ceramic (layer) 1a interposed therebetween.
And the internal electrodes 2 are provided on both ends of the functional element unit 1.
A case of manufacturing a laminated electronic component (multilayer ceramic capacitor) 10 having a structure in which a terminal electrode 3 that conducts with is disposed will be described as an example.
【００２１】まず、図１(ａ)に示すように、平板状の
基体（基板）１１上に、電極（２，３）となる金属膜２
ａをドライエッチング法（ここでは蒸着法）により形成
する。 次いで、金属膜２ａの表面にフォトリソグラフィープ
ロセスによりレジストパターン１２を形成する（図１
(ｂ)）。このレジストパターン１２は、金属膜２ａの、
内部電極２及び端子電極３となる位置に対応する部分が
レジスト１２ａで覆われたくし歯状の形状を有してい
る。 それから、ドライエッチングを行い、図１(ｃ)に示す
ように、金属膜２ａのレジストパターン１２に覆われて
いない部分を除去することにより、内部電極２及び端子
電極３となる電極パターン２ｂを形成する。 次いで、電極パターン２ｂの空隙部２ｃに、ＣＶＤ法
により機能素子部１となるセラミック（層）１ａ（図１
(ｄ)）を形成する。それから、必要に応じてレジストパ
ターン１２を除去し、その上に形成された不要な電極を
除去する。First, as shown in FIG. 1A, a metal film 2 to be electrodes (2, 3) is formed on a flat plate-shaped substrate (substrate) 11.
a is formed by a dry etching method (here, a vapor deposition method). Next, a resist pattern 12 is formed on the surface of the metal film 2a by a photolithography process (see FIG. 1).
(b)). The resist pattern 12 is formed of the metal film 2a.
The portions corresponding to the positions of the internal electrodes 2 and the terminal electrodes 3 are covered with the resist 12a and have a comb-like shape. Then, dry etching is performed to remove the portion of the metal film 2a not covered with the resist pattern 12 to form an electrode pattern 2b to be the internal electrode 2 and the terminal electrode 3, as shown in FIG. 1 (c). To do. Then, in the void portion 2c of the electrode pattern 2b, a ceramic (layer) 1a (FIG.
(d)) is formed. Then, the resist pattern 12 is removed as needed, and the unnecessary electrode formed thereon is removed.
【００２２】この実施例１の積層電子部品（積層セラミ
ックコンデンサ）１０（図１(ｄ)）においては、上述の
ように、機能素子部１の両端側に形成された電極部分が
内部電極２と導通する端子電極３となっている。In the multi-layer electronic component (multi-layer ceramic capacitor) 10 (FIG. 1 (d)) of the first embodiment, as described above, the electrode portions formed on both end sides of the functional element portion 1 are the internal electrodes 2. It is the terminal electrode 3 that is conductive.
【００２３】なお、内部電極２を形成し、レジストパタ
ーン１２を除去した後、素子（積層電子部品）１０の上
面に保護層として、ＳｉＯ2膜、セラミック層、樹脂層
などを設けることも可能である。After forming the internal electrode 2 and removing the resist pattern 12, it is possible to provide a SiO 2 film, a ceramic layer, a resin layer or the like as a protective layer on the upper surface of the element (multilayer electronic component) 10. is there.
【００２４】また、上記実施例１では、基板１１を素子
（積層電子部品）１０に取り付けたままにしているが、
必要に応じて基板１１を取り除くようにしてもよい。ま
た、基板１１を取り除いた後、素子（積層電子部品）１
０の上下両面に保護層としてＳｉＯ2膜、セラミック
層、樹脂層などを設けることも可能である。In the first embodiment, the substrate 11 is left attached to the element (multilayer electronic component) 10, but
The substrate 11 may be removed if necessary. After removing the substrate 11, the element (multilayer electronic component) 1
It is also possible to provide a SiO 2 film, a ceramic layer, a resin layer or the like as a protective layer on both upper and lower sides of 0.
【００２５】また、上記実施例１では、一つの積層電子
部品（積層セラミックコンデンサ）を製造する場合につ
いて説明したが、複数の積層電子部品を同時に製造する
ことも可能である。すなわち、例えば、図２(ａ)に示す
ように、基板１１上に複数の素子用の電極パターン２ｂ
と機能素子部１を形成することによりマザーブロック３
０を形成し、このマザーブロック３０を、図２(ｂ)に示
すように所定の位置でカットして個々の素子（積層電子
部品）１０を切り出すことにより、複数の積層電子部品
を同時に製造することができる。In the first embodiment, the case of manufacturing one laminated electronic component (multilayer ceramic capacitor) has been described, but it is also possible to simultaneously manufacture a plurality of laminated electronic components. That is, for example, as shown in FIG. 2A, electrode patterns 2b for a plurality of elements are formed on the substrate 11.
By forming the functional element section 1 with the mother block 3
0 is formed, and the mother block 30 is cut at a predetermined position as shown in FIG. 2B to cut out individual elements (multilayer electronic components) 10 to simultaneously manufacture a plurality of multilayer electronic components. be able to.
【００２６】なお、この場合においても、基板１１を素
子（積層電子部品）１０に取り付けたままにしてもよ
く、また、必要に応じて素子（積層電子部品）１０から
基板１１を取り除くようにしてもよい。さらに、必要に
応じて、素子（積層電子部品）１０の露出面に保護層と
して、ＳｉＯ2膜、セラミック層、樹脂層（図示せず）
などを設けてもよい。Even in this case, the substrate 11 may be left attached to the element (multilayer electronic component) 10, or the substrate 11 may be removed from the element (multilayer electronic component) 10 as needed. Good. Further, if necessary, a SiO 2 film, a ceramic layer, a resin layer (not shown) as a protective layer on the exposed surface of the element (multilayer electronic component) 10.
Etc. may be provided.
【００２７】発明をさらに詳しく説明するため、以下に
積層電子部品（積層セラミックコンデンサ）を製造する
場合の具体例を示す。In order to explain the invention in more detail, specific examples in the case of manufacturing a laminated electronic component (multilayer ceramic capacitor) will be shown below.
【００２８】具体例 なお、この具体例は、複数の積層電子部品を同時に製造
するものであるが、理解を容易にするため、単一の積層
電子部品を製造する場合の製造工程を示す図１を参照し
つつ説明を行い、必要に応じて、複数の積層電子部品を
同時に製造する場合の製造工程を示す図２を参照するこ
ととする。 Concrete Example In this concrete example, a plurality of laminated electronic components are manufactured at the same time. However, in order to facilitate understanding, FIG. 1 showing a manufacturing process for manufacturing a single laminated electronic component. 2 will be described with reference to FIG. 2 and, if necessary, reference will be made to FIG. 2 showing a manufacturing process in the case of simultaneously manufacturing a plurality of laminated electronic components.
【００２９】まず、基板１１（図１，図２）として、
幅及び長さがそれぞれ７．５cm、厚み０．５mmのＳｉＯ
2基板を用意し、その表面に蒸着法により厚み２μmのＣ
ｕ膜（金属膜）２ａを形成した。 それから、Ｃｕ膜２ａ上にレジスト１２ａとしてポリ
イミド樹脂を塗布し、所定のパターン（フォトマスクパ
ターン）２９（図３）を用いて露光を行った後、現像処
理を施してレジストパターン１２（図１(ｂ)）を形成し
た。なお、ここで用いたフォトマスクパターン２９（図
３）の各部の寸法は次の通りである。 空隙部形成用スリット部の幅Ａ ＝０．５μm スリット部と交互に配設された帯状部の幅Ｂ＝０．５μm 全体の長さＣ ＝１５０μm 全体の幅Ｄ ＝１５０μm 側部帯状部の幅Ｅ ＝ １０μm それから、ドライエッチングを行うことにより、図１
(ｃ)に示すような、くし歯状の電極パターン２ｂを形成
した。 そして、電極パターン２ｂが形成された基板１１を熱
ＣＶＤ装置のサセプタ２２（図４）上にセットした。な
お、図４は、誘電体セラミックからなる誘電体素子部
（セラミック層）を形成するのに用いた熱ＣＶＤ装置の
概略構成を示している。この熱ＣＶＤ装置は、チャンバ
ー２１、基板１１（図１など）がセットされるサセプタ
２２、Ｏ2ガスの供給路２３、Ａｒキャリアガスの供給
路２４、チタンイソプロポキシド（ＴＩＰ）を入れたベ
ッセル２５、四エチル鉛（Ｐｂ（Ｃ2Ｈ5）4）を入れた
ベッセル２６、ベッセル２５及び２６に取り付けられた
バルブ２７，２８を備えて構成されており、ベッセル２
５及び２６は、Ａｒキャリアガスの供給路２４と並列に
配設されている。 そして、サセプタ２２を６００℃に加熱した状態でチ
タンイソプロポキシドを入れたベッセル２５のバルブ２
７と、四エチル鉛を入れたベッセル２６のバルブ２８を
開いて、気化したチタンイソプロポキシド及び四エチル
鉛の各原料ガスをＡｒキャリアガスとともに、チャンバ
ー２１に供給し、この原料ガスをＯ2ガスとともに電極
パターン２ｂが形成された基板１１（図１(ｃ)）に吹き
付けて反応させ、図１(ｄ)に示すように、電極パターン
２ｂの空隙部２ｃに厚み２μmのチタン酸鉛薄膜（セラ
ミック層）１ａを形成した。 次に、アルカリでレジストパターン１２を剥離すると
同時にレジストパターン上に生成した不要なチタン酸鉛
薄膜を除去した後、図２(ｂ)に示すように、ダイシング
ソーによって個々の素子（積層電子部品）１０を切り分
け、図１(ｄ)に示すような、厚みＴ＝０．５０２mm、長
さＬ＝１５０μm、幅Ｗ＝１５０μm、素子厚ｔ1（セラ
ミック層１ａ（図１(ｄ)）の厚み）＝０．５μm、内部
電極厚ｔ2＝０．５μm、積層数Ｎ−１＝１４０層の積層
セラミックコンデンサ１０を得た。First, as the substrate 11 (FIGS. 1 and 2),
SiO with a width and length of 7.5 cm and a thickness of 0.5 mm
2 substrates are prepared and C of 2 μm thick is formed on the surface by vapor deposition method.
A u film (metal film) 2a was formed. Then, a polyimide resin is applied as a resist 12a on the Cu film 2a, exposure is performed using a predetermined pattern (photomask pattern) 29 (FIG. 3), and then development processing is performed to apply the resist pattern 12 (see FIG. b)) was formed. The dimensions of each part of the photomask pattern 29 (FIG. 3) used here are as follows. Width of void forming slit A = 0.5 μm Width of strips alternately arranged with slits B = 0.5 μm Overall length C = 150 μm Overall width D = 150 μm Side strip width E = 10 μm Then, dry etching is performed to obtain the structure shown in FIG.
A comb-teeth-shaped electrode pattern 2b as shown in (c) was formed. Then, the substrate 11 on which the electrode pattern 2b was formed was set on the susceptor 22 (FIG. 4) of the thermal CVD apparatus. Note that FIG. 4 shows a schematic configuration of a thermal CVD apparatus used to form a dielectric element portion (ceramic layer) made of a dielectric ceramic. This thermal CVD apparatus includes a chamber 21, a susceptor 22 on which the substrate 11 (such as FIG. 1) is set, an O 2 gas supply path 23, an Ar carrier gas supply path 24, and a vessel containing titanium isopropoxide (TIP). 25, a vessel 26 containing tetraethyllead (Pb (C 2 H 5 ) 4 ) and valves 27 and 28 attached to the vessels 25 and 26.
5 and 26 are arranged in parallel with the supply path 24 of the Ar carrier gas. Then, the valve 2 of the vessel 25 containing titanium isopropoxide with the susceptor 22 heated to 600 ° C.
7, by opening the valve 28 of the vessel 26 containing the tetraethyl lead, the respective raw material gas vaporized titanium isopropoxide and tetraethyl lead with Ar carrier gas, supplied to the chamber 21, the raw material gas O 2 The substrate 11 (FIG. 1 (c)) on which the electrode pattern 2b is formed is sprayed together with the gas to react with the gas, and as shown in FIG. Ceramic layer) 1a was formed. Next, after removing the resist pattern 12 with an alkali and at the same time removing unnecessary lead titanate thin film formed on the resist pattern, as shown in FIG. 2 (b), each element (multilayer electronic component) is cut by a dicing saw. As shown in FIG. 1D, thickness 10 = 0.502 mm, length L = 150 μm, width W = 150 μm, element thickness t 1 (thickness of ceramic layer 1a (FIG. 1 (d))) = 0.5 μm, internal electrode thickness t 2 = 0.5 μm, and the number of laminated layers N−1 = 140 layers was obtained.
【００３０】得られた積層セラミックコンデンサ１０に
ついてその電気特性を測定したところ（ｎ＝５０、測定
条件＝１ｋＨｚ、０．５Ｖ）、静電容量＝４２０ｐＦ，
誘電損失＝７．２％、内部電極の短絡発生率＝０個／５
０個（試料数）という結果が得られた。The electrical characteristics of the obtained monolithic ceramic capacitor 10 were measured (n = 50, measurement condition = 1 kHz, 0.5 V), and electrostatic capacitance = 420 pF.
Dielectric loss = 7.2%, internal electrode short circuit occurrence rate = 0 pieces / 5
The result of 0 (the number of samples) was obtained.
【００３１】上述のように、基板１１上に金属膜２ａを
形成し、フォトリソグラフィーにより金属膜２ａをトリ
ミングして内部電極２となる電極パターン２ｂを形成し
た後、電極パターン２ｂの空隙部２ｃにＣＶＤ法によっ
て機能素子部１となるセラミック（層）１ａを形成する
ことにより、熱処理を必要とすることなく緻密なセラミ
ック（層）１ａ及び内部電極２を形成することが可能に
なり、小型かつ高性能な積層電子部品１０を効率よく製
造することができる。As described above, the metal film 2a is formed on the substrate 11, and the metal film 2a is trimmed by photolithography to form the electrode pattern 2b which becomes the internal electrode 2. Then, the gap 2c of the electrode pattern 2b is formed. By forming the ceramic (layer) 1a to be the functional element portion 1 by the CVD method, it becomes possible to form the dense ceramic (layer) 1a and the internal electrode 2 without the need for heat treatment. The high performance laminated electronic component 10 can be efficiently manufactured.
【００３２】また、この実施例１の方法によれば、基板
上に容易に積層電子部品の機能素子部を形成することが
可能になり、集積回路上に直接積層電子部品を形成する
ができる。Further, according to the method of the first embodiment, the functional element portion of the laminated electronic component can be easily formed on the substrate, and the laminated electronic component can be directly formed on the integrated circuit.
【００３３】［実施例２］上記実施例１（及び具体例）
では、基板１１上に蒸着法によりＣｕ膜（金属膜）２ａ
を形成した場合について説明したが、この実施例２で
は、無電解メッキ法によりＣｕ膜（金属膜）を形成し、
以後同様にして、厚み＝０．５０２mm、長さ＝３００μ
m、幅＝３００μm、素子厚＝１．５μm、内部電極厚＝
１．０μm、積層数Ｎ−１＝１００層の積層セラミック
コンデンサを得た。なお、実施例２で用いたフォトマス
クパターン２９（図３）の各部の寸法は次の通りであ
る。 空隙部形成用スリット部の幅Ａ ＝１．０μm スリット部と交互に配設された帯状部の幅Ｂ＝１．５μm 全体の長さＣ ＝３００μm 全体の幅Ｄ ＝３００μm 側部帯状部の幅Ｅ ＝ １０μm[Second Embodiment] The first embodiment (and a specific example).
Then, the Cu film (metal film) 2a is formed on the substrate 11 by the vapor deposition method.
In the second embodiment, the Cu film (metal film) is formed by the electroless plating method.
Thereafter, similarly, thickness = 0.502 mm, length = 300 μ.
m, width = 300 μm, element thickness = 1.5 μm, internal electrode thickness =
A monolithic ceramic capacitor having a thickness of 1.0 μm and a number of laminated layers N−1 = 100 was obtained. The dimensions of each part of the photomask pattern 29 (FIG. 3) used in Example 2 are as follows. Width of slit forming gap A = 1.0 μm Width of strips alternately arranged with slits B = 1.5 μm Overall length C = 300 μm Overall width D = 300 μm Side strip width E = 10 μm
【００３４】得られた積層セラミックコンデンサについ
てその電気特性を測定したところ（ｎ＝５０、測定条件
＝１ｋＨｚ、０．５Ｖ）、静電容量＝６９５ｐＦ，誘電
損失＝６．５％、内部電極の短絡発生率＝０個／５０個
（試料数）という結果が得られた。The electrical characteristics of the obtained monolithic ceramic capacitor were measured (n = 50, measurement condition = 1 kHz, 0.5 V), electrostatic capacity = 695 pF, dielectric loss = 6.5%, internal electrode short circuit The result of occurrence rate = 0/50 (number of samples) was obtained.
【００３５】なお、上記の実施例では、内部電極を構成
する材料としてＣｕを用いた場合について説明したが、
内部電極を構成する材料はＣｕに限られるものではな
く、その他の種々の電極材料を用いることが可能であ
る。In the above embodiment, the case where Cu is used as the material forming the internal electrodes has been described.
The material forming the internal electrodes is not limited to Cu, and various other electrode materials can be used.
【００３６】また、積層電子部品を構成するセラミック
の種類についても上記実施例に限定されるものではな
く、誘電体セラミック、圧電体セラミックなどを用いた
種々の積層電子部品を製造する場合にも本発明を適用す
ることが可能である。The types of ceramics that compose the laminated electronic component are not limited to those in the above-mentioned embodiments, and the present invention is also applicable to the production of various laminated electronic components using dielectric ceramics, piezoelectric ceramics, etc. The invention can be applied.
【００３７】また、上記実施例では、機能素子部となる
セラミックの形成方法としてＣＶＤ法を用いた場合につ
いて説明したが、セラミックの形成方法はＣＶＤ法に限
られるものではなく、ＰＣＶＤ法などの他のドライメッ
キ法を用いることが可能である。Further, in the above embodiment, the case where the CVD method is used as the method of forming the ceramic to be the functional element portion has been described, but the ceramic forming method is not limited to the CVD method, and other methods such as the PCVD method are also used. It is possible to use the dry plating method.
【００３８】本発明は、さらにその他の点においても上
記実施例に限定されるものではなく、電極パターンの具
体的な構造や寸法、あるいはその形成方法、さらには、
電極パターンの空隙部に機能素子部となるセラミックを
形成する際の形成条件などに関し、発明の範囲内におい
て種々の応用、変形を加えることが可能である。The present invention is not limited to the above-mentioned embodiment in other points as well, and the specific structure and dimensions of the electrode pattern or the forming method thereof, and further,
Various applications and modifications can be made within the scope of the invention with respect to formation conditions and the like when forming a ceramic serving as a functional element portion in a void portion of an electrode pattern.
【００３９】[0039]
【発明の効果】上述のように、本発明の積層電子部品の
製造方法は、基体上に金属膜を形成し、フォトリソグラ
フィーにより金属膜をトリミングして内部電極となる所
定の電極パターンを形成した後、電極パターンの空隙部
にドライメッキ法により機能素子部となるセラミックを
形成するようにしているので、熱処理を必要とすること
なく緻密なセラミック及び内部電極を形成することが可
能になり、小型かつ高性能な積層電子部品を効率よく製
造することが可能になる。As described above, according to the method of manufacturing a laminated electronic component of the present invention, a metal film is formed on a substrate, and the metal film is trimmed by photolithography to form a predetermined electrode pattern to be an internal electrode. After that, since the ceramic that will be the functional element portion is formed in the void portion of the electrode pattern by the dry plating method, it is possible to form the dense ceramic and the internal electrode without the need for heat treatment, and it is possible to reduce the size. In addition, it becomes possible to efficiently manufacture high-performance laminated electronic components.
【００４０】また、従来の、基体上にＣＶＤ法などによ
りセラミック層と内部電極を交互に形成する方法のよう
にマスクを用い、その位置精度を高く保つことが不要と
なり、製造設備を簡略化することが可能になるととも
に、セラミック層と内部電極を交互に形成するための繰
返し動作を行うことが不要になるため生産効率を向上さ
せることが可能になる。Further, unlike the conventional method of alternately forming the ceramic layers and the internal electrodes on the substrate by the CVD method or the like, it is not necessary to keep the positional accuracy high, which simplifies the manufacturing equipment. In addition, it is not necessary to repeat the operation for alternately forming the ceramic layers and the internal electrodes, so that the production efficiency can be improved.
【００４１】さらに、本発明の積層電子部品の製造方法
によれば、積層電子部品を集積回路上などに直接形成す
ることが可能になる。Further, according to the method for manufacturing a laminated electronic component of the present invention, it becomes possible to directly form the laminated electronic component on an integrated circuit or the like.
【００４２】また、金属膜を形成する方法としては、湿
式メッキ法、蒸着法、スパッタリング法及びＣＶＤ法の
いずれか一つの方法を用いることにより、焼成などの熱
処理を必要とすることなく緻密な電極を容易かつ確実に
形成することが可能になり、本発明をより実効あらしめ
ることができる。As a method for forming the metal film, any one of a wet plating method, a vapor deposition method, a sputtering method and a CVD method is used so that a dense electrode can be formed without requiring heat treatment such as firing. Can be formed easily and surely, and the present invention can be made more effective.
【００４３】なお、セラミックを形成するためのドライ
メッキ法として、ＣＶＤ法又はＰＣＶＤ法を用いること
により、緻密なセラミックを確実に形成することが可能
になり、本発明をより実効あらしめることができる。By using the CVD method or the PCVD method as the dry plating method for forming the ceramic, it becomes possible to surely form the dense ceramic, and the present invention can be more effectively realized. .
【００４４】さらに、電極パターン及び機能素子部を形
成した後、基体を除去することにより、基体から独立し
た積層電子部品を得ることが可能になる。Further, by removing the base after forming the electrode pattern and the functional element portion, it becomes possible to obtain a laminated electronic component independent of the base.
【図１】(ａ)〜(ｄ)は本発明の一実施例にかかる積層電
子部品の製造方法の各工程を示す図である。1A to 1D are diagrams showing each step of a method for manufacturing a laminated electronic component according to an embodiment of the present invention.
【図２】(ａ)は本発明の他の実施例にかかる積層電子部
品の製造方法の一工程において、電極パターン及びセラ
ミック（層）を形成した状態を示す図であり、(ｂ)は個
々の素子（積層電子部品）を切り出した状態を示す図で
ある。FIG. 2A is a diagram showing a state in which an electrode pattern and a ceramic (layer) are formed in one step of the method for manufacturing a laminated electronic component according to another embodiment of the present invention, and FIG. It is a figure which shows the state which cut out the element (multilayer electronic component) of FIG.
【図３】本発明の実施例において、電極パターンを形成
するのに用いたフォトマスクパターンを示す図である。FIG. 3 is a diagram showing a photomask pattern used to form an electrode pattern in the example of the present invention.
【図４】本発明の実施例において、誘電体セラミックか
らなる機能素子部を形成するのに用いた熱ＣＶＤ装置の
概略構成を示す図である。FIG. 4 is a diagram showing a schematic configuration of a thermal CVD apparatus used to form a functional element section made of a dielectric ceramic in an example of the present invention.
１ 機能素子部 １ａ セラミック層 ２ 内部電極 ２ａ 金属膜 ２ｂ 電極パターン ２ｃ 電極パターンの空隙部 ３ 端子電極 １０ 素子（積層電子部品） １１ 基板（基体） １２ レジストパターン（レジスト膜） １２ａ レジスト ２１ チャンバー ２２ サセプタ ２３ Ｏ2ガスの供給路 ２４ Ａｒキャリアガスの供給路 ２５ ＴＩＰを入れたベッセル ２６ 四エチル鉛を入れたベッセル ２７，２８ バルブ ２９ 電極パターンの作成に用いたフォト
マスクパターン ３０ マザーブロックDESCRIPTION OF SYMBOLS 1 Functional element part 1a Ceramic layer 2 Internal electrode 2a Metal film 2b Electrode pattern 2c Electrode pattern void part 3 Terminal electrode 10 Element (multilayer electronic component) 11 Substrate (base body) 12 Resist pattern (resist film) 12a Resist 21 Chamber 22 Susceptor 23 O 2 Gas Supply Channel 24 Ar Carrier Gas Supply Channel 25 TIP Vessel 26 Tetraethyl Lead Vessel 27, 28 Valve 29 Photomask Pattern Used to Create Electrode Pattern 30 Mother Block
Claims (4)
に複数の内部電極が配設された構造を有する積層電子部
品の製造方法において、 基体上に金属膜を形成する工程と、 前記金属膜をフォトリソグラフィーによりトリミングし
て、内部電極となる所定の電極パターンを形成する工程
と、 前記電極パターンの空隙部にドライメッキ法により機能
素子部となるセラミックを形成する工程とを具備するこ
とを特徴とする積層電子部品の製造方法。1. A method for manufacturing a laminated electronic component having a structure in which a plurality of internal electrodes are arranged so as to face each other with a ceramic layer in between, a step of forming a metal film on a substrate, and the metal film. And a step of forming a predetermined electrode pattern to be an internal electrode by photolithography, and a step of forming a ceramic to be a functional element section in a void portion of the electrode pattern by a dry plating method. And a method for manufacturing a laminated electronic component.
メッキ法、蒸着法、スパッタリング法及びＣＶＤ法のい
ずれか一つの方法を用いることを特徴とする請求項１記
載の積層電子部品の製造方法。2. The method of manufacturing a laminated electronic component according to claim 1, wherein any one of a wet plating method, an evaporation method, a sputtering method and a CVD method is used as a method of forming the metal film. .
となるセラミックを形成するためのドライメッキ法とし
て、ＣＶＤ法又はＰＣＶＤ法を用いることを特徴とする
請求項１記載の積層電子部品の製造方法。3. The method of manufacturing a laminated electronic component according to claim 1, wherein a CVD method or a PCVD method is used as a dry plating method for forming a ceramic serving as a functional element portion in a void portion of the electrode pattern. Method.
後、前記基体を除去することを特徴とする請求項１，２
又は３記載の積層電子部品の製造方法。4. The substrate is removed after forming the electrode pattern and the functional element portion.
Alternatively, the method for manufacturing the laminated electronic component according to the item 3.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7219616A JPH0945577A (en) | 1995-08-03 | 1995-08-03 | Multilayer electronic component manufacturing method |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7219616A JPH0945577A (en) | 1995-08-03 | 1995-08-03 | Multilayer electronic component manufacturing method |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0945577A true JPH0945577A (en) | 1997-02-14 |
Family
ID=16738328
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP7219616A Withdrawn JPH0945577A (en) | 1995-08-03 | 1995-08-03 | Multilayer electronic component manufacturing method |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0945577A (en) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7903387B2 (en) | 2007-08-20 | 2011-03-08 | Taiyo Yuden Co., Ltd. | Capacitor having microstructures |
| US8064189B2 (en) | 2007-06-14 | 2011-11-22 | Taiyo Yuden Co., Ltd. | Capacitor structure to enhance capacitive density and reduce equivalent series inductance |
| JP2022070979A (en) * | 2016-12-02 | 2022-05-13 | カーバー サイエンティフィック インコーポレイテッド | Memory device and capacitive energy storage device |
| WO2022168485A1 (en) * | 2021-02-03 | 2022-08-11 | 太陽誘電株式会社 | Capacitor component |
-
1995
- 1995-08-03 JP JP7219616A patent/JPH0945577A/en not_active Withdrawn
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US8064189B2 (en) | 2007-06-14 | 2011-11-22 | Taiyo Yuden Co., Ltd. | Capacitor structure to enhance capacitive density and reduce equivalent series inductance |
| US7903387B2 (en) | 2007-08-20 | 2011-03-08 | Taiyo Yuden Co., Ltd. | Capacitor having microstructures |
| JP2022070979A (en) * | 2016-12-02 | 2022-05-13 | カーバー サイエンティフィック インコーポレイテッド | Memory device and capacitive energy storage device |
| WO2022168485A1 (en) * | 2021-02-03 | 2022-08-11 | 太陽誘電株式会社 | Capacitor component |
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