JPH0945577A - 積層電子部品の製造方法 - Google Patents
積層電子部品の製造方法Info
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- JPH0945577A JPH0945577A JP7219616A JP21961695A JPH0945577A JP H0945577 A JPH0945577 A JP H0945577A JP 7219616 A JP7219616 A JP 7219616A JP 21961695 A JP21961695 A JP 21961695A JP H0945577 A JPH0945577 A JP H0945577A
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- forming
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Abstract
(57)【要約】
【目的】 小型かつ高性能な積層電子部品を効率よく製
造する。 【構成】 基体１１上に金属膜２ａを形成し、金属膜２
ａをフォトリソグラフィーによりトリミングして、内部
電極２となる所定の電極パターン２ｂを形成した後、電
極パターン２ｂの空隙部２ｃにドライメッキ法により機
能素子部１となるセラミック１ａを形成する。また、金
属膜２ａを形成する方法として、湿式メッキ法、蒸着
法、スパッタリング法及びＣＶＤ法のいずれかの方法を
用いる。また、電極パターン２ｂの空隙部２ｃに機能素
子部１となるセラミック１ａを形成するためのドライメ
ッキ法として、ＣＶＤ法又はＰＣＶＤ法を用いる。ま
た、電極パターン２ｂ及び機能素子部１を形成した後、
基体１１を除去する。
造する。 【構成】 基体１１上に金属膜２ａを形成し、金属膜２
ａをフォトリソグラフィーによりトリミングして、内部
電極２となる所定の電極パターン２ｂを形成した後、電
極パターン２ｂの空隙部２ｃにドライメッキ法により機
能素子部１となるセラミック１ａを形成する。また、金
属膜２ａを形成する方法として、湿式メッキ法、蒸着
法、スパッタリング法及びＣＶＤ法のいずれかの方法を
用いる。また、電極パターン２ｂの空隙部２ｃに機能素
子部１となるセラミック１ａを形成するためのドライメ
ッキ法として、ＣＶＤ法又はＰＣＶＤ法を用いる。ま
た、電極パターン２ｂ及び機能素子部１を形成した後、
基体１１を除去する。
Description
【０００１】
【発明の属する技術分野】本発明は、電子部品の製造方
法に関し、詳しくは、積層セラミックコンデンサ、積層
バリスタ、積層圧電素子、多層セラミック基板などの、
セラミック中に内部電極が配設された構造を有する積層
電子部品の製造方法に関する。
法に関し、詳しくは、積層セラミックコンデンサ、積層
バリスタ、積層圧電素子、多層セラミック基板などの、
セラミック中に内部電極が配設された構造を有する積層
電子部品の製造方法に関する。
【０００２】
【従来の技術及び発明が解決しようとする課題】代表的
な積層電子部品の一つである積層セラミックコンデンサ
は、例えば、以下のような方法により製造されている。
な積層電子部品の一つである積層セラミックコンデンサ
は、例えば、以下のような方法により製造されている。
【０００３】素子寸法より大きな所定の大きさのセラ
ミックグリーンシート上に内部電極形成用の電極ペース
トを付与（印刷）して乾燥させた後、これを複数枚積
層、圧着することにより内部に電極ペースト（内部電
極）が配設された圧着ブロックを形成する。 それから、この圧着ブロックを所定の位置でカットし
て個々の素子を切り出し、所定の条件下で焼成する。 焼成後、内部電極と導通するように、素子の所定の位
置に電極ペーストを塗布し、これを焼き付けることによ
り端子電極を形成する。
ミックグリーンシート上に内部電極形成用の電極ペース
トを付与（印刷）して乾燥させた後、これを複数枚積
層、圧着することにより内部に電極ペースト（内部電
極）が配設された圧着ブロックを形成する。 それから、この圧着ブロックを所定の位置でカットし
て個々の素子を切り出し、所定の条件下で焼成する。 焼成後、内部電極と導通するように、素子の所定の位
置に電極ペーストを塗布し、これを焼き付けることによ
り端子電極を形成する。
【０００４】ところで、近年、電子回路の高密度化、高
集積化に伴って積層電子部品の一層の小型化が望まれる
に至っており、そのための方法として、セラミック層及
び内部電極の厚みを小さくする方法が提案されている。
集積化に伴って積層電子部品の一層の小型化が望まれる
に至っており、そのための方法として、セラミック層及
び内部電極の厚みを小さくする方法が提案されている。
【０００５】しかし、この方法においては、セラミック
グリーンシートや内部電極形成用の電極ペーストの厚み
を小さくすると、焼成工程において内部電極の切断（電
極切れ）や、内部電極の異常成長による短絡などが発生
したり、あるいはセラミック層にピンホールが発生して
耐電圧性能の低下を招いたりするという問題点がある。
また、高温下での焼成が必要となるため、焼成時のセラ
ミックと内部電極の間の収縮差による応力のため、デラ
ミネーションやクラックなどの内部欠陥が発生しやすい
という問題点がある。
グリーンシートや内部電極形成用の電極ペーストの厚み
を小さくすると、焼成工程において内部電極の切断（電
極切れ）や、内部電極の異常成長による短絡などが発生
したり、あるいはセラミック層にピンホールが発生して
耐電圧性能の低下を招いたりするという問題点がある。
また、高温下での焼成が必要となるため、焼成時のセラ
ミックと内部電極の間の収縮差による応力のため、デラ
ミネーションやクラックなどの内部欠陥が発生しやすい
という問題点がある。
【０００６】そこで、上記問題点を解決するために、基
体（基板）上に、ＣＶＤ法などを用いてセラミック層と
内部電極（導電体電極）を交互に形成した後、基板を除
去する方法が提案されており（特開平５−３３５１７３
号公報）、この方法によれば、焼結や焼付けなどの熱処
理を必要とすることなく緻密なセラミック層及び内部電
極を形成することが可能で、焼成工程において熱応力を
受けることがないため、デラミネーションやクラックな
どの内部欠陥を発生させることなく薄層・多層化を図る
ことができるという特徴を有している。
体（基板）上に、ＣＶＤ法などを用いてセラミック層と
内部電極（導電体電極）を交互に形成した後、基板を除
去する方法が提案されており（特開平５−３３５１７３
号公報）、この方法によれば、焼結や焼付けなどの熱処
理を必要とすることなく緻密なセラミック層及び内部電
極を形成することが可能で、焼成工程において熱応力を
受けることがないため、デラミネーションやクラックな
どの内部欠陥を発生させることなく薄層・多層化を図る
ことができるという特徴を有している。
【０００７】しかし、この方法においては、ＣＶＤ法な
どによりセラミック層と内部電極とを交互に形成するよ
うにしているため、マスク位置の精度を高く保つことが
必要で、製造設備が複雑になるとともに、セラミック層
と内部電極を交互に形成するための繰返し動作を行うこ
とが必要になるため、生産効率が低いという問題点があ
る。また、上記の方法では集積回路上などに直接形成す
ることが困難であるという問題点がある。
どによりセラミック層と内部電極とを交互に形成するよ
うにしているため、マスク位置の精度を高く保つことが
必要で、製造設備が複雑になるとともに、セラミック層
と内部電極を交互に形成するための繰返し動作を行うこ
とが必要になるため、生産効率が低いという問題点があ
る。また、上記の方法では集積回路上などに直接形成す
ることが困難であるという問題点がある。
【０００８】本発明は、上記問題点を解決するものであ
り、小型かつ高性能な積層電子部品を効率よく製造する
ことが可能な積層電子部品の製造方法を提供することを
目的とする。
り、小型かつ高性能な積層電子部品を効率よく製造する
ことが可能な積層電子部品の製造方法を提供することを
目的とする。
【０００９】
【課題を解決するための手段】上記問題点を解決するた
め、本発明の積層電子部品の製造方法は、セラミック層
を介して互に対向するように複数の内部電極が配設され
た構造を有する積層電子部品の製造方法において、基体
上に金属膜を形成する工程と、前記金属膜をフォトリソ
グラフィーによりトリミングして、内部電極となる所定
の電極パターンを形成する工程と、前記電極パターンの
空隙部にドライメッキ法により機能素子部となるセラミ
ックを形成する工程とを具備することを特徴としてい
る。
め、本発明の積層電子部品の製造方法は、セラミック層
を介して互に対向するように複数の内部電極が配設され
た構造を有する積層電子部品の製造方法において、基体
上に金属膜を形成する工程と、前記金属膜をフォトリソ
グラフィーによりトリミングして、内部電極となる所定
の電極パターンを形成する工程と、前記電極パターンの
空隙部にドライメッキ法により機能素子部となるセラミ
ックを形成する工程とを具備することを特徴としてい
る。
【００１０】また、前記金属膜を形成する方法として、
湿式メッキ法、蒸着法、スパッタリング法及びＣＶＤ法
のいずれか一つの方法を用いることを特徴としている。
湿式メッキ法、蒸着法、スパッタリング法及びＣＶＤ法
のいずれか一つの方法を用いることを特徴としている。
【００１１】さらに、前記電極パターンの空隙部に機能
素子部となるセラミックを形成するためのドライメッキ
法として、ＣＶＤ法又はＰＣＶＤ法を用いることを特徴
としている。
素子部となるセラミックを形成するためのドライメッキ
法として、ＣＶＤ法又はＰＣＶＤ法を用いることを特徴
としている。
【００１２】さらに、電極パターン及び機能素子部を形
成した後、前記基体を除去することを特徴としている。
成した後、前記基体を除去することを特徴としている。
【００１３】
【作用】基体上に金属膜を形成し、フォトリソグラフィ
ーにより金属膜をトリミングして内部電極となる所定の
電極パターンを形成した後、電極パターンの空隙部にド
ライメッキ法により機能素子部となるセラミックを形成
することにより、熱処理を必要とすることなく緻密なセ
ラミック及び内部電極を形成することが可能になり、小
型かつ高性能な積層電子部品を効率よく製造することが
可能になる。
ーにより金属膜をトリミングして内部電極となる所定の
電極パターンを形成した後、電極パターンの空隙部にド
ライメッキ法により機能素子部となるセラミックを形成
することにより、熱処理を必要とすることなく緻密なセ
ラミック及び内部電極を形成することが可能になり、小
型かつ高性能な積層電子部品を効率よく製造することが
可能になる。
【００１４】また、従来の、基体上にＣＶＤ法などによ
りセラミック層と内部電極を交互に形成する方法のよう
にマスクを用い、その位置精度を高く保つことが不要と
なり、製造設備を簡略化することが可能になるととも
に、セラミックと内部電極を交互に形成するための繰返
し動作を行うことが不要になるため生産効率を向上させ
ることができる。
りセラミック層と内部電極を交互に形成する方法のよう
にマスクを用い、その位置精度を高く保つことが不要と
なり、製造設備を簡略化することが可能になるととも
に、セラミックと内部電極を交互に形成するための繰返
し動作を行うことが不要になるため生産効率を向上させ
ることができる。
【００１５】さらに、本発明の積層電子部品の製造方法
によれば、積層電子部品を集積回路上などに直接形成す
ることが可能になる。
によれば、積層電子部品を集積回路上などに直接形成す
ることが可能になる。
【００１６】また、金属膜を形成する方法としては、湿
式メッキ法、蒸着法、スパッタリング法及びＣＶＤ法の
いずれか一つの方法を用いることが好ましく、これらの
方法を用いることにより、焼成などの熱処理を必要とす
ることなく緻密な電極を容易かつ確実に形成することが
可能になる。
式メッキ法、蒸着法、スパッタリング法及びＣＶＤ法の
いずれか一つの方法を用いることが好ましく、これらの
方法を用いることにより、焼成などの熱処理を必要とす
ることなく緻密な電極を容易かつ確実に形成することが
可能になる。
【００１７】なお、セラミックを形成するためのドライ
メッキ法としては、ＣＶＤ法又はＰＣＶＤ法を用いるこ
とが好ましく、これらの方法を用いた場合、緻密なセラ
ミックを確実に形成することが可能になる。
メッキ法としては、ＣＶＤ法又はＰＣＶＤ法を用いるこ
とが好ましく、これらの方法を用いた場合、緻密なセラ
ミックを確実に形成することが可能になる。
【００１８】さらに、電極パターン及び機能素子部を形
成した後、基体を除去することにより、基体から独立し
た積層電子部品を得ることが可能になる。
成した後、基体を除去することにより、基体から独立し
た積層電子部品を得ることが可能になる。
【００１９】
【実施例】以下、本発明の実施例を示してその特徴とす
るところをさらに詳しく説明する。
るところをさらに詳しく説明する。
【００２０】［実施例１］図１(ａ)〜図１(ｄ)は、本発
明の一実施例にかかる積層電子部品の製造方法を示す図
である。なお、この実施例では、図１(ｄ)に示すよう
に、基板（基体）１１上の機能素子部１に、セラミック
（層）１ａを介して対向するように複数層の内部電極２
が配設され、かつ、機能素子部１の両端側に内部電極２
と導通する端子電極３が配設された構造を有する積層電
子部品（積層セラミックコンデンサ）１０を製造する場
合を例にとって説明する。
明の一実施例にかかる積層電子部品の製造方法を示す図
である。なお、この実施例では、図１(ｄ)に示すよう
に、基板（基体）１１上の機能素子部１に、セラミック
（層）１ａを介して対向するように複数層の内部電極２
が配設され、かつ、機能素子部１の両端側に内部電極２
と導通する端子電極３が配設された構造を有する積層電
子部品（積層セラミックコンデンサ）１０を製造する場
合を例にとって説明する。
【００２１】まず、図１(ａ)に示すように、平板状の
基体（基板）１１上に、電極（２，３）となる金属膜２
ａをドライエッチング法（ここでは蒸着法）により形成
する。 次いで、金属膜２ａの表面にフォトリソグラフィープ
ロセスによりレジストパターン１２を形成する（図１
(ｂ)）。このレジストパターン１２は、金属膜２ａの、
内部電極２及び端子電極３となる位置に対応する部分が
レジスト１２ａで覆われたくし歯状の形状を有してい
る。 それから、ドライエッチングを行い、図１(ｃ)に示す
ように、金属膜２ａのレジストパターン１２に覆われて
いない部分を除去することにより、内部電極２及び端子
電極３となる電極パターン２ｂを形成する。 次いで、電極パターン２ｂの空隙部２ｃに、ＣＶＤ法
により機能素子部１となるセラミック（層）１ａ（図１
(ｄ)）を形成する。それから、必要に応じてレジストパ
ターン１２を除去し、その上に形成された不要な電極を
除去する。
基体（基板）１１上に、電極（２，３）となる金属膜２
ａをドライエッチング法（ここでは蒸着法）により形成
する。 次いで、金属膜２ａの表面にフォトリソグラフィープ
ロセスによりレジストパターン１２を形成する（図１
(ｂ)）。このレジストパターン１２は、金属膜２ａの、
内部電極２及び端子電極３となる位置に対応する部分が
レジスト１２ａで覆われたくし歯状の形状を有してい
る。 それから、ドライエッチングを行い、図１(ｃ)に示す
ように、金属膜２ａのレジストパターン１２に覆われて
いない部分を除去することにより、内部電極２及び端子
電極３となる電極パターン２ｂを形成する。 次いで、電極パターン２ｂの空隙部２ｃに、ＣＶＤ法
により機能素子部１となるセラミック（層）１ａ（図１
(ｄ)）を形成する。それから、必要に応じてレジストパ
ターン１２を除去し、その上に形成された不要な電極を
除去する。
【００２２】この実施例１の積層電子部品（積層セラミ
ックコンデンサ）１０（図１(ｄ)）においては、上述の
ように、機能素子部１の両端側に形成された電極部分が
内部電極２と導通する端子電極３となっている。
ックコンデンサ）１０（図１(ｄ)）においては、上述の
ように、機能素子部１の両端側に形成された電極部分が
内部電極２と導通する端子電極３となっている。
【００２３】なお、内部電極２を形成し、レジストパタ
ーン１２を除去した後、素子（積層電子部品）１０の上
面に保護層として、ＳｉＯ2膜、セラミック層、樹脂層
などを設けることも可能である。
ーン１２を除去した後、素子（積層電子部品）１０の上
面に保護層として、ＳｉＯ2膜、セラミック層、樹脂層
などを設けることも可能である。
【００２４】また、上記実施例１では、基板１１を素子
（積層電子部品）１０に取り付けたままにしているが、
必要に応じて基板１１を取り除くようにしてもよい。ま
た、基板１１を取り除いた後、素子（積層電子部品）１
０の上下両面に保護層としてＳｉＯ2膜、セラミック
層、樹脂層などを設けることも可能である。
（積層電子部品）１０に取り付けたままにしているが、
必要に応じて基板１１を取り除くようにしてもよい。ま
た、基板１１を取り除いた後、素子（積層電子部品）１
０の上下両面に保護層としてＳｉＯ2膜、セラミック
層、樹脂層などを設けることも可能である。
【００２５】また、上記実施例１では、一つの積層電子
部品（積層セラミックコンデンサ）を製造する場合につ
いて説明したが、複数の積層電子部品を同時に製造する
ことも可能である。すなわち、例えば、図２(ａ)に示す
ように、基板１１上に複数の素子用の電極パターン２ｂ
と機能素子部１を形成することによりマザーブロック３
０を形成し、このマザーブロック３０を、図２(ｂ)に示
すように所定の位置でカットして個々の素子（積層電子
部品）１０を切り出すことにより、複数の積層電子部品
を同時に製造することができる。
部品（積層セラミックコンデンサ）を製造する場合につ
いて説明したが、複数の積層電子部品を同時に製造する
ことも可能である。すなわち、例えば、図２(ａ)に示す
ように、基板１１上に複数の素子用の電極パターン２ｂ
と機能素子部１を形成することによりマザーブロック３
０を形成し、このマザーブロック３０を、図２(ｂ)に示
すように所定の位置でカットして個々の素子（積層電子
部品）１０を切り出すことにより、複数の積層電子部品
を同時に製造することができる。
【００２６】なお、この場合においても、基板１１を素
子（積層電子部品）１０に取り付けたままにしてもよ
く、また、必要に応じて素子（積層電子部品）１０から
基板１１を取り除くようにしてもよい。さらに、必要に
応じて、素子（積層電子部品）１０の露出面に保護層と
して、ＳｉＯ2膜、セラミック層、樹脂層（図示せず）
などを設けてもよい。
子（積層電子部品）１０に取り付けたままにしてもよ
く、また、必要に応じて素子（積層電子部品）１０から
基板１１を取り除くようにしてもよい。さらに、必要に
応じて、素子（積層電子部品）１０の露出面に保護層と
して、ＳｉＯ2膜、セラミック層、樹脂層（図示せず）
などを設けてもよい。
【００２７】発明をさらに詳しく説明するため、以下に
積層電子部品（積層セラミックコンデンサ）を製造する
場合の具体例を示す。
積層電子部品（積層セラミックコンデンサ）を製造する
場合の具体例を示す。
【００２８】具体例 なお、この具体例は、複数の積層電子部品を同時に製造
するものであるが、理解を容易にするため、単一の積層
電子部品を製造する場合の製造工程を示す図１を参照し
つつ説明を行い、必要に応じて、複数の積層電子部品を
同時に製造する場合の製造工程を示す図２を参照するこ
ととする。
するものであるが、理解を容易にするため、単一の積層
電子部品を製造する場合の製造工程を示す図１を参照し
つつ説明を行い、必要に応じて、複数の積層電子部品を
同時に製造する場合の製造工程を示す図２を参照するこ
ととする。
【００２９】まず、基板１１（図１，図２）として、
幅及び長さがそれぞれ７．５cm、厚み０．５mmのＳｉＯ
2基板を用意し、その表面に蒸着法により厚み２μmのＣ
ｕ膜（金属膜）２ａを形成した。 それから、Ｃｕ膜２ａ上にレジスト１２ａとしてポリ
イミド樹脂を塗布し、所定のパターン（フォトマスクパ
ターン）２９（図３）を用いて露光を行った後、現像処
理を施してレジストパターン１２（図１(ｂ)）を形成し
た。なお、ここで用いたフォトマスクパターン２９（図
３）の各部の寸法は次の通りである。 空隙部形成用スリット部の幅Ａ ＝０．５μm スリット部と交互に配設された帯状部の幅Ｂ＝０．５μm 全体の長さＣ ＝１５０μm 全体の幅Ｄ ＝１５０μm 側部帯状部の幅Ｅ ＝ １０μm それから、ドライエッチングを行うことにより、図１
(ｃ)に示すような、くし歯状の電極パターン２ｂを形成
した。 そして、電極パターン２ｂが形成された基板１１を熱
ＣＶＤ装置のサセプタ２２（図４）上にセットした。な
お、図４は、誘電体セラミックからなる誘電体素子部
（セラミック層）を形成するのに用いた熱ＣＶＤ装置の
概略構成を示している。この熱ＣＶＤ装置は、チャンバ
ー２１、基板１１（図１など）がセットされるサセプタ
２２、Ｏ2ガスの供給路２３、Ａｒキャリアガスの供給
路２４、チタンイソプロポキシド（ＴＩＰ）を入れたベ
ッセル２５、四エチル鉛（Ｐｂ（Ｃ2Ｈ5）4）を入れた
ベッセル２６、ベッセル２５及び２６に取り付けられた
バルブ２７，２８を備えて構成されており、ベッセル２
５及び２６は、Ａｒキャリアガスの供給路２４と並列に
配設されている。 そして、サセプタ２２を６００℃に加熱した状態でチ
タンイソプロポキシドを入れたベッセル２５のバルブ２
７と、四エチル鉛を入れたベッセル２６のバルブ２８を
開いて、気化したチタンイソプロポキシド及び四エチル
鉛の各原料ガスをＡｒキャリアガスとともに、チャンバ
ー２１に供給し、この原料ガスをＯ2ガスとともに電極
パターン２ｂが形成された基板１１（図１(ｃ)）に吹き
付けて反応させ、図１(ｄ)に示すように、電極パターン
２ｂの空隙部２ｃに厚み２μmのチタン酸鉛薄膜（セラ
ミック層）１ａを形成した。 次に、アルカリでレジストパターン１２を剥離すると
同時にレジストパターン上に生成した不要なチタン酸鉛
薄膜を除去した後、図２(ｂ)に示すように、ダイシング
ソーによって個々の素子（積層電子部品）１０を切り分
け、図１(ｄ)に示すような、厚みＴ＝０．５０２mm、長
さＬ＝１５０μm、幅Ｗ＝１５０μm、素子厚ｔ1（セラ
ミック層１ａ（図１(ｄ)）の厚み）＝０．５μm、内部
電極厚ｔ2＝０．５μm、積層数Ｎ−１＝１４０層の積層
セラミックコンデンサ１０を得た。
幅及び長さがそれぞれ７．５cm、厚み０．５mmのＳｉＯ
2基板を用意し、その表面に蒸着法により厚み２μmのＣ
ｕ膜（金属膜）２ａを形成した。 それから、Ｃｕ膜２ａ上にレジスト１２ａとしてポリ
イミド樹脂を塗布し、所定のパターン（フォトマスクパ
ターン）２９（図３）を用いて露光を行った後、現像処
理を施してレジストパターン１２（図１(ｂ)）を形成し
た。なお、ここで用いたフォトマスクパターン２９（図
３）の各部の寸法は次の通りである。 空隙部形成用スリット部の幅Ａ ＝０．５μm スリット部と交互に配設された帯状部の幅Ｂ＝０．５μm 全体の長さＣ ＝１５０μm 全体の幅Ｄ ＝１５０μm 側部帯状部の幅Ｅ ＝ １０μm それから、ドライエッチングを行うことにより、図１
(ｃ)に示すような、くし歯状の電極パターン２ｂを形成
した。 そして、電極パターン２ｂが形成された基板１１を熱
ＣＶＤ装置のサセプタ２２（図４）上にセットした。な
お、図４は、誘電体セラミックからなる誘電体素子部
（セラミック層）を形成するのに用いた熱ＣＶＤ装置の
概略構成を示している。この熱ＣＶＤ装置は、チャンバ
ー２１、基板１１（図１など）がセットされるサセプタ
２２、Ｏ2ガスの供給路２３、Ａｒキャリアガスの供給
路２４、チタンイソプロポキシド（ＴＩＰ）を入れたベ
ッセル２５、四エチル鉛（Ｐｂ（Ｃ2Ｈ5）4）を入れた
ベッセル２６、ベッセル２５及び２６に取り付けられた
バルブ２７，２８を備えて構成されており、ベッセル２
５及び２６は、Ａｒキャリアガスの供給路２４と並列に
配設されている。 そして、サセプタ２２を６００℃に加熱した状態でチ
タンイソプロポキシドを入れたベッセル２５のバルブ２
７と、四エチル鉛を入れたベッセル２６のバルブ２８を
開いて、気化したチタンイソプロポキシド及び四エチル
鉛の各原料ガスをＡｒキャリアガスとともに、チャンバ
ー２１に供給し、この原料ガスをＯ2ガスとともに電極
パターン２ｂが形成された基板１１（図１(ｃ)）に吹き
付けて反応させ、図１(ｄ)に示すように、電極パターン
２ｂの空隙部２ｃに厚み２μmのチタン酸鉛薄膜（セラ
ミック層）１ａを形成した。 次に、アルカリでレジストパターン１２を剥離すると
同時にレジストパターン上に生成した不要なチタン酸鉛
薄膜を除去した後、図２(ｂ)に示すように、ダイシング
ソーによって個々の素子（積層電子部品）１０を切り分
け、図１(ｄ)に示すような、厚みＴ＝０．５０２mm、長
さＬ＝１５０μm、幅Ｗ＝１５０μm、素子厚ｔ1（セラ
ミック層１ａ（図１(ｄ)）の厚み）＝０．５μm、内部
電極厚ｔ2＝０．５μm、積層数Ｎ−１＝１４０層の積層
セラミックコンデンサ１０を得た。
【００３０】得られた積層セラミックコンデンサ１０に
ついてその電気特性を測定したところ（ｎ＝５０、測定
条件＝１ｋＨｚ、０．５Ｖ）、静電容量＝４２０ｐＦ，
誘電損失＝７．２％、内部電極の短絡発生率＝０個／５
０個（試料数）という結果が得られた。
ついてその電気特性を測定したところ（ｎ＝５０、測定
条件＝１ｋＨｚ、０．５Ｖ）、静電容量＝４２０ｐＦ，
誘電損失＝７．２％、内部電極の短絡発生率＝０個／５
０個（試料数）という結果が得られた。
【００３１】上述のように、基板１１上に金属膜２ａを
形成し、フォトリソグラフィーにより金属膜２ａをトリ
ミングして内部電極２となる電極パターン２ｂを形成し
た後、電極パターン２ｂの空隙部２ｃにＣＶＤ法によっ
て機能素子部１となるセラミック（層）１ａを形成する
ことにより、熱処理を必要とすることなく緻密なセラミ
ック（層）１ａ及び内部電極２を形成することが可能に
なり、小型かつ高性能な積層電子部品１０を効率よく製
造することができる。
形成し、フォトリソグラフィーにより金属膜２ａをトリ
ミングして内部電極２となる電極パターン２ｂを形成し
た後、電極パターン２ｂの空隙部２ｃにＣＶＤ法によっ
て機能素子部１となるセラミック（層）１ａを形成する
ことにより、熱処理を必要とすることなく緻密なセラミ
ック（層）１ａ及び内部電極２を形成することが可能に
なり、小型かつ高性能な積層電子部品１０を効率よく製
造することができる。
【００３２】また、この実施例１の方法によれば、基板
上に容易に積層電子部品の機能素子部を形成することが
可能になり、集積回路上に直接積層電子部品を形成する
ができる。
上に容易に積層電子部品の機能素子部を形成することが
可能になり、集積回路上に直接積層電子部品を形成する
ができる。
【００３３】［実施例２］上記実施例１（及び具体例）
では、基板１１上に蒸着法によりＣｕ膜（金属膜）２ａ
を形成した場合について説明したが、この実施例２で
は、無電解メッキ法によりＣｕ膜（金属膜）を形成し、
以後同様にして、厚み＝０．５０２mm、長さ＝３００μ
m、幅＝３００μm、素子厚＝１．５μm、内部電極厚＝
１．０μm、積層数Ｎ−１＝１００層の積層セラミック
コンデンサを得た。なお、実施例２で用いたフォトマス
クパターン２９（図３）の各部の寸法は次の通りであ
る。 空隙部形成用スリット部の幅Ａ ＝１．０μm スリット部と交互に配設された帯状部の幅Ｂ＝１．５μm 全体の長さＣ ＝３００μm 全体の幅Ｄ ＝３００μm 側部帯状部の幅Ｅ ＝ １０μm
では、基板１１上に蒸着法によりＣｕ膜（金属膜）２ａ
を形成した場合について説明したが、この実施例２で
は、無電解メッキ法によりＣｕ膜（金属膜）を形成し、
以後同様にして、厚み＝０．５０２mm、長さ＝３００μ
m、幅＝３００μm、素子厚＝１．５μm、内部電極厚＝
１．０μm、積層数Ｎ−１＝１００層の積層セラミック
コンデンサを得た。なお、実施例２で用いたフォトマス
クパターン２９（図３）の各部の寸法は次の通りであ
る。 空隙部形成用スリット部の幅Ａ ＝１．０μm スリット部と交互に配設された帯状部の幅Ｂ＝１．５μm 全体の長さＣ ＝３００μm 全体の幅Ｄ ＝３００μm 側部帯状部の幅Ｅ ＝ １０μm
【００３４】得られた積層セラミックコンデンサについ
てその電気特性を測定したところ（ｎ＝５０、測定条件
＝１ｋＨｚ、０．５Ｖ）、静電容量＝６９５ｐＦ，誘電
損失＝６．５％、内部電極の短絡発生率＝０個／５０個
（試料数）という結果が得られた。
てその電気特性を測定したところ（ｎ＝５０、測定条件
＝１ｋＨｚ、０．５Ｖ）、静電容量＝６９５ｐＦ，誘電
損失＝６．５％、内部電極の短絡発生率＝０個／５０個
（試料数）という結果が得られた。
【００３５】なお、上記の実施例では、内部電極を構成
する材料としてＣｕを用いた場合について説明したが、
内部電極を構成する材料はＣｕに限られるものではな
く、その他の種々の電極材料を用いることが可能であ
る。
する材料としてＣｕを用いた場合について説明したが、
内部電極を構成する材料はＣｕに限られるものではな
く、その他の種々の電極材料を用いることが可能であ
る。
【００３６】また、積層電子部品を構成するセラミック
の種類についても上記実施例に限定されるものではな
く、誘電体セラミック、圧電体セラミックなどを用いた
種々の積層電子部品を製造する場合にも本発明を適用す
ることが可能である。
の種類についても上記実施例に限定されるものではな
く、誘電体セラミック、圧電体セラミックなどを用いた
種々の積層電子部品を製造する場合にも本発明を適用す
ることが可能である。
【００３７】また、上記実施例では、機能素子部となる
セラミックの形成方法としてＣＶＤ法を用いた場合につ
いて説明したが、セラミックの形成方法はＣＶＤ法に限
られるものではなく、ＰＣＶＤ法などの他のドライメッ
キ法を用いることが可能である。
セラミックの形成方法としてＣＶＤ法を用いた場合につ
いて説明したが、セラミックの形成方法はＣＶＤ法に限
られるものではなく、ＰＣＶＤ法などの他のドライメッ
キ法を用いることが可能である。
【００３８】本発明は、さらにその他の点においても上
記実施例に限定されるものではなく、電極パターンの具
体的な構造や寸法、あるいはその形成方法、さらには、
電極パターンの空隙部に機能素子部となるセラミックを
形成する際の形成条件などに関し、発明の範囲内におい
て種々の応用、変形を加えることが可能である。
記実施例に限定されるものではなく、電極パターンの具
体的な構造や寸法、あるいはその形成方法、さらには、
電極パターンの空隙部に機能素子部となるセラミックを
形成する際の形成条件などに関し、発明の範囲内におい
て種々の応用、変形を加えることが可能である。
【００３９】
【発明の効果】上述のように、本発明の積層電子部品の
製造方法は、基体上に金属膜を形成し、フォトリソグラ
フィーにより金属膜をトリミングして内部電極となる所
定の電極パターンを形成した後、電極パターンの空隙部
にドライメッキ法により機能素子部となるセラミックを
形成するようにしているので、熱処理を必要とすること
なく緻密なセラミック及び内部電極を形成することが可
能になり、小型かつ高性能な積層電子部品を効率よく製
造することが可能になる。
製造方法は、基体上に金属膜を形成し、フォトリソグラ
フィーにより金属膜をトリミングして内部電極となる所
定の電極パターンを形成した後、電極パターンの空隙部
にドライメッキ法により機能素子部となるセラミックを
形成するようにしているので、熱処理を必要とすること
なく緻密なセラミック及び内部電極を形成することが可
能になり、小型かつ高性能な積層電子部品を効率よく製
造することが可能になる。
【００４０】また、従来の、基体上にＣＶＤ法などによ
りセラミック層と内部電極を交互に形成する方法のよう
にマスクを用い、その位置精度を高く保つことが不要と
なり、製造設備を簡略化することが可能になるととも
に、セラミック層と内部電極を交互に形成するための繰
返し動作を行うことが不要になるため生産効率を向上さ
せることが可能になる。
りセラミック層と内部電極を交互に形成する方法のよう
にマスクを用い、その位置精度を高く保つことが不要と
なり、製造設備を簡略化することが可能になるととも
に、セラミック層と内部電極を交互に形成するための繰
返し動作を行うことが不要になるため生産効率を向上さ
せることが可能になる。
【００４１】さらに、本発明の積層電子部品の製造方法
によれば、積層電子部品を集積回路上などに直接形成す
ることが可能になる。
によれば、積層電子部品を集積回路上などに直接形成す
ることが可能になる。
【００４２】また、金属膜を形成する方法としては、湿
式メッキ法、蒸着法、スパッタリング法及びＣＶＤ法の
いずれか一つの方法を用いることにより、焼成などの熱
処理を必要とすることなく緻密な電極を容易かつ確実に
形成することが可能になり、本発明をより実効あらしめ
ることができる。
式メッキ法、蒸着法、スパッタリング法及びＣＶＤ法の
いずれか一つの方法を用いることにより、焼成などの熱
処理を必要とすることなく緻密な電極を容易かつ確実に
形成することが可能になり、本発明をより実効あらしめ
ることができる。
【００４３】なお、セラミックを形成するためのドライ
メッキ法として、ＣＶＤ法又はＰＣＶＤ法を用いること
により、緻密なセラミックを確実に形成することが可能
になり、本発明をより実効あらしめることができる。
メッキ法として、ＣＶＤ法又はＰＣＶＤ法を用いること
により、緻密なセラミックを確実に形成することが可能
になり、本発明をより実効あらしめることができる。
【００４４】さらに、電極パターン及び機能素子部を形
成した後、基体を除去することにより、基体から独立し
た積層電子部品を得ることが可能になる。
成した後、基体を除去することにより、基体から独立し
た積層電子部品を得ることが可能になる。
【図１】(ａ)〜(ｄ)は本発明の一実施例にかかる積層電
子部品の製造方法の各工程を示す図である。
子部品の製造方法の各工程を示す図である。
【図２】(ａ)は本発明の他の実施例にかかる積層電子部
品の製造方法の一工程において、電極パターン及びセラ
ミック（層）を形成した状態を示す図であり、(ｂ)は個
々の素子（積層電子部品）を切り出した状態を示す図で
ある。
品の製造方法の一工程において、電極パターン及びセラ
ミック（層）を形成した状態を示す図であり、(ｂ)は個
々の素子（積層電子部品）を切り出した状態を示す図で
ある。
【図３】本発明の実施例において、電極パターンを形成
するのに用いたフォトマスクパターンを示す図である。
するのに用いたフォトマスクパターンを示す図である。
【図４】本発明の実施例において、誘電体セラミックか
らなる機能素子部を形成するのに用いた熱ＣＶＤ装置の
概略構成を示す図である。
らなる機能素子部を形成するのに用いた熱ＣＶＤ装置の
概略構成を示す図である。
１ 機能素子部 １ａ セラミック層 ２ 内部電極 ２ａ 金属膜 ２ｂ 電極パターン ２ｃ 電極パターンの空隙部 ３ 端子電極 １０ 素子（積層電子部品） １１ 基板（基体） １２ レジストパターン（レジスト膜） １２ａ レジスト ２１ チャンバー ２２ サセプタ ２３ Ｏ2ガスの供給路 ２４ Ａｒキャリアガスの供給路 ２５ ＴＩＰを入れたベッセル ２６ 四エチル鉛を入れたベッセル ２７，２８ バルブ ２９ 電極パターンの作成に用いたフォト
マスクパターン ３０ マザーブロック
マスクパターン ３０ マザーブロック
Claims (4)
- 【請求項１】 セラミック層を介して互に対向するよう
に複数の内部電極が配設された構造を有する積層電子部
品の製造方法において、 基体上に金属膜を形成する工程と、 前記金属膜をフォトリソグラフィーによりトリミングし
て、内部電極となる所定の電極パターンを形成する工程
と、 前記電極パターンの空隙部にドライメッキ法により機能
素子部となるセラミックを形成する工程とを具備するこ
とを特徴とする積層電子部品の製造方法。 - 【請求項２】 前記金属膜を形成する方法として、湿式
メッキ法、蒸着法、スパッタリング法及びＣＶＤ法のい
ずれか一つの方法を用いることを特徴とする請求項１記
載の積層電子部品の製造方法。 - 【請求項３】 前記電極パターンの空隙部に機能素子部
となるセラミックを形成するためのドライメッキ法とし
て、ＣＶＤ法又はＰＣＶＤ法を用いることを特徴とする
請求項１記載の積層電子部品の製造方法。 - 【請求項４】 電極パターン及び機能素子部を形成した
後、前記基体を除去することを特徴とする請求項１，２
又は３記載の積層電子部品の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7219616A JPH0945577A (ja) | 1995-08-03 | 1995-08-03 | 積層電子部品の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7219616A JPH0945577A (ja) | 1995-08-03 | 1995-08-03 | 積層電子部品の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0945577A true JPH0945577A (ja) | 1997-02-14 |
Family
ID=16738328
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP7219616A Withdrawn JPH0945577A (ja) | 1995-08-03 | 1995-08-03 | 積層電子部品の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0945577A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7903387B2 (en) | 2007-08-20 | 2011-03-08 | Taiyo Yuden Co., Ltd. | Capacitor having microstructures |
| US8064189B2 (en) | 2007-06-14 | 2011-11-22 | Taiyo Yuden Co., Ltd. | Capacitor structure to enhance capacitive density and reduce equivalent series inductance |
| JP2022070979A (ja) * | 2016-12-02 | 2022-05-13 | カーバー サイエンティフィック インコーポレイテッド | メモリデバイス及び容量性エネルギー蓄積デバイス |
| WO2022168485A1 (ja) * | 2021-02-03 | 2022-08-11 | 太陽誘電株式会社 | キャパシタ部品 |
-
1995
- 1995-08-03 JP JP7219616A patent/JPH0945577A/ja not_active Withdrawn
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US8064189B2 (en) | 2007-06-14 | 2011-11-22 | Taiyo Yuden Co., Ltd. | Capacitor structure to enhance capacitive density and reduce equivalent series inductance |
| US7903387B2 (en) | 2007-08-20 | 2011-03-08 | Taiyo Yuden Co., Ltd. | Capacitor having microstructures |
| JP2022070979A (ja) * | 2016-12-02 | 2022-05-13 | カーバー サイエンティフィック インコーポレイテッド | メモリデバイス及び容量性エネルギー蓄積デバイス |
| WO2022168485A1 (ja) * | 2021-02-03 | 2022-08-11 | 太陽誘電株式会社 | キャパシタ部品 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Application deemed to be withdrawn because no request for examination was validly filed |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 20021105 |