JPH0936370A - コプラナ型薄膜トランジスタの製造方法 - Google Patents
コプラナ型薄膜トランジスタの製造方法Info
- Publication number
- JPH0936370A JPH0936370A JP7182499A JP18249995A JPH0936370A JP H0936370 A JPH0936370 A JP H0936370A JP 7182499 A JP7182499 A JP 7182499A JP 18249995 A JP18249995 A JP 18249995A JP H0936370 A JPH0936370 A JP H0936370A
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- Japan
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- gate electrode
- manufacturing
- film transistor
- insulating layer
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- Thin Film Transistor (AREA)
Abstract
(57)【要約】
【課題】 600℃以下という低いプロセス温度で、従来
のような酸化に起因した抵抗増大の無い、かつ十分に低
抵抗化が成されており導電性の良好なゲート配線を備え
たＴＦＴを形成する。 【解決手段】 絶縁性基板１上に活性層２となるポリシ
リコン薄膜をＬＰ−ＣＶＤ法により成膜、ＣＤＥ（ケミ
カルドライエッチング）法によりエッチングを行った
後、ゲート絶縁膜３となる酸化膜を常圧熱ＣＶＤ法によ
って成膜する。次に、ＭｏＴａ合金、またはＭｏＷ合金
をスパッタ法にて成膜した後、ＣＤＥ法によりゲート電
極４を形成する。そして、ドナーであるＰ（リン）を活
性層中に注入した後、層間絶縁層６となる酸化膜を常圧
熱ＣＶＤ法により成膜する。
のような酸化に起因した抵抗増大の無い、かつ十分に低
抵抗化が成されており導電性の良好なゲート配線を備え
たＴＦＴを形成する。 【解決手段】 絶縁性基板１上に活性層２となるポリシ
リコン薄膜をＬＰ−ＣＶＤ法により成膜、ＣＤＥ（ケミ
カルドライエッチング）法によりエッチングを行った
後、ゲート絶縁膜３となる酸化膜を常圧熱ＣＶＤ法によ
って成膜する。次に、ＭｏＴａ合金、またはＭｏＷ合金
をスパッタ法にて成膜した後、ＣＤＥ法によりゲート電
極４を形成する。そして、ドナーであるＰ（リン）を活
性層中に注入した後、層間絶縁層６となる酸化膜を常圧
熱ＣＶＤ法により成膜する。
Description
【０００１】
【発明の属する技術分野】本発明は、コプラナ型薄膜ト
ランジスタの製造方法に関し、特にゲート電極材料と活
性化の方法に関する。
ランジスタの製造方法に関し、特にゲート電極材料と活
性化の方法に関する。
【０００２】
【従来の技術】薄膜トランジスタ（以下、ＴＦＴ）をス
イッチング素子として用いるアクティブマトリクス液晶
表示装置は、その表示特性が優れているため、現在開発
が盛んなデバイスである。特にポリシリコンＴＦＴ−Ｌ
ＣＤは、ＴＦＴの移動度が大きく駆動回路の同一基板形
成が可能なため将来のＬＣＤとして期待されている。
イッチング素子として用いるアクティブマトリクス液晶
表示装置は、その表示特性が優れているため、現在開発
が盛んなデバイスである。特にポリシリコンＴＦＴ−Ｌ
ＣＤは、ＴＦＴの移動度が大きく駆動回路の同一基板形
成が可能なため将来のＬＣＤとして期待されている。
【０００３】このポリシリコンＴＦＴの課題は、プロセ
スの低温化と画素の高集積化である。 プロセスの低温
化を図ることで安価なガラス基板を使用することができ
る。つまり、ガラス基板の歪点である 600℃以下のプロ
セス温度に抑える事が望まれている。
スの低温化と画素の高集積化である。 プロセスの低温
化を図ることで安価なガラス基板を使用することができ
る。つまり、ガラス基板の歪点である 600℃以下のプロ
セス温度に抑える事が望まれている。
【０００４】また、高集積化を実現するには、ゲート電
極配線の低抵抗化が必要である。
極配線の低抵抗化が必要である。
【０００５】以下、プロセス最高温度が 600℃以下の、
ゲート電極に金属材料単層を用いた場合のコプラナ型ポ
リシリコンＴＦＴの従来の製造方法の一例を、図２
（ａ）〜（ｄ）を参照しながら説明した後、この製造方
法の問題点を述べる。
ゲート電極に金属材料単層を用いた場合のコプラナ型ポ
リシリコンＴＦＴの従来の製造方法の一例を、図２
（ａ）〜（ｄ）を参照しながら説明した後、この製造方
法の問題点を述べる。
【０００６】絶縁基板１上に活性層２となるポリシリコ
ン薄膜をＬＰ−ＣＶＤ（ロウプレッシャーケミカルベー
パーディポジション）法により成膜、エッチングを行っ
た後、ゲート絶縁膜３となる酸化膜を成膜する（図２
（ａ））。
ン薄膜をＬＰ−ＣＶＤ（ロウプレッシャーケミカルベー
パーディポジション）法により成膜、エッチングを行っ
た後、ゲート絶縁膜３となる酸化膜を成膜する（図２
（ａ））。
【０００７】次に、金属材料をスパッタ法にて成膜した
後、エッチングする事によりゲート電極４を形成する
（図２（ｂ））。
後、エッチングする事によりゲート電極４を形成する
（図２（ｂ））。
【０００８】次に、不純物を活性層中に注入した後、ア
ニール法により不純物を活性化する事によりソース及び
ドレイン部５を形成する（図２（ｃ））。
ニール法により不純物を活性化する事によりソース及び
ドレイン部５を形成する（図２（ｃ））。
【０００９】次に、層間絶縁層６を成膜した後、コンタ
クトホール７を開口、信号線８を形成する（図２
（ｄ））。
クトホール７を開口、信号線８を形成する（図２
（ｄ））。
【００１０】以上が、金属材料をゲート電極とした場合
のコプラナ型ポリシリコンＴＦＴの製造方法である。
のコプラナ型ポリシリコンＴＦＴの製造方法である。
【００１１】
【発明が解決しようとする課題】しかしながら、従来例
で述べたコプラナ型ポリシリコンＴＦＴの製造方法は、
いくつかの問題点を抱えている。
で述べたコプラナ型ポリシリコンＴＦＴの製造方法は、
いくつかの問題点を抱えている。
【００１２】第１の問題点として、層間絶縁層が成膜さ
れていない状態で活性化を行う事によりゲート電極とな
る金属材料が酸化されてしまう。酸化を防止するために
は、真空炉を用いるか水素アニールを行わなければなら
ない。しかしながら、どちらの方法も複雑で高価な装置
構造となってしまうという問題がある。
れていない状態で活性化を行う事によりゲート電極とな
る金属材料が酸化されてしまう。酸化を防止するために
は、真空炉を用いるか水素アニールを行わなければなら
ない。しかしながら、どちらの方法も複雑で高価な装置
構造となってしまうという問題がある。
【００１３】また、第２の問題点として、ゲート電極と
なる金属材料は、低抵抗である事、不順物注入のマスク
となる事、 600℃の耐熱性が備わっている事、成膜、加
工が容易である事が必要である。Ａｌ合金では、 600℃
の耐熱性を有していない。従って、ゲート電極となる金
属材料が限定されてしまうという問題がある。
なる金属材料は、低抵抗である事、不順物注入のマスク
となる事、 600℃の耐熱性が備わっている事、成膜、加
工が容易である事が必要である。Ａｌ合金では、 600℃
の耐熱性を有していない。従って、ゲート電極となる金
属材料が限定されてしまうという問題がある。
【００１４】
【課題を解決するための手段】本発明は、上述のような
課題を解決するために、絶縁性基板上に、半導体膜で形
成された活性層と、ゲート絶縁層と、ゲート電極と、層
間絶縁層とを備えたコプラナ型薄膜トランジスタの、前
記半導体膜のソース・ドレイン領域に該当する領域に不
純物イオンの注入を行なう工程と、該不純物イオンを活
性化する工程とを備えた、製造プロセス中の最高温度が
350℃乃至 600℃である、コプラナ型薄膜トランジスタ
の製造方法において、前記ゲート電極を、少なくともＭ
ｏＴａ合金またはＭｏＷ合金を材料として形成された層
を含んで形成し、前記層間絶縁層又は該層間絶縁層都は
別の絶縁膜を、少なくとも前記ゲート電極を覆うように
形成した後に、前記ソース・ドレイン領域の活性化を行
なう工程を具備することを特徴とするコプラナ型薄膜ト
ランジスタの製造方法である。
課題を解決するために、絶縁性基板上に、半導体膜で形
成された活性層と、ゲート絶縁層と、ゲート電極と、層
間絶縁層とを備えたコプラナ型薄膜トランジスタの、前
記半導体膜のソース・ドレイン領域に該当する領域に不
純物イオンの注入を行なう工程と、該不純物イオンを活
性化する工程とを備えた、製造プロセス中の最高温度が
350℃乃至 600℃である、コプラナ型薄膜トランジスタ
の製造方法において、前記ゲート電極を、少なくともＭ
ｏＴａ合金またはＭｏＷ合金を材料として形成された層
を含んで形成し、前記層間絶縁層又は該層間絶縁層都は
別の絶縁膜を、少なくとも前記ゲート電極を覆うように
形成した後に、前記ソース・ドレイン領域の活性化を行
なう工程を具備することを特徴とするコプラナ型薄膜ト
ランジスタの製造方法である。
【００１５】本発明は上述の手段を採ることにより、前
記ゲート電極を覆うように前記層間絶縁層を形成して、
ゲート電極材料であるメタルを酸化する事無しにＴＦＴ
を形成する事ができるので、従来のプロセス温度よりも
大幅に低い 600℃以下という低いプロセス温度で、従来
のような酸化に起因した抵抗増大の無い、かつ十分に低
抵抗化が成されており導電性の良好なゲート配線を備え
たＴＦＴを形成することができる。
記ゲート電極を覆うように前記層間絶縁層を形成して、
ゲート電極材料であるメタルを酸化する事無しにＴＦＴ
を形成する事ができるので、従来のプロセス温度よりも
大幅に低い 600℃以下という低いプロセス温度で、従来
のような酸化に起因した抵抗増大の無い、かつ十分に低
抵抗化が成されており導電性の良好なゲート配線を備え
たＴＦＴを形成することができる。
【００１６】
【発明の実施の形態】以下、本発明の実施の形態につい
て図１（ａ）〜（ｄ）を参照しながら詳細に説明する。
図１は、本発明の製造方法の主要部を示す図である。
て図１（ａ）〜（ｄ）を参照しながら詳細に説明する。
図１は、本発明の製造方法の主要部を示す図である。
【００１７】絶縁性基板１上に活性層２となるポリシリ
コン薄膜をＬＰ−ＣＶＤ法により成膜、ＣＤＥ（ケミカ
ルドライエッチング）法によりエッチングを行った後、
ゲート絶縁膜３となる酸化膜を常圧熱ＣＶＤ法により成
膜する（図１（ａ））。
コン薄膜をＬＰ−ＣＶＤ法により成膜、ＣＤＥ（ケミカ
ルドライエッチング）法によりエッチングを行った後、
ゲート絶縁膜３となる酸化膜を常圧熱ＣＶＤ法により成
膜する（図１（ａ））。
【００１８】次に、ＭｏＴａ合金、またはＭｏＷ合金を
スパッタ法にて成膜した後、ＣＤＥ法によりゲート電極
４を形成する（図１（ｂ））。
スパッタ法にて成膜した後、ＣＤＥ法によりゲート電極
４を形成する（図１（ｂ））。
【００１９】次に、ドナーであるＰ（リン）を活性層中
に注入した後、層間絶縁層６となる酸化膜を常圧熱ＣＶ
Ｄ法により成膜する（図１（ｃ））。
に注入した後、層間絶縁層６となる酸化膜を常圧熱ＣＶ
Ｄ法により成膜する（図１（ｃ））。
【００２０】次に、 600℃のアニール法によりＰを活性
化することにより、ソース・ドレイン領域５を形成した
後、コンタクトホール７を開口、信号線８を形成する
（図１（ｄ）） 以上が、本発明に係るメタルゲート電極を有するコプラ
ナ型ポリシリコンＴＦＴの製造方法の主要部である。
化することにより、ソース・ドレイン領域５を形成した
後、コンタクトホール７を開口、信号線８を形成する
（図１（ｄ）） 以上が、本発明に係るメタルゲート電極を有するコプラ
ナ型ポリシリコンＴＦＴの製造方法の主要部である。
【００２１】以上の実施の態様にその一例を示したよう
な本発明の製造方法によれば、ゲート電極材料であるメ
タルを酸化すること無しにＴＦＴを形成することができ
る。なお、上記実施の態様においては、層間絶縁層６
を、ゲート電極４を覆う絶縁膜として兼用したが、これ
らの絶縁膜は別体として分けても良いことは言うまでも
ない。
な本発明の製造方法によれば、ゲート電極材料であるメ
タルを酸化すること無しにＴＦＴを形成することができ
る。なお、上記実施の態様においては、層間絶縁層６
を、ゲート電極４を覆う絶縁膜として兼用したが、これ
らの絶縁膜は別体として分けても良いことは言うまでも
ない。
【００２２】また、本例においては、層間絶縁層６は常
圧熱ＣＶＤ法により成膜した酸化膜としたが、プラズマ
ＣＶＤ法により成膜した酸化膜、または窒化膜とした場
合もで本発明は適用可能である。
圧熱ＣＶＤ法により成膜した酸化膜としたが、プラズマ
ＣＶＤ法により成膜した酸化膜、または窒化膜とした場
合もで本発明は適用可能である。
【００２３】また、ゲート電極は、上記のＭｏＴａ合金
やＭｏＷ合金の単層のみならず、これらの積層や、Ｍｏ
Ｔａ合金とＳｉ化合物との積層あるいはＭｏＷ合金とＳ
ｉ化合物との積層としても良い。このときＳｉ化合物の
層が、不純物イオンの打ち込み方向から見て下層になる
ように形成すればよい。
やＭｏＷ合金の単層のみならず、これらの積層や、Ｍｏ
Ｔａ合金とＳｉ化合物との積層あるいはＭｏＷ合金とＳ
ｉ化合物との積層としても良い。このときＳｉ化合物の
層が、不純物イオンの打ち込み方向から見て下層になる
ように形成すればよい。
【００２４】さらにまた、本例においてはＴＦＴはコプ
ラナ構造のｎ型ｐ−ＳｉＴＦＴとしたが、ｐ型ＴＦＴの
場合にも本発明の適用は有効であることは言うまでもな
い。
ラナ構造のｎ型ｐ−ＳｉＴＦＴとしたが、ｐ型ＴＦＴの
場合にも本発明の適用は有効であることは言うまでもな
い。
【００２５】
【発明の効果】以上、詳細な説明で明示したように、本
発明によれば、従来のプロセス温度よりも大幅に低い 6
00℃以下という低いプロセス温度で、従来のような酸化
に起因した抵抗増大の無い、かつ十分に低抵抗化が成さ
れており導電性の良好なゲート配線を備えたＴＦＴを形
成することができる。
発明によれば、従来のプロセス温度よりも大幅に低い 6
00℃以下という低いプロセス温度で、従来のような酸化
に起因した抵抗増大の無い、かつ十分に低抵抗化が成さ
れており導電性の良好なゲート配線を備えたＴＦＴを形
成することができる。
【図１】本発明の製造方法の主要部を示す図である。
【図２】コプラナ型ポリシリコンＴＦＴの従来の製造方
法の一例を示す図である。
法の一例を示す図である。
１…絶縁性基板、２…活性層、３…ゲート絶縁膜、４…
ゲート電極、５…ソース・ドレイン領域、６…層間絶縁
層、７…コンタクトホール、８…信号線
ゲート電極、５…ソース・ドレイン領域、６…層間絶縁
層、７…コンタクトホール、８…信号線
Claims (1)
- 【請求項１】 絶縁性基板上に、半導体膜で形成された
活性層と、ゲート絶縁層と、ゲート電極と、層間絶縁層
とを備えたコプラナ型薄膜トランジスタの、前記半導体
膜のソース・ドレイン領域に該当する領域に不純物イオ
ンの注入を行なう工程と、該不純物イオンを活性化する
工程とを備えた、製造プロセス中の最高温度が 350℃乃
至 600℃である、コプラナ型薄膜トランジスタの製造方
法において、 前記ゲート電極を、少なくともＭｏＴａ合金またはＭｏ
Ｗ合金を材料として形成された層を含んで形成し、前記
層間絶縁層又は該層間絶縁層都は別の絶縁膜を、少なく
とも前記ゲート電極を覆うように形成した後に、前記ソ
ース・ドレイン領域の活性化を行なう工程を具備するこ
とを特徴とするコプラナ型薄膜トランジスタの製造方
法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7182499A JPH0936370A (ja) | 1995-07-19 | 1995-07-19 | コプラナ型薄膜トランジスタの製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7182499A JPH0936370A (ja) | 1995-07-19 | 1995-07-19 | コプラナ型薄膜トランジスタの製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0936370A true JPH0936370A (ja) | 1997-02-07 |
Family
ID=16119369
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP7182499A Withdrawn JPH0936370A (ja) | 1995-07-19 | 1995-07-19 | コプラナ型薄膜トランジスタの製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0936370A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2001059849A1 (fr) * | 2000-02-09 | 2001-08-16 | Matsushita Electric Industrial Co., Ltd. | Transistor a film mince a gachette en alliage molybdene-tungstene |
| KR100508036B1 (ko) * | 1997-02-26 | 2005-11-21 | 삼성전자주식회사 | 몰리브덴또는몰리브덴합금을이용한반도체장치의제조방법 |
| WO2006028192A1 (ja) | 2004-09-08 | 2006-03-16 | Hitachi Cable, Ltd. | 衝撃検知光ファイバセンサ |
-
1995
- 1995-07-19 JP JP7182499A patent/JPH0936370A/ja not_active Withdrawn
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100508036B1 (ko) * | 1997-02-26 | 2005-11-21 | 삼성전자주식회사 | 몰리브덴또는몰리브덴합금을이용한반도체장치의제조방법 |
| WO2001059849A1 (fr) * | 2000-02-09 | 2001-08-16 | Matsushita Electric Industrial Co., Ltd. | Transistor a film mince a gachette en alliage molybdene-tungstene |
| WO2006028192A1 (ja) | 2004-09-08 | 2006-03-16 | Hitachi Cable, Ltd. | 衝撃検知光ファイバセンサ |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Withdrawal of application because of no request for examination |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 20021001 |