JPH0621455A - 薄膜トランジスタ - Google Patents
薄膜トランジスタInfo
- Publication number
- JPH0621455A JPH0621455A JP4173117A JP17311792A JPH0621455A JP H0621455 A JPH0621455 A JP H0621455A JP 4173117 A JP4173117 A JP 4173117A JP 17311792 A JP17311792 A JP 17311792A JP H0621455 A JPH0621455 A JP H0621455A
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- JP
- Japan
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- gate
- film
- semiconductor
- insulating film
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Abstract
(57)【要約】
【構成】 本発明のＴＦＴは、半導体活性領域５ａの上
側及び下側のみならず、対向する側面をも連続的に被覆
したゲート絶縁膜４、６及びゲート電極膜３、８を設け
ることにより、半導体活性領域５ａの２つの側面部分の
存在によってチャンネル幅を実効的に拡大できると共
に、上側と下側のゲート電極が２つの側面部分ゲート電
極で電気的に結合されている。 【効果】 本発明のＴＦＴの構成によれば、上側と下側
のゲート電極をＴＦＴの両側面で連結しているので、こ
れら電極の内の一方が短絡して電気的に孤立してしまう
事故を回避でき、信頼性が向上する。
側及び下側のみならず、対向する側面をも連続的に被覆
したゲート絶縁膜４、６及びゲート電極膜３、８を設け
ることにより、半導体活性領域５ａの２つの側面部分の
存在によってチャンネル幅を実効的に拡大できると共
に、上側と下側のゲート電極が２つの側面部分ゲート電
極で電気的に結合されている。 【効果】 本発明のＴＦＴの構成によれば、上側と下側
のゲート電極をＴＦＴの両側面で連結しているので、こ
れら電極の内の一方が短絡して電気的に孤立してしまう
事故を回避でき、信頼性が向上する。
Description
【０００１】
【産業上の利用分野】本発明は、アクティブマトリクス
型液晶ディスプレーなどに用いられる薄膜トランジスタ
（ＴＦＴ）に関する。
型液晶ディスプレーなどに用いられる薄膜トランジスタ
（ＴＦＴ）に関する。
【０００２】
【従来の技術】近年、シリコン基板上もしくは、絶縁基
板上にＴＦＴを形成する研究が活発に行われている。そ
の目的の一つには、薄型、高品位、大口径のアクティブ
マトリクス型ディスプレイの実現が挙げられる。即ち、
基板上にＴＦＴをマトリクス状に形成し、そのスイッチ
ング特性を応用して液晶等の薄型ディスプレイを目指す
ものである。そのようにして構成されたアクティブマト
リクス型液晶ディスプレイのトランジスタに関しては、
「フラットパネル・ディスプレイ９１’」（日経ＢＰ社
刊）をはじめ、多くの報告がある。
板上にＴＦＴを形成する研究が活発に行われている。そ
の目的の一つには、薄型、高品位、大口径のアクティブ
マトリクス型ディスプレイの実現が挙げられる。即ち、
基板上にＴＦＴをマトリクス状に形成し、そのスイッチ
ング特性を応用して液晶等の薄型ディスプレイを目指す
ものである。そのようにして構成されたアクティブマト
リクス型液晶ディスプレイのトランジスタに関しては、
「フラットパネル・ディスプレイ９１’」（日経ＢＰ社
刊）をはじめ、多くの報告がある。
【０００３】このようなディスプレーの中でも、特に、
液晶テレビについては、高精彩化に対応するため、画素
の占有面積を大幅に縮小する必要がある。これを実現す
るため、ゲート電極、ビデオ信号線の細線化、及びスイ
ッチングトランジスタのサイズ縮小などが求められてい
る。
液晶テレビについては、高精彩化に対応するため、画素
の占有面積を大幅に縮小する必要がある。これを実現す
るため、ゲート電極、ビデオ信号線の細線化、及びスイ
ッチングトランジスタのサイズ縮小などが求められてい
る。
【０００４】このように、今後ＴＦＴの微細化は避けら
れないが、この時ＴＦＴの小型化、微細化、及びチャン
ネル幅の縮小に伴い、ＴＦＴの電流駆動能力が低下する
という問題が生じる。
れないが、この時ＴＦＴの小型化、微細化、及びチャン
ネル幅の縮小に伴い、ＴＦＴの電流駆動能力が低下する
という問題が生じる。
【０００５】それを回避するために、ＴＦＴの半導体活
性領域の上面のみならず下面にもゲート電極を設けて、
ＴＦＴのチャンネル幅を実質的に大きくできる所謂ダブ
ルゲート型ＴＦＴが提案されている。
性領域の上面のみならず下面にもゲート電極を設けて、
ＴＦＴのチャンネル幅を実質的に大きくできる所謂ダブ
ルゲート型ＴＦＴが提案されている。
【０００６】しかしながら、ダブルゲート型ＴＦＴで
は、実質的なチャンネル幅拡大効果に限界があるばかり
か、ＴＦＴの厚みが大きくなる事を抑制する目的で上下
両ゲート電極の膜厚を薄く形成する結果、このゲート電
極が短絡する事故が発生しやくなる欠点があった。
は、実質的なチャンネル幅拡大効果に限界があるばかり
か、ＴＦＴの厚みが大きくなる事を抑制する目的で上下
両ゲート電極の膜厚を薄く形成する結果、このゲート電
極が短絡する事故が発生しやくなる欠点があった。
【０００７】
【発明が解決しようとする課題】本発明は、上記従来技
術に鑑みてなされたものであり、ＴＦＴの微細化に伴う
ゲート電極の短絡事故を回避しながら、チャンネル幅を
実質的に大きくできるＴＦＴを実現するものである。
術に鑑みてなされたものであり、ＴＦＴの微細化に伴う
ゲート電極の短絡事故を回避しながら、チャンネル幅を
実質的に大きくできるＴＦＴを実現するものである。
【０００８】
【課題を解決するための手段】本発明のＴＦＴは、薄膜
状の半導体領域、該半導体領域の上下及び対向する側面
を連続的に被覆した環状のゲート絶縁膜、該ゲート絶縁
膜の表面を連続的に被覆した環状のゲート電極、上記半
導体領域の一端に連結したソース電極、並びに上記半導
体領域の他端に連結したドレイン電極を具備したもので
ある。
状の半導体領域、該半導体領域の上下及び対向する側面
を連続的に被覆した環状のゲート絶縁膜、該ゲート絶縁
膜の表面を連続的に被覆した環状のゲート電極、上記半
導体領域の一端に連結したソース電極、並びに上記半導
体領域の他端に連結したドレイン電極を具備したもので
ある。
【０００９】
【作用】本発明のＴＦＴによれば、ＴＦＴの半導体領域
の上側及び下側のみならず、対向する側面をも連続的に
被覆したゲート絶縁膜及びゲート電極膜を設けることに
より、半導体領域の２つの側面部分の存在によってチャ
ンネル幅を実効的に拡大できると共に上側と下側のゲー
ト電極が２つの側面部分ゲート電極で電気的に結合され
ているので、一方の電極が短絡して電気的に孤立してし
まう事故を回避できる。
の上側及び下側のみならず、対向する側面をも連続的に
被覆したゲート絶縁膜及びゲート電極膜を設けることに
より、半導体領域の２つの側面部分の存在によってチャ
ンネル幅を実効的に拡大できると共に上側と下側のゲー
ト電極が２つの側面部分ゲート電極で電気的に結合され
ているので、一方の電極が短絡して電気的に孤立してし
まう事故を回避できる。
【００１０】
【実施例】図１は本発明の実施例に係るＴＦＴの平面図
を模式的に示している。更に、図２は図１のＴＦＴのＡ
−Ａ’断面図、図３は図１のＴＦＴのＢ−Ｂ’断面図を
夫々工程順に示している。
を模式的に示している。更に、図２は図１のＴＦＴのＡ
−Ａ’断面図、図３は図１のＴＦＴのＢ−Ｂ’断面図を
夫々工程順に示している。
【００１１】これらの図に於て、１はシリコン基板、２
は絶縁膜、３は第１ゲート電極膜、４は第１ゲート絶縁
膜、５は半導体膜、５ａは半導体活性領域、５ｂはドー
プ半導体領域、６は第２ゲート絶縁膜、７はゲート絶縁
膜４に設けられたコンタクト穴、８は第２ゲート電極
膜、９は膜間絶縁膜、１０はソース電極もしくはドレイ
ン電極として用いられる金属電極である。
は絶縁膜、３は第１ゲート電極膜、４は第１ゲート絶縁
膜、５は半導体膜、５ａは半導体活性領域、５ｂはドー
プ半導体領域、６は第２ゲート絶縁膜、７はゲート絶縁
膜４に設けられたコンタクト穴、８は第２ゲート電極
膜、９は膜間絶縁膜、１０はソース電極もしくはドレイ
ン電極として用いられる金属電極である。
【００１２】以下に、図２の各（イ）〜（ニ）と図３の
各（イ）〜（ニ）の製造工程断面図に基づいて、本発明
のＴＦＴの製造方法を説明する。
各（イ）〜（ニ）の製造工程断面図に基づいて、本発明
のＴＦＴの製造方法を説明する。
【００１３】図２（イ）並びに図３（イ）に於て、シリ
コン基板１の表面には、熱酸化法を用いて絶縁膜２が形
成されている。この熱酸化処理における基板温度は約１
０００度で、絶縁膜２の膜厚は約２００ｎｍである。３
は第１ゲート電極膜であり、減圧ＣＶＤ法を用いて前記
絶縁膜２上に膜厚約２００ｎｍの多結晶シリコン膜を堆
積し、更にリン酸拡散法を用いてシート抵抗値を約１０
０％にして形成する。
コン基板１の表面には、熱酸化法を用いて絶縁膜２が形
成されている。この熱酸化処理における基板温度は約１
０００度で、絶縁膜２の膜厚は約２００ｎｍである。３
は第１ゲート電極膜であり、減圧ＣＶＤ法を用いて前記
絶縁膜２上に膜厚約２００ｎｍの多結晶シリコン膜を堆
積し、更にリン酸拡散法を用いてシート抵抗値を約１０
０％にして形成する。
【００１４】図２（ロ）並びに図３（ロ）に於て、上記
の工程で得られた積層体の第１ゲート電極膜３をフォト
リソエッチングを用いて、帯形状にエッチング形成す
る。４は第１ゲート絶縁膜であり、前記積層体表面に熱
酸化法を用いて形成する。その際の基板温度は約１００
０度で、膜厚は約５０ｎｍである。５は半導体膜であ
り、減圧ＣＶＤ法を用いて、多結晶シリコン膜を膜厚２
００ｎｍで積層体表面に堆積し、更にフォトリソエッチ
ングを用いて、上記第１ゲート電極膜３と交差するよう
な帯形状にエッチング形成する。
の工程で得られた積層体の第１ゲート電極膜３をフォト
リソエッチングを用いて、帯形状にエッチング形成す
る。４は第１ゲート絶縁膜であり、前記積層体表面に熱
酸化法を用いて形成する。その際の基板温度は約１００
０度で、膜厚は約５０ｎｍである。５は半導体膜であ
り、減圧ＣＶＤ法を用いて、多結晶シリコン膜を膜厚２
００ｎｍで積層体表面に堆積し、更にフォトリソエッチ
ングを用いて、上記第１ゲート電極膜３と交差するよう
な帯形状にエッチング形成する。
【００１５】図２（ハ）並びに図３（ハ）に於て、積層
体の第２ゲート絶縁膜６を半導体膜５の露出全表面上に
熱酸化法を用いて形成する。その際の基板温度は約１０
００度で、膜厚は約５０ｎｍである。尚、これで半導体
膜５の上下の絶縁膜４、６と対向する側面の絶縁膜６、
６が連続的に、この半導体膜５の周囲を被覆した環状の
ゲート絶縁膜が形成されたことになる。７、７はコンタ
クト穴であり、フォトリソエッチングを用いて、第２ゲ
ート絶縁膜６に所定形状の開口を設ける。８は第２ゲー
ト電極膜であり、減圧ＣＶＤ法を用いて、膜厚２００ｎ
ｍの多結晶シリコン膜を堆積した後、フォトリソエッチ
ングを用いて、上記第１ゲート電極膜３の延在方向に沿
った帯形状にエッチング形成する。この時、前記コンタ
クト穴７、７により第１ゲート電極膜３及び第２ゲート
電極膜８が導通し、環状のゲート電極が形成されたこと
になる。続いて、イオン注入法を用いて、半導体膜５及
び第２ゲート電極８にリンをドーピングすると、該半導
体膜５にはノンドープの半導体活性領域５ａ、及びＴＦ
Ｔのドレイン領域またはソース領域となるドープ半導体
領域５ｂが夫々形成される。
体の第２ゲート絶縁膜６を半導体膜５の露出全表面上に
熱酸化法を用いて形成する。その際の基板温度は約１０
００度で、膜厚は約５０ｎｍである。尚、これで半導体
膜５の上下の絶縁膜４、６と対向する側面の絶縁膜６、
６が連続的に、この半導体膜５の周囲を被覆した環状の
ゲート絶縁膜が形成されたことになる。７、７はコンタ
クト穴であり、フォトリソエッチングを用いて、第２ゲ
ート絶縁膜６に所定形状の開口を設ける。８は第２ゲー
ト電極膜であり、減圧ＣＶＤ法を用いて、膜厚２００ｎ
ｍの多結晶シリコン膜を堆積した後、フォトリソエッチ
ングを用いて、上記第１ゲート電極膜３の延在方向に沿
った帯形状にエッチング形成する。この時、前記コンタ
クト穴７、７により第１ゲート電極膜３及び第２ゲート
電極膜８が導通し、環状のゲート電極が形成されたこと
になる。続いて、イオン注入法を用いて、半導体膜５及
び第２ゲート電極８にリンをドーピングすると、該半導
体膜５にはノンドープの半導体活性領域５ａ、及びＴＦ
Ｔのドレイン領域またはソース領域となるドープ半導体
領域５ｂが夫々形成される。
【００１６】最後に、図２（ニ）並びに図３（ニ）に於
て、積層体の上層の膜間絶縁膜９は、ＣＶＤ法を用い
て、酸化シリコンを膜厚３００ｎｍで積層体表面に堆積
し、更にフォトリソエッチングを用いて、ソース電極及
びドレイン電極を形成するために所定形状の開口を設け
る。１０はソース電極及びドレイン電極であり、通常の
アルミニウムのスパッタ法を用いて、上記開口から露出
しているドープ半導体領域５ｂに夫々連結されている。
て、積層体の上層の膜間絶縁膜９は、ＣＶＤ法を用い
て、酸化シリコンを膜厚３００ｎｍで積層体表面に堆積
し、更にフォトリソエッチングを用いて、ソース電極及
びドレイン電極を形成するために所定形状の開口を設け
る。１０はソース電極及びドレイン電極であり、通常の
アルミニウムのスパッタ法を用いて、上記開口から露出
しているドープ半導体領域５ｂに夫々連結されている。
【００１７】このようにして得られたＴＦＴは、半導体
活性領域５ａの上側及び下側のみならず、対向する側面
をも連続的に被覆したゲート絶縁膜４、６及びゲート電
極膜３、８を設けることにより、半導体活性領域５ａの
２つの側面部分にもゲート絶縁膜とゲート電極が備えら
れる事になる。このため半導活性領域５ａの両側面部分
を加えたことでチャンネル幅を確実に拡大できると共
に、上側と下側のゲート電極が２つの側面部分ゲート電
極で電気的に結合されているので、一方の電極が短絡し
て電気的に孤立してしまう事故を回避できる。
活性領域５ａの上側及び下側のみならず、対向する側面
をも連続的に被覆したゲート絶縁膜４、６及びゲート電
極膜３、８を設けることにより、半導体活性領域５ａの
２つの側面部分にもゲート絶縁膜とゲート電極が備えら
れる事になる。このため半導活性領域５ａの両側面部分
を加えたことでチャンネル幅を確実に拡大できると共
に、上側と下側のゲート電極が２つの側面部分ゲート電
極で電気的に結合されているので、一方の電極が短絡し
て電気的に孤立してしまう事故を回避できる。
【００１８】上述の実施例に於ては、基板としてシリコ
ン基板を用いたが、石英ガラス等の絶縁基板上に形成さ
れるＴＦＴにも本発明の採用は可能である。
ン基板を用いたが、石英ガラス等の絶縁基板上に形成さ
れるＴＦＴにも本発明の採用は可能である。
【００１９】
【発明の効果】本発明のＴＦＴは、半導体活性領域の上
側及び下側のみならず、対向する側面をも連続的に被覆
したゲート絶縁膜及びゲート電極膜を設けることによ
り、半導体活性領域の２つの側面部分の存在によってチ
ャンネル幅を実効的に拡大できると共に、上側と下側の
ゲート電極が２つの側面部分ゲート電極で電気的に結合
されているので、一方の電極が短絡して電気的に孤立し
てしまう事故を回避でき、トランジスタとしての信頼性
の向上に寄与するところは大きい。
側及び下側のみならず、対向する側面をも連続的に被覆
したゲート絶縁膜及びゲート電極膜を設けることによ
り、半導体活性領域の２つの側面部分の存在によってチ
ャンネル幅を実効的に拡大できると共に、上側と下側の
ゲート電極が２つの側面部分ゲート電極で電気的に結合
されているので、一方の電極が短絡して電気的に孤立し
てしまう事故を回避でき、トランジスタとしての信頼性
の向上に寄与するところは大きい。
【図１】本発明のＴＦＴの平面図。
【図２】本発明のＴＦＴの図１におけるＡ−Ａ’方向工
程断面図。
程断面図。
【図３】本発明のＴＦＴの図１におけるＢ−Ｂ’方向工
程断面図。
程断面図。
１ ：シリコン基板 ２ ：絶縁膜 ３ ：第１ゲート電極膜 ４ ：第１ゲート絶縁膜 ５ ：半導体膜 ５ａ：半導体活性領域 ５ｂ：ドープ半導体領域 ６ ：第２ゲート絶縁膜 ７ ：コンタクト穴 ８ ：第２ゲート電極膜 ９ ：半導体領域 １０：膜間絶縁膜 １１：金属電極
Claims (1)
- 【請求項１】 薄膜状の半導体領域、該半導体領域の上
下及び対向する側面を連続的に被覆した環状のゲート絶
縁膜、該ゲート絶縁膜の表面を連続的に被覆した環状の
ゲート電極、上記半導体領域の一端に連結したソース電
極、並びに上記半導体領域の他端に連結したドレイン電
極を具備してなる薄膜トランジスタ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4173117A JPH0621455A (ja) | 1992-06-30 | 1992-06-30 | 薄膜トランジスタ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4173117A JPH0621455A (ja) | 1992-06-30 | 1992-06-30 | 薄膜トランジスタ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0621455A true JPH0621455A (ja) | 1994-01-28 |
Family
ID=15954459
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4173117A Pending JPH0621455A (ja) | 1992-06-30 | 1992-06-30 | 薄膜トランジスタ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0621455A (ja) |
Cited By (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2001313395A (ja) * | 2000-04-28 | 2001-11-09 | Takehide Shirato | Ｍｉｓ電界効果トランジスタ及びその製造方法 |
| JP2001313394A (ja) * | 2000-04-28 | 2001-11-09 | Takehide Shirato | 半導体装置 |
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| JP2007281188A (ja) * | 2006-04-06 | 2007-10-25 | Seiko Epson Corp | トランジスタ、画素電極基板、電気光学装置、電子機器及び半導体素子の製造方法 |
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| JP2011181896A (ja) * | 2010-03-03 | 2011-09-15 | Soitec Silicon On Insulator Technologies | 絶縁層の下の埋め込み裏面制御ゲートを有するＳｅＯＩ基板上のデータパスセル |
| KR20150007231A (ko) * | 2013-07-10 | 2015-01-20 | 가부시키가이샤 한도오따이 에네루기 켄큐쇼 | 반도체 장치 및 반도체 장치를 포함하는 표시 장치 |
| JP2019083341A (ja) * | 1999-08-31 | 2019-05-30 | 株式会社半導体エネルギー研究所 | 半導体装置 |
-
1992
- 1992-06-30 JP JP4173117A patent/JPH0621455A/ja active Pending
Cited By (21)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
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| US9991288B2 (en) | 2010-02-05 | 2018-06-05 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device and method for manufacturing the same |
| JP2013232657A (ja) * | 2010-02-05 | 2013-11-14 | Semiconductor Energy Lab Co Ltd | 半導体装置 |
| US8878180B2 (en) | 2010-02-05 | 2014-11-04 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device and method for manufacturing the same |
| US11749686B2 (en) | 2010-02-05 | 2023-09-05 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device and method for manufacturing the same |
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| JP2016054325A (ja) * | 2010-02-05 | 2016-04-14 | 株式会社半導体エネルギー研究所 | 半導体装置 |
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| TWI559556B (zh) * | 2010-02-05 | 2016-11-21 | 半導體能源研究所股份有限公司 | 半導體裝置及其製造方法 |
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