JPH11258636A - 薄膜トランジスタおよびその製造方法 - Google Patents
薄膜トランジスタおよびその製造方法Info
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- JPH11258636A JPH11258636A JP6534298A JP6534298A JPH11258636A JP H11258636 A JPH11258636 A JP H11258636A JP 6534298 A JP6534298 A JP 6534298A JP 6534298 A JP6534298 A JP 6534298A JP H11258636 A JPH11258636 A JP H11258636A
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Abstract
(57)【要約】
【課題】 性能、信頼性を大きく向上させた薄膜トラン
ジスタを提供する。 【解決手段】 ガラス基板１上に不純物拡散を防止する
アンダーコート層２を形成し、アンダーコート層２上に
は多結晶シリコンの活性層３を形成する。活性層３はチ
ャネル領域４、ドレイン領域５およびソース領域６を有
する。ゲート絶縁膜７を形成しチャネル領域４上に活性
層３の上端部まで下面が平行なゲート電極８を形成し、
層間絶縁膜９を形成する。コンタクトホール11，12を形
成し、ドレイン電極13およびソース電極14を形成する。
電界集中を抑制してゲート耐圧を向上するとともに、閾
値電圧の低下を抑制する。
ジスタを提供する。 【解決手段】 ガラス基板１上に不純物拡散を防止する
アンダーコート層２を形成し、アンダーコート層２上に
は多結晶シリコンの活性層３を形成する。活性層３はチ
ャネル領域４、ドレイン領域５およびソース領域６を有
する。ゲート絶縁膜７を形成しチャネル領域４上に活性
層３の上端部まで下面が平行なゲート電極８を形成し、
層間絶縁膜９を形成する。コンタクトホール11，12を形
成し、ドレイン電極13およびソース電極14を形成する。
電界集中を抑制してゲート耐圧を向上するとともに、閾
値電圧の低下を抑制する。
Description
【０００１】
【発明の属する技術分野】本発明は、ゲート上置きのい
わゆるコプラナ型の薄膜トランジスタおよびその製造方
法に関する。
わゆるコプラナ型の薄膜トランジスタおよびその製造方
法に関する。
【０００２】
【従来の技術】一般に、ＭＯＳ型の電界効果トランジス
タ（ＭＯＳＦＥＴ）は、たとえばアクティブマトリック
ス型の液晶表示装置の画素スイッチング素子としての薄
膜トランジスタ（Thin Film Transistor）や半導体集積
回路などに用いられている。そして、薄膜トランジスタ
の場合は、活性層に多結晶シリコンや非晶質シリコンが
用いられることが多く、活性層に多結晶シリコンを用い
たものでは、ゲート上置き構造であるいわゆるコプラナ
構造をとることが多い。
タ（ＭＯＳＦＥＴ）は、たとえばアクティブマトリック
ス型の液晶表示装置の画素スイッチング素子としての薄
膜トランジスタ（Thin Film Transistor）や半導体集積
回路などに用いられている。そして、薄膜トランジスタ
の場合は、活性層に多結晶シリコンや非晶質シリコンが
用いられることが多く、活性層に多結晶シリコンを用い
たものでは、ゲート上置き構造であるいわゆるコプラナ
構造をとることが多い。
【０００３】ここで、従来のコプラナ構造の薄膜トラン
ジスタを図３および図４を参照して説明する。
ジスタを図３および図４を参照して説明する。
【０００４】この薄膜トランジスタは、透明絶縁基板で
あるガラス基板１上に、不純物拡散を防止するＳｉＯ2
などのアンダーコート層２が形成され、このアンダーコ
ート層２上には多結晶シリコンの活性層３がエッチング
により形成され、この活性層３は中央にチャネル領域４
が形成され、このチャネル領域４の両側にはそれぞれド
レイン領域５およびソース領域６が形成され、この活性
層３を含むアンダーコート層２上にはゲート絶縁膜７が
形成されている。
あるガラス基板１上に、不純物拡散を防止するＳｉＯ2
などのアンダーコート層２が形成され、このアンダーコ
ート層２上には多結晶シリコンの活性層３がエッチング
により形成され、この活性層３は中央にチャネル領域４
が形成され、このチャネル領域４の両側にはそれぞれド
レイン領域５およびソース領域６が形成され、この活性
層３を含むアンダーコート層２上にはゲート絶縁膜７が
形成されている。
【０００５】また、ゲート絶縁膜７のチャネル領域４上
にはゲート電極８が形成され、このゲート電極８を覆っ
て層間絶縁膜９が形成され、この層間絶縁膜９およびゲ
ート絶縁膜７にコンタクトホール11，12が形成され、そ
れぞれドレイン領域５およびソース領域６に接続される
ドレイン電極13およびソース電極14が形成されている。
にはゲート電極８が形成され、このゲート電極８を覆っ
て層間絶縁膜９が形成され、この層間絶縁膜９およびゲ
ート絶縁膜７にコンタクトホール11，12が形成され、そ
れぞれドレイン領域５およびソース領域６に接続される
ドレイン電極13およびソース電極14が形成されている。
【０００６】このように、コプラナ構造の場合、アンダ
ーコート層２を成膜したガラス基板１上に多結晶シリコ
ン膜を形成し、この多結晶シリコン膜を素子分離のため
島状にエッチングして活性層３を形成し、この活性層３
上にゲート絶縁膜７およびゲート電極８が順次積層され
るため、活性層３は図４に示すように台形状となり、活
性層３の上端部の角度を有する部分とゲート絶縁膜７と
が接してしまう。
ーコート層２を成膜したガラス基板１上に多結晶シリコ
ン膜を形成し、この多結晶シリコン膜を素子分離のため
島状にエッチングして活性層３を形成し、この活性層３
上にゲート絶縁膜７およびゲート電極８が順次積層され
るため、活性層３は図４に示すように台形状となり、活
性層３の上端部の角度を有する部分とゲート絶縁膜７と
が接してしまう。
【０００７】このように、ゲート電極８は、ゲート絶縁
膜７を介して台形上の活性層３の端面をも覆うように形
成されているので、たとえばｎチャネル型の薄膜トラン
ジスタを動作させるためにゲート電極８の電圧を負側か
ら掃引していく際に、活性層３の上端部に局部的に電界
が集中し、ゲート絶縁膜７が破壊するおそれがある。な
お、ｐチャネル型の薄膜トランジスタであればゲート電
極８の電圧を正側から掃引するが同様である。
膜７を介して台形上の活性層３の端面をも覆うように形
成されているので、たとえばｎチャネル型の薄膜トラン
ジスタを動作させるためにゲート電極８の電圧を負側か
ら掃引していく際に、活性層３の上端部に局部的に電界
が集中し、ゲート絶縁膜７が破壊するおそれがある。な
お、ｐチャネル型の薄膜トランジスタであればゲート電
極８の電圧を正側から掃引するが同様である。
【０００８】さらに、ドレイン領域５およびソース領域
６間に流れる電流が、活性層３の上端部から流れ始まっ
てしまい、閾値電圧を低下させ、薄膜トランジスタの性
能劣化および信頼性を低下させてしまう。
６間に流れる電流が、活性層３の上端部から流れ始まっ
てしまい、閾値電圧を低下させ、薄膜トランジスタの性
能劣化および信頼性を低下させてしまう。
【０００９】
【発明が解決しようとする課題】上述のように、島状に
エッチングされた活性層３の上端部が角度を有し、ゲー
ト絶縁膜７を介して形成されているゲート電極８が活性
層３の端面を覆う構造の薄膜トランジスタでは、薄膜ト
ランジスタの動作の際に活性層３の上端部で電界集中が
起こり、ゲート絶縁膜７を破壊したり閾値電圧が低下す
るおそれがある問題を有している。
エッチングされた活性層３の上端部が角度を有し、ゲー
ト絶縁膜７を介して形成されているゲート電極８が活性
層３の端面を覆う構造の薄膜トランジスタでは、薄膜ト
ランジスタの動作の際に活性層３の上端部で電界集中が
起こり、ゲート絶縁膜７を破壊したり閾値電圧が低下す
るおそれがある問題を有している。
【００１０】本発明は、上記問題点に鑑みなされたもの
で、性能および信頼性を大きく向上させた薄膜トランジ
スタおよびその製造方法を提供することを目的とする。
で、性能および信頼性を大きく向上させた薄膜トランジ
スタおよびその製造方法を提供することを目的とする。
【００１１】
【課題を解決するための手段】本発明は、基板上に形成
されドレイン領域およびソース領域を有する活性層と、
この活性層を覆って形成されるゲート絶縁膜と、前記活
性層の上方に位置しこのゲート絶縁膜上に形成され下面
が前記活性層の端部でもこの活性層の上面と平行に形成
されたゲート電極とを具備したものである。
されドレイン領域およびソース領域を有する活性層と、
この活性層を覆って形成されるゲート絶縁膜と、前記活
性層の上方に位置しこのゲート絶縁膜上に形成され下面
が前記活性層の端部でもこの活性層の上面と平行に形成
されたゲート電極とを具備したものである。
【００１２】また、本発明は、基板上に形成されドレイ
ン領域およびソース領域を有する活性層と、この活性層
を覆って上面が前記活性層の端部でも活性層の上面と平
行に形成されたゲート絶縁膜と、前記活性層の上方に位
置しこのゲート絶縁膜上に形成されたゲート電極とを具
備したものである。
ン領域およびソース領域を有する活性層と、この活性層
を覆って上面が前記活性層の端部でも活性層の上面と平
行に形成されたゲート絶縁膜と、前記活性層の上方に位
置しこのゲート絶縁膜上に形成されたゲート電極とを具
備したものである。
【００１３】さらに、本発明は、基板上に形成されドレ
イン領域およびソース領域を有する活性層と、この活性
層を覆って上面がほぼ平坦面に形成されたゲート絶縁膜
と、前記活性層の上方に位置しこのゲート絶縁膜上に形
成されたゲート電極とを具備したものである。
イン領域およびソース領域を有する活性層と、この活性
層を覆って上面がほぼ平坦面に形成されたゲート絶縁膜
と、前記活性層の上方に位置しこのゲート絶縁膜上に形
成されたゲート電極とを具備したものである。
【００１４】そして、ゲート絶縁膜上に形成され下面が
活性層の端部でも活性層の上面と平行にゲート電極が形
成されたり、上面が活性層の端部でも活性層の上面と平
行にゲート絶縁膜が形成されたり、あるいは、ゲート電
極が形成される上面がほぼ平坦面にゲート絶縁膜が形成
されたため、ゲート絶縁膜の上面が、活性層の上端部で
も活性層の上面に対して平行であるので、活性層での電
界集中の発生を抑制してゲート絶縁膜の破壊および閾値
電圧の低下を防ぐ。
活性層の端部でも活性層の上面と平行にゲート電極が形
成されたり、上面が活性層の端部でも活性層の上面と平
行にゲート絶縁膜が形成されたり、あるいは、ゲート電
極が形成される上面がほぼ平坦面にゲート絶縁膜が形成
されたため、ゲート絶縁膜の上面が、活性層の上端部で
も活性層の上面に対して平行であるので、活性層での電
界集中の発生を抑制してゲート絶縁膜の破壊および閾値
電圧の低下を防ぐ。
【００１５】また、活性層の膜厚に対するゲート絶縁膜
の膜厚比が３以下であるもので、ゲート絶縁膜の膜厚が
活性層の膜厚の３倍以下であることにより電界集中を防
止できる。
の膜厚比が３以下であるもので、ゲート絶縁膜の膜厚が
活性層の膜厚の３倍以下であることにより電界集中を防
止できる。
【００１６】また、本発明は、基板上にドレイン領域お
よびソース領域を有する活性層を形成する工程と、この
活性層を覆ってゲート絶縁膜を形成する工程と、このゲ
ート絶縁膜の上面を平坦化する工程と、前記活性層の上
方に位置してこのゲート絶縁膜上にゲート電極を形成す
る工程とを具備するものである。
よびソース領域を有する活性層を形成する工程と、この
活性層を覆ってゲート絶縁膜を形成する工程と、このゲ
ート絶縁膜の上面を平坦化する工程と、前記活性層の上
方に位置してこのゲート絶縁膜上にゲート電極を形成す
る工程とを具備するものである。
【００１７】そして、ゲート絶縁膜の上面を平坦化する
ことにより、活性層の上端部でも活性層の上面に対して
平行となり、活性層での電界集中の発生を抑制してゲー
ト絶縁膜の破壊および閾値電圧の低下を防ぐ。
ことにより、活性層の上端部でも活性層の上面に対して
平行となり、活性層での電界集中の発生を抑制してゲー
ト絶縁膜の破壊および閾値電圧の低下を防ぐ。
【００１８】さらに、ゲート絶縁膜は所望の膜厚より厚
く形成し、この膜厚から所望の膜厚まで薄くして平坦化
することにより、ゲート絶縁膜を所望の膜厚にする。
く形成し、この膜厚から所望の膜厚まで薄くして平坦化
することにより、ゲート絶縁膜を所望の膜厚にする。
【００１９】またさらに、平坦化は、エッチングで行な
うことにより、簡単に平坦化する。
うことにより、簡単に平坦化する。
【００２０】
【発明の実施の形態】以下、本発明の薄膜トランジスタ
の一実施の形態を図１および図２を参照して説明する。
なお、図３および図４に示す従来例に対応する部分には
同一符号を付して説明する。
の一実施の形態を図１および図２を参照して説明する。
なお、図３および図４に示す従来例に対応する部分には
同一符号を付して説明する。
【００２１】この薄膜トランジスタは、ゲート上置きの
いわゆるコプラナ構造のｎチャネルで、たとえば液晶表
示装置のスイッチング素子に用いられ、透明絶縁基板で
あるガラス基板１上に、このガラス基板１からの不純物
拡散を防止するＳｉＯ2 などのアンダーコート層２が形
成され、このアンダーコート層２上には多結晶シリコン
（ポリシリコン）の活性層３がエッチングにより形成さ
れ、この活性層３は中央にチャネル領域４が形成され、
このチャネル領域４の両側にはそれぞれｎ型不純物であ
るリン（Ｐ）が注入されたドレイン領域５およびソース
領域６が形成され、この活性層３を含むアンダーコート
層２上には上面が平坦化されたＳｉＯ2などのゲート絶
縁膜７が形成されている。なお、活性層３はＬＤＤ（Li
ghtly Doped Drain ）構造でもよい。
いわゆるコプラナ構造のｎチャネルで、たとえば液晶表
示装置のスイッチング素子に用いられ、透明絶縁基板で
あるガラス基板１上に、このガラス基板１からの不純物
拡散を防止するＳｉＯ2 などのアンダーコート層２が形
成され、このアンダーコート層２上には多結晶シリコン
（ポリシリコン）の活性層３がエッチングにより形成さ
れ、この活性層３は中央にチャネル領域４が形成され、
このチャネル領域４の両側にはそれぞれｎ型不純物であ
るリン（Ｐ）が注入されたドレイン領域５およびソース
領域６が形成され、この活性層３を含むアンダーコート
層２上には上面が平坦化されたＳｉＯ2などのゲート絶
縁膜７が形成されている。なお、活性層３はＬＤＤ（Li
ghtly Doped Drain ）構造でもよい。
【００２２】また、ゲート絶縁膜７のチャネル領域４上
には活性層３と上端部まで下面が平行な低抵抗金属であ
るモリブデン・タングステン合金（ＭｏＷ）のゲート電
極８が形成され、このゲート電極８を覆って層間絶縁膜
９が形成され、この層間絶縁膜９およびゲート絶縁膜７
にコンタクトホール11，12が形成され、それぞれドレイ
ン領域５およびソース領域６に接続されるドレイン電極
13およびソース電極14が形成されている。
には活性層３と上端部まで下面が平行な低抵抗金属であ
るモリブデン・タングステン合金（ＭｏＷ）のゲート電
極８が形成され、このゲート電極８を覆って層間絶縁膜
９が形成され、この層間絶縁膜９およびゲート絶縁膜７
にコンタクトホール11，12が形成され、それぞれドレイ
ン領域５およびソース領域６に接続されるドレイン電極
13およびソース電極14が形成されている。
【００２３】次に、上記実施の形態の製造工程について
説明する。
説明する。
【００２４】まず、ガラス基板１上に化学気相反応法や
スパッタリング法によりＳｉＯ2 のアンダーコート層２
を形成し、このアンダーコート層２上にプラズマＣＶＤ
法にアモルファスシリコン膜を形成した後にレーザアニ
ールを施してシリコンを多結晶化して多結晶シリコンと
する。そして、この多結晶シリコンをＣＦ4 、Ｏ2 ガス
を用いたケミカルドライエッチング（ＣＤＥ）で島状に
エッチングして活性層３を形成する。なお、このエッチ
ング条件は、Ｏ2 ／ＣＦ4 の流量比を４、エッチング圧
力を４０Ｐａ、マイクロ波電源パワーを８００Ｗ、基板
温度を６０℃とすることにより、ガラス基板１と活性層
３のチャネル領域４の幅方向の側面とのなす角度は３０
°となり、台形状の活性層３が形成される。
スパッタリング法によりＳｉＯ2 のアンダーコート層２
を形成し、このアンダーコート層２上にプラズマＣＶＤ
法にアモルファスシリコン膜を形成した後にレーザアニ
ールを施してシリコンを多結晶化して多結晶シリコンと
する。そして、この多結晶シリコンをＣＦ4 、Ｏ2 ガス
を用いたケミカルドライエッチング（ＣＤＥ）で島状に
エッチングして活性層３を形成する。なお、このエッチ
ング条件は、Ｏ2 ／ＣＦ4 の流量比を４、エッチング圧
力を４０Ｐａ、マイクロ波電源パワーを８００Ｗ、基板
温度を６０℃とすることにより、ガラス基板１と活性層
３のチャネル領域４の幅方向の側面とのなす角度は３０
°となり、台形状の活性層３が形成される。
【００２５】次に、テトラエチルオルソシリケート（Ｔ
ＥＯＳ）、Ｏ2 を原料ガスとするプラズマＣＶＤ法によ
りＳｉＯ2 のゲート絶縁膜７を形成する。また、ゲート
絶縁膜７の膜厚は、後にゲート絶縁膜７の表面を平坦化
することを考慮して、薄膜トランジスタとなる最終的に
必要とする膜厚より厚く形成する。そして、この形成さ
れたゲート絶縁膜７を、たとえばＣＭＰ（Chemical Mec
hanical Polishing ）法などのエッチング方法で表面を
平坦化してもよい。この平坦化の工程によってゲート絶
縁膜７の上面が、活性層３の上端部でも活性層３の上面
に対して平行になる。
ＥＯＳ）、Ｏ2 を原料ガスとするプラズマＣＶＤ法によ
りＳｉＯ2 のゲート絶縁膜７を形成する。また、ゲート
絶縁膜７の膜厚は、後にゲート絶縁膜７の表面を平坦化
することを考慮して、薄膜トランジスタとなる最終的に
必要とする膜厚より厚く形成する。そして、この形成さ
れたゲート絶縁膜７を、たとえばＣＭＰ（Chemical Mec
hanical Polishing ）法などのエッチング方法で表面を
平坦化してもよい。この平坦化の工程によってゲート絶
縁膜７の上面が、活性層３の上端部でも活性層３の上面
に対して平行になる。
【００２６】さらに、ゲート絶縁膜７上に、モリブデン
・タングステン合金の（ＭｏＷ）を成膜して所定の形状
にパターニングしてゲート電極８を成膜する。
・タングステン合金の（ＭｏＷ）を成膜して所定の形状
にパターニングしてゲート電極８を成膜する。
【００２７】そして、このゲート電極８をマスクとして
自己整合により、活性層３にｎ型不純物であるリン
（Ｐ）を、たとえば５Ｅ１６ｃｍ-2の条件でイオン注入
し、ドレイン領域５およびソース領域６を形成し、レー
ザーアニールや熱アニールなどのアニールにより、リン
を活性化する。
自己整合により、活性層３にｎ型不純物であるリン
（Ｐ）を、たとえば５Ｅ１６ｃｍ-2の条件でイオン注入
し、ドレイン領域５およびソース領域６を形成し、レー
ザーアニールや熱アニールなどのアニールにより、リン
を活性化する。
【００２８】さらに、全面に層間絶縁膜９を形成し、こ
の層間絶縁膜９およびゲート絶縁膜７にドレイン領域５
およびソース領域６に対してそれぞれコンタクトホール
11，12を開口形成するとともに、ゲート電極８に対する
図示しないコンタクトホールを開口形成する。
の層間絶縁膜９およびゲート絶縁膜７にドレイン領域５
およびソース領域６に対してそれぞれコンタクトホール
11，12を開口形成するとともに、ゲート電極８に対する
図示しないコンタクトホールを開口形成する。
【００２９】そして、全面にアルミニウム（Ａｌ）など
の金属膜を形成して、この金属膜を所定の形状にパター
ニングしてドレイン電極13およびソース電極14を形成
し、薄膜トランジスタが完成する。
の金属膜を形成して、この金属膜を所定の形状にパター
ニングしてドレイン電極13およびソース電極14を形成
し、薄膜トランジスタが完成する。
【００３０】なお、アンダーコート層２は、ＳｉＯ2 に
限らず、Ｓｉ3 Ｎ4 やＳｉ3 Ｎ4 とＳｉＯ2 の２層の薄
膜を用いてもよい。
限らず、Ｓｉ3 Ｎ4 やＳｉ3 Ｎ4 とＳｉＯ2 の２層の薄
膜を用いてもよい。
【００３１】また、多結晶シリコンは、ＬＰＣＶＤ法あ
るいはスパッタリング法などによりアモルファスシリコ
ン膜を形成した後、このアモルファスシリコン膜にレー
ザーアニールを施して多結晶化してもよく、また、種と
なるアモルファスシリコンから固相成長により形成した
り、ＳｉＨ4 、ＳｉＦ4 、Ｈ2 などを原料ガスとしたプ
ラズマＣＶＤ法により、直接ポリシリコン膜を形成して
もよい。さらに、活性層３としては、多結晶シリコンに
限らず、アモルファスシリコンを用いても良く、アモル
ファスシリコンは、たとえばプラズマＣＶＤ法、ＬＰＣ
ＶＤ法あるいはスパッタリング法などにより形成する。
るいはスパッタリング法などによりアモルファスシリコ
ン膜を形成した後、このアモルファスシリコン膜にレー
ザーアニールを施して多結晶化してもよく、また、種と
なるアモルファスシリコンから固相成長により形成した
り、ＳｉＨ4 、ＳｉＦ4 、Ｈ2 などを原料ガスとしたプ
ラズマＣＶＤ法により、直接ポリシリコン膜を形成して
もよい。さらに、活性層３としては、多結晶シリコンに
限らず、アモルファスシリコンを用いても良く、アモル
ファスシリコンは、たとえばプラズマＣＶＤ法、ＬＰＣ
ＶＤ法あるいはスパッタリング法などにより形成する。
【００３２】さらに、ゲート絶縁膜７の形成方法として
は、プラズマＣＶＤ法の代わりに、常圧ＣＶＤ法、ＬＰ
ＣＶＤ法、ＥＣＲプラズマＣＶＤ法あるいはリモートプ
ラズマＣＶＤ法などの他のＣＶＤ法や、スバッタリング
法などを用いてもよく、原料ガスとしてもＴＥＯＳ、Ｏ
2 ガス以外に、ＳｉＨ4 、Ｏ2 を用いてもよい。また、
ゲート絶縁膜７の膜質をさらに向上させるために、ゲー
ト絶縁膜７を形成した後に６００℃の窒素雰囲気中で、
５時間の条件でアニールしても良い。
は、プラズマＣＶＤ法の代わりに、常圧ＣＶＤ法、ＬＰ
ＣＶＤ法、ＥＣＲプラズマＣＶＤ法あるいはリモートプ
ラズマＣＶＤ法などの他のＣＶＤ法や、スバッタリング
法などを用いてもよく、原料ガスとしてもＴＥＯＳ、Ｏ
2 ガス以外に、ＳｉＨ4 、Ｏ2 を用いてもよい。また、
ゲート絶縁膜７の膜質をさらに向上させるために、ゲー
ト絶縁膜７を形成した後に６００℃の窒素雰囲気中で、
５時間の条件でアニールしても良い。
【００３３】また、ゲート電極８は、モリブデン・タン
グステン合金（ＭｏＷ）に限らず、アルミニウム（Ａ
ｌ）などの低抵抗金属や不純物が導入された多結晶シリ
コンなどで形成してもよい。
グステン合金（ＭｏＷ）に限らず、アルミニウム（Ａ
ｌ）などの低抵抗金属や不純物が導入された多結晶シリ
コンなどで形成してもよい。
【００３４】一方、ｐ型チャネルの薄膜トランジスタを
製造する場合には、リンに代えてｐ型不純物のボロン
（Ｂ）などをイオン注入する。
製造する場合には、リンに代えてｐ型不純物のボロン
（Ｂ）などをイオン注入する。
【００３５】次に、上述の図１および図２に示すｎチャ
ネルの薄膜トランジスタと、従来例の図３および図４に
示すｎチャネルの薄膜トランジスタを用いたゲート耐圧
および閾値電圧との関係の実験結果について表１を参照
して説明する。
ネルの薄膜トランジスタと、従来例の図３および図４に
示すｎチャネルの薄膜トランジスタを用いたゲート耐圧
および閾値電圧との関係の実験結果について表１を参照
して説明する。
【００３６】なお、これら薄膜トランジスタの各サイズ
はチャネル領域４の幅は９μｍ、チャネル領域４の長さ
は４．５μｍ、チャネル領域４の膜厚すなわち活性層３
の膜厚は５００オングストローム、ゲート絶縁膜７の膜
厚は１３００オングストロームである。
はチャネル領域４の幅は９μｍ、チャネル領域４の長さ
は４．５μｍ、チャネル領域４の膜厚すなわち活性層３
の膜厚は５００オングストローム、ゲート絶縁膜７の膜
厚は１３００オングストロームである。
【００３７】
【表１】 そして、実験によれば、ゲート絶縁膜７の上面およびゲ
ート電極８の下面がそれぞれ活性層３の上端部でも、活
性層３の上面に対して平行にしてゲート絶縁膜７の平坦
化を施した薄膜トランジスタでは、電界集中を抑制して
ゲート耐圧を向上するとともに、閾値電圧の低下を抑制
でき、電気的特性が向上するとともに信頼性に優れる。
なお、ゲート絶縁膜７の膜厚が、活性層３の膜厚の３倍
以下である場合に最も効果的である。
ート電極８の下面がそれぞれ活性層３の上端部でも、活
性層３の上面に対して平行にしてゲート絶縁膜７の平坦
化を施した薄膜トランジスタでは、電界集中を抑制して
ゲート耐圧を向上するとともに、閾値電圧の低下を抑制
でき、電気的特性が向上するとともに信頼性に優れる。
なお、ゲート絶縁膜７の膜厚が、活性層３の膜厚の３倍
以下である場合に最も効果的である。
【００３８】
【発明の効果】本発明は、活性層での電界集中の発生を
抑制してゲート絶縁膜の破壊および閾値電圧の低下を防
できる。
抑制してゲート絶縁膜の破壊および閾値電圧の低下を防
できる。
【００３９】
【図１】本発明の一実施の形態の薄膜トランジスタを示
す断面図である。
す断面図である。
【００４０】
【図２】同上一部を省略した図１のII−II断面図であ
る。
る。
【００４１】
【図３】従来例の薄膜トランジスタを示す断面図であ
る。
る。
【００４２】
【図４】同上一部を省略した図３のIV−IV断面図であ
る。
る。
【００４３】
１ ガラス基板 ３ 活性層 ５ ドレイン領域 ６ ソース領域 ７ ゲート絶縁膜 ８ ゲート電極
─────────────────────────────────────────────────────
【手続補正書】
【提出日】平成１０年６月３日
【手続補正１】
【補正対象書類名】明細書
【補正対象項目名】全文
【補正方法】変更
【補正内容】
【書類名】 明細書
【発明の名称】 薄膜トランジスタおよびその製造
方法
方法
【特許請求の範囲】
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は、ゲート上置きのい
わゆるコプラナ型の薄膜トランジスタおよびその製造方
法に関する。
わゆるコプラナ型の薄膜トランジスタおよびその製造方
法に関する。
【０００２】
【従来の技術】一般に、ＭＯＳ型の電界効果トランジス
タ（ＭＯＳＦＥＴ）は、たとえばアクティブマトリック
ス型の液晶表示装置の画素スイッチング素子としての薄
膜トランジスタ（Thin Film Transistor）や半導体集積
回路などに用いられている。そして、薄膜トランジスタ
の場合は、活性層に多結晶シリコンや非晶質シリコンが
用いられることが多く、活性層に多結晶シリコンを用い
たものでは、ゲート上置き構造であるいわゆるコプラナ
構造をとることが多い。
タ（ＭＯＳＦＥＴ）は、たとえばアクティブマトリック
ス型の液晶表示装置の画素スイッチング素子としての薄
膜トランジスタ（Thin Film Transistor）や半導体集積
回路などに用いられている。そして、薄膜トランジスタ
の場合は、活性層に多結晶シリコンや非晶質シリコンが
用いられることが多く、活性層に多結晶シリコンを用い
たものでは、ゲート上置き構造であるいわゆるコプラナ
構造をとることが多い。
【０００３】ここで、従来のコプラナ構造の薄膜トラン
ジスタを図３および図４を参照して説明する。
ジスタを図３および図４を参照して説明する。
【０００４】この薄膜トランジスタは、透明絶縁基板で
あるガラス基板１上に、不純物拡散を防止するＳｉＯ2
などのアンダーコート層２が形成され、このアンダーコ
ート層２上には多結晶シリコンの活性層３がエッチング
により形成され、この活性層３は中央にチャネル領域４
が形成され、このチャネル領域４の両側にはそれぞれド
レイン領域５およびソース領域６が形成され、この活性
層３を含むアンダーコート層２上にはゲート絶縁膜７が
形成されている。
あるガラス基板１上に、不純物拡散を防止するＳｉＯ2
などのアンダーコート層２が形成され、このアンダーコ
ート層２上には多結晶シリコンの活性層３がエッチング
により形成され、この活性層３は中央にチャネル領域４
が形成され、このチャネル領域４の両側にはそれぞれド
レイン領域５およびソース領域６が形成され、この活性
層３を含むアンダーコート層２上にはゲート絶縁膜７が
形成されている。
【０００５】また、ゲート絶縁膜７のチャネル領域４上
にはゲート電極８が形成され、このゲート電極８を覆っ
て層間絶縁膜９が形成され、この層間絶縁膜９およびゲ
ート絶縁膜７にコンタクトホール11，12が形成され、そ
れぞれドレイン領域５およびソース領域６に接続される
ドレイン電極13およびソース電極14が形成されている。
にはゲート電極８が形成され、このゲート電極８を覆っ
て層間絶縁膜９が形成され、この層間絶縁膜９およびゲ
ート絶縁膜７にコンタクトホール11，12が形成され、そ
れぞれドレイン領域５およびソース領域６に接続される
ドレイン電極13およびソース電極14が形成されている。
【０００６】このように、コプラナ構造の場合、アンダ
ーコート層２を成膜したガラス基板１上に多結晶シリコ
ン膜を形成し、この多結晶シリコン膜を素子分離のため
島状にエッチングして活性層３を形成し、この活性層３
上にゲート絶縁膜７およびゲート電極８が順次積層され
るため、活性層３は図４に示すように台形状となり、活
性層３の上端部の角度を有する部分とゲート絶縁膜７と
が接してしまう。
ーコート層２を成膜したガラス基板１上に多結晶シリコ
ン膜を形成し、この多結晶シリコン膜を素子分離のため
島状にエッチングして活性層３を形成し、この活性層３
上にゲート絶縁膜７およびゲート電極８が順次積層され
るため、活性層３は図４に示すように台形状となり、活
性層３の上端部の角度を有する部分とゲート絶縁膜７と
が接してしまう。
【０００７】このように、ゲート電極８は、ゲート絶縁
膜７を介して台形上の活性層３の端面をも覆うように形
成されているので、たとえばｎチャネル型の薄膜トラン
ジスタを動作させるためにゲート電極８の電圧を負側か
ら掃引していく際に、活性層３の上端部に局部的に電界
が集中し、ゲート絶縁膜７が破壊するおそれがある。な
お、ｐチャネル型の薄膜トランジスタであればゲート電
極８の電圧を正側から掃引するが同様である。
膜７を介して台形上の活性層３の端面をも覆うように形
成されているので、たとえばｎチャネル型の薄膜トラン
ジスタを動作させるためにゲート電極８の電圧を負側か
ら掃引していく際に、活性層３の上端部に局部的に電界
が集中し、ゲート絶縁膜７が破壊するおそれがある。な
お、ｐチャネル型の薄膜トランジスタであればゲート電
極８の電圧を正側から掃引するが同様である。
【０００８】さらに、ドレイン領域５およびソース領域
６間に流れる電流が、活性層３の上端部から流れ始まっ
てしまい、閾値電圧を低下させ、薄膜トランジスタの性
能劣化および信頼性を低下させてしまう。
６間に流れる電流が、活性層３の上端部から流れ始まっ
てしまい、閾値電圧を低下させ、薄膜トランジスタの性
能劣化および信頼性を低下させてしまう。
【０００９】
【発明が解決しようとする課題】上述のように、島状に
エッチングされた活性層３の上端部が角度を有し、ゲー
ト絶縁膜７を介して形成されているゲート電極８が活性
層３の端面を覆う構造の薄膜トランジスタでは、薄膜ト
ランジスタの動作の際に活性層３の上端部で電界集中が
起こり、ゲート絶縁膜７を破壊したり閾値電圧が低下す
るおそれがある問題を有している。
エッチングされた活性層３の上端部が角度を有し、ゲー
ト絶縁膜７を介して形成されているゲート電極８が活性
層３の端面を覆う構造の薄膜トランジスタでは、薄膜ト
ランジスタの動作の際に活性層３の上端部で電界集中が
起こり、ゲート絶縁膜７を破壊したり閾値電圧が低下す
るおそれがある問題を有している。
【００１０】本発明は、上記問題点に鑑みなされたもの
で、性能および信頼性を大きく向上させた薄膜トランジ
スタおよびその製造方法を提供することを目的とする。
で、性能および信頼性を大きく向上させた薄膜トランジ
スタおよびその製造方法を提供することを目的とする。
【００１１】
【課題を解決するための手段】本発明は、基板上に形成
されドレイン領域およびソース領域を有する活性層と、
この活性層を覆って形成されるゲート絶縁膜と、前記活
性層の上方に位置しこのゲート絶縁膜上に形成され下面
が前記活性層の端部でもこの活性層の上面と平行に形成
されたゲート電極とを具備したものである。
されドレイン領域およびソース領域を有する活性層と、
この活性層を覆って形成されるゲート絶縁膜と、前記活
性層の上方に位置しこのゲート絶縁膜上に形成され下面
が前記活性層の端部でもこの活性層の上面と平行に形成
されたゲート電極とを具備したものである。
【００１２】また、本発明は、基板上に形成されドレイ
ン領域およびソース領域を有する活性層と、この活性層
を覆って上面が前記活性層の端部でも活性層の上面と平
行に形成されたゲート絶縁膜と、前記活性層の上方に位
置しこのゲート絶縁膜上に形成されたゲート電極とを具
備したものである。
ン領域およびソース領域を有する活性層と、この活性層
を覆って上面が前記活性層の端部でも活性層の上面と平
行に形成されたゲート絶縁膜と、前記活性層の上方に位
置しこのゲート絶縁膜上に形成されたゲート電極とを具
備したものである。
【００１３】さらに、本発明は、基板上に形成されドレ
イン領域およびソース領域を有する活性層と、この活性
層を覆って上面がほぼ平坦面に形成されたゲート絶縁膜
と、前記活性層の上方に位置しこのゲート絶縁膜上に形
成されたゲート電極とを具備したものである。
イン領域およびソース領域を有する活性層と、この活性
層を覆って上面がほぼ平坦面に形成されたゲート絶縁膜
と、前記活性層の上方に位置しこのゲート絶縁膜上に形
成されたゲート電極とを具備したものである。
【００１４】そして、ゲート絶縁膜上に形成され下面が
活性層の端部でも活性層の上面と平行にゲート電極が形
成されたり、上面が活性層の端部でも活性層の上面と平
行にゲート絶縁膜が形成されたり、あるいは、ゲート電
極が形成される上面がほぼ平坦面にゲート絶縁膜が形成
されたため、ゲート絶縁膜の上面が、活性層の上端部で
も活性層の上面に対して平行であるので、活性層での電
界集中の発生を抑制してゲート絶縁膜の破壊および閾値
電圧の低下を防ぐ。
活性層の端部でも活性層の上面と平行にゲート電極が形
成されたり、上面が活性層の端部でも活性層の上面と平
行にゲート絶縁膜が形成されたり、あるいは、ゲート電
極が形成される上面がほぼ平坦面にゲート絶縁膜が形成
されたため、ゲート絶縁膜の上面が、活性層の上端部で
も活性層の上面に対して平行であるので、活性層での電
界集中の発生を抑制してゲート絶縁膜の破壊および閾値
電圧の低下を防ぐ。
【００１５】また、活性層の膜厚に対するゲート絶縁膜
の膜厚比が３以下であるもので、ゲート絶縁膜の膜厚が
活性層の膜厚の３倍以下であることにより電界集中を防
止できる。
の膜厚比が３以下であるもので、ゲート絶縁膜の膜厚が
活性層の膜厚の３倍以下であることにより電界集中を防
止できる。
【００１６】また、本発明は、基板上にドレイン領域お
よびソース領域を有する活性層を形成する工程と、この
活性層を覆ってゲート絶縁膜を形成する工程と、このゲ
ート絶縁膜の上面を平坦化する工程と、前記活性層の上
方に位置してこのゲート絶縁膜上にゲート電極を形成す
る工程とを具備するものである。
よびソース領域を有する活性層を形成する工程と、この
活性層を覆ってゲート絶縁膜を形成する工程と、このゲ
ート絶縁膜の上面を平坦化する工程と、前記活性層の上
方に位置してこのゲート絶縁膜上にゲート電極を形成す
る工程とを具備するものである。
【００１７】そして、ゲート絶縁膜の上面を平坦化する
ことにより、活性層の上端部でも活性層の上面に対して
平行となり、活性層での電界集中の発生を抑制してゲー
ト絶縁膜の破壊および閾値電圧の低下を防ぐ。
ことにより、活性層の上端部でも活性層の上面に対して
平行となり、活性層での電界集中の発生を抑制してゲー
ト絶縁膜の破壊および閾値電圧の低下を防ぐ。
【００１８】さらに、ゲート絶縁膜は所望の膜厚より厚
く形成し、この膜厚から所望の膜厚まで薄くして平坦化
することにより、ゲート絶縁膜を所望の膜厚にする。
く形成し、この膜厚から所望の膜厚まで薄くして平坦化
することにより、ゲート絶縁膜を所望の膜厚にする。
【００１９】またさらに、平坦化は、エッチングで行な
うことにより、簡単に平坦化する。
うことにより、簡単に平坦化する。
【００２０】
【発明の実施の形態】以下、本発明の薄膜トランジスタ
の一実施の形態を図１および図２を参照して説明する。
なお、図３および図４に示す従来例に対応する部分には
同一符号を付して説明する。
の一実施の形態を図１および図２を参照して説明する。
なお、図３および図４に示す従来例に対応する部分には
同一符号を付して説明する。
【００２１】この薄膜トランジスタは、ゲート上置きの
いわゆるコプラナ構造のｎチャネルで、たとえば液晶表
示装置のスイッチング素子に用いられ、透明絶縁基板で
あるガラス基板１上に、このガラス基板１からの不純物
拡散を防止するＳｉＯ2 などのアンダーコート層２が形
成され、このアンダーコート層２上には多結晶シリコン
（ポリシリコン）の活性層３がエッチングにより形成さ
れ、この活性層３は中央にチャネル領域４が形成され、
このチャネル領域４の両側にはそれぞれｎ型不純物であ
るリン（Ｐ）が注入されたドレイン領域５およびソース
領域６が形成され、この活性層３を含むアンダーコート
層２上には上面が平坦化されたＳｉＯ2などのゲート絶
縁膜７が形成されている。なお、活性層３はＬＤＤ（Li
ghtly Doped Drain ）構造でもよい。
いわゆるコプラナ構造のｎチャネルで、たとえば液晶表
示装置のスイッチング素子に用いられ、透明絶縁基板で
あるガラス基板１上に、このガラス基板１からの不純物
拡散を防止するＳｉＯ2 などのアンダーコート層２が形
成され、このアンダーコート層２上には多結晶シリコン
（ポリシリコン）の活性層３がエッチングにより形成さ
れ、この活性層３は中央にチャネル領域４が形成され、
このチャネル領域４の両側にはそれぞれｎ型不純物であ
るリン（Ｐ）が注入されたドレイン領域５およびソース
領域６が形成され、この活性層３を含むアンダーコート
層２上には上面が平坦化されたＳｉＯ2などのゲート絶
縁膜７が形成されている。なお、活性層３はＬＤＤ（Li
ghtly Doped Drain ）構造でもよい。
【００２２】また、ゲート絶縁膜７のチャネル領域４上
には活性層３と上端部まで下面が平行な低抵抗金属であ
るモリブデン・タングステン合金（ＭｏＷ）のゲート電
極８が形成され、このゲート電極８を覆って層間絶縁膜
９が形成され、この層間絶縁膜９およびゲート絶縁膜７
にコンタクトホール11，12が形成され、それぞれドレイ
ン領域５およびソース領域６に接続されるドレイン電極
13およびソース電極14が形成されている。
には活性層３と上端部まで下面が平行な低抵抗金属であ
るモリブデン・タングステン合金（ＭｏＷ）のゲート電
極８が形成され、このゲート電極８を覆って層間絶縁膜
９が形成され、この層間絶縁膜９およびゲート絶縁膜７
にコンタクトホール11，12が形成され、それぞれドレイ
ン領域５およびソース領域６に接続されるドレイン電極
13およびソース電極14が形成されている。
【００２３】次に、上記実施の形態の製造工程について
説明する。
説明する。
【００２４】まず、ガラス基板１上に化学気相反応法や
スパッタリング法によりＳｉＯ2 のアンダーコート層２
を形成し、このアンダーコート層２上にプラズマＣＶＤ
法にアモルファスシリコン膜を形成した後にレーザアニ
ールを施してシリコンを多結晶化して多結晶シリコンと
する。そして、この多結晶シリコンをＣＦ4 、Ｏ2 ガス
を用いたケミカルドライエッチング（ＣＤＥ）で島状に
エッチングして活性層３を形成する。なお、このエッチ
ング条件は、Ｏ2 ／ＣＦ4 の流量比を４、エッチング圧
力を４０Ｐａ、マイクロ波電源パワーを８００Ｗ、基板
温度を６０℃とすることにより、ガラス基板１と活性層
３のチャネル領域４の幅方向の側面とのなす角度は３０
°となり、台形状の活性層３が形成される。
スパッタリング法によりＳｉＯ2 のアンダーコート層２
を形成し、このアンダーコート層２上にプラズマＣＶＤ
法にアモルファスシリコン膜を形成した後にレーザアニ
ールを施してシリコンを多結晶化して多結晶シリコンと
する。そして、この多結晶シリコンをＣＦ4 、Ｏ2 ガス
を用いたケミカルドライエッチング（ＣＤＥ）で島状に
エッチングして活性層３を形成する。なお、このエッチ
ング条件は、Ｏ2 ／ＣＦ4 の流量比を４、エッチング圧
力を４０Ｐａ、マイクロ波電源パワーを８００Ｗ、基板
温度を６０℃とすることにより、ガラス基板１と活性層
３のチャネル領域４の幅方向の側面とのなす角度は３０
°となり、台形状の活性層３が形成される。
【００２５】次に、テトラエチルオルソシリケート（Ｔ
ＥＯＳ）、Ｏ2 を原料ガスとするプラズマＣＶＤ法によ
りＳｉＯ2 のゲート絶縁膜７を形成する。また、ゲート
絶縁膜７の膜厚は、後にゲート絶縁膜７の表面を平坦化
することを考慮して、薄膜トランジスタとなる最終的に
必要とする膜厚より厚く形成する。そして、この形成さ
れたゲート絶縁膜７を、たとえばＣＭＰ（Chemical Mec
hanical Polishing ）法などのエッチング方法で表面を
平坦化してもよい。この平坦化の工程によってゲート絶
縁膜７の上面が、活性層３の上端部でも活性層３の上面
に対して平行になる。
ＥＯＳ）、Ｏ2 を原料ガスとするプラズマＣＶＤ法によ
りＳｉＯ2 のゲート絶縁膜７を形成する。また、ゲート
絶縁膜７の膜厚は、後にゲート絶縁膜７の表面を平坦化
することを考慮して、薄膜トランジスタとなる最終的に
必要とする膜厚より厚く形成する。そして、この形成さ
れたゲート絶縁膜７を、たとえばＣＭＰ（Chemical Mec
hanical Polishing ）法などのエッチング方法で表面を
平坦化してもよい。この平坦化の工程によってゲート絶
縁膜７の上面が、活性層３の上端部でも活性層３の上面
に対して平行になる。
【００２６】さらに、ゲート絶縁膜７上に、モリブデン
・タングステン合金の（ＭｏＷ）を成膜して所定の形状
にパターニングしてゲート電極８を成膜する。
・タングステン合金の（ＭｏＷ）を成膜して所定の形状
にパターニングしてゲート電極８を成膜する。
【００２７】そして、このゲート電極８をマスクとして
自己整合により、活性層３にｎ型不純物であるリン
（Ｐ）を、たとえば５Ｅ１６ｃｍ-2の条件でイオン注入
し、ドレイン領域５およびソース領域６を形成し、レー
ザーアニールや熱アニールなどのアニールにより、リン
を活性化する。
自己整合により、活性層３にｎ型不純物であるリン
（Ｐ）を、たとえば５Ｅ１６ｃｍ-2の条件でイオン注入
し、ドレイン領域５およびソース領域６を形成し、レー
ザーアニールや熱アニールなどのアニールにより、リン
を活性化する。
【００２８】さらに、全面に層間絶縁膜９を形成し、こ
の層間絶縁膜９およびゲート絶縁膜７にドレイン領域５
およびソース領域６に対してそれぞれコンタクトホール
11，12を開口形成するとともに、ゲート電極８に対する
図示しないコンタクトホールを開口形成する。
の層間絶縁膜９およびゲート絶縁膜７にドレイン領域５
およびソース領域６に対してそれぞれコンタクトホール
11，12を開口形成するとともに、ゲート電極８に対する
図示しないコンタクトホールを開口形成する。
【００２９】そして、全面にアルミニウム（Ａｌ）など
の金属膜を形成して、この金属膜を所定の形状にパター
ニングしてドレイン電極13およびソース電極14を形成
し、薄膜トランジスタが完成する。
の金属膜を形成して、この金属膜を所定の形状にパター
ニングしてドレイン電極13およびソース電極14を形成
し、薄膜トランジスタが完成する。
【００３０】なお、アンダーコート層２は、ＳｉＯ2 に
限らず、Ｓｉ3 Ｎ4 やＳｉ3 Ｎ4 とＳｉＯ2 の２層の薄
膜を用いてもよい。
限らず、Ｓｉ3 Ｎ4 やＳｉ3 Ｎ4 とＳｉＯ2 の２層の薄
膜を用いてもよい。
【００３１】また、多結晶シリコンは、ＬＰＣＶＤ法あ
るいはスパッタリング法などによりアモルファスシリコ
ン膜を形成した後、このアモルファスシリコン膜にレー
ザーアニールを施して多結晶化してもよく、また、種と
なるアモルファスシリコンから固相成長により形成した
り、ＳｉＨ4 、ＳｉＦ4 、Ｈ2 などを原料ガスとしたプ
ラズマＣＶＤ法により、直接ポリシリコン膜を形成して
もよい。さらに、活性層３としては、多結晶シリコンに
限らず、アモルファスシリコンを用いても良く、アモル
ファスシリコンは、たとえばプラズマＣＶＤ法、ＬＰＣ
ＶＤ法あるいはスパッタリング法などにより形成する。
るいはスパッタリング法などによりアモルファスシリコ
ン膜を形成した後、このアモルファスシリコン膜にレー
ザーアニールを施して多結晶化してもよく、また、種と
なるアモルファスシリコンから固相成長により形成した
り、ＳｉＨ4 、ＳｉＦ4 、Ｈ2 などを原料ガスとしたプ
ラズマＣＶＤ法により、直接ポリシリコン膜を形成して
もよい。さらに、活性層３としては、多結晶シリコンに
限らず、アモルファスシリコンを用いても良く、アモル
ファスシリコンは、たとえばプラズマＣＶＤ法、ＬＰＣ
ＶＤ法あるいはスパッタリング法などにより形成する。
【００３２】さらに、ゲート絶縁膜７の形成方法として
は、プラズマＣＶＤ法の代わりに、常圧ＣＶＤ法、ＬＰ
ＣＶＤ法、ＥＣＲプラズマＣＶＤ法あるいはリモートプ
ラズマＣＶＤ法などの他のＣＶＤ法や、スバッタリング
法などを用いてもよく、原料ガスとしてもＴＥＯＳ、Ｏ
2 ガス以外に、ＳｉＨ4 、Ｏ2 を用いてもよい。また、
ゲート絶縁膜７の膜質をさらに向上させるために、ゲー
ト絶縁膜７を形成した後に６００℃の窒素雰囲気中で、
５時間の条件でアニールしても良い。
は、プラズマＣＶＤ法の代わりに、常圧ＣＶＤ法、ＬＰ
ＣＶＤ法、ＥＣＲプラズマＣＶＤ法あるいはリモートプ
ラズマＣＶＤ法などの他のＣＶＤ法や、スバッタリング
法などを用いてもよく、原料ガスとしてもＴＥＯＳ、Ｏ
2 ガス以外に、ＳｉＨ4 、Ｏ2 を用いてもよい。また、
ゲート絶縁膜７の膜質をさらに向上させるために、ゲー
ト絶縁膜７を形成した後に６００℃の窒素雰囲気中で、
５時間の条件でアニールしても良い。
【００３３】また、ゲート電極８は、モリブデン・タン
グステン合金（ＭｏＷ）に限らず、アルミニウム（Ａ
ｌ）などの低抵抗金属や不純物が導入された多結晶シリ
コンなどで形成してもよい。
グステン合金（ＭｏＷ）に限らず、アルミニウム（Ａ
ｌ）などの低抵抗金属や不純物が導入された多結晶シリ
コンなどで形成してもよい。
【００３４】一方、ｐ型チャネルの薄膜トランジスタを
製造する場合には、リンに代えてｐ型不純物のボロン
（Ｂ）などをイオン注入する。
製造する場合には、リンに代えてｐ型不純物のボロン
（Ｂ）などをイオン注入する。
【００３５】次に、上述の図１および図２に示すｎチャ
ネルの薄膜トランジスタと、従来例の図３および図４に
示すｎチャネルの薄膜トランジスタを用いたゲート耐圧
および閾値電圧との関係の実験結果について表１を参照
して説明する。
ネルの薄膜トランジスタと、従来例の図３および図４に
示すｎチャネルの薄膜トランジスタを用いたゲート耐圧
および閾値電圧との関係の実験結果について表１を参照
して説明する。
【００３６】なお、これら薄膜トランジスタの各サイズ
はチャネル領域４の幅は９μｍ、チャネル領域４の長さ
は４．５μｍ、チャネル領域４の膜厚すなわち活性層３
の膜厚は５００オングストローム、ゲート絶縁膜７の膜
厚は１３００オングストロームである。
はチャネル領域４の幅は９μｍ、チャネル領域４の長さ
は４．５μｍ、チャネル領域４の膜厚すなわち活性層３
の膜厚は５００オングストローム、ゲート絶縁膜７の膜
厚は１３００オングストロームである。
【００３７】
【表１】 そして、実験によれば、ゲート絶縁膜７の上面およびゲ
ート電極８の下面がそれぞれ活性層３の上端部でも、活
性層３の上面に対して平行にしてゲート絶縁膜７の平坦
化を施した薄膜トランジスタでは、電界集中を抑制して
ゲート耐圧を向上するとともに、閾値電圧の低下を抑制
でき、電気的特性が向上するとともに信頼性に優れる。
なお、ゲート絶縁膜７の膜厚が、活性層３の膜厚の３倍
以下である場合に最も効果的である。
ート電極８の下面がそれぞれ活性層３の上端部でも、活
性層３の上面に対して平行にしてゲート絶縁膜７の平坦
化を施した薄膜トランジスタでは、電界集中を抑制して
ゲート耐圧を向上するとともに、閾値電圧の低下を抑制
でき、電気的特性が向上するとともに信頼性に優れる。
なお、ゲート絶縁膜７の膜厚が、活性層３の膜厚の３倍
以下である場合に最も効果的である。
【００３８】
【発明の効果】本発明は、活性層での電界集中の発生を
抑制してゲート絶縁膜の破壊および閾値電圧の低下を防
できる。
抑制してゲート絶縁膜の破壊および閾値電圧の低下を防
できる。
【図面の簡単な説明】
【図１】本発明の一実施の形態の薄膜トランジスタを示
す断面図である。
す断面図である。
【図２】同上一部を省略した図１のII−II断面図であ
る。
る。
【図３】従来例の薄膜トランジスタを示す断面図であ
る。
る。
【図４】同上一部を省略した図３のIV−IV断面図であ
る。
る。
【符号の説明】 １ ガラス基板 ３ 活性層 ５ ドレイン領域 ６ ソース領域 ７ ゲート絶縁膜 ８ ゲート電極
Claims (8)
- 【請求項１】 基板上に形成されドレイン領域およびソ
ース領域を有する活性層と、 この活性層を覆って形成されるゲート絶縁膜と、 前記活性層の上方に位置しこのゲート絶縁膜上に形成さ
れ下面が前記活性層の端部でもこの活性層の上面と平行
に形成されたゲート電極とを具備したことを特徴とする
薄膜トランジスタ。 - 【請求項２】 基板上に形成されドレイン領域およびソ
ース領域を有する活性層と、 この活性層を覆って上面が前記活性層の端部でも活性層
の上面と平行に形成されたゲート絶縁膜と、 前記活性層の上方に位置しこのゲート絶縁膜上に形成さ
れたゲート電極とを具備したことを特徴とする薄膜トラ
ンジスタ。 - 【請求項３】 基板上に形成されドレイン領域およびソ
ース領域を有する活性層と、 この活性層を覆って上面がほぼ平坦面に形成されたゲー
ト絶縁膜と、 前記活性層の上方に位置しこのゲート絶縁膜上に形成さ
れたゲート電極とを具備したことを特徴とする薄膜トラ
ンジスタ。 - 【請求項４】 活性層の膜厚に対するゲート絶縁膜の膜
厚比が３以下であることを特徴とする請求項１ないし３
いずれか記載の薄膜トランジスタ。 - 【請求項５】 基板上にドレイン領域およびソース領域
を有する活性層を形成する工程と、 この活性層を覆ってゲート絶縁膜を形成する工程と、 このゲート絶縁膜の上面を平坦化する工程と、 前記活性層の上方に位置してこのゲート絶縁膜上にゲー
ト電極を形成する工程とを具備することを特徴とする薄
膜トランジスタの製造方法。 - 【請求項６】 ゲート絶縁膜は所望の膜厚より厚く形成
し、この膜厚から所望の膜厚まで薄くして平坦化するこ
とを特徴とする請求項５記載の薄膜トランジスタの製造
方法。 - 【請求項７】 平坦化は、エッチングで行なうことを特
徴とする請求項５または６記載の薄膜トランジスタの製
造方法。 - 【請求項８】 活性層の膜厚に対するゲート絶縁膜の膜
厚比を３以下に形成することを特徴とする請求項５ない
し７いずれか記載の薄膜トランジスタの製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6534298A JPH11258636A (ja) | 1998-03-16 | 1998-03-16 | 薄膜トランジスタおよびその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6534298A JPH11258636A (ja) | 1998-03-16 | 1998-03-16 | 薄膜トランジスタおよびその製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH11258636A true JPH11258636A (ja) | 1999-09-24 |
Family
ID=13284190
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP6534298A Pending JPH11258636A (ja) | 1998-03-16 | 1998-03-16 | 薄膜トランジスタおよびその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH11258636A (ja) |
Cited By (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6425603B1 (en) | 1999-04-29 | 2002-07-30 | Trw Occupant Restraint Systems Gmbh & Co. Kg | Gas bag restraint system |
| JP2009016742A (ja) * | 2007-07-09 | 2009-01-22 | Nec Lcd Technologies Ltd | 薄膜トランジスタ及びその製造方法 |
| US7851277B2 (en) | 2006-12-05 | 2010-12-14 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device and method of manufacturing same |
| US7968884B2 (en) | 2006-12-05 | 2011-06-28 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device and manufacturing method thereof |
| US8067772B2 (en) | 2006-12-05 | 2011-11-29 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device and manufacturing method thereof |
| US8581260B2 (en) | 2007-02-22 | 2013-11-12 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device including a memory |
| US9230826B2 (en) | 2010-08-26 | 2016-01-05 | Semiconductor Energy Laboratory Co., Ltd. | Etching method using mixed gas and method for manufacturing semiconductor device |
| US9257561B2 (en) | 2010-08-26 | 2016-02-09 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device and manufacturing method thereof |
-
1998
- 1998-03-16 JP JP6534298A patent/JPH11258636A/ja active Pending
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| US8067772B2 (en) | 2006-12-05 | 2011-11-29 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device and manufacturing method thereof |
| US8283669B2 (en) | 2006-12-05 | 2012-10-09 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device and method of manufacturing same |
| US8834989B2 (en) | 2006-12-05 | 2014-09-16 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device and manufacturing method thereof |
| US8581260B2 (en) | 2007-02-22 | 2013-11-12 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device including a memory |
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| US9230826B2 (en) | 2010-08-26 | 2016-01-05 | Semiconductor Energy Laboratory Co., Ltd. | Etching method using mixed gas and method for manufacturing semiconductor device |
| US9257561B2 (en) | 2010-08-26 | 2016-02-09 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device and manufacturing method thereof |
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