JPH09321218A - 半導体装置およびその製造方法 - Google Patents

Abstract

(57)【要約】 【課題】 薄型かつ高密度実装が可能な半導体装置を得
る。 【解決手段】 基板１１に設けた開口部１２に、パッケ
ージ本体１８が半収容の形となるように、各開口部１２
に対しＩＣパッケージ１７を基板１１の両面に実装す
る。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】この発明は、薄型で高密度の
実装が可能な半導体装置に関する。

【０００２】

【従来の技術】図６は従来の半導体装置を示す側面図で
ある。図６に示すように、従来の半導体装置は、マザー
ボード１の上下面上に複数の半導体集積回路パッケージ
（以下ＩＣパッケージという）２が直接に実装されて構
成されている。３はマザーボード１の上下面上に設けら
れたＩＣパッケージ２を搭載するためのランドである。

【０００３】

【発明が解決しようとする課題】従来の半導体装置は上
述したようにＩＣパッケージ２をマザーボード１の上下
面上に直接実装して構成されているため、実装スペース
がマザーボード１の上下面面積による制約を受け、高密
度実装が困難であるという問題があった。また、ＩＣパ
ッケージ２をマザーボード１上に浮かせて実装するもの
であるため、実装が低密度である割に実装に厚みを要す
るという問題もあった。

【０００４】この発明は上記のような問題点を解決する
ためになされたもので、薄型で高密度の実装が可能な半
導体装置を得ることを目的とする。

【０００５】

【課題を解決するための手段】この発明の請求項１に係
る半導体装置は、開口部を有する基板と、前記開口部に
臨むパッケージ本体と、該パッケージ本体から突出し前
記開口部の周縁において前記基板に支持されたリードと
を有し、前記開口部に対し前記基板の上面側と下面側と
に配置された集積回路パッケージとを備え、前記上面側
と下面側の集積回路パッケージの少なくとも一方は前記
開口部に半収容されて構成されている。

【０００６】この発明の請求項２に係る半導体装置は、
前記リードがストレートリードであることを特徴として
いる。

【０００７】この発明の請求項３に係る半導体装置は、
前記基板の上面側と下面側とに、上下対応するもの同士
が電気的に接続されて配設され、同一面側の前記リード
に電気的に接続された外部接続用端子と、前記基板の片
面側において前記外部接続用端子上に配設されたはんだ
バンプと、をさらに備えて構成されている。

【０００８】この発明の請求項４に係る半導体装置は、
マザーボードの片面上に請求項３記載の半導体装置を複
数個積み重ね、それらを前記はんだバンプで接続固定し
たことを特徴としている。

【０００９】この発明の請求項５に係る半導体装置は、
前記マザーボードのもう片面上にも請求項３記載の半導
体装置を複数個積み重ね、それらを前記はんだバンプで
接続固定したことを特徴としている。

【００１０】この発明の請求項６に係る半導体装置は、
前記外部接続用端子が前記リードの数よりも余分に設け
られたダミー端子を含んで構成されている。

【００１１】この発明の請求項７に係る半導体装置にお
いて、前記ダミー端子は、ダミー端子以外の前記外部接
続用端子とは別の少なくとも１列に整列配置される。

【００１２】この発明の請求項８に係る半導体装置にお
いて、前記整列配置はチドリ状の整列配置とされる。

【００１３】この発明の請求項９に係る半導体装置にお
いて、前記基板は、前記開口部の１辺あるいは対向２辺
において、前記開口部を囲わないように削除されてい
る。

【００１４】この発明の請求項１０に係る半導体装置の
製造方法は、請求項５記載の半導体装置の製造方法であ
って、マザーボードの片面上に請求項３記載の半導体装
置を複数個積み重ねる第１工程を備え、当該第１工程に
おいて前記はんだバンプは共晶もしくは高温はんだバン
プが用いられ、かつ前記はんだバンプと他部との当接部
位にはフラックスあるいははんだペーストが供給され、
前記はんだバンプを溶融させることにより前記第１工程
で積み重ねられた複数個の半導体装置を前記マザーボー
ドの片面上に接続固定する第２工程と、前記マザーボー
ドを裏返し、前記マザーボードのもう片面上に請求項３
記載の半導体装置を複数個積み重ねる第３工程とをさら
に備え、当該第３工程において前記はんだバンプは低温
はんだバンプが用いられ、かつ前記はんだバンプと他部
との当接部位にはフラックスあるいははんだペーストが
供給され、前記はんだバンプを溶融させることにより前
記第３工程で積み重ねられた複数個の半導体装置を前記
マザーボードのもう片面上に接続固定する第４工程をさ
らに備えて構成されている。

【００１５】

【発明の実施の形態】

（実施の形態１）図１はこの発明の実施の形態１による
半導体装置を示す平面図、図２はその側面説明図であ
る。この半導体装置は基板１１を備えている。基板１１
にはその上下面に連通した２つの開口部１２が設けられ
ている。各開口部１２の周縁において、基板１１の上面
上および下面上には、ＩＣパッケージ実装用のランド１
３が配設されている。さらにランド１３の外方におい
て、基板１１の上面上および下面上には、外部接続用端
子としての外部接続用ランド１４がＩＣパッケージ実装
用ランド１３に対応して配設されている。外部接続用ラ
ンド１４とＩＣパッケージ実装用ランド１３は、対応す
るもの同士が基板１１上に設けられた配線１５により電
気的に接続されている。また外部接続用ランド１４は、
基板１１の上面側と下面側とで上下対応するもの同士が
例えばスルーホール内に設けられた導体などにより電気
的に接続されている。基板１１の一方面側（図２では下
面側）において、外部接続用ランド１４上には外部接続
用のはんだバンプ１６が設けられている。

【００１６】ＩＣパッケージ１７は、パッケージ本体１
８と、該本体１８の左右側面から横方向に直状に突出し
たストレートリード１９とを備えている。パッケージ本
体１８は、基板１１の開口部１２に半収容されている。
すなわち、パッケージ本体１８の略半分は開口部１２内
に収容され、残りの略半分は外方に露出している。スト
レートリード１９は対応するＩＣパッケージ実装用ラン
ド１３上に固定され電気的接続されることにより、開口
部１２の周縁において基板１１に支持されている。この
ようなＩＣパッケージ１７は、各開口部１２ごとに、基
板１１の上面側と下面側との両面にそれぞれ配設されて
いる。

【００１７】この配設の手順は次の通りである。すなわ
ち、まず基板１１の上面側にＩＣパッケージ１７を位置
決めし、リフローの手法でストレートリード１９をＩＣ
パッケージ実装用ランド１３にはんだづけする。次に基
板１１を裏返し、基板１１の下面側にも同様にしてＩＣ
パッケージ１７をはんだづけする。

【００１８】この実施の形態１によれば、ＩＣパッケー
ジ１７を基板１１の開口部１２に半収容した形で両面実
装しているため、薄型化が実現できる。しかも、パッケ
ージ本体１８の略半分は外方に露出しているため、略半
分が開口部１２内に収容されていても放熱性が悪くなる
ことはほとんどない。さらに、ストレートリード１８を
用いているため、リード加工の手間が省ける。加えて、
基板１１の一方面側において外部接続用ランド１４上に
はんだバンプ１６を設けているので、以下の実施の形態
で述べるようにパッケージを多段化して実装密度を高め
ることが容易に可能となる。

【００１９】（実施の形態２）図３はこの発明の実施の
形態２による半導体装置を示す側面説明図である。この
半導体装置は、マザーボード２０を備えている。マザー
ボード２０の上面上には、ＩＣパッケージ実装基板を搭
載するためのランド２１が設けられている。このランド
２１上には、はんだバンプ１６を介して、前述した実施
の形態１におけるＩＣパッケージ１７を両面実装した基
板１１が固定され電気的接続される。この１段目の基板
１１の上面の外部接続用ランド１４上にはさらに、はん
だバンプ１６を介して、同じく実施の形態１におけるＩ
Ｃパッケージ１７を両面実装した基板１１が固定され電
気的接続される。このようにして、マザーボード２０の
片面上に、実施の形態１におけるＩＣパッケージ１７を
両面実装した基板１１が複数段積み重ねられて、はんだ
バンプ１６により接続固定される。

【００２０】この接続固定の手順は次の通りである。す
なわち、まずマザーボード２０の上面側に、実施の形態
１におけるＩＣパッケージ１７を両面実装した基板１１
を多段に位置決めする。このとき、はんだバンプ１６と
ランド１４，２１との当接部位には、フラックスあるい
ははんだペーストを供給しておく。そして、次に、はん
だバンプ１６を溶融させ、多段の基板１１とマザーボー
ド２０とを接続固定する。

【００２１】この実施の形態２によれば、ＩＣパッケー
ジ１７を両面実装した基板１１をマザーボード２０上に
多段実装することで、実装面積を小さくでき、かつ高密
度実装を実現できる。しかも、ＩＣパッケージ１７を両
面実装した基板１１が薄型化されているため、これを多
段実装したとしても所要厚みはそれ程大きなものとはな
らない。

【００２２】（実施の形態３）図４はこの発明の実施の
形態３による半導体装置を示す側面説明図である。この
半導体装置のマザーボード２０は、上面と下面の両面上
にＩＣパッケージ実装基板を搭載するためのランド２１
が設けられている。前述した実施の形態２では、マザー
ボード２０の片面上に、実施の形態１によるＩＣパッケ
ージ１７を両面実装した基板１１を多段に積み重ねて接
続固定したが、この実施の形態３では、マザーボード２
０のもう片面上にも、実施の形態１によるＩＣパッケー
ジ１７を両面実装した基板１１を多段に積み重ねて接続
固定している。

【００２３】この接続固定の手順は次の通りである。す
なわち、まず実施の形態２で述べた手順に従って、マザ
ーボード２０の片面上に、実施の形態１におけるＩＣパ
ッケージ１７を両面実装した基板１１を多段に接続固定
する。このとき、はんだバンプ１６ａとしては、共晶は
んだもしくは高温はんだバンプを用いる。次に、マザー
ボード２０を裏返す。そして、マザーボード２０のもう
片面上にも、実施の形態２で述べた手順に従って、実施
の形態１におけるＩＣパッケージ１７を両面実装した基
板１１を多段に接続固定する。このとき、はんだバンプ
１６ｂとしては、低温はんだバンプを用いる。これによ
り、はんだバンプ１６ｂの溶融時に先に溶融固着したは
んだバンプ１６ａが再溶融することがなく、多段の基板
１１が重くともマザーボード２０の裏面から離脱するこ
とがなく、確実に両面多段実装が可能となる。

【００２４】この実施の形態３によれば、ＩＣパッケー
ジ１７を両面実装した基板１１をマザーボード２０の両
面上に多段実装することで、実施の形態２よりもさらに
高密度実装を実現できる。

【００２５】（実施の形態４）図５はこの発明の実施の
形態４による半導体装置を示す部分平面図である。この
実施の形態４は、上下多段に電気的接続する各ＩＣパッ
ケージ１７において共有できないリードが存在する場合
に有効なものである。図５では、基板１１の上下面にそ
れぞれ実装されるＩＣパッケージ１７において、上面側
ＩＣパッケージ１７のリード１９ａと下面側ＩＣパッケ
ージ１７のリード１９ｂとが共有不可の場合を示してい
る。

【００２６】この実施の形態４では、共有不可のリード
１９を別々に配線するために、リード１９の数よりも余
分に設けられた外部接続用ランド、すなわちダミーラン
ド１４ａを基板１１の上下面に設けている。このダミー
ランド１４ａも、通常の外部接続用ランド１４と同様に
上下対応するもの同士が電気的接続されている。そし
て、図５の例では、上面側ＩＣパッケージ１７のリード
１９ａを通常の外部接続用ランド１４に配線１５で電気
的接続し、下面側ＩＣパッケージ１７のリード１９ｂを
ダミーランド１４ａに配線１５で電気的接続している。

【００２７】この実施の形態４によれば、共有不可のリ
ードが存在する場合であっても図３や図４のようにＩＣ
パッケージを多段実装することが可能となる。

【００２８】（実施の形態５）図７および図８はこの発
明の実施の形態５による半導体装置を示す平面図であ
る。図７の半導体装置において、基板１１は、図１に示
す実施の形態１と異なり、開口部１２の１辺（図７にお
いては下辺）において、開口部１２を囲わないように削
除された形となっている。また図８の半導体装置におい
ても、基板１１は、図１に示す実施の形態１と異なり、
開口部１２の対向２辺（図８においては上辺と下辺）に
おいて開口部１２を囲わないように削除された形となっ
ている。なお、図７および図８のいずれの半導体装置に
おいても、その他の構成は図１，図２に示す半導体装置
と全く同様であり、従って図３や図４のような多段実装
とすることができる。

【００２９】この実施の形態５によれば、基板１１の削
除部分の分だけ基板１１の面積を縮小することができ
る。従って、マザーボード上への実装スペースが小さく
て済み、実装効率を向上させることができる。

【００３０】（実施の形態６）図９および図１０はこの
発明の実施の形態６による半導体装置を示す部分平面図
である。これらの半導体装置は、いずれも、図５に示す
実施の形態４と同様のダミーランド１４ａを備えてい
る。ただし、図５の半導体装置のダミーランド１４ａが
通常の外部接続用ランド１４と１列に整列配置されてい
るのに対し、図９および図１０の半導体装置のダミーラ
ンド１４ａは通常の外部接続用ランド１４の配列の外側
に別途に配列されている。図９では通常の外部接続用ラ
ンド１４の真横にダミーランド１４ａがくるように配置
されており、図１０では通常の外部接続用ランド１４と
ダミーランド１４ａが互い違いにチドリ状となるように
配置されている。なお、図９および図１０のいずれの半
導体装置においても、その他の構成は、図５に示す半導
体装置と同様である。

【００３１】この実施の形態６によれば、前述した実施
の形態４の利点に加えて、次のような利点がある。すな
わち、上下で共有不可のリードが多数ある場合、図５の
ような１列配置ではダミーランド１４ａの数が少数に限
られるため対応できなくなる。そのような場合でも、図
９や図１０のように２列配置としてダミーランド１４ａ
を別途に配列すればダミーランド１４ａを多く設けるこ
とが可能になるため、十分に対応できる。さらにダミー
ランド１４ａの数を増やしたい場合には、３列以上配置
としてダミーランド１４ａの配列数を増やせばよい。な
お、図１０のようにチドリ状配置とすることにより、配
線１５が直線状でよいので配線がし易くなる。

【００３２】（変形例）なお、リード１９の形状はスト
レートリードに限らない。要はリード１９が基板１１に
支持されたときにパッケージ本体１８が基板１１の開口
部１２に半収容されるリード形状であればよい。そうで
あれば、放熱性を犠牲にすることなく薄型化が実現でき
る。

【００３３】また、この明細書で言う半収容は、パッケ
ージ本体１８が基板１１の開口部１２に約半分収容され
る場合のみならず、全部ではなく任意の一部が収容され
る場合をも含む広い概念である。パッケージ本体１８の
一部でも開口部１２の外方に露出しておれば、放熱性の
低下をそれ程来たさずかつ薄型化に寄与するからであ
る。

【００３４】さらに、基板１１の上面側と下面側のパッ
ケージ本体１８の両方が開口部１２に半収容される場合
について説明したが、図１１に示すようにいずれか一方
（図１１では下面側）のパッケージ本体１８のみが開口
部１２に半収容されるものであってもよい。この場合、
基板１１の厚みとしては、一方のパッケージ本体１８を
半収容できる厚みがあれば足りるので、基板１１を比較
的薄く形成することができる。一般に、基板端より基板
上の導体パターンまでの余白距離は、基板外形加工時の
信頼性を考慮すると、基板厚みに比例することが知られ
ている。従って、図１１の場合、基板厚みを比較的薄く
できることで、上記余白距離を短くすることができ、装
置寸法を小型化することが可能になる。

【００３５】さらに、リード１９がパッケージ本体１８
の対向２辺から出ている場合について説明したが、４辺
から出ている場合においても実施の形態５を除き同様に
この発明を適用することができる。

【００３６】

【発明の効果】この発明の請求項１に係る半導体装置に
よれば、基板の上面側と下面側の少なくとも一方の集積
回路パッケージを基板の開口部に半収容した形で両面実
装しているため、放熱性を落とすことなく実装の薄型化
が実現できるという効果がある。

【００３７】この発明の請求項２に係る半導体装置によ
れば、リードをストレートリードとしているため、リー
ド加工の手間を省いた上で簡便に基板開口部への半収容
すなわち薄型実装が実現できるという効果がある。

【００３８】この発明の請求項３に係る半導体装置によ
れば、基板の片面側において外部接続用端子上にはんだ
バンプを備えているので、パッケージを多段化して実装
密度を高めることが容易に可能となるという効果があ
る。

【００３９】この発明の請求項４に係る半導体装置によ
れば、集積回路パッケージを両面実装した基板をマザー
ボード上に多段実装しているので、実装面積を小さくで
き、高密度実装を実現できるという効果がある。しかも
集積回路パッケージを両面実装した基板が薄型化されて
いるため、これを多段実装しても厚みは小さくて済むと
いう効果もある。

【００４０】この発明の請求項５に係る半導体装置によ
れば、集積回路パッケージを両面実装した基板をマザー
ボードの両面上に多段実装しているので、片面多段実装
の場合と比べてさらに高密度実装を実現できるという効
果がある。

【００４１】この発明の請求項６に係る半導体装置によ
れば、上下に多段実装される集積回路パッケージに共有
不可のリードが存在する場合であっても、その共有不可
のリードの一方をダミーリードに配線することにより容
易に集積回路パッケージを多段実装することができると
いう効果がある。

【００４２】この発明の請求項７に係る半導体装置によ
れば、前記共有不可のリードが多数存在する場合でも、
余裕をもって対応することができるという効果がある。

【００４３】この発明の請求項８に係る半導体装置によ
れば、チドリ状配置とすることにより配線が直線状でよ
いので配線し易くなるという効果がある。

【００４４】この発明の請求項９に係る半導体装置によ
れば、基板の削除部分の分だけ基板面積を縮小すること
ができ、従ってマザーボード上への実装スペースが小さ
くて済むので、実装効率を向上させることができるとい
う効果がある。

【００４５】この発明の請求項１０に係る半導体装置の
製造方法によれば、集積回路パッケージを両面実装した
基板をマザーボードの両面に多段実装する場合に、多段
の基板が重くとも、製造途中にそれがマザーボードの裏
面から離脱することなく、確実に両面実装が可能となる
という効果がある。

【図面の簡単な説明】

【図１】 この発明の実施の形態１による半導体装置を
示す平面図である。

【図２】 図１の側面説明図である。

【図３】 この発明の実施の形態２による半導体装置を
示す側面説明図である。

【図４】 この発明の実施の形態３による半導体装置を
示す側面説明図である。

【図５】 この発明の実施の形態４による半導体装置を
示す部分平面図である。

【図６】 従来の半導体装置を示す側面図である。

【図７】 この発明の実施の形態５による半導体装置を
示す平面図である。

【図８】 この発明の実施の形態５による半導体装置を
示す平面図である。

【図９】 この発明の実施の形態６による半導体装置を
示す部分平面図である。

【図１０】 この発明の実施の形態６による半導体装置
を示す部分平面図である。

【図１１】 この発明の変形例による半導体装置を示す
側面説明図である。

【符号の説明】

１１ 基板、１２ 開口部、１７ ＩＣパッケージ、１
８ パッケージ本体、１９ リード。

Claims (10)

【特許請求の範囲】
1. 【請求項１】 開口部を有する基板と、 前記開口部を臨むパッケージ本体と、該パッケージ本体
   から突出し前記開口部の周縁において前記基板に支持さ
   れたリードとを有し、前記開口部に対し前記基板の上面
   側と下面側とに配置された集積回路パッケージとを備
   え、 前記上面側と下面側の集積回路パッケージの少なくとも
   一方は前記開口部に半収容されている半導体装置。
2. 【請求項２】 前記リードはストレートリードであるこ
   とを特徴とする、請求項１記載の半導体装置。
3. 【請求項３】 前記基板の上面側と下面側とに、上下対
   応するもの同士が電気的に接続されて配設され、同一面
   側の前記リードに電気的に接続された外部接続用端子
   と、 前記基板の片面側において前記外部接続用端子上に配設
   されたはんだバンプと、 をさらに備える請求項２記載の半導体装置。
4. 【請求項４】 マザーボードの片面上に請求項３記載の
   半導体装置を複数個積み重ね、それらを前記はんだバン
   プで接続固定したことを特徴とする半導体装置。
5. 【請求項５】 前記マザーボードのもう片面上にも請求
   項３記載の半導体装置を複数個積み重ね、それらを前記
   はんだバンプで接続固定したことを特徴とする、請求項
   ４記載の半導体装置。
6. 【請求項６】 前記外部接続用端子は前記リードの数よ
   りも余分に設けられたダミー端子を含む、請求項３ない
   し請求項５のうちのいずれか１項に記載の半導体装置。
7. 【請求項７】 前記ダミー端子は、ダミー端子以外の前
   記外部接続用端子とは別の少なくとも１列に整列配置さ
   れる、請求項６記載の半導体装置。
8. 【請求項８】 前記整列配置はチドリ状の整列配置であ
   る、請求項７記載の半導体装置。
9. 【請求項９】 前記基板は、前記開口部の１辺あるいは
   対向２辺において、前記開口部を囲わないように削除さ
   れている、請求項１ないし請求項８のうちのいずれか１
   項に記載の半導体装置。
10. 【請求項１０】 請求項５記載の半導体装置の製造方法
    であって、 マザーボードの片面上に請求項３記載の半導体装置を複
    数個積み重ねる第１工程を備え、当該第１工程において
    前記はんだバンプは共晶もしくは高温はんだバンプが用
    いられ、かつ前記はんだバンプと他部との当接部位には
    フラックスあるいははんだペーストが供給され、 前記はんだバンプを溶融させることにより前記第１工程
    で積み重ねられた複数個の半導体装置を前記マザーボー
    ドの片面上に接続固定する第２工程と、 前記マザーボードを裏返し、前記マザーボードのもう片
    面上に請求項３記載の半導体装置を複数個積み重ねる第
    ３工程とをさらに備え、当該第３工程において前記はん
    だバンプは低温はんだバンプが用いられ、かつ前記はん
    だバンプと他部との当接部位にはフラックスあるいはは
    んだペーストが供給され、 前記はんだバンプを溶融させることにより前記第３工程
    で積み重ねられた複数個の半導体装置を前記マザーボー
    ドのもう片面上に接続固定する第４工程、 をさらに備える半導体装置の製造方法。