JPH09283518A - 半導体装置およびその作製方法 - Google Patents

半導体装置およびその作製方法

Info

Publication number
JPH09283518A
JPH09283518A JP8115672A JP11567296A JPH09283518A JP H09283518 A JPH09283518 A JP H09283518A JP 8115672 A JP8115672 A JP 8115672A JP 11567296 A JP11567296 A JP 11567296A JP H09283518 A JPH09283518 A JP H09283518A
Authority
JP
Japan
Prior art keywords
film
silicon nitride
interlayer insulating
nitride film
silicon
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
JP8115672A
Other languages
English (en)
Other versions
JP3565983B2 (ja
Inventor
Kouyuu Chiyou
宏勇 張
Satoshi Teramoto
聡 寺本
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Semiconductor Energy Laboratory Co Ltd
Original Assignee
Semiconductor Energy Laboratory Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Semiconductor Energy Laboratory Co Ltd filed Critical Semiconductor Energy Laboratory Co Ltd
Priority to JP11567296A priority Critical patent/JP3565983B2/ja
Priority to US08/835,729 priority patent/US7019385B1/en
Publication of JPH09283518A publication Critical patent/JPH09283518A/ja
Application granted granted Critical
Publication of JP3565983B2 publication Critical patent/JP3565983B2/ja
Priority to US11/293,111 priority patent/US7838968B2/en
Priority to US12/949,834 priority patent/US20110121325A1/en
Anticipated expiration legal-status Critical
Expired - Fee Related legal-status Critical Current

Links

Classifications

    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/3105After-treatment
    • H01L21/311Etching the insulating layers by chemical or physical means
    • H01L21/31105Etching inorganic layers
    • H01L21/31111Etching inorganic layers by chemical means
    • GPHYSICS
    • G02OPTICS
    • G02FOPTICAL DEVICES OR ARRANGEMENTS FOR THE CONTROL OF LIGHT BY MODIFICATION OF THE OPTICAL PROPERTIES OF THE MEDIA OF THE ELEMENTS INVOLVED THEREIN; NON-LINEAR OPTICS; FREQUENCY-CHANGING OF LIGHT; OPTICAL LOGIC ELEMENTS; OPTICAL ANALOGUE/DIGITAL CONVERTERS
    • G02F1/00Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics
    • G02F1/01Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour 
    • G02F1/13Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour  based on liquid crystals, e.g. single liquid crystal display cells
    • G02F1/133Constructional arrangements; Operation of liquid crystal cells; Circuit arrangements
    • G02F1/136Liquid crystal cells structurally associated with a semi-conducting layer or substrate, e.g. cells forming part of an integrated circuit
    • G02F1/1362Active matrix addressed cells
    • G02F1/136227Through-hole connection of the pixel electrode to the active element through an insulation layer
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76801Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76801Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
    • H01L21/76802Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing by forming openings in dielectrics
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/12Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/12Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body
    • H01L27/1214Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs
    • H01L27/1248Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs with a particular composition or shape of the interlayer dielectric specially adapted to the circuit arrangement
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104Forming layers
    • H01L21/02365Forming inorganic semiconducting materials on a substrate
    • H01L21/02518Deposited layers
    • H01L21/02521Materials
    • H01L21/02524Group 14 semiconducting materials
    • H01L21/02532Silicon, silicon germanium, germanium
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104Forming layers
    • H01L21/02365Forming inorganic semiconducting materials on a substrate
    • H01L21/02656Special treatments
    • H01L21/02664Aftertreatments
    • H01L21/02667Crystallisation or recrystallisation of non-monocrystalline semiconductor materials, e.g. regrowth
    • H01L21/02675Crystallisation or recrystallisation of non-monocrystalline semiconductor materials, e.g. regrowth using laser beams

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • Power Engineering (AREA)
  • General Physics & Mathematics (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • Computer Hardware Design (AREA)
  • Manufacturing & Machinery (AREA)
  • Chemical & Material Sciences (AREA)
  • Nonlinear Science (AREA)
  • Mathematical Physics (AREA)
  • Crystallography & Structural Chemistry (AREA)
  • Optics & Photonics (AREA)
  • Chemical Kinetics & Catalysis (AREA)
  • General Chemical & Material Sciences (AREA)
  • Inorganic Chemistry (AREA)
  • Thin Film Transistor (AREA)
  • Formation Of Insulating Films (AREA)

Abstract

(57)【要約】 【目的】 薄膜トランジスタの信頼性を向上させる。 【構成】 薄膜トランジスタを構成する層間絶縁膜10
7を窒化珪素膜で構成する。また他の層間絶縁膜も窒化
珪素膜で構成する。そしてこの層間絶縁膜を構成する窒
化珪素膜の内部応力を−5×109 〜5×109(dyn/cm
2)の範囲とする。このようにすることで、層間絶縁膜の
剥離やコンタクトホールの形成に際する困難を抑制する
ことができる。また、活性層中からの水素の離脱を抑制
することができる。こうして信頼性の高い薄膜トランジ
スタを得ることができる。

Description

【発明の詳細な説明】
【0001】
【発明の属する利用分野】本明細書で開示する発明は、
薄膜トランジスタの構成に関する。またその作製方法に
関する。
【0002】
【従来の技術】従来より、ガラス基板上や適当な絶縁表
面上に形成される薄膜トランジスタが知られている。こ
の薄膜トランジスタは、特にアクティブマトリクス型の
液晶表示装置に利用するために開発されている。
【0003】アクティブマトリクス型の液晶表示装置
は、マトリクス状に配置された数百×数百個の画素電極
のそれぞれに薄膜トランジスタを接続し、画素電極に出
入りする電荷をそれぞれの薄膜トランジスタで制御する
構成を有している。
【0004】このアクティブマトリクス型の液晶表示装
置の作製に当たっては、数万個以上の薄膜トランジタを
少なくとも数センチ角以上あるガラス基板や石英基板上
に形成する技術が必要とされる。
【0005】現状の技術においては、数センチ角以上の
面積を有するガラス基板や石英基板上に単結晶珪素薄膜
を形成することは不可能である。従って、一般には形成
される珪素膜は非晶質珪素膜や多結晶珪素膜や微結晶珪
素膜で代表される結晶性珪素膜となる。
【0006】非晶質珪素膜を用いた場合には、Pチャネ
ル型が実用にならず、また高速動作を行わすことができ
ないという問題がある。従って、非晶質珪素膜を用いた
薄膜トランジスタでは、数MHz以上の動作が要求され
る周辺駆動回路を構成することができない。
【0007】一方、多結晶珪素膜や微結晶珪素膜で代表
される結晶性珪素膜を用いた場合には、Pチャネル型の
薄膜トランジスタが実用になる。従って、CMOS回路
を構成できる。また数MHz以上の高速動作も可能とな
る。このことを利用すると、周辺駆動回路をアクティブ
マトリクス回路と同一基板上に集積化することができ
る。
【0008】しかし、結晶性珪素膜を用いた薄膜トラン
ジスタは、その信頼性や特性のバラツキに問題がある。
これは、表示される画像の画質の低下を招く要因とな
る。
【0009】この信頼性の問題や特性のバラツキの問題
は、コンタクトホールの形成工程や活性層を構成する結
晶性珪素膜の状態に不安定な要素があるためである。
【0010】一般に薄膜トランジスタに利用される層間
絶縁膜としては、酸化珪素膜が知られている。しかし、
酸化珪素膜には以下に述べるような問題がある。
【0011】酸化珪素膜はドライエッチング法における
エッチングレートが低く、そのため実用になる程度のエ
ッチングレートを得るためには、セルフバイアスを60
0V程度と高めてエッチングする必要がある。これは、
多層配線を形成する際に配線に誘起される電圧による静
電破壊を多発させる要因となる。
【0012】また、セルフバイアスを高めてエッチング
を行うので、エッチング状態が不安定になりやすく、プ
ロセスマージンを確保することが困難であるという問題
がある。
【0013】例えば、エッチング条件を工夫して、コン
タクトホールの縁の部分をテーパー形状にするような工
夫を行うことが困難であるという問題がある。
【0014】一般に結晶性珪素膜を用いて薄膜トランジ
スタの活性層を構成した場合、活性層に対する水素によ
る終端化が必要になる。これは、結晶性珪素膜中におけ
る珪素の不対結合手を水素によって中和させることによ
り、電気的な物性を安定化させるために必要となる。
【0015】どのような薄膜トランジスタの形式えあっ
ても活性層の形成の後に層間絶縁膜を形成する必要があ
る。
【0016】ここで、層間絶縁膜として酸化珪素膜を用
いた場合には、活性層中に含まれる水素が離脱し易いと
いう問題が生じる。これは酸化珪素膜では水素に対する
バリア効果が弱いことに起因する。このことは、薄膜ト
ランジスタの特性が不安定になってしまう大きな要因と
なる。
【0017】また、酸化珪素膜を層間絶縁膜に利用した
場合、ドライエッチング時におけるエンドポイントの検
出が困難であるという問題がある。一般に基板を保持す
るホルダーがステージには、石英治具が利用される。
【0018】この場合、ドライエッチング時に石英治具
からエッチング雰囲気中に放出される酸化珪素成分が存
在するために酸化珪素膜のエッチングの終了点を検出す
ることが困難となる。
【0019】即ち、雰囲気中の酸化珪素成分を検出する
ことで、酸化珪素膜のエッチングの終了点を明確に検出
することが困難となる。
【0020】このことは、作製工程上の不安定要素を増
やすことになる。
【0021】
【発明が解決しようとする課題】本明細書で開示する発
明は、薄膜トランジスタの作製における困難性を排除
し、高い生産歩留りでもって、特性の安定した薄膜トラ
ンジスタを提供することを課題とする。また、高い生産
歩留りでもって、高い画質を安定して表示できるアクテ
ィイブマトリクス型の表示装置を提供することを課題と
する。
【0022】
【課題を解決するための手段】本明細書で開示する発明
の一つは、半導体でなる活性層と、前記活性層上に形成
された酸化珪素膜と、前記第1の絶縁膜上に多層に形成
された窒化珪素膜と、を少なくとも有し、前記酸化珪素
膜はゲイト絶縁膜として機能し、前記窒化珪素膜は層間
絶縁膜として機能することを特徴とする。
【0023】多結晶の発明の構成は、結晶性珪素膜で活
性層を構成した薄膜トランジスタであって、全ての層間
絶縁膜を窒化珪素膜で構成したことを特徴とする。
【0024】窒化珪素膜を層間絶縁膜として利用するこ
とで、以下のような有意性が得られる。
【0025】まず第1にドライエッチングレートが高
く、またセルフバイアスの電圧が1500V程度と低く
てよい。従って、エッチングを安定して行うことがで
き、またプロセスマージンを高くとることができる。
【0026】また水素に対するブロッキング効果が高い
ので、活性層中に含まれる水素の離脱を防ぐことができ
る。このことにより、薄膜トランジスタの特性の経時変
化が生じにくいものとすることができる。
【0027】また比誘電率が高いので、層間絶縁膜を利
用して容量を形成することが容易となる。特にアクティ
ブマトリクス型の液晶表示装置においては、各画素に配
置された薄膜トランジスタの出力に補助容量を接続する
必要があり、この補助容量を層間絶縁膜を構成する窒化
珪素膜でもって形成することは有用となる。
【0028】本明細書に開示する発明における層間絶縁
膜を構成する窒化珪素膜の膜質は、内部応力が−5×1
9 〜5×109(dyn/cm2)の範囲にあることが好まし
い。
【0029】これは、多層構造にした際に、膜の剥離が
生じないようにするために重要となる。また、層間絶縁
膜上に形成された電極や配線が剥離してしまうことを防
止するために重要となる。さらに、応力に起因してコン
タクト電極の断線や接触不良が発生してしまうことを防
止するためにも重要な条件となる。
【0030】特に、層間絶縁膜上に画素電極を構成する
ITO電極を形成する際には、ITO電極の剥離を防止
するために上記条件は重要なものとなる。
【0031】この応力の限定は、アクティブマトリクス
領域が大面積化(大画面化に従ってアクティブマトリク
ス領域は大面積化する)するにしたがって、その重要性
が大きくなる。
【0032】また、層間絶縁膜を構成する窒化珪素膜の
内部応力を−5×109 〜5×109(dyn/cm2)の範囲と
し、さらに全ての層において圧縮応力を有しているもの
とすることも有用である。これは、応力の働く方向を各
層間絶縁膜において同じものとすることにより、膜の剥
離を防止することに効果がある。また、配線やコンタク
ト電極の断線や接触不良を防止することに効果がある。
【0033】また同様の利用により、全ての層間絶縁膜
において引っ張り応力を有しているものとすることも有
用である。
【0034】また、層間絶縁膜を構成する窒化珪素膜の
各層における内部応力のばらつきを±50%以内とする
ことも有用である。このようにすることにより、各層の
応力のバラツキに起因する
【0035】また、層間絶縁膜を構成する窒化珪素膜の
膜質として、1/10バッファードフッ酸に対するエッ
チングレートが30〜1500Å/min の範囲にあるも
のを用いることは有用である。
【0036】他の発明の構成は、窒化珪素膜を利用した
半導体装置の作製方法であって、気相法により窒化珪素
膜を成膜する工程を有し、成膜雰囲気中に水素を混合す
ることにより成膜される窒化珪素膜の内部応力を−5×
109 〜5×109(dyn/cm2)の範囲とし、かつ1/10
バッファードフッ酸に対するエッチングレートを30〜
1500Å/min の範囲とすることを特徴とする。
【0037】
【実施例】
〔実施例1〕本実施例は、アクティブマトリクス型の液
晶表示装置の画素部分に配置される薄膜トランジスタの
作製工程に関する。
【0038】図1〜図3に本実施例の薄膜トランジスタ
の作製工程を示す。まず図1(A)に示すようにガラス
基板101上に下地膜102として酸化珪素膜を300
0Åの厚さに成膜する。この酸化珪素膜は、プラズマC
VD法またはスパッタ法によって成膜する。なお、下地
膜としては酸化珪素膜を利用するのでもよい。
【0039】基板としては、ガラス基板101以外に石
英基板や適当な絶縁膜が形成された基板(例えば半導体
基板)を用いることができる。また、多層配線や多層構
造を有する集積回路において、適当な絶縁膜を基体とす
ることもできる。
【0040】次に後に薄膜トランジスタの活性層を構成
するための図示しない珪素膜の成膜を行う。ここでは、
プラズマCVD法によって、500Å厚の非晶質珪素膜
を成膜する。非晶質珪素膜の成膜方法としては、減圧熱
CVD法を用いてもよい。
【0041】そして加熱処理およびレーザー光の照射を
行い、非晶質珪素膜を結晶化させ、図示しない結晶性珪
素膜を得る。
【0042】結晶性珪素膜を得たら、パターニングを行
い、薄膜トランジスタの活性層103を形成する。そし
てゲイト絶縁膜として機能する酸化珪素膜104を10
00Åの厚さにプラズマCVD法で成膜する。
【0043】さらにゲイト電極を構成するためのシリサ
イド材料(または金属材料)を成膜する。さらにそれを
パターニングすることにより、ゲイト電極105と走査
線(ゲイト線とも呼ばれる)106を形成する。図から
は明らかではないが、一般にゲイト電極105は走査線
106から延在して設けられる。
【0044】ゲイト電極および走査線を構成する材料と
しては、高濃度に不純物をドープして低抵抗化した珪
素、各種シリサイド材料、アルミニウムやモリブデンで
代表される金属材料から選ばれたものを用いることがで
きる。
【0045】こうして図1(A)に示す状態を得る。こ
の状態において、不純物イオンの注入を行い、ソース領
域とドレイン領域とを形成する。ここでは、Nチャネル
型の薄膜トランジスタを作製するためにP(リン)イオ
ンの注入をプラズマドーピング方法でもって行う。
【0046】不純物イオンの注入後、レーザー光または
強光の照射を行い、不純物イオンの注入が行われた領域
のアニールと活性化を行う。この工程は、加熱による方
法を利用してもよい。
【0047】こうして、ソース領域11、ドレイン領域
13、チャネル形成領域12が自己整合的に形成され
る。
【0048】次に図1(B)に示すように第1の層間絶
縁膜107として窒化珪素膜を3000Åの厚さにプラ
ズマCVD法でもって成膜する。この窒化珪素膜の厚さ
は3000〜5000Å程度とする。下記〔表1〕に窒
化珪素膜の成膜条件の一例を示す。
【0049】
【表1】
【0050】〔表1〕におけるエッチングレートという
のは、(株)橋本化成のLAL500というウェットエ
ッチング溶液を利用した際におけるものである。膜の内
部応力は、水素の混合量を変化させることで行うことが
できる。
【0051】〔表1〕には、比較のために水素の雰囲気
への混合を行わない成膜条件を示してある。なお、膜の
内部応力やエッチングレートから見て、成膜雰囲気中へ
の水素の混合を行わない場合に成膜された窒化珪素膜
は、窒化珪素膜といえる状態にはないものと考えられ
る。
【0052】この窒化珪素膜の成膜の際に活性層403
に対する水素化が同時に行われる。即ち、雰囲気させた
水素とアンモニアの分解によって生じた水素がプラズマ
エネルギーによって活性化され、活性層中に侵入するこ
とによって、活性層403を構成する結晶性珪素膜に対
する水素化アニールが行われる。
【0053】前述したように窒化珪素膜は水素に対して
バリア効果を有している。従って、第1の層間絶縁膜1
07の成膜は、活性層403中に水素を閉じ込める効果
を有しているといえる。
【0054】次にドライッチング法を用いて、第1の層
間絶縁膜107にコンタクトホール108の形成を行
う。(図1(C))
【0055】この工程におけるドライエッチングは、エ
ッチングガスとしてCF4 とO2 との混合ガスを用いた
RIE法(リアクティブイオンエッチング法)を用い
る。
【0056】この工程においては、酸化珪素膜104を
エッチングストッパーとすることによって、過度のエッ
チングを防止することができる。
【0057】次にウエットエッチング法を用いて、酸化
珪素膜104に108から延在したコンタクトホール1
09を形成する。換言すれば、コンタクトホール108
の底部(酸化珪素膜104が露呈している)をさらにエ
ッチングし、さらに続いてコンタクトホール109を形
成する。
【0058】ここではフッ酸とフッ化アンモニウムと界
面活性剤とを混合したエッチャントを用いてウェットエ
ッチングを行う。
【0059】この酸化珪素膜104の除去によるコンタ
クトホール109の形成は、特にマスクを利用すること
なく行うことができる。即ち、コンタクトホール108
の形成の際に利用したレジストマスクをそのまま利用し
て行うことができる。
【0060】また特にレジストマスクは存在しなくて
も、既に形成されているコンタクトホール108を利用
して自己整合的にコンタクトホール109を形成するこ
とができる。
【0061】一般に、フッ酸系のエッチャントに対して
は、酸化珪素膜のエッチングレートに比較して窒化珪素
膜のエッチングレートは1/10程度以下であるので、
上記ような工程で窒化珪素膜のエッチングはほとんど問
題とならない。
【0062】ここでは、コンタクトホール109を形成
するのにウェットエッチングを利用する例を示した。し
かし、ドライエッチングによる方法を用いてもよい。こ
の場合、コンタクトホール108の形成に引き続いて、
コンタクトホール109の形成を行えばよい。ただし、
エッチングガスをCHF3 に変更してドライエッチング
を行う必要がある。(図1(D))
【0063】図1(D)に示す状態を得たら、図2
(A)に示すように適当な金属材料を用いて、ソース電
極またはソース領域にコンタクトするソース配線110
を形成する。(図2(A))
【0064】次に第2の層間絶縁膜111としてプラズ
マCVD法により窒化珪素膜を3000Åの厚さに成膜
する。この第2の層間絶縁膜を構成する窒化珪素膜の膜
厚は、2000Å〜5000Åの間で選択すればよい。
(図2(B))
【0065】この第2の層間絶縁膜の成膜条件は、第1
の層間絶縁膜と同じ条件とする。なお、膜厚を変える場
合は、膜厚に関係する条件のみを変更する。
【0066】次にドライエッチング法により、第1の層
間絶縁膜107を構成する窒化珪素膜と第2の層間絶縁
膜111を構成する窒化珪素膜とにコンタクトホール1
12の形成を行う。(図2(C))
【0067】このドライエッチングの条件は、図1
(C)に示すコンタクトホール108の形成と同じ条件
で行う。ただし、エッチングする厚さは異なるので、予
備実験を行いエッチング時間は割り出す必要がある。
【0068】この工程においても酸化珪素膜104をエ
ッチングストッパーとして利用することができる。
【0069】こうして図2(C)に示す状態を得る。そ
して、ウエットエッチング法により、コンタクトホール
112の底部に露呈している酸化珪素膜104をエッチ
ングする。こうしてコンタクトホール113を形成す
る。このコンタクトホール113の形成は、ドライエッ
チングによるものでもよい。
【0070】図2(D)に示す状態を得たら、画素電極
を構成するためのITO膜をスパッタ法で成膜し、さら
にパターニングを施すことにより、画素電極114を形
成する。(図3(A))
【0071】さらにファイナル保護膜115を成膜す
る。この保護膜115も窒化珪素膜で構成する。(図3
(B))
【0072】なお、図示しないが、保護膜115上に
は、液晶を配向させるための配向膜が形成され、さらに
配向処理がなされる。
【0073】こうして、アクティブマトリクス型の液晶
表示装置の画素部分に配置される薄膜トランジスタが完
成する。
【0074】この薄膜トランジスタにおいては、層間絶
縁膜として窒化珪素膜を利用しているので、ドライエッ
チングプロセスを利用したコンタクトホールの形成を高
い再現性でもって行うことができる。
【0075】また、層間絶縁膜に利用した窒化珪素膜が
活性層中に存在する水素を閉じ込める効果を呈するの
で、薄膜トランジスタの特性の不安定さや特性の経時変
化を抑制することができる。
【0076】〔実施例2〕本実施例は、実施例1に示す
構成において、薄膜トランジスタにLDD(ライトドー
プドレイン)領域を配置した場合の例を示す。図4〜図
6に本実施例の作製工程を示す。なお、実施例1と共通
する部分の作製条件や詳細は実施例1の場合と同様であ
る。
【0077】まずガラス基板401上に下地膜として酸
化珪素膜402を3000Åの厚さに成膜する。そし
て、図示しない非晶質珪素膜をプラズマCVD法で成膜
する。さらに加熱処理とレーザー光の照射を併用した方
法により、上記非晶質珪素膜を結晶化させ、図示しない
結晶性珪素膜を得る。
【0078】上記の結晶性珪素膜をパターニングするこ
とにより、図4(A)の403で示される後に薄膜トラ
ンジスタの活性層となる島状の領域を形成する。
【0079】活性層403を形成したら、ゲイト絶縁膜
として機能する酸化珪素膜404をプラズマCVD法に
より、1000Åの厚さに成膜する。
【0080】さらにゲイト絶縁膜を構成する図示しない
アルミニウム膜をスパッタ法により、4000Åの厚さ
に成膜する。
【0081】このアルミニウム膜中には、後の工程にお
いてヒロックやウィスカーが発生することを防止するた
めにスカンジウムを0.1 重量%含有させる。ヒロックや
ウィスカーは、加熱工程において、アルミニウムの異常
成長により形成される針状あるいは刺状の突起物のこと
である。
【0082】図示しないアルミニウム膜を成膜したら、
パターニングを施すことにより、ゲイト電極405を形
成する。また同時に走査線406を形成する。
【0083】次に陽極酸化を行うことにより、多孔質状
の陽極酸化膜407と408を形成する。この多孔質状
の陽極酸化膜407と408は、電解溶液中において、
白金を陰極とし、他方アルミニウムでなるパターン40
5と406を陽極として、陽極酸化を行うことによって
形成される。ここでは電解溶液として、蓚酸を3%含ん
だ水溶液を用いる。
【0084】この陽極酸化工程においては、陽極酸化時
間を制御することで、多孔質状の陽極酸化膜を数μm程
度まで成長させることができる。ここでは、5000Å
の厚さにこの多孔質状の陽極酸化膜を成長させる。
【0085】次に電解溶液として3%の酒石酸を含んだ
エチレングルコール溶液を用いて再度の陽極酸化を行
う。この工程で409と410で示される陽極酸化膜が
形成される。この陽極酸化膜は、バリア型の緻密な膜質
を有している。
【0086】この緻密な膜質を有する陽極酸化膜409
と410は、印加電圧によってその成長距離を制御する
ことができる。ここでは、その膜厚を700Åとする。
この陽極酸化膜は最大で3000Å程度まで成長させる
ことができる。
【0087】この緻密な膜質を有する陽極酸化膜の膜厚
を厚くした場合、その厚さの分で後にオフセットゲイト
領域を形成することができる。有効なオフセットゲイト
領域を形成するには、この緻密な陽極酸化膜の膜厚を2
000Å以上とすることが必要である。
【0088】またこの緻密な膜質を有する陽極酸化膜4
09と410は、電解溶液が多孔質状の陽極酸化膜中に
進入するので、図4(A)に示すような状態で形成され
る。
【0089】図4(A)に示す状態を得たら、露呈した
酸化珪素膜404を除去する。さらに酢酸と硝酸とリン
酸とでなる混酸を用いて、多孔質状の陽極酸化膜407
と408を選択的に除去する。
【0090】次に不純物イオンの注入を行う。ここで
は、Nチャネル型の薄膜トランジスタを形成するために
Pイオンの注入を行う。この工程において、ソース領域
41、チャネル形成領域42、低濃度不純物領域43
(LDD領域)、ドレイン領域44が自己整合的に形成
される。(図4(B))
【0091】上記不純物イオンの注入後、レーザー光ま
たは強光の照射を行い、不純物イオンが注入された領域
のアニールと活性化を行う。
【0092】そして第1の層間絶縁膜412を成膜す
る。ここでは、第1の層間絶縁膜412として、300
0Å厚の窒化珪素膜412をプラズマCVD法でもって
成膜する。この窒化珪素膜は、その成膜雰囲気中に混合
させる水素の量を制御することで、膜中における応力が
5×109 〜−5×109(dyn/cm2)の範囲に納まるよう
にする。
【0093】この工程において、同時に活性層403の
水素化が行われる。
【0094】こうして図4(B)に示す状態を得る。次
にドライエッチング法によってコンタクトホール413
を形成する。(図4(C))
【0095】こうして図4(C)に示す状態を得る。さ
らにウエットエッチングによって、酸化珪素膜411に
コンタクトホール414を形成する。このコンタクトホ
ール414の形成は、ドライエッチングによって行って
もよい。
【0096】こうして図4(D)に示す状態を得る。次
に図5(A)に示すようにソース電極415またはソー
ス領域にコンタクトしたソース配線415を形成する。
本実施例においては、この電極または配線は、チタン膜
とアルミニウム膜とチタン膜との積層膜で構成する。
(図5(A))
【0097】次に第2の層間絶縁膜416として300
0Å厚の窒化珪素膜膜をプラズマCVD法でもって成膜
する。この窒化珪素膜の成膜条件は、第1の層間絶縁膜
412と同様な条件で行う。(図5(B))
【0098】次にドライエッチング法により、窒化珪素
膜412と416とを貫いてコンタクトホール417の
形成を行う。(図5(C))
【0099】次にウエットエッチングを行うことによ
り、ドレイン領域44に達するコンタクトホール418
を形成する。なお、このコンタクトホール418の形成
は、ドライエッチング法によって行ってもよい。
【0100】こうして、第1及び第2の層間絶縁膜を貫
いてドレイン領域44に達するコンタクトホールを形成
することができる。(図5(D))
【0101】次に画素電極を構成するITO膜を成膜
し、さらにこれをパターニングすることにより、図6
(A)に示すように画素電極419を形成する。
【0102】そして、フィイナル保護膜として酸化珪素
膜420を成膜し、図6(B)に示す状態を得る。
【0103】本実施例に示す薄膜トランジスタは、チャ
ネル形成領域42とドレイン領域44との間に両領域間
における電界強度を緩和させる機能を有する低濃度不純
物領域43が配置れている。この領域は、通常LDD領
域と称され、OFF電流値を低減させるために有効なも
のとなる。
【0104】本実施例に示す薄膜トランジスタは、画素
電極419に蓄えられる電荷を保持する特性に優れたも
のとすることができ、より高い画質の表示を行う場合に
有用なものとなる。
【0105】〔実施例3〕本実施例は、TFTパネル基
板側にブラックマトリクスを配置した構成に関する。図
7に本実施例の作製工程を示す。まずガラス基板701
上に下地膜702として酸化珪素膜または窒化珪素膜を
成膜する。
【0106】次に結晶性珪素膜でなる活性層を形成す
る。図7(A)においては、703〜705で示される
島状の領域が活性層である。なお、後に明らかになる
が、703がドレイン領域、704がチャネル形成領
域、705がソース領域となる。
【0107】次にゲイト絶縁膜706として機能する酸
化珪素膜を成膜する。さらに金属材料またシリサイド材
料を用いてゲイト電極707と走査線(ゲイト線)70
8を形成する。
【0108】この状態で不純物イオンの注入を行うこと
によって、ソース領域705とドレイン領域703とチ
ャネル形成領域704を自己整合的に形成する。
【0109】さらに第1の層間絶縁膜709として窒化
珪素膜を成膜する。そしてドライエチング法により、第
1の層間絶縁膜709にコンタクトホールを形成する。
【0110】その後、適当な金属材料でもってソース電
極またはソース配線710を形成する。さらに第2の層
間絶縁膜711として窒化珪素膜を成膜する。
【0111】その後、ドライエッチング法により、ドレ
イン領域703に達するコンタクトホール712を形成
する。こうして図7(A)に示す状態を得る。
【0112】図7(A)に示す状態を得たら、BM(ブ
ラックマトリクス)を構成する材料を成膜する。BMを
構成する材料としては、チタン膜やクロム膜、さらには
チタン膜とクロム膜との積層膜を用いることができる。
【0113】そして、このBMを構成する材料でなる膜
をパターニングすることにより、713と715で示さ
れるBMを形成する。また、同時にドレイン領域703
にコンタクトする電極714を形成する。即ち、電極7
14はBMを構成する材料でもって構成される。(図7
(B))
【0114】図7(B)に示す状態を得たら、第3の層
間絶縁膜716として窒化珪素膜を成膜する。この窒化
珪素膜は、第1の層間絶縁膜709及び第2の層間絶縁
膜711と同じ膜質となるようにする。この窒化珪素膜
は膜厚を500Åとする。(図7(C))
【0115】さらに電極714に達するコンタクトホー
ルを形成する。次にITOでなる画素電極717を形成
する。そしてファイナル保護膜718として窒化珪素膜
を成膜する。(図7(C))
【0116】本実施例に示す構成においては、BM71
3と画素電極717とが重なった部分が補助容量となる
構成を有している。窒化珪素膜は比誘電率が6〜7程度
と高い。従って、容量の誘電体として窒化珪素膜でなる
第3の層間絶縁膜716を利用することは非常に有用な
こととなる。なお、酸化珪素膜の比誘電率は4程度であ
る。
【0117】〔実施例4〕本実施例は、実施例3とは異
なる構造でもってBM(ブラックマトリクス)をTFT
基板側に配置した構成に関する。まず、ガラス基板70
1上に下地膜として酸化珪素膜702を成膜する。さら
に703〜705で示される活性層を形成する。さらに
ゲイト絶縁膜として機能する酸化珪素膜706を成膜す
る。
【0118】そして適当な金属材料またはシリサイド材
料を用いてゲイト電極707と走査線708を形成す
る。さらに第1の層間絶縁膜709として窒化珪素膜を
成膜する。次にドライエッチング法により第1の層間絶
縁膜709にコンタクトホールの形成を行う。ここで
は、ソース領域705とドレイン領域703に対してそ
れぞれコンタクトホールの形成を行う。
【0119】第1の層間絶縁膜709に対してコンタク
トホールの形成を行った後、ソース電極710とドレイ
ン電極800の形成を行う。この2つの電極は同じ構成
材料で形成される。
【0120】次に第2の層間絶縁膜711として、窒化
珪素膜を成膜する。そしてこの第2の層間絶縁膜に対し
てコンタクトホール801をドライエッチングで形成す
る。この工程においては、電極800がエッチングスト
ッパーとして機能する。
【0121】こうして図8(A)に示す状態を得る。次
にBMを構成する材料を成膜し、さらにそれをパターニ
ングすることにより、BMとして機能する部分713と
715、さらに引出し電極として機能する部分804を
形成する。(図8(B))
【0122】次に第3の層間絶縁膜716として窒化珪
素膜を成膜する。さらに電極804に達するコンタクト
ホールを形成する。その後、ITOでもって画素電極7
17を形成する。画素電極の形成後、ファイナル保護膜
として窒化珪素膜718を成膜する。(図8(C))
【0123】〔実施例5〕本実施例は、TFT基板側に
BMが配置され、さらに画素電極がドレイン領域に直接
コンタクトしている構成に関する。
【0124】図9に本実施例の作製工程を示す。まずガ
ラス基板901上に下地膜として酸化珪素膜902を成
膜する。さらに結晶性珪素膜でもって903〜905で
示される活性層を形成する。さらにゲイト絶縁膜として
機能する酸化珪素膜90を成膜する。
【0125】そして、適当な金属材料またはシリサイド
材料でもって、ゲイト電極906と走査線907を同時
に形成する。さらに第1の層間絶縁膜908として窒化
珪素膜を成膜する。
【0126】第1の層間絶縁膜908を成膜したら、ソ
ース領域903へのコンタクトホールをドライエッチン
グ法によって形成する。そして、適当な金属材料でもっ
てソース電極909を形成する。
【0127】ソース電極909を形成した後、第2の層
間絶縁膜910として窒化珪素膜を成膜する。こうして
図9(A)に示す状態を得る。
【0128】図9(A)に示す状態を得たら、BM膜9
11と912を形成する。BM膜は、チタン膜やクロム
膜、さらにはその積層膜でもって構成する。こうして図
9(B)に示す状態を得る。
【0129】図9(B)に示す状態を得たら、第3の層
間絶縁膜として酸化珪素膜または窒化珪素膜913を成
膜する。次にコンタクトホール914を形成する。コン
タクトホール914の形成は、ドライエッチングによる
方法を用いる。こうして図9(C)に示す状態を得る。
【0130】次に画素電極915をITOでもって形成
する。さらにファイナル保護膜916として、窒化珪素
膜を成膜する。
【0131】本実施例に示す構成においても、画素電極
915とBM膜911および912とが重なった部分が
層間絶縁膜913を誘電体とした容量として機能する。
【0132】〔実施例5〕本実施例は、以下の構成を具
体化した構成に関する。即ち、半導体でなる活性層と、
前記活性層上に形成された酸化珪素膜と、前記第1の絶
縁膜上に多層に形成された窒化珪素膜と、を少なくとも
有し、前記酸化珪素膜はゲイト絶縁膜として機能し、前
記窒化珪素膜は層間絶縁膜として機能し、前記多層に形
成された層間絶縁膜は、下層から順にそのエッチングレ
ートが高いことを特徴とする構成を具体化した構成に関
する。
【0133】本実施例の作製工程を図1〜3に示す。特
に断らない限り、作製条件等は実施例1の場合と同じで
ある。本実施例においては、107、111で示される
各層間絶縁膜のエッチングレートを変えたことを特徴と
する。
【0134】即ち、層間絶縁膜107のエッチングレー
トを小さくし、それに比較して層間絶縁膜111のエッ
チングレートを大きくする。
【0135】このようにすることで、コンタクトホール
112の形成の際に開孔の内部にむかって開孔径が大き
くなるような状態を抑制することができる。即ち、形成
される開孔が円錐形状(すり鉢形状)となることを抑制
することができる。
【0136】この構成は、多層に層間絶縁膜が形成さ
れ、そこに多層に貫通するコンタクトホールを形成する
必要がある場合に有用なものとなる。
【0137】
【発明の効果】本明細書で開示する発明を利用すること
により、薄膜トランジスタの作製における困難性を排除
し、高い生産歩留りでもって、特性の安定した薄膜トラ
ンジスタを得ることができる。高い生産歩留りでもっ
て、高画質で表示の安定したアクティイブマトリクス型
の表示装置を得ることができる。
【図面の簡単な説明】
【図1】 薄膜トランジスタの作製工程を示す図。
【図2】 薄膜トランジスタの作製工程を示す図。
【図3】 薄膜トランジスタの作製工程を示す図。
【図4】 薄膜トランジスタの作製工程を示す図。
【図5】 薄膜トランジスタの作製工程を示す図。
【図6】 薄膜トランジスタの作製工程を示す図。
【図7】 薄膜トランジスタの作製工程を示す図。
【図8】 薄膜トランジスタの作製工程を示す図。
【図9】 薄膜トランジスタの作製工程を示す図。
【符号の説明】
101 ガラス基板 102 下地膜(酸化珪素膜) 103 活性層(結晶性珪素膜) 104 ゲイト絶縁膜(酸化珪素膜) 105 ゲイト電極 106 走査線(ゲイト線) 107 第1の層間絶縁膜 108、109 コンタクトホール 110 ソース電極またはソース配線 111 第2の層間絶縁膜 112、113 コンタクトホール 114 画素電極 115 ファイナル保護膜(酸化珪素膜)

Claims (10)

    【特許請求の範囲】
  1. 【請求項1】半導体でなる活性層と、 前記活性層上に形成された酸化珪素膜と、 前記第1の絶縁膜上に多層に形成された窒化珪素膜と、 を少なくとも有し、 前記酸化珪素膜はゲイト絶縁膜として機能し、 前記窒化珪素膜は層間絶縁膜として機能することを特徴
    とする半導体装置。
  2. 【請求項2】結晶性珪素膜で活性層を構成した薄膜トラ
    ンジスタであって、 全ての層間絶縁膜を窒化珪素膜で構成したことを特徴と
    する半導体装置。
  3. 【請求項3】請求項1または請求項2において、窒化珪
    素膜の内部応力は−5×109 〜5×109(dyn/cm2)で
    あることを特徴とする半導体装置。
  4. 【請求項4】請求項1または請求項2において、窒化珪
    素膜の内部応力は−5×109 〜5×109(dyn/cm2)の
    範囲にあり、全ての層において圧縮応力を有しているこ
    とを特徴とする半導体装置。
  5. 【請求項5】請求項1または請求項2において、窒化珪
    素膜の内部応力は−5×109 〜5×109(dyn/cm2)の
    範囲にあり、全ての層において引っ張り応力を有してい
    ることを特徴とする半導体装置。
  6. 【請求項6】請求項1または請求項2において、窒化珪
    素膜の内部応力は−5×109 〜5×109(dyn/cm2)の
    範囲にあり、各層における内部応力のばらつきは±50
    %以内であることを特徴とする半導体装置。
  7. 【請求項7】請求項1または請求項2において、窒化珪
    素膜の1/10バッファードフッ酸に対するエッチング
    レートが30〜1500Å/min の範囲にあることを特
    徴とする半導体装置。
  8. 【請求項8】請求項1または請求項2において、窒化珪
    素膜の1層を利用して薄膜トランジスタの出力に接続さ
    れた容量が形成されていることを特徴とする半導体装
    置。
  9. 【請求項9】半導体でなる活性層と、 前記活性層上に形成された酸化珪素膜と、 前記第1の絶縁膜上に多層に形成された窒化珪素膜と、 を少なくとも有し、 前記酸化珪素膜はゲイト絶縁膜として機能し、 前記窒化珪素膜は層間絶縁膜として機能し、 前記多層に形成された層間絶縁膜は、下層から順にその
    エッチングレートが高いことを特徴とする半導体装置。
  10. 【請求項10】窒化珪素膜を利用した半導体装置の作製
    方法であって、 気相法により窒化珪素膜を成膜する工程を有し、 成膜雰囲気中に水素を混合することにより成膜される窒
    化珪素膜の内部応力を−5×109 〜5×109(dyn/cm
    2)の範囲とし、かつ1/10バッファードフッ酸に対す
    るエッチングレートを30〜1500Å/min の範囲と
    することを特徴とする半導体装置の作製方法。
JP11567296A 1996-04-12 1996-04-12 半導体装置の作製方法 Expired - Fee Related JP3565983B2 (ja)

Priority Applications (4)

Application Number Priority Date Filing Date Title
JP11567296A JP3565983B2 (ja) 1996-04-12 1996-04-12 半導体装置の作製方法
US08/835,729 US7019385B1 (en) 1996-04-12 1997-04-11 Semiconductor device and method of fabricating same
US11/293,111 US7838968B2 (en) 1996-04-12 2005-12-05 Semiconductor device and method of fabricating same
US12/949,834 US20110121325A1 (en) 1996-04-12 2010-11-19 Semiconductor device and method of fabricating same

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP11567296A JP3565983B2 (ja) 1996-04-12 1996-04-12 半導体装置の作製方法

Publications (2)

Publication Number Publication Date
JPH09283518A true JPH09283518A (ja) 1997-10-31
JP3565983B2 JP3565983B2 (ja) 2004-09-15

Family

ID=14668441

Family Applications (1)

Application Number Title Priority Date Filing Date
JP11567296A Expired - Fee Related JP3565983B2 (ja) 1996-04-12 1996-04-12 半導体装置の作製方法

Country Status (2)

Country Link
US (3) US7019385B1 (ja)
JP (1) JP3565983B2 (ja)

Cited By (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2002029901A1 (fr) * 2000-09-29 2002-04-11 Matsushita Electric Industrial Co., Ltd. Transistor a fil mince, dispositif d'affichage a cristaux liquides comprenant ledit fil, et dispositif d'affichage electroluminescent
JP2011119743A (ja) * 1999-06-02 2011-06-16 Semiconductor Energy Lab Co Ltd 半導体装置
JP2013239759A (ja) * 2002-05-17 2013-11-28 Semiconductor Energy Lab Co Ltd 半導体装置
JP2014063808A (ja) * 2012-09-20 2014-04-10 Seiko Epson Corp 光電変換装置および医療機器
JP2018508980A (ja) * 2015-01-09 2018-03-29 アプライド マテリアルズ インコーポレイテッドApplied Materials,Incorporated リソグラフィオーバーレイ改善のための半導体アプリケーション用ゲートスタック材料

Families Citing this family (16)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6573195B1 (en) * 1999-01-26 2003-06-03 Semiconductor Energy Laboratory Co., Ltd. Method for manufacturing a semiconductor device by performing a heat-treatment in a hydrogen atmosphere
US7821065B2 (en) * 1999-03-02 2010-10-26 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device comprising a thin film transistor comprising a semiconductor thin film and method of manufacturing the same
US6853052B2 (en) 2002-03-26 2005-02-08 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device having a buffer layer against stress
KR100670140B1 (ko) * 2004-08-26 2007-01-16 삼성에스디아이 주식회사 커패시터
KR100758124B1 (ko) * 2006-07-21 2007-09-13 동부일렉트로닉스 주식회사 반도체 소자 및 이의 제조 방법
US8034724B2 (en) 2006-07-21 2011-10-11 Semiconductor Energy Laboratory Co., Ltd. Method for manufacturing semiconductor device
JP5092340B2 (ja) * 2006-10-12 2012-12-05 富士通セミコンダクター株式会社 半導体装置及びその製造方法
US7811911B2 (en) * 2006-11-07 2010-10-12 Semiconductor Energy Laboratory Co., Ltd. Method for manufacturing semiconductor device
TWI345836B (en) * 2007-06-12 2011-07-21 Au Optronics Corp Dielectric layer and thin film transistor,display planel,and electro-optical apparatus
US7903219B2 (en) * 2007-08-16 2011-03-08 Sony Corporation Liquid crystal display device
US20090101980A1 (en) * 2007-10-19 2009-04-23 International Business Machines Corporation Method of fabricating a gate structure and the structure thereof
US20100137143A1 (en) 2008-10-22 2010-06-03 Ion Torrent Systems Incorporated Methods and apparatus for measuring analytes
US8178944B2 (en) * 2009-06-22 2012-05-15 Broadcom Corporation Method for forming a one-time programmable metal fuse and related structure
US8629438B2 (en) * 2010-05-21 2014-01-14 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and manufacturing method thereof
CN103021943B (zh) * 2012-12-14 2015-07-15 京东方科技集团股份有限公司 阵列基板及其制造方法、显示装置
JP6562222B2 (ja) * 2014-07-29 2019-08-21 パナソニックIpマネジメント株式会社 窒化物半導体装置

Citations (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS63132433A (ja) * 1986-11-21 1988-06-04 Matsushita Electric Ind Co Ltd 半導体装置の製造方法
JPH0336769A (ja) * 1989-07-04 1991-02-18 Hitachi Ltd 薄膜トランジスタとその製造方法ならびにそれを用いたマトリクス回路基板と画像表示装置
JPH04330783A (ja) * 1991-03-27 1992-11-18 Canon Inc 薄膜半導体装置及び受光素子及び光センサ
JPH04340724A (ja) * 1991-05-17 1992-11-27 Seiko Epson Corp 薄膜トランジスタの製造方法
JPH05125547A (ja) * 1991-11-05 1993-05-21 Canon Inc プラズマ処理装置
JPH05129286A (ja) * 1991-11-07 1993-05-25 Casio Comput Co Ltd 窒化シリコン膜
JPH05167075A (ja) * 1991-12-16 1993-07-02 Casio Comput Co Ltd 薄膜トランジスタおよびその保護絶縁膜の成膜方法
JPH077156A (ja) * 1993-09-13 1995-01-10 Sony Corp 電界効果型薄膜トランジスタ
JPH07153971A (ja) * 1993-10-01 1995-06-16 Semiconductor Energy Lab Co Ltd 半導体装置およびその作製方法

Family Cites Families (50)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS56111258A (en) 1980-01-07 1981-09-02 Chiyou Lsi Gijutsu Kenkyu Kumiai Thin film semiconductor device
JPS5823479A (ja) 1981-08-05 1983-02-12 Fujitsu Ltd 半導体装置の製造方法
JPS5893273A (ja) 1981-11-30 1983-06-02 Toshiba Corp 薄膜半導体装置
JPH0620122B2 (ja) 1982-01-19 1994-03-16 キヤノン株式会社 半導体素子
JPS58164268A (ja) 1982-03-25 1983-09-29 Seiko Epson Corp 薄膜シリコントランジスタ
JPS58204570A (ja) 1982-05-24 1983-11-29 Seiko Epson Corp 半導体集積回路装置の製造方法
JPS5989436A (ja) 1982-11-15 1984-05-23 Seiko Epson Corp 薄膜半導体装置の製造方法
JPS59126673A (ja) 1983-01-11 1984-07-21 Seiko Epson Corp 薄膜トランジスタ−
US4617193A (en) * 1983-06-16 1986-10-14 Digital Equipment Corporation Planar interconnect for integrated circuits
JPH0693509B2 (ja) 1983-08-26 1994-11-16 シャープ株式会社 薄膜トランジスタ
FR2555364B1 (fr) 1983-11-18 1990-02-02 Hitachi Ltd Procede de fabrication de connexions d'un dispositif a circuits integres a semi-conducteurs comportant en particulier un mitset
JPS6126264A (ja) 1984-07-16 1986-02-05 Canon Inc 半導体装置の製造方法
US4656101A (en) 1984-11-07 1987-04-07 Semiconductor Energy Laboratory Co., Ltd. Electronic device with a protective film
JPS62193147A (ja) * 1986-02-19 1987-08-25 Toshiba Corp 半導体装置の製造方法
US4851363A (en) 1986-07-11 1989-07-25 General Motors Corporation Fabrication of polysilicon fets on alkaline earth alumino-silicate glasses
JPH0691252B2 (ja) * 1986-11-27 1994-11-14 日本電気株式会社 薄膜トランジスタアレイ
JPS63204769A (ja) 1987-02-20 1988-08-24 Nippon Telegr & Teleph Corp <Ntt> 薄膜トランジスタの製造方法
JPS63237570A (ja) 1987-03-26 1988-10-04 Seiko Epson Corp 薄膜トランジスタの製造方法
JPS6423575A (en) 1987-07-17 1989-01-26 Sharp Kk Thin film transistor
JPS6432678A (en) 1987-07-28 1989-02-02 Ricoh Kk Thin-film transistor
JPS6435961A (en) 1987-07-30 1989-02-07 Ricoh Kk Thin film transistor
JPS6447076A (en) 1987-08-18 1989-02-21 Ricoh Kk Manufacture of mos type thin film transistor
US5327001A (en) * 1987-09-09 1994-07-05 Casio Computer Co., Ltd. Thin film transistor array having single light shield layer over transistors and gate and drain lines
JPH0196960A (ja) 1987-10-09 1989-04-14 Hitachi Ltd 半導体装置
JPH01276672A (ja) 1988-04-27 1989-11-07 Seikosha Co Ltd 逆スタガー型非晶質シリコン薄膜トランジスタ
JP2510710B2 (ja) 1988-12-13 1996-06-26 三菱電機株式会社 絶縁体基板上の半導体層に形成されたmos型電界効果トランジスタ
JPH0323639A (ja) 1989-06-21 1991-01-31 Sony Corp 薄膜トランジスタ
JPH0334434A (ja) 1989-06-30 1991-02-14 Hitachi Ltd 薄膜半導体装置及びその製造方法
US5270567A (en) 1989-09-06 1993-12-14 Casio Computer Co., Ltd. Thin film transistors without capacitances between electrodes thereof
US5041888A (en) * 1989-09-18 1991-08-20 General Electric Company Insulator structure for amorphous silicon thin-film transistors
US5130772A (en) 1989-12-15 1992-07-14 Samsung Electron Devices Co., Ltd. Thin film transistor with a thin layer of silicon nitride
EP0456199B1 (en) 1990-05-11 1997-08-27 Asahi Glass Company Ltd. Process for preparing a polycrystalline semiconductor thin film transistor
EP0459763B1 (en) 1990-05-29 1997-05-02 Semiconductor Energy Laboratory Co., Ltd. Thin-film transistors
US5182624A (en) * 1990-08-08 1993-01-26 Minnesota Mining And Manufacturing Company Solid state electromagnetic radiation detector fet array
JPH0824193B2 (ja) * 1990-10-16 1996-03-06 工業技術院長 平板型光弁駆動用半導体装置の製造方法
US5402254B1 (en) * 1990-10-17 1998-09-22 Hitachi Ltd Liquid crystal display device with tfts in which pixel electrodes are formed in the same plane as the gate electrodes with anodized oxide films before the deposition of silicon
JPH05308107A (ja) * 1991-07-01 1993-11-19 Sumitomo Electric Ind Ltd 半導体装置及びその製作方法
JP3483581B2 (ja) 1991-08-26 2004-01-06 株式会社半導体エネルギー研究所 半導体装置
JP3187086B2 (ja) 1991-08-26 2001-07-11 株式会社半導体エネルギー研究所 半導体装置および半導体装置の作製方法
JPH05109924A (ja) * 1991-10-17 1993-04-30 Ngk Spark Plug Co Ltd 集積回路用パツケージ
EP0569601B1 (en) * 1991-11-29 1999-10-13 Seiko Epson Corporation Liquid crystal display and method of manufacturing same
JP3526058B2 (ja) * 1992-08-19 2004-05-10 セイコーインスツルメンツ株式会社 光弁用半導体装置
US5719065A (en) 1993-10-01 1998-02-17 Semiconductor Energy Laboratory Co., Ltd. Method for manufacturing semiconductor device with removable spacers
US7081938B1 (en) 1993-12-03 2006-07-25 Semiconductor Energy Laboratory Co., Ltd. Electro-optical device and method for manufacturing the same
KR100297063B1 (ko) 1993-12-03 2001-10-22 야마자끼 순페이 표시장치및그표시장치를가지는전자장치
US5650636A (en) 1994-06-02 1997-07-22 Semiconductor Energy Laboratory Co., Ltd. Active matrix display and electrooptical device
DE69529493T2 (de) * 1994-06-20 2003-10-30 Canon Kk Anzeigevorrichtung und Verfahren zu ihrer Herstellung
US5471093A (en) * 1994-10-28 1995-11-28 Advanced Micro Devices, Inc. Pseudo-low dielectric constant technology
US5940732A (en) 1995-11-27 1999-08-17 Semiconductor Energy Laboratory Co., Method of fabricating semiconductor device
US5771321A (en) * 1996-01-04 1998-06-23 Massachusetts Institute Of Technology Micromechanical optical switch and flat panel display

Patent Citations (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS63132433A (ja) * 1986-11-21 1988-06-04 Matsushita Electric Ind Co Ltd 半導体装置の製造方法
JPH0336769A (ja) * 1989-07-04 1991-02-18 Hitachi Ltd 薄膜トランジスタとその製造方法ならびにそれを用いたマトリクス回路基板と画像表示装置
JPH04330783A (ja) * 1991-03-27 1992-11-18 Canon Inc 薄膜半導体装置及び受光素子及び光センサ
JPH04340724A (ja) * 1991-05-17 1992-11-27 Seiko Epson Corp 薄膜トランジスタの製造方法
JPH05125547A (ja) * 1991-11-05 1993-05-21 Canon Inc プラズマ処理装置
JPH05129286A (ja) * 1991-11-07 1993-05-25 Casio Comput Co Ltd 窒化シリコン膜
JPH05167075A (ja) * 1991-12-16 1993-07-02 Casio Comput Co Ltd 薄膜トランジスタおよびその保護絶縁膜の成膜方法
JPH077156A (ja) * 1993-09-13 1995-01-10 Sony Corp 電界効果型薄膜トランジスタ
JPH07153971A (ja) * 1993-10-01 1995-06-16 Semiconductor Energy Lab Co Ltd 半導体装置およびその作製方法

Cited By (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2011119743A (ja) * 1999-06-02 2011-06-16 Semiconductor Energy Lab Co Ltd 半導体装置
JP2014053640A (ja) * 1999-06-02 2014-03-20 Semiconductor Energy Lab Co Ltd 半導体装置
JP2014081643A (ja) * 1999-06-02 2014-05-08 Semiconductor Energy Lab Co Ltd 半導体装置
JP2015109465A (ja) * 1999-06-02 2015-06-11 株式会社半導体エネルギー研究所 半導体装置及び電子機器
WO2002029901A1 (fr) * 2000-09-29 2002-04-11 Matsushita Electric Industrial Co., Ltd. Transistor a fil mince, dispositif d'affichage a cristaux liquides comprenant ledit fil, et dispositif d'affichage electroluminescent
JP2013239759A (ja) * 2002-05-17 2013-11-28 Semiconductor Energy Lab Co Ltd 半導体装置
US9847355B2 (en) 2002-05-17 2017-12-19 Semiconductor Energy Laboratory Co., Ltd. Silicon nitride film, and semiconductor device
JP2014063808A (ja) * 2012-09-20 2014-04-10 Seiko Epson Corp 光電変換装置および医療機器
JP2018508980A (ja) * 2015-01-09 2018-03-29 アプライド マテリアルズ インコーポレイテッドApplied Materials,Incorporated リソグラフィオーバーレイ改善のための半導体アプリケーション用ゲートスタック材料
JP2020170846A (ja) * 2015-01-09 2020-10-15 アプライド マテリアルズ インコーポレイテッドApplied Materials,Incorporated リソグラフィオーバーレイ改善のための半導体アプリケーション用ゲートスタック材料

Also Published As

Publication number Publication date
US7019385B1 (en) 2006-03-28
US7838968B2 (en) 2010-11-23
JP3565983B2 (ja) 2004-09-15
US20060151835A1 (en) 2006-07-13
US20110121325A1 (en) 2011-05-26

Similar Documents

Publication Publication Date Title
JP3565983B2 (ja) 半導体装置の作製方法
US5814529A (en) Method for producing a semiconductor integrated circuit including a thin film transistor and a capacitor
US6972263B2 (en) Fabricating a tapered hole incorporating a resinous silicon containing film
EP0645802B1 (en) Semiconductor device and method for manufacturing the same
US20050287722A1 (en) Method of fabricating semiconductor device
JPH07258893A (ja) 陽極酸化物及び陽極酸化方法
KR100267144B1 (ko) 반도체 장치의 제조방법
JPH0832079A (ja) 半導体装置およびその作製方法
JPH0818055A (ja) 半導体集積回路およびその作製方法
JPH08167722A (ja) 半導体集積回路の作製方法
KR100480192B1 (ko) 반도체장치및반도체장치제조방법
JPH09199474A (ja) 半導体装置の作製方法
JPH07153971A (ja) 半導体装置およびその作製方法
JPH0832069A (ja) 薄膜半導体装置
JPH06232401A (ja) 半導体装置およびその製造方法
JP2002237595A (ja) 薄膜トランジスタの製造方法
JPH10294470A (ja) 半導体装置
JPH07283416A (ja) 半導体装置
JPH09171964A (ja) 半導体装置およびその作製方法
JPH10116992A (ja) 薄膜半導体装置及びその作製方法
JPH0945929A (ja) 薄膜半導体装置の製造方法
JP2002170959A (ja) 薄膜トランジスタの製造方法

Legal Events

Date Code Title Description
A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20040301

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20040309

A521 Written amendment

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20040427

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20040601

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20040609

R150 Certificate of patent or registration of utility model

Free format text: JAPANESE INTERMEDIATE CODE: R150

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20090618

Year of fee payment: 5

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20090618

Year of fee payment: 5

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20090618

Year of fee payment: 5

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20100618

Year of fee payment: 6

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20100618

Year of fee payment: 6

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20110618

Year of fee payment: 7

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20110618

Year of fee payment: 7

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20120618

Year of fee payment: 8

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20120618

Year of fee payment: 8

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20120618

Year of fee payment: 8

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20130618

Year of fee payment: 9

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20130618

Year of fee payment: 9

LAPS Cancellation because of no payment of annual fees