JPH09283516A - 半導体装置及びその製造方法 - Google Patents
半導体装置及びその製造方法Info
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- JPH09283516A JPH09283516A JP8097901A JP9790196A JPH09283516A JP H09283516 A JPH09283516 A JP H09283516A JP 8097901 A JP8097901 A JP 8097901A JP 9790196 A JP9790196 A JP 9790196A JP H09283516 A JPH09283516 A JP H09283516A
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
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Abstract
(57)【要約】
【課題】 層間絶縁膜としてのBPSG膜上にSOG膜
を塗布し、これをエッチングバックして層間絶縁膜の平
坦化を図る場合、BPSG膜とSOG膜とのエッチング
選択比が十分でないため、エッチングバック後にも三次
元的段差が残り、平坦化が難しい。 【解決手段】 半導体基板1の上に回路パターン3を形
成し、この回路パターン3を覆うようにCVD酸化シリ
コン膜(BPSG膜)4を形成し、この上にラダー構造
のSOG膜5を形成する。このSOG膜5をドライエッ
チング法によりエッチングバックして凸部のSOG膜を
除去し、かつ露出されたCVD酸化シリコン膜4をバッ
ファードフッ酸を用いて選択的にエッチングする。ラダ
ー構造のSOG膜とBPSG膜とのエッチング選択比が
大きいため、CVD酸化シリコン膜の凸部を選択エッチ
ングでき、層間絶縁膜の平坦化が達成される。
を塗布し、これをエッチングバックして層間絶縁膜の平
坦化を図る場合、BPSG膜とSOG膜とのエッチング
選択比が十分でないため、エッチングバック後にも三次
元的段差が残り、平坦化が難しい。 【解決手段】 半導体基板1の上に回路パターン3を形
成し、この回路パターン3を覆うようにCVD酸化シリ
コン膜(BPSG膜)4を形成し、この上にラダー構造
のSOG膜5を形成する。このSOG膜5をドライエッ
チング法によりエッチングバックして凸部のSOG膜を
除去し、かつ露出されたCVD酸化シリコン膜4をバッ
ファードフッ酸を用いて選択的にエッチングする。ラダ
ー構造のSOG膜とBPSG膜とのエッチング選択比が
大きいため、CVD酸化シリコン膜の凸部を選択エッチ
ングでき、層間絶縁膜の平坦化が達成される。
Description
【0001】
【発明の属する技術分野】本発明は、半導体装置とその
製造方法に関し、特に半導体装置を構成する層間絶縁膜
の構造とその平坦化方法に関する。
製造方法に関し、特に半導体装置を構成する層間絶縁膜
の構造とその平坦化方法に関する。
【0002】
【従来の技術】半導体装置の集積度の向上に伴い回路の
3次元的構造がますます複雑化する反面、リソグラフィ
技術の必要性から回路パターン上に形成された層間絶縁
膜の平坦度への要求が近年より一層厳しくなってきてい
る。従来、最も一般的に行われてきた平坦化方法は、層
間絶縁膜を、燐(P)、硼素(B)等の不純物を添加し
た酸化シリコン膜(硼燐珪酸ガラス:BPSG)を用い
て形成し、その融点以上の熱処理を施し、表面張力によ
る流動を利用して平坦化を行う方法、いわゆるリフロー
方法であり、簡易な方法である。また、従来の平坦化は
BPSGの単層で行われてきたが、近年の最先端デバイ
スでは更なる平坦性への要求により、例えばBPSGの
リフロー後、更に上層にSOG膜を塗布し、ドライエッ
チングによる全面エッチングバックを施し、平坦度を向
上させるという手法も用いられてきている。
3次元的構造がますます複雑化する反面、リソグラフィ
技術の必要性から回路パターン上に形成された層間絶縁
膜の平坦度への要求が近年より一層厳しくなってきてい
る。従来、最も一般的に行われてきた平坦化方法は、層
間絶縁膜を、燐(P)、硼素(B)等の不純物を添加し
た酸化シリコン膜(硼燐珪酸ガラス:BPSG)を用い
て形成し、その融点以上の熱処理を施し、表面張力によ
る流動を利用して平坦化を行う方法、いわゆるリフロー
方法であり、簡易な方法である。また、従来の平坦化は
BPSGの単層で行われてきたが、近年の最先端デバイ
スでは更なる平坦性への要求により、例えばBPSGの
リフロー後、更に上層にSOG膜を塗布し、ドライエッ
チングによる全面エッチングバックを施し、平坦度を向
上させるという手法も用いられてきている。
【0003】図4(a)〜(c)は、従来の平坦化方法
を説明するための工程別に示した半導体装置の断面図で
ある。まず、図4(a)に示すように、既に半導体基板
1上に、ゲート酸化膜2と、多結晶シリコン膜等からな
る回路パターン3が形成された半導体装置上に、CVD
法を用いて層間絶縁膜として、P濃度3〜6mol%,
B濃度8〜15mol%程度添加したBPSG膜4を所
望の厚さに成長させ、その後、750℃〜900℃の熱
処理を施し、BPSG膜4をリフローする。
を説明するための工程別に示した半導体装置の断面図で
ある。まず、図4(a)に示すように、既に半導体基板
1上に、ゲート酸化膜2と、多結晶シリコン膜等からな
る回路パターン3が形成された半導体装置上に、CVD
法を用いて層間絶縁膜として、P濃度3〜6mol%,
B濃度8〜15mol%程度添加したBPSG膜4を所
望の厚さに成長させ、その後、750℃〜900℃の熱
処理を施し、BPSG膜4をリフローする。
【0004】次に、図4(b)のように、SOG膜6を
SOGの回転塗布及び300℃〜400℃のベークにて
形成する。その後、図4(c)のように、ドライエッチ
ングを用いて全面エッチングバックを行い、平坦化を完
了する。この方法を用いれば、SOGの粘性流動により
回路パターン以外のSOG膜厚が回路パターン上よりも
厚くなるため、BPSG膜単層のリフローよりも更に平
坦度が向上することは自明である。
SOGの回転塗布及び300℃〜400℃のベークにて
形成する。その後、図4(c)のように、ドライエッチ
ングを用いて全面エッチングバックを行い、平坦化を完
了する。この方法を用いれば、SOGの粘性流動により
回路パターン以外のSOG膜厚が回路パターン上よりも
厚くなるため、BPSG膜単層のリフローよりも更に平
坦度が向上することは自明である。
【0005】また、既にアルミニウム等の金属材料を用
いた配線部が形成されている半導体装置上に層間絶縁膜
を形成する場合で、前述のような750℃以上の高温の
熱処理が行えない場合は、特開平4−165651号公
報や特開平5−267283号公報で提案されている手
法が利用できる。この手法は、層間絶縁膜としてプラズ
マCVDを用いて酸化シリコン膜(PE−SiO膜)を
形成し、同様にSOGの回転塗布及び、300℃〜40
0℃のベークにてSOG膜を形成、配線間ギャップを埋
め込んだ後、ドライエッチングを用いて全面エッチング
バックし平坦化を行う方法である。
いた配線部が形成されている半導体装置上に層間絶縁膜
を形成する場合で、前述のような750℃以上の高温の
熱処理が行えない場合は、特開平4−165651号公
報や特開平5−267283号公報で提案されている手
法が利用できる。この手法は、層間絶縁膜としてプラズ
マCVDを用いて酸化シリコン膜(PE−SiO膜)を
形成し、同様にSOGの回転塗布及び、300℃〜40
0℃のベークにてSOG膜を形成、配線間ギャップを埋
め込んだ後、ドライエッチングを用いて全面エッチング
バックし平坦化を行う方法である。
【0006】また、近年では平坦性の追求のため化学的
機械研磨法(CMP法)を用いてエッチングバックを行
う方法も一般化しつつある。CMP法を用いれば、下地
形状にもよるが良好な平坦性を得ることができる。その
他にも、SOGを複数回塗布し平坦性を向上させる方法
(特開平5−55391号公報)や、凸部と段差レベル
を合わせるために、SOGの塗布、ベーク後、回路パタ
ーン上以外の凹部の層間絶縁膜上に意図的にリソグラフ
ィ技術によりSOGを残して平坦性を向上させる方法
(特開平4−359544号公報)等も提案されてい
る。
機械研磨法(CMP法)を用いてエッチングバックを行
う方法も一般化しつつある。CMP法を用いれば、下地
形状にもよるが良好な平坦性を得ることができる。その
他にも、SOGを複数回塗布し平坦性を向上させる方法
(特開平5−55391号公報)や、凸部と段差レベル
を合わせるために、SOGの塗布、ベーク後、回路パタ
ーン上以外の凹部の層間絶縁膜上に意図的にリソグラフ
ィ技術によりSOGを残して平坦性を向上させる方法
(特開平4−359544号公報)等も提案されてい
る。
【0007】
【発明が解決しようとする課題】この従来の層間絶縁膜
の平坦化方法では、以下のような問題点がある。まず第
1に、エッチングバックを行う際に、SOG膜と、下地
BPSG膜やPE−SiO膜との選択比が充分でないた
め、エッチングバック後に依然として大きな3次元的段
差が残ることである。従来装置では、SOGと、BPS
GやPE−SiO膜との選択比は1.6〜2.0が限界
である。例えば、層間絶縁膜形成前に1μmの3次元的
段差があった場合、この平坦化方法で平坦化できるのは
その10〜30%であり層間膜形成後も0.7μm以上
の3次元的段差が残ることになる。最先端のDRAMの
容量部は、その電極面積確保の必要性から近年特に巨大
化しており、この従来の平坦化方法では充分な平坦性を
得られなくなってきたのが現状である。
の平坦化方法では、以下のような問題点がある。まず第
1に、エッチングバックを行う際に、SOG膜と、下地
BPSG膜やPE−SiO膜との選択比が充分でないた
め、エッチングバック後に依然として大きな3次元的段
差が残ることである。従来装置では、SOGと、BPS
GやPE−SiO膜との選択比は1.6〜2.0が限界
である。例えば、層間絶縁膜形成前に1μmの3次元的
段差があった場合、この平坦化方法で平坦化できるのは
その10〜30%であり層間膜形成後も0.7μm以上
の3次元的段差が残ることになる。最先端のDRAMの
容量部は、その電極面積確保の必要性から近年特に巨大
化しており、この従来の平坦化方法では充分な平坦性を
得られなくなってきたのが現状である。
【0008】また第2に、その平坦性を補うためのCM
P法では良好な平坦性を得ることができる反面、スルー
プットが低い、ランニングコストが高い等、生産性を損
なうといった不具合がある。加えてCMP法は、被エッ
チング基板ができるだけ平坦であることが望ましくDR
AM等、凹凸の多い半導体装置に適用した場合、エッチ
ングレートの均一性を確保することが難しく、充分にそ
の能力を発揮できないという不具合も合わせ持ってい
る。DRAM等付加価値の低い半導体デバイスでは、チ
ップを安価に、速く生産することが重要であり、この点
ではCMP法は実用に不向き、或いは解決すべき課題を
多く残していると言える。
P法では良好な平坦性を得ることができる反面、スルー
プットが低い、ランニングコストが高い等、生産性を損
なうといった不具合がある。加えてCMP法は、被エッ
チング基板ができるだけ平坦であることが望ましくDR
AM等、凹凸の多い半導体装置に適用した場合、エッチ
ングレートの均一性を確保することが難しく、充分にそ
の能力を発揮できないという不具合も合わせ持ってい
る。DRAM等付加価値の低い半導体デバイスでは、チ
ップを安価に、速く生産することが重要であり、この点
ではCMP法は実用に不向き、或いは解決すべき課題を
多く残していると言える。
【0009】更に第3に、SOGを複数回塗布する方法
や、凹部の層間絶縁膜上に意図的にリソグラフィ技術に
よりSOGを残して平坦性を向上させる方法では、SO
G塗布、ベーク工程や、リソグラフィ工程の回数が徒に
増えることになり、生産性を著しく低下させるという不
具合点を持つ。
や、凹部の層間絶縁膜上に意図的にリソグラフィ技術に
よりSOGを残して平坦性を向上させる方法では、SO
G塗布、ベーク工程や、リソグラフィ工程の回数が徒に
増えることになり、生産性を著しく低下させるという不
具合点を持つ。
【0010】本発明はこのような問題点を解決し、安価
でかつ簡易でしかも従来の方法よりも平坦性に優れた層
間絶縁膜を有する半導体装置とその製造方法を提供する
ことを目的としたものである。
でかつ簡易でしかも従来の方法よりも平坦性に優れた層
間絶縁膜を有する半導体装置とその製造方法を提供する
ことを目的としたものである。
【0011】
【課題を解決するための手段】本発明は、半導体基板上
に形成された回路パターンと、この回路パターン上に形
成された層間絶縁膜を有する半導体装置において、前記
層間絶縁膜として、CVD酸化シリコン膜と、この上に
積層されたSOG膜とを含み、かつSOG膜はその分子
構造がラダー構造のSOGで構成されることを特徴とす
る。あるいは、SOG膜はその分子構造がラダー構造の
SOGが加熱処理によって構造変換されたSOG膜で構
成される。ここで、CVD酸化シリコン膜としては、B
PSG膜、PE−SiO膜、TEOS等の有機ソースを
用いた酸化シリコン膜のいずれかを用いることが好まし
い。
に形成された回路パターンと、この回路パターン上に形
成された層間絶縁膜を有する半導体装置において、前記
層間絶縁膜として、CVD酸化シリコン膜と、この上に
積層されたSOG膜とを含み、かつSOG膜はその分子
構造がラダー構造のSOGで構成されることを特徴とす
る。あるいは、SOG膜はその分子構造がラダー構造の
SOGが加熱処理によって構造変換されたSOG膜で構
成される。ここで、CVD酸化シリコン膜としては、B
PSG膜、PE−SiO膜、TEOS等の有機ソースを
用いた酸化シリコン膜のいずれかを用いることが好まし
い。
【0012】また、本発明の製造方法は、半導体基板上
に回路パターンを形成する工程と、この回路パターンを
覆うようにCVD酸化シリコン膜を形成する工程と、こ
のCVD酸化シリコン膜の上にラダー構造のSOG膜を
形成する工程と、前記SOG膜をエッチングバックする
工程と、このエッチングバックにより露出した前記CV
D酸化シリコン膜を選択的にエッチングする工程とを含
むことを特徴とする。ここで、SOG膜を回転塗布形成
し、750℃以下でベークして縮合固化させることが好
ましい。また、CVD酸化シリコン膜の選択エッチング
は、バッファードフッ酸を用いたウェットエッチング法
が用いられる。
に回路パターンを形成する工程と、この回路パターンを
覆うようにCVD酸化シリコン膜を形成する工程と、こ
のCVD酸化シリコン膜の上にラダー構造のSOG膜を
形成する工程と、前記SOG膜をエッチングバックする
工程と、このエッチングバックにより露出した前記CV
D酸化シリコン膜を選択的にエッチングする工程とを含
むことを特徴とする。ここで、SOG膜を回転塗布形成
し、750℃以下でベークして縮合固化させることが好
ましい。また、CVD酸化シリコン膜の選択エッチング
は、バッファードフッ酸を用いたウェットエッチング法
が用いられる。
【0013】
【発明の実施の形態】次に、本発明の実施形態について
図面を参照して説明する。図1(a)〜(c)は、本発
明の第1の実施形態を工程順に示した半導体装置の断面
図である。まず図1(a)に示すように、従来の平坦化
方法と同様に半導体基板1上にゲート酸化膜2と多結晶
シリコン膜等による回路パターン3を形成した後、適当
なCVD法を用いて、P濃度3〜6mol%,B濃度8
〜15mol%程度添加したBPSG膜4を所望の膜厚
に成長させ、750℃〜900℃の熱処理を施し、BP
SG膜4をリフローする。次に、このBPSG膜4上に
ラダー構造を有したSOGを回転塗布し、かつ300℃
〜400℃のベークにより縮合固化させSOG層5を形
成する。
図面を参照して説明する。図1(a)〜(c)は、本発
明の第1の実施形態を工程順に示した半導体装置の断面
図である。まず図1(a)に示すように、従来の平坦化
方法と同様に半導体基板1上にゲート酸化膜2と多結晶
シリコン膜等による回路パターン3を形成した後、適当
なCVD法を用いて、P濃度3〜6mol%,B濃度8
〜15mol%程度添加したBPSG膜4を所望の膜厚
に成長させ、750℃〜900℃の熱処理を施し、BP
SG膜4をリフローする。次に、このBPSG膜4上に
ラダー構造を有したSOGを回転塗布し、かつ300℃
〜400℃のベークにより縮合固化させSOG層5を形
成する。
【0014】ここで、ラダー構造を有するSOGは、そ
の化学構造図を図2(a)に示すように、同図(b)の
一般的なSOGの化学構造と相違しており、この化学的
構造の相違により、バッファードフッ酸に対し高い被エ
ッチング耐性を示す。図3にラダー構造を有するSOG
のバッファードフッ酸によるエッチングレートの塗布後
のベーク温度に対する挙動を示すように、300℃〜4
00℃程度のべークでは依然として被エッチング耐性を
保つ。被エッチング量を熱酸化膜と比較すると、同一処
理においてラダー構造を有するSOGの被エッチング量
は熱酸化膜のそれと比較して約5%以下であり、同時に
バッファードフッ酸でのウェットエッチングにおける、
他のシリコン酸化膜との高い選択比を示す。これはSO
Gのもつラダー構造の結合力がバッファードフッ酸に対
する被エッチング耐性を示すものだが、図3に示される
ように、750℃以上の熱処理を施すとSOGのラダー
構造が崩れて通常の鎖状結合となるため、バッファード
フッ酸でのエッチングレートが急激に増加する。これは
ラダー構造を有するSOGに特に顕著に見られる現象で
ある。
の化学構造図を図2(a)に示すように、同図(b)の
一般的なSOGの化学構造と相違しており、この化学的
構造の相違により、バッファードフッ酸に対し高い被エ
ッチング耐性を示す。図3にラダー構造を有するSOG
のバッファードフッ酸によるエッチングレートの塗布後
のベーク温度に対する挙動を示すように、300℃〜4
00℃程度のべークでは依然として被エッチング耐性を
保つ。被エッチング量を熱酸化膜と比較すると、同一処
理においてラダー構造を有するSOGの被エッチング量
は熱酸化膜のそれと比較して約5%以下であり、同時に
バッファードフッ酸でのウェットエッチングにおける、
他のシリコン酸化膜との高い選択比を示す。これはSO
Gのもつラダー構造の結合力がバッファードフッ酸に対
する被エッチング耐性を示すものだが、図3に示される
ように、750℃以上の熱処理を施すとSOGのラダー
構造が崩れて通常の鎖状結合となるため、バッファード
フッ酸でのエッチングレートが急激に増加する。これは
ラダー構造を有するSOGに特に顕著に見られる現象で
ある。
【0015】次に図1(b)に示すように、ドライエッ
チング法を用いて、全面をライトエッチングバックす
る。ラダー構造を有するSOGのドライエッチングでの
選択比は約1.3程度であるので特に支障はない。半導
体装置の回路パターンの凹凸に従い、SOG層5はその
粘性流動により回路パターン上(凸部)以外のSOG膜
厚が回路パターン上よりも厚くなるため、回路パターン
上(凸部)ではSOGがエッチングされてBPSG膜が
最初に露出する。この状態でエッチングバックを終了す
る。
チング法を用いて、全面をライトエッチングバックす
る。ラダー構造を有するSOGのドライエッチングでの
選択比は約1.3程度であるので特に支障はない。半導
体装置の回路パターンの凹凸に従い、SOG層5はその
粘性流動により回路パターン上(凸部)以外のSOG膜
厚が回路パターン上よりも厚くなるため、回路パターン
上(凸部)ではSOGがエッチングされてBPSG膜が
最初に露出する。この状態でエッチングバックを終了す
る。
【0016】次に、バッファードフッ酸を用いて適当な
時間ウェットエッチングを施せば、先に述べた通り、ラ
ダー構造を有するSOG層5はバッファードフッ酸に対
し高い被エッチング耐性を示すため、露出した部分のB
PSG膜4が選択的にエッチングされ、図1(c)に示
すように、3次元的に高い平坦性を持った半導体装置を
実現できる。更に必要に応じて全面をドライエッチング
し、SOG上層の層間絶縁膜を形成し、平坦化を完了す
る。
時間ウェットエッチングを施せば、先に述べた通り、ラ
ダー構造を有するSOG層5はバッファードフッ酸に対
し高い被エッチング耐性を示すため、露出した部分のB
PSG膜4が選択的にエッチングされ、図1(c)に示
すように、3次元的に高い平坦性を持った半導体装置を
実現できる。更に必要に応じて全面をドライエッチング
し、SOG上層の層間絶縁膜を形成し、平坦化を完了す
る。
【0017】ここで第1の実施形態では、BPSG及び
SOGを併用した層間絶縁膜及びその製造方法について
述べたが、アルミニウム等の金属材料を用いた配線部が
形成されている半導体装置上に層間絶縁膜を形成する場
合で、前述のような750℃以上の高温の熱処理が行え
ない場合についても本発明は適用可能である。この場合
には、まず層間絶縁膜として、プラズマCVDやO3−
TEOS−CVD法等の、低温での成膜が可能なプロセ
スを用いて酸化シリコン膜を形成し、その上層にラダー
構造を有するSOGを回転塗布し、かつ300℃〜40
0℃のベークにてSOG膜を形成して配線間ギャップの
埋め込みを行う。
SOGを併用した層間絶縁膜及びその製造方法について
述べたが、アルミニウム等の金属材料を用いた配線部が
形成されている半導体装置上に層間絶縁膜を形成する場
合で、前述のような750℃以上の高温の熱処理が行え
ない場合についても本発明は適用可能である。この場合
には、まず層間絶縁膜として、プラズマCVDやO3−
TEOS−CVD法等の、低温での成膜が可能なプロセ
スを用いて酸化シリコン膜を形成し、その上層にラダー
構造を有するSOGを回転塗布し、かつ300℃〜40
0℃のベークにてSOG膜を形成して配線間ギャップの
埋め込みを行う。
【0018】その後、第1の実施形態と同様に、表面を
ドライエッチングでライトエッチングした後、露出した
回路パターン上部のみをバッファードフッ酸にて選択的
にエッチングすると、第1の実施形態と同様良好な平坦
化形状を得ることが可能となる。
ドライエッチングでライトエッチングした後、露出した
回路パターン上部のみをバッファードフッ酸にて選択的
にエッチングすると、第1の実施形態と同様良好な平坦
化形状を得ることが可能となる。
【0019】この実施形態では、SOG膜5の下層に形
成する被エッチング膜に、PE−SiOやO3−TEO
S−NSG等の低温プロセスを用いているため、今後半
導体デバイスにおける熱履歴が問題となってきた際に
は、高温による熱処理を必要とするBPSGに代えてこ
れらの膜を利用することで、回路パターンにアルミニウ
ム配線を採用する半導体装置にも適用することができ、
これと併せて浅い拡散層の拡大防止の面で効果を発揮で
きる。また、この実施形態においては、SOG膜5のエ
ッチング時に下層のCVD酸化シリコン膜4を選択的に
エッチングするため、この下層CVD酸化シリコン膜4
の形状に依存しなくなる。したがって、この点において
この実施形態は前記第1の実施形態よりも汎用性に優れ
たものとなる。
成する被エッチング膜に、PE−SiOやO3−TEO
S−NSG等の低温プロセスを用いているため、今後半
導体デバイスにおける熱履歴が問題となってきた際に
は、高温による熱処理を必要とするBPSGに代えてこ
れらの膜を利用することで、回路パターンにアルミニウ
ム配線を採用する半導体装置にも適用することができ、
これと併せて浅い拡散層の拡大防止の面で効果を発揮で
きる。また、この実施形態においては、SOG膜5のエ
ッチング時に下層のCVD酸化シリコン膜4を選択的に
エッチングするため、この下層CVD酸化シリコン膜4
の形状に依存しなくなる。したがって、この点において
この実施形態は前記第1の実施形態よりも汎用性に優れ
たものとなる。
【0020】なお、前記第1、第2の実施形態において
は、バッファードフッ酸による層間絶縁膜とSOG膜と
のエッチングレートの差を確保し、かつ処理時間を可及
的に短くし、さらに簡易性を考慮して、層間絶縁膜とし
てBPSG、PE−SiO等を用いたが、特にSOGの
塗布性を考慮して段差被覆性の優れるTEOS等の有機
ソースを用いた酸化膜を用いることが最も望ましい。し
かしながら、ある程度のバッファードフッ酸のエッチン
グレートを持ち、ラダー構造を有したSOGとの選択比
が確保できることが可能であれば、層間絶縁膜としてど
のような膜種を選択しても良い。
は、バッファードフッ酸による層間絶縁膜とSOG膜と
のエッチングレートの差を確保し、かつ処理時間を可及
的に短くし、さらに簡易性を考慮して、層間絶縁膜とし
てBPSG、PE−SiO等を用いたが、特にSOGの
塗布性を考慮して段差被覆性の優れるTEOS等の有機
ソースを用いた酸化膜を用いることが最も望ましい。し
かしながら、ある程度のバッファードフッ酸のエッチン
グレートを持ち、ラダー構造を有したSOGとの選択比
が確保できることが可能であれば、層間絶縁膜としてど
のような膜種を選択しても良い。
【0021】
【発明の効果】以上説明したように本発明は、層間絶縁
膜としてBPSGやPE−SiO等のCVD酸化膜シリ
コンと、ラダー構造を有したSOG膜とを用いた積層構
造を有しているので、その製造に際してはSOG膜をC
VD酸化シリコン膜の選択エッチング用マスクとして利
用でき、CVD酸化シリコン膜の凸部を選択エッチング
して層間絶縁膜の平坦化を図った半導体装置として構成
することができる。また、本発明の製造方法によれば、
ラダー構造を有するSOG膜をCVD酸化シリコン膜の
上に塗布し、これらをエッチングして凸部上のSOG膜
のみを除去し、更にCVD酸化シリコン膜の凸部のみを
選択的にエッチングすることにより、安価かつ簡易に、
優れた平坦化形状を持つ半導体装置を製造することがで
きるという効果を有する。
膜としてBPSGやPE−SiO等のCVD酸化膜シリ
コンと、ラダー構造を有したSOG膜とを用いた積層構
造を有しているので、その製造に際してはSOG膜をC
VD酸化シリコン膜の選択エッチング用マスクとして利
用でき、CVD酸化シリコン膜の凸部を選択エッチング
して層間絶縁膜の平坦化を図った半導体装置として構成
することができる。また、本発明の製造方法によれば、
ラダー構造を有するSOG膜をCVD酸化シリコン膜の
上に塗布し、これらをエッチングして凸部上のSOG膜
のみを除去し、更にCVD酸化シリコン膜の凸部のみを
選択的にエッチングすることにより、安価かつ簡易に、
優れた平坦化形状を持つ半導体装置を製造することがで
きるという効果を有する。
【図1】本発明の半導体装置を製造工程順に示す断面図
である。
である。
【図2】ラダー構造のSOGと一般のSOGの化学構造
図である。
図である。
【図3】ラダー構造のSOGのバッファードフッ酸に対
するエッチングレートの挙動を示す図である。
するエッチングレートの挙動を示す図である。
【図4】従来の半導体装置の製造方法の一例を工程順に
示す断面図である。
示す断面図である。
1 半導体基板 2 ゲート酸化膜 3 回路パターン 4 CVD酸化膜(層間絶縁膜) 5 ラダー構造のSOG膜 6 一般構造のSOG膜
フロントページの続き (51)Int.Cl.6 識別記号 庁内整理番号 FI 技術表示箇所 H01L 21/95
Claims (6)
- 【請求項1】 半導体基板上に形成された回路パターン
と、この回路パターン上に形成された層間絶縁膜を有す
る半導体装置において、前記層間絶縁膜として、CVD
酸化シリコン膜と、この上に積層されたスピンオングラ
ス膜(SOG膜)とを含み、かつ前記SOG膜はその分
子構造がラダー構造のSOGで構成されることを特徴と
する半導体装置。 - 【請求項2】 半導体基板上に形成された回路パターン
と、この回路パターン上に形成された層間絶縁膜を有す
る半導体装置において、前記層間絶縁膜として、CVD
酸化シリコン膜と、この上に積層されたSOG膜とを含
み、かつ前記SOG膜はその分子構造がラダー構造のS
OGが加熱処理によって構造変換されたSOG膜で構成
されることを特徴とする半導体装置。 - 【請求項3】 CVD酸化シリコン膜が、ボロンとリン
を含む酸化シリコン膜(BPSG膜)、プラズマCVD
酸化シリコン膜(PE−SiO膜)、TEOS等の有機
ソースを用いた酸化シリコン膜のいずれかである請求項
1または2の半導体装置。 - 【請求項4】 半導体基板上に回路パターンを形成する
工程と、この回路パターンを覆うようにCVD酸化シリ
コン膜を形成する工程と、このCVD酸化シリコン膜の
上にラダー構造のSOG膜を形成する工程と、前記SO
G膜をエッチングバックする工程と、このエッチングバ
ックにより露出した前記CVD酸化シリコン膜を選択的
にエッチングする工程とを含むことを特徴とする半導体
装置の製造方法。 - 【請求項5】 SOG膜を回転塗布形成し、750℃以
下でベークして縮合固化させる請求項4の半導体装置の
製造方法。 - 【請求項6】 CVD酸化シリコン膜の選択エッチング
は、バッファードフッ酸を用いたウェットエッチング法
である請求項4または5の半導体装置の製造方法。
Priority Applications (4)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP08097901A JP3094909B2 (ja) | 1996-04-19 | 1996-04-19 | 半導体装置の製造方法 |
GB9707834A GB2312325B (en) | 1996-04-19 | 1997-04-18 | A semiconductor device and method for forming the same |
KR1019970014578A KR100382134B1 (ko) | 1996-04-19 | 1997-04-19 | 반도체장치의제조방법 |
US08/844,658 US6281112B1 (en) | 1996-04-19 | 1997-04-21 | Structure of interlayer insulator film and method for planarization of interlayer insulator film |
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Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP08097901A JP3094909B2 (ja) | 1996-04-19 | 1996-04-19 | 半導体装置の製造方法 |
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Publication Number | Publication Date |
---|---|
JPH09283516A true JPH09283516A (ja) | 1997-10-31 |
JP3094909B2 JP3094909B2 (ja) | 2000-10-03 |
Family
ID=14204645
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP08097901A Expired - Fee Related JP3094909B2 (ja) | 1996-04-19 | 1996-04-19 | 半導体装置の製造方法 |
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---|---|
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JP (1) | JP3094909B2 (ja) |
KR (1) | KR100382134B1 (ja) |
GB (1) | GB2312325B (ja) |
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Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2011253846A (ja) * | 2010-05-31 | 2011-12-15 | Nichia Chem Ind Ltd | 発光装置及びその製造方法 |
Families Citing this family (5)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
EP0954017A3 (en) * | 1998-04-16 | 2000-08-09 | STMicroelectronics, Inc. | A semiconductor structure having an improved pre-metal dielectric stack |
US7838427B2 (en) * | 2006-01-13 | 2010-11-23 | Taiwan Semiconductor Manufacturing Co., Ltd. | Method for planarization |
DE102006015096B4 (de) * | 2006-03-31 | 2011-08-18 | Globalfoundries Inc. | Verfahren zur Verringerung der durch Polieren hervorgerufenen Schäden in einer Kontaktstruktur durch Bilden einer Deckschicht |
JP2016051740A (ja) * | 2014-08-28 | 2016-04-11 | ルネサスエレクトロニクス株式会社 | 半導体装置の製造方法 |
FR3029011B1 (fr) * | 2014-11-25 | 2018-04-13 | Commissariat A L'energie Atomique Et Aux Energies Alternatives | Procede ameliore de mise en contrainte d'une zone de canal de transistor |
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Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS56135928A (en) * | 1980-03-27 | 1981-10-23 | Fujitsu Ltd | Forming method for pattern of silicone resin |
US4676867A (en) * | 1986-06-06 | 1987-06-30 | Rockwell International Corporation | Planarization process for double metal MOS using spin-on glass as a sacrificial layer |
JPS63310142A (ja) * | 1987-06-12 | 1988-12-19 | Mitsubishi Electric Corp | 半導体記憶装置 |
JP2606315B2 (ja) * | 1988-09-08 | 1997-04-30 | 日本電気株式会社 | 半導体装置の製造方法 |
US5003062A (en) * | 1990-04-19 | 1991-03-26 | Taiwan Semiconductor Manufacturing Co. | Semiconductor planarization process for submicron devices |
JP2699644B2 (ja) | 1990-10-30 | 1998-01-19 | 日本電気株式会社 | 半導体装置の製造方法 |
JPH04359544A (ja) | 1991-06-06 | 1992-12-11 | Nippon Telegr & Teleph Corp <Ntt> | 平坦型配線層の形成法 |
JPH0555391A (ja) | 1991-08-29 | 1993-03-05 | Ricoh Co Ltd | 層間絶縁膜の形成方法および多層配線デバイス |
JPH05190684A (ja) * | 1992-01-16 | 1993-07-30 | Mitsubishi Electric Corp | 半導体装置およびその製造方法 |
JPH05267283A (ja) | 1992-03-19 | 1993-10-15 | Fujitsu Ltd | 半導体装置の製造方法 |
US5250472A (en) * | 1992-09-03 | 1993-10-05 | Industrial Technology Research Institute | Spin-on-glass integration planarization having siloxane partial etchback and silicate processes |
US5366850A (en) * | 1993-04-14 | 1994-11-22 | Industrial Technology Research Institute | Submicron planarization process with passivation on metal line |
JPH0799271A (ja) * | 1993-06-16 | 1995-04-11 | Mitsubishi Electric Corp | 半導体装置 |
JP3214186B2 (ja) * | 1993-10-07 | 2001-10-02 | 三菱電機株式会社 | 半導体装置の製造方法 |
JPH07169833A (ja) * | 1993-12-14 | 1995-07-04 | Nec Corp | 半導体装置及びその製造方法 |
JPH0888276A (ja) * | 1994-09-14 | 1996-04-02 | Yamaha Corp | 半導体装置とその製法 |
JP2727984B2 (ja) * | 1994-11-29 | 1998-03-18 | 日本電気株式会社 | 半導体装置の製造方法 |
-
1996
- 1996-04-19 JP JP08097901A patent/JP3094909B2/ja not_active Expired - Fee Related
-
1997
- 1997-04-18 GB GB9707834A patent/GB2312325B/en not_active Expired - Fee Related
- 1997-04-19 KR KR1019970014578A patent/KR100382134B1/ko not_active IP Right Cessation
- 1997-04-21 US US08/844,658 patent/US6281112B1/en not_active Expired - Fee Related
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Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2011253846A (ja) * | 2010-05-31 | 2011-12-15 | Nichia Chem Ind Ltd | 発光装置及びその製造方法 |
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Publication number | Publication date |
---|---|
GB2312325B (en) | 2001-01-17 |
GB2312325A (en) | 1997-10-22 |
GB9707834D0 (en) | 1997-06-04 |
KR100382134B1 (ko) | 2003-07-07 |
US6281112B1 (en) | 2001-08-28 |
JP3094909B2 (ja) | 2000-10-03 |
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Legal Events
Date | Code | Title | Description |
---|---|---|---|
LAPS | Cancellation because of no payment of annual fees |