JP2727984B2 - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
- H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
- H01L21/3105—After-treatment
- H01L21/31051—Planarisation of the insulating layers
- H01L21/31053—Planarisation of the insulating layers involving a dielectric removal step
- H01L21/31055—Planarisation of the insulating layers involving a dielectric removal step the removal being a chemical etching step, e.g. dry etching
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Description
【0001】
【産業上の利用分野】本発明は半導体装置の製造方法に
係わり、特に層間絶縁膜の平坦化に有効な半導体装置の
製造方法に関する。
係わり、特に層間絶縁膜の平坦化に有効な半導体装置の
製造方法に関する。
【0002】
【従来の技術】多層配線の層間絶縁膜の平坦化にはシリ
コン化合物のアルコール溶液(以下、SOG、と称す)
を塗布焼成して得られる膜(以下、SOG膜、と称す)
が広く用いられている。
コン化合物のアルコール溶液(以下、SOG、と称す)
を塗布焼成して得られる膜(以下、SOG膜、と称す)
が広く用いられている。
【0003】図4を用いてこの従来の多層配線の層間絶
縁膜の形成方法を説明する。
縁膜の形成方法を説明する。
【0004】まず図4(A)において、半導体基板1上
の絶縁膜2上にアルミ(Al)系合金からなる下層の金
属配線パターン3を形成し、プラズマCVD法により
0.5μmの厚さのシリコン酸化膜(以下、プラズマ酸
化膜、と称す)4を成長する。次にSOGを平坦部上で
0.3μmの厚さとなるように塗布し、400℃の熱処
理を行なうことにより平坦化され焼成されたSOG膜5
を得る。
の絶縁膜2上にアルミ(Al)系合金からなる下層の金
属配線パターン3を形成し、プラズマCVD法により
0.5μmの厚さのシリコン酸化膜(以下、プラズマ酸
化膜、と称す)4を成長する。次にSOGを平坦部上で
0.3μmの厚さとなるように塗布し、400℃の熱処
理を行なうことにより平坦化され焼成されたSOG膜5
を得る。
【0005】このSOG膜5は、金属配線パターン3の
うち大面積の第1の配線部3L上のプラズマ酸化膜4の
上では0.3μmの厚さであるが、微細な第2の配線部
3S上のプラズマ酸化膜4の上では0.1μmの厚さで
ある。
うち大面積の第1の配線部3L上のプラズマ酸化膜4の
上では0.3μmの厚さであるが、微細な第2の配線部
3S上のプラズマ酸化膜4の上では0.1μmの厚さで
ある。
【0006】次に図4(B)において、SOG膜5がそ
の表面から0.5μm除去されるようにCF4 等のエッ
チングガスを用いた反応性エッチバックする。この反応
性エッチバックによりプラズマ酸化膜4の鋭い角部14
が露出する。
の表面から0.5μm除去されるようにCF4 等のエッ
チングガスを用いた反応性エッチバックする。この反応
性エッチバックによりプラズマ酸化膜4の鋭い角部14
が露出する。
【0007】次に図4(C)において、全面に0.5μ
mの厚さのプラズマ酸化膜7を成長し、所望の位置に導
通孔8を開孔し、上層の金属配線パターン9を形成す
る。
mの厚さのプラズマ酸化膜7を成長し、所望の位置に導
通孔8を開孔し、上層の金属配線パターン9を形成す
る。
【0008】エッチバックを行なう理由は、導通孔の側
壁にSOG膜が露出しないようにするためで、これが露
出すると、上層の金属配線パターンを構成する金属膜を
成膜する際に、SOGから水分が放出され、導通不良を
引き起こすからである。
壁にSOG膜が露出しないようにするためで、これが露
出すると、上層の金属配線パターンを構成する金属膜を
成膜する際に、SOGから水分が放出され、導通不良を
引き起こすからである。
【0009】又、SOG膜の膜厚はその下の配線パター
ンの平面積に依存性を持ち、非常に大きなパターン上で
は平坦部上と同じ厚さになる。
ンの平面積に依存性を持ち、非常に大きなパターン上で
は平坦部上と同じ厚さになる。
【0010】この例では、大きな面積の第1の配線部3
L上の膜厚が0.3μmであり、微細のパターンの第2
の配線部3S上の膜厚が0.1μmであるから、0.3
μmのエッチバックを行えばよいことになる。しかし実
際には金属配線下の凹凸や、エッチバックのばらつきも
考慮する必要があり、必要なエッチバック量は塗布膜厚
の1.5倍以上となる。
L上の膜厚が0.3μmであり、微細のパターンの第2
の配線部3S上の膜厚が0.1μmであるから、0.3
μmのエッチバックを行えばよいことになる。しかし実
際には金属配線下の凹凸や、エッチバックのばらつきも
考慮する必要があり、必要なエッチバック量は塗布膜厚
の1.5倍以上となる。
【0011】
【発明が解決しようとする課題】しかるにこの従来技術
の半導体装置の製造方法では、エッチバックの際のSO
Gのエッチングレートがプラズマ酸化膜のエッチングレ
ートより速いために、図4(B)の工程でプラズマ酸化
膜4の鋭い角部14が露出されて急峻な段差を形成し、
この角部14を被覆するプラズマ酸化膜7の上表面に、
図4(C)に示すように鋭い凹部11を形成して層間絶
縁膜の表面の平坦性が悪化してしまうという欠点があっ
た。
の半導体装置の製造方法では、エッチバックの際のSO
Gのエッチングレートがプラズマ酸化膜のエッチングレ
ートより速いために、図4(B)の工程でプラズマ酸化
膜4の鋭い角部14が露出されて急峻な段差を形成し、
この角部14を被覆するプラズマ酸化膜7の上表面に、
図4(C)に示すように鋭い凹部11を形成して層間絶
縁膜の表面の平坦性が悪化してしまうという欠点があっ
た。
【0012】すなわち前述したように、配線上のSOG
膜の膜厚は配線パターン依存性を有し、微細配線上では
薄く形成されるために、これに対し過剰なエッチバック
を行うことにより、エッチレートの差に起因する平坦性
の悪化を生じてしまうのである。
膜の膜厚は配線パターン依存性を有し、微細配線上では
薄く形成されるために、これに対し過剰なエッチバック
を行うことにより、エッチレートの差に起因する平坦性
の悪化を生じてしまうのである。
【0013】平坦性の悪化を防止するためにエッチバッ
ク量を少なくすると前述したように上下配線間の導通不
良を引き起こすし、図5に示すように、悪化した平坦性
を回復させるために、さらに第2のSOG膜12を形成
し、2回目のエッチバックを追加する方法もあるが、こ
のように第2のSOG12を形成する方法は工程増加の
ために経済性が良くないし、この2回目のエッチバック
でも過剰なエッチバックを必要とするから平坦性のある
程度の犠牲は避けられない。
ク量を少なくすると前述したように上下配線間の導通不
良を引き起こすし、図5に示すように、悪化した平坦性
を回復させるために、さらに第2のSOG膜12を形成
し、2回目のエッチバックを追加する方法もあるが、こ
のように第2のSOG12を形成する方法は工程増加の
ために経済性が良くないし、この2回目のエッチバック
でも過剰なエッチバックを必要とするから平坦性のある
程度の犠牲は避けられない。
【0014】したがって本発明の目的は、SOGのエッ
チバックにより生じた平坦性の悪化を補い、かつ上下配
線間の導通不良を引き起こさない経済性が良い半導体装
置の製造方法を提供することである。
チバックにより生じた平坦性の悪化を補い、かつ上下配
線間の導通不良を引き起こさない経済性が良い半導体装
置の製造方法を提供することである。
【0015】本発明の他の目的は、SOGのエッチバッ
クにより生じた平坦性の悪化を補い、エッチバック量の
低減を可能にし、かつ上下配線間の導通不良を引き起こ
さない経済性が良い半導体装置の製造方法を提供するこ
とである。
クにより生じた平坦性の悪化を補い、エッチバック量の
低減を可能にし、かつ上下配線間の導通不良を引き起こ
さない経済性が良い半導体装置の製造方法を提供するこ
とである。
【0016】
【課題を解決するための手段】本発明の特徴は、半導体
基板の主面に設けられた絶縁膜上に、第1の配線部と該
第1の配線部より微細なパターンの第2の配線部とを有
する配線パターンを形成する工程と、前記配線パターン
を含む全面に第1の層間絶縁膜を形成する工程と、前記
第1の層間絶縁膜の上に塗布焼成により第2の層間絶縁
膜を形成する工程と、前記第2の層間絶縁膜をエッチバ
ックすることにより前記第2の配線部の上の前記第1の
層間絶縁膜を露出させ、かつ前記第1の配線部上の前記
第1の層間絶縁膜の上に前記第2の層間絶縁膜を薄く残
余せしめる工程と、低エネルギーイオンを全面に照射す
ることにより前記第2の配線部上の露出する前記第1の
層間絶縁膜の角部およびその近傍をテーパー状の表面形
状にすると同時に前記第1の配線部上に薄く残余した前
記第2の層間絶縁膜の箇所をその全ての膜厚にわたって
緻密化する工程と、全面に第3の層間絶縁膜を形成する
工程とを含む含む半導体装置の製造方法にある。
基板の主面に設けられた絶縁膜上に、第1の配線部と該
第1の配線部より微細なパターンの第2の配線部とを有
する配線パターンを形成する工程と、前記配線パターン
を含む全面に第1の層間絶縁膜を形成する工程と、前記
第1の層間絶縁膜の上に塗布焼成により第2の層間絶縁
膜を形成する工程と、前記第2の層間絶縁膜をエッチバ
ックすることにより前記第2の配線部の上の前記第1の
層間絶縁膜を露出させ、かつ前記第1の配線部上の前記
第1の層間絶縁膜の上に前記第2の層間絶縁膜を薄く残
余せしめる工程と、低エネルギーイオンを全面に照射す
ることにより前記第2の配線部上の露出する前記第1の
層間絶縁膜の角部およびその近傍をテーパー状の表面形
状にすると同時に前記第1の配線部上に薄く残余した前
記第2の層間絶縁膜の箇所をその全ての膜厚にわたって
緻密化する工程と、全面に第3の層間絶縁膜を形成する
工程とを含む含む半導体装置の製造方法にある。
【0017】ここで照射するイオンのエネルギーは10
eV以上で100eV以下の範囲であることが好まし
く、50eV以上で100eV以下の範囲であることが
さらに好ましい。
eV以上で100eV以下の範囲であることが好まし
く、50eV以上で100eV以下の範囲であることが
さらに好ましい。
【0018】
【0019】
【作用】このような本発明によれば、配線段差間上のS
OG膜が過剰にエッチバックされることにより生じる溝
が、イオン照射によるテーパー化および再デポにより、
滑らかな表面形状が得られ層間膜の表面の平坦性が改善
される。
OG膜が過剰にエッチバックされることにより生じる溝
が、イオン照射によるテーパー化および再デポにより、
滑らかな表面形状が得られ層間膜の表面の平坦性が改善
される。
【0020】さらにイオン照射によりSOG膜表面の緻
密化が起るために、エッチバック量を少なくして導通孔
を形成する領域のSOG膜を薄く残しておいても導通不
良の原因となる水分の放出を抑えることができる。
密化が起るために、エッチバック量を少なくして導通孔
を形成する領域のSOG膜を薄く残しておいても導通不
良の原因となる水分の放出を抑えることができる。
【0021】
【実施例】以下、図面を参照して本発明を説明する。
【0022】図1は本発明に関係のある技術の製造方法
を工程順に示した断面図である。
を工程順に示した断面図である。
【0023】まず図1(A)において、半導体基板1の
主面にフィ−ルド絶縁膜等の絶縁膜2が設けられ、その
上にアルミ(Al)系合金からなる下層の金属配線パタ
ーン3が形成される。この配線パターン3は大面積の第
1の配線部3Lと第1の配線部より小面積で微細パター
ンの第2の配線部3Sを有している。
主面にフィ−ルド絶縁膜等の絶縁膜2が設けられ、その
上にアルミ(Al)系合金からなる下層の金属配線パタ
ーン3が形成される。この配線パターン3は大面積の第
1の配線部3Lと第1の配線部より小面積で微細パター
ンの第2の配線部3Sを有している。
【0024】そして全面にプラズマCVD法による膜厚
0.5μmのプラズマ酸化膜4を成長する。次にSOG
を平坦部で0.3mμmの厚さとなるように塗布し、4
00℃の熱処理を行なうことにより平坦化され焼成され
たSOG膜5を得る。
0.5μmのプラズマ酸化膜4を成長する。次にSOG
を平坦部で0.3mμmの厚さとなるように塗布し、4
00℃の熱処理を行なうことにより平坦化され焼成され
たSOG膜5を得る。
【0025】このSOG膜5は大面積の第1の配線部3
A上のプラズマ酸化膜4の上では膜厚T1 が0.3μm
であるが、微細面積の第2の配線部3B上のプラズマ酸
化膜4の上では膜厚T2 が0.1μmとなる。
A上のプラズマ酸化膜4の上では膜厚T1 が0.3μm
であるが、微細面積の第2の配線部3B上のプラズマ酸
化膜4の上では膜厚T2 が0.1μmとなる。
【0026】次に図1(B)において、SOG膜5をそ
の表面から0.5μm除去されるようにCF4 等のエッ
チングガスを用いた反応性イオンエッチングによりエッ
チバックする。エッチバックの際のSOGのエッチング
レートがプラズマ酸化膜のエッチングレートよりはるか
に速いために、微細の第2の配線部3Lが形成される領
域では残余したSOG膜5より第2の配線部3Sを被覆
するプラズマ酸化膜4の角部14が大きく突出した形状
となり急峻な段差が形成される。大面積の第1の配線部
3Lが形成される領域でも残余したSOG膜5より第1
の配線部3Lを被覆するプラズマ酸化膜4の角部が突出
した形状となる。
の表面から0.5μm除去されるようにCF4 等のエッ
チングガスを用いた反応性イオンエッチングによりエッ
チバックする。エッチバックの際のSOGのエッチング
レートがプラズマ酸化膜のエッチングレートよりはるか
に速いために、微細の第2の配線部3Lが形成される領
域では残余したSOG膜5より第2の配線部3Sを被覆
するプラズマ酸化膜4の角部14が大きく突出した形状
となり急峻な段差が形成される。大面積の第1の配線部
3Lが形成される領域でも残余したSOG膜5より第1
の配線部3Lを被覆するプラズマ酸化膜4の角部が突出
した形状となる。
【0027】次に図1(C)において、イオンエネルギ
ーが100eV以下で10eV以上のAr+ イオン10
を基板に対して法線方向から全面に照射する。このエネ
ルギー領域のイオン照射では平坦面、すなわちイオン照
射に対して垂直な面のスパッタレートは極めて低い一
方、入射に対して傾斜を持つ面は45°を最大として、
平坦面よりも大きなスパッターレートを示す。
ーが100eV以下で10eV以上のAr+ イオン10
を基板に対して法線方向から全面に照射する。このエネ
ルギー領域のイオン照射では平坦面、すなわちイオン照
射に対して垂直な面のスパッタレートは極めて低い一
方、入射に対して傾斜を持つ面は45°を最大として、
平坦面よりも大きなスパッターレートを示す。
【0028】この結果、段差の側壁はスパッタエッチン
グされて急峻な角部14は略45°の傾斜角部24とな
り、しかも、スパッタされたプラズマ酸化膜は段差底部
に再デポ膜34として再付着するために、エッチバック
で形成された配線段差間の溝形状は滑らかなものとな
る。
グされて急峻な角部14は略45°の傾斜角部24とな
り、しかも、スパッタされたプラズマ酸化膜は段差底部
に再デポ膜34として再付着するために、エッチバック
で形成された配線段差間の溝形状は滑らかなものとな
る。
【0029】次に図1(D)において、全面に0.5μ
mの厚さのプラズマ酸化膜7を成長し、所望の位置に導
通孔8を開孔し、アルミ(Al)系合金からなる上層の
金属配線パターン9を形成する。
mの厚さのプラズマ酸化膜7を成長し、所望の位置に導
通孔8を開孔し、アルミ(Al)系合金からなる上層の
金属配線パターン9を形成する。
【0030】上記したように図1(C)の工程において
下層配線3S間上が滑らかな表面となっているからその
上に形成されたプラズマ酸化膜7の上面も滑らかな表面
となり、その上の形成膜(図示省略)に対するステップ
カバレッジが良好なものとなる。
下層配線3S間上が滑らかな表面となっているからその
上に形成されたプラズマ酸化膜7の上面も滑らかな表面
となり、その上の形成膜(図示省略)に対するステップ
カバレッジが良好なものとなる。
【0031】図2に入射イオンエネルギー(eV)に対
するスパッタリング率(入射されたイオン数に対するス
パッタされた分子数)を、平坦面(曲線200)と45
°の傾斜面(曲線100)について例示する。
するスパッタリング率(入射されたイオン数に対するス
パッタされた分子数)を、平坦面(曲線200)と45
°の傾斜面(曲線100)について例示する。
【0032】スパッタが発生するのは10eV以上が必
要である。一方、100eV以下で平坦面(曲線20
0)のスパッタリング率が急に低下し、これにより平坦
面(曲線200)スパッタリング率に対する45°傾斜
面(曲線100)のスパッタリング率の比が急に高くな
ることがわかる。したがって入射イオンエネルギー(e
V)は10eV以上100eV以下の範囲であることが
好ましい。また作業効率を考慮するとスパッタリング率
がある程度高い必要があるから、50eV以上100e
V以下がさらに好ましい範囲となる。
要である。一方、100eV以下で平坦面(曲線20
0)のスパッタリング率が急に低下し、これにより平坦
面(曲線200)スパッタリング率に対する45°傾斜
面(曲線100)のスパッタリング率の比が急に高くな
ることがわかる。したがって入射イオンエネルギー(e
V)は10eV以上100eV以下の範囲であることが
好ましい。また作業効率を考慮するとスパッタリング率
がある程度高い必要があるから、50eV以上100e
V以下がさらに好ましい範囲となる。
【0033】図3は本発明の実施例の製造方法を工程順
に示した断面図である。尚、図3において図1と同一も
しくは類似の箇所は同じ符号で示してあるから重複する
説明は省略する。
に示した断面図である。尚、図3において図1と同一も
しくは類似の箇所は同じ符号で示してあるから重複する
説明は省略する。
【0034】図3(A)の工程は図1(A)と同じであ
る。
る。
【0035】図3(B)において、SOG膜5のエッチ
バックをその表面から0.2μm除去するように行な
う。これにより大面積配線部3L上のシリコン酸化膜4
の上に膜厚T3 が約0.1μmの薄いSOG膜5が残余
する。一方、図1よりもSOG膜5のエッチバック量が
少ないので、微細配線部3S上においては配線段差間の
溝の深さは図1より浅くなっている。
バックをその表面から0.2μm除去するように行な
う。これにより大面積配線部3L上のシリコン酸化膜4
の上に膜厚T3 が約0.1μmの薄いSOG膜5が残余
する。一方、図1よりもSOG膜5のエッチバック量が
少ないので、微細配線部3S上においては配線段差間の
溝の深さは図1より浅くなっている。
【0036】次の図3(C)の工程において、イオンエ
ネルギーが100eV以下で10eV以上のAr+ イオ
ン10を基板に対して垂直に全面照射する。図1よりも
配線段差間の溝の深さは浅くなっているから、急峻な角
部14の略45°傾斜角部24への変換および再デポ膜
34として再付着により図1(C)より平坦な上面構造
となる。
ネルギーが100eV以下で10eV以上のAr+ イオ
ン10を基板に対して垂直に全面照射する。図1よりも
配線段差間の溝の深さは浅くなっているから、急峻な角
部14の略45°傾斜角部24への変換および再デポ膜
34として再付着により図1(C)より平坦な上面構造
となる。
【0037】さらにこのイオンエネルギーの照射のイオ
ン衝撃により、大面積配線部3L上のシリコン酸化膜4
の上の薄いSOG膜5はその全ての膜厚にわたって緻密
化された膜15となるから、導通孔におけるアウトガス
による導通不良の問題もなくなる。この際に微細配線部
3S上のSOG膜5の表面も緻密化された膜15とな
り、アウトガスを起すSOG膜5の上を緻密化された膜
15で蓋をした構造となるから、この点からも信頼性の
高い層間膜構造となる。尚、図1(C),(D)では、
配線部間のSOG膜5の表面の緻密化された膜15の図
示を省略している。
ン衝撃により、大面積配線部3L上のシリコン酸化膜4
の上の薄いSOG膜5はその全ての膜厚にわたって緻密
化された膜15となるから、導通孔におけるアウトガス
による導通不良の問題もなくなる。この際に微細配線部
3S上のSOG膜5の表面も緻密化された膜15とな
り、アウトガスを起すSOG膜5の上を緻密化された膜
15で蓋をした構造となるから、この点からも信頼性の
高い層間膜構造となる。尚、図1(C),(D)では、
配線部間のSOG膜5の表面の緻密化された膜15の図
示を省略している。
【0038】次の図3(D)の工程において、図1
(D)と同様なプロセスにより多層配線構造が得られ
る。
(D)と同様なプロセスにより多層配線構造が得られ
る。
【0039】
【発明の効果】以上説明したように本発明によれば、S
OG膜のエッチバック後に、低エネルギーイオン照射を
行うことにより、エッチバックによって悪化した表面形
状をなだらかにし、平坦性に優れた層間膜構造を得るこ
とが出来る。
OG膜のエッチバック後に、低エネルギーイオン照射を
行うことにより、エッチバックによって悪化した表面形
状をなだらかにし、平坦性に優れた層間膜構造を得るこ
とが出来る。
【0040】また、SOG膜の緻密化も同時に行われる
ために、SOGからの脱ガスの影響の無い電気特性上も
問題の無い層間膜構造が得られる。
ために、SOGからの脱ガスの影響の無い電気特性上も
問題の無い層間膜構造が得られる。
【0041】さらに低エネルギーイオン照射においては
平坦部はほとんどエッチングされることが無いため、長
めの処理時間を設定しても悪影響はまったく無く、従っ
て、広いプロセスマージンを有する処理が実現できる。
平坦部はほとんどエッチングされることが無いため、長
めの処理時間を設定しても悪影響はまったく無く、従っ
て、広いプロセスマージンを有する処理が実現できる。
【図1】本発明に関係のある技術を工程順に示した断面
図である。
図である。
【図2】入射イオンエネルギー(eV)に対するスパッ
タリング率を、平坦面と45°の傾斜面について例示し
た図である。
タリング率を、平坦面と45°の傾斜面について例示し
た図である。
【図3】本発明の実施例を工程順に示した断面図であ
る。
る。
【図4】従来技術を工程順に示した断面図である。
【図5】他の従来技術を示した断面図である。
1 半導体基板 2 絶縁膜 3 下層の金属配線パターン 3L 配線パターンの大面積配線部 3S 配線パターンの微細配線部 4,7 プラズマ酸化膜 5,12 SOG膜 8 導通孔 9 上層の金属配線パターン 11 鋭い凹部 14 急峻な角部 15 SOGが5の表面も緻密化された膜 24 傾斜角部 34 再デポ膜 100,200 スパッタリング率
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.6 識別記号 庁内整理番号 FI 技術表示箇所 H01L 21/768 H01L 21/90 M
Claims (2)
- 【請求項1】 半導体基板の主面に設けられた絶縁膜上
に、第1の配線部と該第1の配線部より微細なパターン
の第2の配線部とを有する配線パターンを形成する工程
と、前記配線パターンを含む全面に第1の層間絶縁膜を
形成する工程と、前記第1の層間絶縁膜の上に塗布焼成
により第2の層間絶縁膜を形成する工程と、前記第2の
層間絶縁膜をエッチバックすることにより前記第2の配
線部の上の前記第1の層間絶縁膜を露出させ、かつ前記
第1の配線部上の前記第1の層間絶縁膜の上に前記第2
の層間絶縁膜を薄く残余せしめる工程と、低エネルギー
イオンを全面に照射することにより前記第2の配線部上
の露出する前記第1の層間絶縁膜の角部およびその近傍
をテーパー状の表面形状にすると同時に前記第1の配線
部上に薄く残余した前記第2の層間絶縁膜の箇所をその
全ての膜厚にわたって緻密化する工程と、全面に第3の
層間絶縁膜を形成する工程とを含むことを特徴とする半
導体装置の製造方法。 - 【請求項2】 前記照射するイオンのエネルギーは10
eV以上で100eV以下であることを特徴とする請求
項1記載の半導体装置の製造方法。
Priority Applications (4)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP6294866A JP2727984B2 (ja) | 1994-11-29 | 1994-11-29 | 半導体装置の製造方法 |
US08/563,201 US5716872A (en) | 1994-11-29 | 1995-11-27 | Method of manufacturing multilayer interconnection structure having a dielectric film with improved flatness |
GB9524382A GB2295723B (en) | 1994-11-29 | 1995-11-29 | Method of manufacturing multilayer interconnection structure |
KR1019950044615A KR0172026B1 (ko) | 1994-11-29 | 1995-11-29 | 평탄성이 개선된 유전막을 갖는 다중층 상호접속 구조 제조 방법 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP6294866A JP2727984B2 (ja) | 1994-11-29 | 1994-11-29 | 半導体装置の製造方法 |
Publications (2)
Publication Number | Publication Date |
---|---|
JPH08153709A JPH08153709A (ja) | 1996-06-11 |
JP2727984B2 true JP2727984B2 (ja) | 1998-03-18 |
Family
ID=17813270
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP6294866A Expired - Lifetime JP2727984B2 (ja) | 1994-11-29 | 1994-11-29 | 半導体装置の製造方法 |
Country Status (4)
Country | Link |
---|---|
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JP (1) | JP2727984B2 (ja) |
KR (1) | KR0172026B1 (ja) |
GB (1) | GB2295723B (ja) |
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KR100219562B1 (ko) * | 1996-10-28 | 1999-09-01 | 윤종용 | 반도체장치의 다층 배선 형성방법 |
US6177286B1 (en) * | 1998-09-24 | 2001-01-23 | International Business Machines Corporation | Reducing metal voids during BEOL metallization |
US6787886B1 (en) * | 1999-07-07 | 2004-09-07 | Oki Electric Industry Co., Ltd. | Semiconductor device and methods of fabricating the same |
US6184123B1 (en) * | 1999-08-02 | 2001-02-06 | Taiwan Semiconductor Manufacturing Company | Method to prevent delamination of spin-on-glass and plasma nitride layers using ion implantation |
US6832992B2 (en) * | 2000-03-07 | 2004-12-21 | Becton, Dickinson And Company | Passive safety device for needle of blood collection set |
US6855130B2 (en) * | 2000-03-07 | 2005-02-15 | Becton, Dickinson And Company | Passive safety device for needle of IV infusion or blood collection set |
US6291367B1 (en) | 2000-06-01 | 2001-09-18 | Atmel Corporation | Method for depositing a selected thickness of an interlevel dielectric material to achieve optimum global planarity on a semiconductor wafer |
US6984223B2 (en) | 2001-11-13 | 2006-01-10 | Becton, Dickinson And Company | Needle safety device |
US7169696B2 (en) * | 2003-06-24 | 2007-01-30 | California Institute Of Technology | Method for making a system for selecting one wire from a plurality of wires |
JP2010157646A (ja) * | 2008-12-29 | 2010-07-15 | Oki Semiconductor Co Ltd | 半導体素子の製造方法 |
US10524710B2 (en) | 2012-11-15 | 2020-01-07 | Becton, Dickinson And Company | Passive double drive member activated safety blood collection device |
US9861784B2 (en) | 2013-12-03 | 2018-01-09 | Becton, Dickinson And Company | Blood collection device with double pivot shields |
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Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US4906594A (en) * | 1987-06-12 | 1990-03-06 | Agency Of Industrial Science And Technology | Surface smoothing method and method of forming SOI substrate using the surface smoothing method |
JPH01248537A (ja) * | 1988-03-29 | 1989-10-04 | Nec Corp | 半導体集積回路 |
US4952274A (en) * | 1988-05-27 | 1990-08-28 | Northern Telecom Limited | Method for planarizing an insulating layer |
JPH03257921A (ja) * | 1990-03-08 | 1991-11-18 | Fujitsu Ltd | 半導体装置の製造方法 |
US5091048A (en) * | 1990-09-17 | 1992-02-25 | National Semiconductor Corp. | Ion milling to obtain planarization |
US5203957A (en) * | 1991-06-12 | 1993-04-20 | Taiwan Semiconductor Manufacturing Company | Contact sidewall tapering with argon sputtering |
US5270264A (en) * | 1991-12-20 | 1993-12-14 | Intel Corporation | Process for filling submicron spaces with dielectric |
US5192697A (en) * | 1992-01-27 | 1993-03-09 | Chartered Semiconductor Manufacturing Pte Ltd. | SOG curing by ion implantation |
US5429990A (en) * | 1994-04-08 | 1995-07-04 | United Microelectronics Corporation | Spin-on-glass planarization process with ion implantation |
US5453403A (en) * | 1994-10-24 | 1995-09-26 | Chartered Semiconductor Manufacturing Pte, Ltd. | Method of beveled contact opening formation |
US5496776A (en) * | 1995-04-27 | 1996-03-05 | United Microelectronics Corporation | Spin-on-glass planarization process with ion implantation |
-
1994
- 1994-11-29 JP JP6294866A patent/JP2727984B2/ja not_active Expired - Lifetime
-
1995
- 1995-11-27 US US08/563,201 patent/US5716872A/en not_active Expired - Fee Related
- 1995-11-29 KR KR1019950044615A patent/KR0172026B1/ko not_active IP Right Cessation
- 1995-11-29 GB GB9524382A patent/GB2295723B/en not_active Expired - Fee Related
Also Published As
Publication number | Publication date |
---|---|
GB2295723A (en) | 1996-06-05 |
US5716872A (en) | 1998-02-10 |
JPH08153709A (ja) | 1996-06-11 |
GB2295723B (en) | 1997-03-19 |
GB9524382D0 (en) | 1996-01-31 |
KR0172026B1 (ko) | 1999-03-30 |
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---|---|---|---|
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