JPH09282893A - 強誘電体メモリ装置 - Google Patents
強誘電体メモリ装置Info
- Publication number
- JPH09282893A JPH09282893A JP8092681A JP9268196A JPH09282893A JP H09282893 A JPH09282893 A JP H09282893A JP 8092681 A JP8092681 A JP 8092681A JP 9268196 A JP9268196 A JP 9268196A JP H09282893 A JPH09282893 A JP H09282893A
- Authority
- JP
- Japan
- Prior art keywords
- voltage
- ferroelectric
- memory device
- circuit
- test signal
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
- 239000000126 substance Substances 0.000 title claims abstract description 26
- 238000003860 storage Methods 0.000 title abstract description 8
- 230000010287 polarization Effects 0.000 claims abstract description 42
- 239000003990 capacitor Substances 0.000 claims description 95
- 239000011159 matrix material Substances 0.000 claims description 3
- 239000004065 semiconductor Substances 0.000 claims 2
- 238000003491 array Methods 0.000 claims 1
- 230000009471 action Effects 0.000 abstract description 3
- 230000007547 defect Effects 0.000 abstract description 3
- 230000010354 integration Effects 0.000 abstract description 2
- 230000009467 reduction Effects 0.000 abstract description 2
- 230000008707 rearrangement Effects 0.000 abstract 1
- 238000010586 diagram Methods 0.000 description 48
- 101000575029 Bacillus subtilis (strain 168) 50S ribosomal protein L11 Proteins 0.000 description 14
- 102100035793 CD83 antigen Human genes 0.000 description 14
- 101000946856 Homo sapiens CD83 antigen Proteins 0.000 description 14
- 230000003321 amplification Effects 0.000 description 7
- 230000008859 change Effects 0.000 description 7
- 238000006243 chemical reaction Methods 0.000 description 7
- 238000003199 nucleic acid amplification method Methods 0.000 description 7
- 230000007423 decrease Effects 0.000 description 5
- 230000002950 deficient Effects 0.000 description 4
- 238000009826 distribution Methods 0.000 description 4
- 238000004519 manufacturing process Methods 0.000 description 4
- 101100077212 Schizosaccharomyces pombe (strain 972 / ATCC 24843) rlc1 gene Proteins 0.000 description 2
- 239000000463 material Substances 0.000 description 2
- 238000005549 size reduction Methods 0.000 description 2
- 102100026205 1-phosphatidylinositol 4,5-bisphosphate phosphodiesterase gamma-1 Human genes 0.000 description 1
- 101100190618 Arabidopsis thaliana PLC3 gene Proteins 0.000 description 1
- 101100190621 Arabidopsis thaliana PLC4 gene Proteins 0.000 description 1
- 101100408464 Caenorhabditis elegans plc-1 gene Proteins 0.000 description 1
- 101000691599 Homo sapiens 1-phosphatidylinositol 4,5-bisphosphate phosphodiesterase gamma-1 Proteins 0.000 description 1
- 230000006866 deterioration Effects 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 230000006870 function Effects 0.000 description 1
- 230000006872 improvement Effects 0.000 description 1
- 238000000034 method Methods 0.000 description 1
- 230000000717 retained effect Effects 0.000 description 1
- 238000004335 scaling law Methods 0.000 description 1
- 239000007787 solid Substances 0.000 description 1
Landscapes
- Semiconductor Memories (AREA)
- Non-Volatile Memory (AREA)
- For Increasing The Reliability Of Semiconductor Memories (AREA)
- Dram (AREA)
Abstract
(57)【要約】
【課題】 微細なサイズの強誘電体容量に低電圧を印加
した際の分極特性を改善し、低電圧での動作を可能と
し、かつ歩留りのよい高集積な強誘電体メモリ装置を提
供する。 【解決手段】 メモリ内容を記憶させる前段階におい
て、メモリ動作時に強誘電体容量Cに印加される通常の
電圧VCCよりも高い電圧Vex(Vex>VCC)を
あらかじめ強誘電体容量Cに印加する。強誘電体容量C
に高電圧Vexを印加することにより、強誘電体容量C
のドメインを再配列することができる。そのため、サイ
ズの縮小による強誘電体容量Cの欠陥の増加等により分
極反転を阻害されたドメインが、再配列により分極反転
が可能となる。このような作用により小さいサイズの強
誘電体容量における低電圧印加時の分極特性が改善され
る。この分極特性を改善した後、メモリ内容を書き込ん
でメモリ装置として使用する。
した際の分極特性を改善し、低電圧での動作を可能と
し、かつ歩留りのよい高集積な強誘電体メモリ装置を提
供する。 【解決手段】 メモリ内容を記憶させる前段階におい
て、メモリ動作時に強誘電体容量Cに印加される通常の
電圧VCCよりも高い電圧Vex(Vex>VCC)を
あらかじめ強誘電体容量Cに印加する。強誘電体容量C
に高電圧Vexを印加することにより、強誘電体容量C
のドメインを再配列することができる。そのため、サイ
ズの縮小による強誘電体容量Cの欠陥の増加等により分
極反転を阻害されたドメインが、再配列により分極反転
が可能となる。このような作用により小さいサイズの強
誘電体容量における低電圧印加時の分極特性が改善され
る。この分極特性を改善した後、メモリ内容を書き込ん
でメモリ装置として使用する。
Description
【0001】
【発明の属する技術分野】本発明は強誘電体メモリ装置
に関し、特に強誘電体材料を用いた容量を含むメモリセ
ルを配列した構成の強誘電体メモリ装置に関する。
に関し、特に強誘電体材料を用いた容量を含むメモリセ
ルを配列した構成の強誘電体メモリ装置に関する。
【0002】
【従来の技術】近年、Pb(Zr,Ti)O3などのヒ
ステリシス特性を有する強誘電体材料をメモリセルに用
いることにより、電源を切断しても記憶を保持する機能
をもつ不揮発性メモリが実現されている。このような強
誘電体メモリ装置の例としては、特開昭63−2019
98号公報、特開平1−158691号公報、1994
年2月の固体素子回路国際会議(Internatio
nal Solid−State Circuits
Conference.ISSCC)予稿集268ペー
ジに報告されているものなどがある。
ステリシス特性を有する強誘電体材料をメモリセルに用
いることにより、電源を切断しても記憶を保持する機能
をもつ不揮発性メモリが実現されている。このような強
誘電体メモリ装置の例としては、特開昭63−2019
98号公報、特開平1−158691号公報、1994
年2月の固体素子回路国際会議(Internatio
nal Solid−State Circuits
Conference.ISSCC)予稿集268ペー
ジに報告されているものなどがある。
【0003】次に、この強誘電体メモリ装置に使用され
るメモリセルとして、1つのスイッチング用のトランジ
ストと、強誘電体の両面に電極を取付けた強誘電体容量
とからなる(以下、1T/1C型という)ものを用いた
場合に、そのメモリセルの特性及び動作について説明す
る。
るメモリセルとして、1つのスイッチング用のトランジ
ストと、強誘電体の両面に電極を取付けた強誘電体容量
とからなる(以下、1T/1C型という)ものを用いた
場合に、そのメモリセルの特性及び動作について説明す
る。
【0004】図29は、1T/1C型のメモリセルを用
いた回路図である。メモリセルMCは、スイッチング用
のトランジスタTrと、一方の電極がトランジスタTr
のソース、ドレインのうちのいずれか一方に接続された
強誘電体容量Cとで構成されており、強誘電体容量Cの
他方の電極は、プレート線PLに接続され、トランジス
タTrのゲートは、ワード線WLに接続され、トランジ
スタTrのソース、ドレインのうち強誘電体容量Cが接
続されいないものは、ビット線BLに接続されている。
いた回路図である。メモリセルMCは、スイッチング用
のトランジスタTrと、一方の電極がトランジスタTr
のソース、ドレインのうちのいずれか一方に接続された
強誘電体容量Cとで構成されており、強誘電体容量Cの
他方の電極は、プレート線PLに接続され、トランジス
タTrのゲートは、ワード線WLに接続され、トランジ
スタTrのソース、ドレインのうち強誘電体容量Cが接
続されいないものは、ビット線BLに接続されている。
【0005】このメモリセルMCにおける強誘電体容量
Cの両電極間の電圧Vに対する分極量pの特性(分極特
性)を図30(A),(B)に示す。図30(A),
(B)に示すように、強誘電体容量Cは、その両電極間
の電圧Vに対してヒステリシス特性を示し、電圧V=0
としたときの分極量Pの相違(a点、e点)により2値
情報を記憶する。例えば、a点を2値情報の一方のデー
タ“1”に対応させ、e点を他方のデータ“0”に対応
させる(以下の説明は、この対応とする)。
Cの両電極間の電圧Vに対する分極量pの特性(分極特
性)を図30(A),(B)に示す。図30(A),
(B)に示すように、強誘電体容量Cは、その両電極間
の電圧Vに対してヒステリシス特性を示し、電圧V=0
としたときの分極量Pの相違(a点、e点)により2値
情報を記憶する。例えば、a点を2値情報の一方のデー
タ“1”に対応させ、e点を他方のデータ“0”に対応
させる(以下の説明は、この対応とする)。
【0006】ワード線WLをハイレベルにしてトランジ
スタTrをオン状態にし、ビット線BL、プレート線P
L間に、強誘電体容量Cの両電極間の電圧Vが−Veと
なる電圧を印加すると、データ“1”(a点)では分極
量pがa→b→c→dと変化し、この変化に相当する電
荷Q1がビット線BLを介して得られる(図30
(A))。またデータ“0”(e点)では分極量Pがe
→dと変化し、この変化に相当する電荷Q0がビット線
BLを介して得られる(図30(B))。
スタTrをオン状態にし、ビット線BL、プレート線P
L間に、強誘電体容量Cの両電極間の電圧Vが−Veと
なる電圧を印加すると、データ“1”(a点)では分極
量pがa→b→c→dと変化し、この変化に相当する電
荷Q1がビット線BLを介して得られる(図30
(A))。またデータ“0”(e点)では分極量Pがe
→dと変化し、この変化に相当する電荷Q0がビット線
BLを介して得られる(図30(B))。
【0007】このようにして、メモリセルMCへのデー
タの読み書きを行う。この動作により明らかなようにQ
1−Q0に値する電荷量、すなわち強誘電体の残留分極
(Pr)の2倍(2Pr)がデータ“1”,“0”の読
み出しマージンとなる。
タの読み書きを行う。この動作により明らかなようにQ
1−Q0に値する電荷量、すなわち強誘電体の残留分極
(Pr)の2倍(2Pr)がデータ“1”,“0”の読
み出しマージンとなる。
【0008】このようなメモリセルMCを配列した従来
の強誘電体メモリ装置の一例を図31に示す。この強誘
電体メモリ装置は、メモリセルアレイ1と、制御信号X
Cに従ってプレート線PLに所定のタイミングでプレー
ト線電圧Vpを印加するプレート線電圧発生回路7と、
外部アドレス信号ADx及び制御信号XCに従ってワー
ド線WL1〜WLmのうちの1つを所定のタイミングで
選択レベルとするワード線選択制御回路6と、ディスチ
ャージ制御信号BLDCに従ってビット線BL11〜B
Lm2を所定のタイミングで接地電圧とするビット線デ
ィスチャージ回路2と、選択状態のメモリセルに接続す
るビット線と対をなすビット線に対し基準電位発生制御
信号RLC1,RLC2に従って所定のタイミングで基
準電圧を供給する基準電位発生回路3と、センス増幅制
御信号SACに従って活性化し対をなす第1及び第2の
ビット線間(例えばBL11,BL12間)に伝達され
た読み出しデータを増幅して出力し、書き込みデータを
対をなす第1及び第2のビット線に供給する複数のセン
ス増幅器4と、制御信号語XCに従ってビット線ディス
チャージ回路2、基準電位発生回路3、センス増幅器4
の制御を行うセンスアンプ制御回路5とを有する構成と
なっている。
の強誘電体メモリ装置の一例を図31に示す。この強誘
電体メモリ装置は、メモリセルアレイ1と、制御信号X
Cに従ってプレート線PLに所定のタイミングでプレー
ト線電圧Vpを印加するプレート線電圧発生回路7と、
外部アドレス信号ADx及び制御信号XCに従ってワー
ド線WL1〜WLmのうちの1つを所定のタイミングで
選択レベルとするワード線選択制御回路6と、ディスチ
ャージ制御信号BLDCに従ってビット線BL11〜B
Lm2を所定のタイミングで接地電圧とするビット線デ
ィスチャージ回路2と、選択状態のメモリセルに接続す
るビット線と対をなすビット線に対し基準電位発生制御
信号RLC1,RLC2に従って所定のタイミングで基
準電圧を供給する基準電位発生回路3と、センス増幅制
御信号SACに従って活性化し対をなす第1及び第2の
ビット線間(例えばBL11,BL12間)に伝達され
た読み出しデータを増幅して出力し、書き込みデータを
対をなす第1及び第2のビット線に供給する複数のセン
ス増幅器4と、制御信号語XCに従ってビット線ディス
チャージ回路2、基準電位発生回路3、センス増幅器4
の制御を行うセンスアンプ制御回路5とを有する構成と
なっている。
【0009】またメモリセルアレイ1は、行方向及び列
方向に配置された複数の1T/1C型メモリセルMC1
1〜MCnmと、各列ごとにメモリセルMC11〜MC
nmのトランジスタTrのソースまたはドレインに接続
し、これらメモリセルの書き込みデータ及び読み出しデ
ータを伝達する対をなす第1及び第2のビット線BL1
1,BL12〜BLml,BLm2と、複数のメモリセ
ルMC11〜MCnmの各行ごとにそのトランジスタT
rのゲートに接続し選択レベルのときにメモリセル及び
対応するビット線間を接続して選択状態とする複数のワ
ード線WLl〜WLmと、メモリセルMC11〜MCm
nの強誘電体容量Cの一方の電極に接続するプレート線
PLとから構成されている。
方向に配置された複数の1T/1C型メモリセルMC1
1〜MCnmと、各列ごとにメモリセルMC11〜MC
nmのトランジスタTrのソースまたはドレインに接続
し、これらメモリセルの書き込みデータ及び読み出しデ
ータを伝達する対をなす第1及び第2のビット線BL1
1,BL12〜BLml,BLm2と、複数のメモリセ
ルMC11〜MCnmの各行ごとにそのトランジスタT
rのゲートに接続し選択レベルのときにメモリセル及び
対応するビット線間を接続して選択状態とする複数のワ
ード線WLl〜WLmと、メモリセルMC11〜MCm
nの強誘電体容量Cの一方の電極に接続するプレート線
PLとから構成されている。
【0010】次に図31に示された強誘電体メモリ装置
の読み出し動作について、図32に示された各部の電圧
波形図及びメモリセルMC11の分極状態を示す図を併
せて参照して説明する。まず期間T1において、ディス
チャージ制御信号BLDCをロウレベルとすることによ
り、ビット線BL11〜BLm2のディスチャージを解
除する。次に期間T2において、ワード線WL1とプレ
ート線PLとをそれぞれハイレベルに上げてメモリセル
MC11の分極状態を変化させ、メモリセルMC11の
記憶データに対応する電荷をビット線BL11に出力す
る。
の読み出し動作について、図32に示された各部の電圧
波形図及びメモリセルMC11の分極状態を示す図を併
せて参照して説明する。まず期間T1において、ディス
チャージ制御信号BLDCをロウレベルとすることによ
り、ビット線BL11〜BLm2のディスチャージを解
除する。次に期間T2において、ワード線WL1とプレ
ート線PLとをそれぞれハイレベルに上げてメモリセル
MC11の分極状態を変化させ、メモリセルMC11の
記憶データに対応する電荷をビット線BL11に出力す
る。
【0011】図にはメモリセルMC11にデータ“1”
を記憶している場合を示しているが、データ“0”を記
憶している場合は反対方向に分極している。
を記憶している場合を示しているが、データ“0”を記
憶している場合は反対方向に分極している。
【0012】また、基準電位発生制御信号RLC2をハ
イレベルに上げ、基準電位発生回路3によりビット線B
L12を基準電圧に設定する。その後、期間T3におい
て、センス増幅制御信号SACをハイレベルとすること
により、差動型増幅回路のセンス増幅器4を活性化し、
対をなすビット線BL11,BL12の差電圧をセンス
増幅する。このようにして、メモリセルMC11の記憶
データが“1”であるか、“0”であるかを判定する。
イレベルに上げ、基準電位発生回路3によりビット線B
L12を基準電圧に設定する。その後、期間T3におい
て、センス増幅制御信号SACをハイレベルとすること
により、差動型増幅回路のセンス増幅器4を活性化し、
対をなすビット線BL11,BL12の差電圧をセンス
増幅する。このようにして、メモリセルMC11の記憶
データが“1”であるか、“0”であるかを判定する。
【0013】その後、期間T4において、プレート線P
Lをロウレベルとする。次の期間T5において、センス
増幅制御信号SACをロウレベルとすることによりセン
ス増幅器4を非活性化し、更にディスチャージ制御信号
BLDCをハイレベルとして、ビット線BL11のレベ
ルを接地電圧とする。
Lをロウレベルとする。次の期間T5において、センス
増幅制御信号SACをロウレベルとすることによりセン
ス増幅器4を非活性化し、更にディスチャージ制御信号
BLDCをハイレベルとして、ビット線BL11のレベ
ルを接地電圧とする。
【0014】こうすることにより、メモリセルMC11
の強誘電体容量Cの分極状態を、データ読み出し前の期
間T1の状態に戻すことができる。最後に、ワード線W
L1をロウレベルに下げ、メモリセルMC11のトラン
ジスタTrを非導通にして、メモリセルMC11の読み
出し動作を完了する。
の強誘電体容量Cの分極状態を、データ読み出し前の期
間T1の状態に戻すことができる。最後に、ワード線W
L1をロウレベルに下げ、メモリセルMC11のトラン
ジスタTrを非導通にして、メモリセルMC11の読み
出し動作を完了する。
【0015】
【発明が解決しようとする課題】しかしながら、MOS
トランジスタのスケーリング則からの要請、強誘電体メ
モリ装置とデータを伝達するプロセッサなどの低電圧化
などに伴い、強誘電体メモリ装置の動作電圧の低電圧化
が必要である。また、より高集積の強誘電体メモリ装置
を実現するには、メモリセルサイズの縮小が必須であ
る。そのためには、強誘電体容量サイズを縮小する必要
がある。
トランジスタのスケーリング則からの要請、強誘電体メ
モリ装置とデータを伝達するプロセッサなどの低電圧化
などに伴い、強誘電体メモリ装置の動作電圧の低電圧化
が必要である。また、より高集積の強誘電体メモリ装置
を実現するには、メモリセルサイズの縮小が必須であ
る。そのためには、強誘電体容量サイズを縮小する必要
がある。
【0016】ところが、強誘電体の分極は容量サイズに
依存し、サイズが小さくなると分極の電圧依存性が著し
く劣化する。図33は強誘電体としてSrBi2Ta20
9を用いた場合の異なったサイズの強誘電対容量につい
て、2Prの測定値を印加電圧に対してプロットしたグ
ラフである。
依存し、サイズが小さくなると分極の電圧依存性が著し
く劣化する。図33は強誘電体としてSrBi2Ta20
9を用いた場合の異なったサイズの強誘電対容量につい
て、2Prの測定値を印加電圧に対してプロットしたグ
ラフである。
【0017】図に示したように、特に3μm角以下の容
量サイズになると、3V以下の低電圧印加時の分極値が
低下する。動作方法の説明で述べたように、データ
“1”,“0”の場合にメモリセルからビット線に出力
される電荷の差は2Prに相当するので、2Prが低下
すると、読み出しマージンが低下する。甚だしい場合は
センス増幅できなくなるため、不良セルが増加し、歩留
りの低下を招く。
量サイズになると、3V以下の低電圧印加時の分極値が
低下する。動作方法の説明で述べたように、データ
“1”,“0”の場合にメモリセルからビット線に出力
される電荷の差は2Prに相当するので、2Prが低下
すると、読み出しマージンが低下する。甚だしい場合は
センス増幅できなくなるため、不良セルが増加し、歩留
りの低下を招く。
【0018】本発明の目的は、微細なサイズの強誘電体
容量への低電圧印加時の分極特性を改善し、低電圧での
動作が可能で、かつ歩留りのよい高集積な強誘電体メモ
リ装置を提供することにある。
容量への低電圧印加時の分極特性を改善し、低電圧での
動作が可能で、かつ歩留りのよい高集積な強誘電体メモ
リ装置を提供することにある。
【0019】
【課題を解決するための手段】前記目的を達成するた
め、本発明に係る強誘電体メモリ装置は、メモリセルア
レイと、複数のワード線と、複数のビット線と、複数の
プレート線とを有する強誘電体メモリ装置であって、メ
モリセルアレイは、行方向及び列方向にマトリクス状に
配置された複数のメモリセルからなり、各メモリセル
は、少なくとも1つのスイッチング用トランジスタと、
強誘電体の両面に電極を取り付けて、その一方の電極を
前記トランジスタのソース,ドレインのうちのいずれか
一方に接続した少なくとも1つの強誘電体容量との組み
合わせからなるものであり、複数のワード線は、前記メ
モリセルアレイの列方向のスイッチング用トランジスタ
のゲートに接続されたものであり、複数のビット線は、
前記メモリセルアレイの行方向のスイッチング用トラン
ジスタのソースまたはドレインのうち前記強誘電体容量
が接続されていないものに接続されたものであり、複数
のプレート線は、前記各メモリセルの強誘電体容量の他
方の電極に接続されたものであり、さらに前記強誘電体
容量は、その両電極間に予め高電圧が印加されて強誘電
体の分極が増加されたものである。
め、本発明に係る強誘電体メモリ装置は、メモリセルア
レイと、複数のワード線と、複数のビット線と、複数の
プレート線とを有する強誘電体メモリ装置であって、メ
モリセルアレイは、行方向及び列方向にマトリクス状に
配置された複数のメモリセルからなり、各メモリセル
は、少なくとも1つのスイッチング用トランジスタと、
強誘電体の両面に電極を取り付けて、その一方の電極を
前記トランジスタのソース,ドレインのうちのいずれか
一方に接続した少なくとも1つの強誘電体容量との組み
合わせからなるものであり、複数のワード線は、前記メ
モリセルアレイの列方向のスイッチング用トランジスタ
のゲートに接続されたものであり、複数のビット線は、
前記メモリセルアレイの行方向のスイッチング用トラン
ジスタのソースまたはドレインのうち前記強誘電体容量
が接続されていないものに接続されたものであり、複数
のプレート線は、前記各メモリセルの強誘電体容量の他
方の電極に接続されたものであり、さらに前記強誘電体
容量は、その両電極間に予め高電圧が印加されて強誘電
体の分極が増加されたものである。
【0020】また前記強誘電体容量の両電極間に予め印
加される高電圧は、メモリセルの動作時に強誘電体容量
の両電極間に印加される電圧よりも高い電圧である。
加される高電圧は、メモリセルの動作時に強誘電体容量
の両電極間に印加される電圧よりも高い電圧である。
【0021】また前記強誘電体容量の両電極間に予め印
加される高電圧は、メモリセルの動作時に強誘電体容量
の両電極間に印加される最も高い電圧よりも高い電圧で
ある。
加される高電圧は、メモリセルの動作時に強誘電体容量
の両電極間に印加される最も高い電圧よりも高い電圧で
ある。
【0022】また前記全てのメモリセルは、強誘電体メ
モリ装置に入力されるテスト信号が第1のレベルのとき
に、その強誘電体容量の電極間に、前記高電圧が印加さ
れるものである。
モリ装置に入力されるテスト信号が第1のレベルのとき
に、その強誘電体容量の電極間に、前記高電圧が印加さ
れるものである。
【0023】また強誘電体メモリ装置に外部からテスト
信号が入力され、そのテスト信号が第1のレベルのとき
に、前記複数の全てのビット線は、その電圧が接地電圧
に保持され、前記複数の全てのプレート線は、その電圧
が前記高電圧の電圧値分だけ前記ビット線よりも高い電
圧に保持され、前記複数の各ワード線は、前記テスト信
号の入力期間内に交互に切替えられて前記各トランジス
タの動作用電圧に保持されるものである。
信号が入力され、そのテスト信号が第1のレベルのとき
に、前記複数の全てのビット線は、その電圧が接地電圧
に保持され、前記複数の全てのプレート線は、その電圧
が前記高電圧の電圧値分だけ前記ビット線よりも高い電
圧に保持され、前記複数の各ワード線は、前記テスト信
号の入力期間内に交互に切替えられて前記各トランジス
タの動作用電圧に保持されるものである。
【0024】また強誘電体メモリ装置に外部からテスト
信号が入力され、テスト信号が第1のレベルのときに、
前記複数の全てのプレート線は、その電圧が接地電圧に
保持され、前記複数の全てのビット線は、その電圧が前
記高電圧の電圧値分だけ前記プレート線よりも高い電圧
に保持され、前記複数の各ワード線は、前記テスト信号
の入力期間内に交互に切替えられて前記各トランジスタ
の動作用電圧に保持されるものであることを特徴とする
請求項1叉は2に記載の強誘電体メモリ装置。
信号が入力され、テスト信号が第1のレベルのときに、
前記複数の全てのプレート線は、その電圧が接地電圧に
保持され、前記複数の全てのビット線は、その電圧が前
記高電圧の電圧値分だけ前記プレート線よりも高い電圧
に保持され、前記複数の各ワード線は、前記テスト信号
の入力期間内に交互に切替えられて前記各トランジスタ
の動作用電圧に保持されるものであることを特徴とする
請求項1叉は2に記載の強誘電体メモリ装置。
【0025】またインターナルアドレス発生回路と、ア
ドレス切替回路と、Xデコーダ回路とを有し、前記テス
ト信号が前記第1のレベルのときに、インターナルアド
レス発生回路からのアドレス信号をアドレス切替回路を
介してXデコーダ回路に入力し、Xデコーダ回路でデコ
ードした信号に基いて、前記テスト信号の入力期間内に
前記複数のワード線を交互に切替えるものである。
ドレス切替回路と、Xデコーダ回路とを有し、前記テス
ト信号が前記第1のレベルのときに、インターナルアド
レス発生回路からのアドレス信号をアドレス切替回路を
介してXデコーダ回路に入力し、Xデコーダ回路でデコ
ードした信号に基いて、前記テスト信号の入力期間内に
前記複数のワード線を交互に切替えるものである。
【0026】またインターナルアドレス発生回路と、ア
ドレス切替回路と、Xデコーダ回路とを有し、前記テス
ト信号が前記第1のレベルのときに、インターナルアド
レス発生回路からのアドレス信号をアドレス切替回路を
介してXデコーダ回路に入力し、Xデコーダ回路でデコ
ードした信号に基いて、前記テスト信号の入力期間内に
前記複数のワード線を同時に切替えるものである。
ドレス切替回路と、Xデコーダ回路とを有し、前記テス
ト信号が前記第1のレベルのときに、インターナルアド
レス発生回路からのアドレス信号をアドレス切替回路を
介してXデコーダ回路に入力し、Xデコーダ回路でデコ
ードした信号に基いて、前記テスト信号の入力期間内に
前記複数のワード線を同時に切替えるものである。
【0027】また前記メモリセルは、強誘電体メモリ装
置に入力されるテスト信号が第1のレベルのときに、選
択された任意の強誘電体容量の電極間に、前記高電圧が
印加されるものである。
置に入力されるテスト信号が第1のレベルのときに、選
択された任意の強誘電体容量の電極間に、前記高電圧が
印加されるものである。
【0028】また強誘電体メモリ装置に外部からテスト
信号が入力され、そのテスト信号が第1のレベルのとき
に、前記複数の全てのビット線は、その電圧が接地電圧
に保持され、前記複数の全てのプレート線は、その電圧
が前記高電圧の電圧値分だけ前記ビット線よりも高い電
圧に保持され、前記強誘電体容量に接続されたスイッチ
ング用トランジスタは、任意に選択されて導通されるも
のである。
信号が入力され、そのテスト信号が第1のレベルのとき
に、前記複数の全てのビット線は、その電圧が接地電圧
に保持され、前記複数の全てのプレート線は、その電圧
が前記高電圧の電圧値分だけ前記ビット線よりも高い電
圧に保持され、前記強誘電体容量に接続されたスイッチ
ング用トランジスタは、任意に選択されて導通されるも
のである。
【0029】また強誘電体メモリ装置に外部からテスト
信号が入力され、テスト信号が第1のレベルのときに、
前記複数の全てのプレート線は、その電圧が接地電圧に
保持され、前記複数の全てのビット線は、その電圧が前
記高電圧の電圧値分だけ前記プレート線よりも高い電圧
に保持され、前記強誘電体容量に接続されたスイッチン
グ用トランジスタは、任意に選択されて導通されるもの
である。
信号が入力され、テスト信号が第1のレベルのときに、
前記複数の全てのプレート線は、その電圧が接地電圧に
保持され、前記複数の全てのビット線は、その電圧が前
記高電圧の電圧値分だけ前記プレート線よりも高い電圧
に保持され、前記強誘電体容量に接続されたスイッチン
グ用トランジスタは、任意に選択されて導通されるもの
である。
【0030】またアドレスバッファ回路と、Xデコーダ
回路とを有し、前記テスト信号が前記第1のレベルのと
きに、強誘電体メモリ装置に外部から入力されるアドレ
ス信号をアドレスバッファ回路を介してXデコーダ回路
に入力し、該Xデコーダ回路でデコードした信号に応じ
てワード線を選択し、前記強誘電体容量に接続されたス
イッチング用トランジスタを任意に選択して導通するも
のである。
回路とを有し、前記テスト信号が前記第1のレベルのと
きに、強誘電体メモリ装置に外部から入力されるアドレ
ス信号をアドレスバッファ回路を介してXデコーダ回路
に入力し、該Xデコーダ回路でデコードした信号に応じ
てワード線を選択し、前記強誘電体容量に接続されたス
イッチング用トランジスタを任意に選択して導通するも
のである。
【0031】またダミーセルと、複数のダミーワード線
と、複数のダミープレート線と、基準電位発生回路と、
センスアンプ制御回路とを有し、ダミーセルは、前記複
数のビット線に接続されたスイッチング用トランジスタ
と、強誘電体の両面に電極を取り付けて、その一方の電
極を前記トランジスタのソース,ドレインのうちのいず
れか一方に接続した少なくとも1つの強誘電体容量との
組み合わせからなるものであり、複数のダミーワード線
は、前記複数のダミーセルのトランジスタのゲートに接
続されて、強誘電体メモリ装置に入力されるテスト信号
が第1のレベルのときに該トランジスタを導通するもの
であり、ダミープレート線は、前記複数のダミーセルの
強誘電体容量の他方の電極に接続されたものであり、基
準電位発生回路は、センス動作時に基準電圧を発生する
ものであり、センスアンプ制御回路は、前記基準電位発
生回路を制御するものであり、さらに前記全てのダミー
セルは、強誘電体メモリ装置に入力されるテスト信号が
第1のレベルのときに、その強誘電体容量の両電極間
に、前記基準電圧が印加されるものである。
と、複数のダミープレート線と、基準電位発生回路と、
センスアンプ制御回路とを有し、ダミーセルは、前記複
数のビット線に接続されたスイッチング用トランジスタ
と、強誘電体の両面に電極を取り付けて、その一方の電
極を前記トランジスタのソース,ドレインのうちのいず
れか一方に接続した少なくとも1つの強誘電体容量との
組み合わせからなるものであり、複数のダミーワード線
は、前記複数のダミーセルのトランジスタのゲートに接
続されて、強誘電体メモリ装置に入力されるテスト信号
が第1のレベルのときに該トランジスタを導通するもの
であり、ダミープレート線は、前記複数のダミーセルの
強誘電体容量の他方の電極に接続されたものであり、基
準電位発生回路は、センス動作時に基準電圧を発生する
ものであり、センスアンプ制御回路は、前記基準電位発
生回路を制御するものであり、さらに前記全てのダミー
セルは、強誘電体メモリ装置に入力されるテスト信号が
第1のレベルのときに、その強誘電体容量の両電極間
に、前記基準電圧が印加されるものである。
【0032】また強誘電体メモリ装置に入力されるテス
ト信号が第1のレベルのときに、前記複数の全てのビッ
ト線は、その電圧が接地電圧に保持され、前記ダミープ
レート線は、その電圧が前記高電圧の電圧値分だけ前記
ビット線よりも高い電圧に保持され、前記複数のダミー
ワード線は、前記テスト信号の入力期間内に交互に切替
えられて前記ダミーセルのトランジスタの動作用電圧に
保持されるものである。
ト信号が第1のレベルのときに、前記複数の全てのビッ
ト線は、その電圧が接地電圧に保持され、前記ダミープ
レート線は、その電圧が前記高電圧の電圧値分だけ前記
ビット線よりも高い電圧に保持され、前記複数のダミー
ワード線は、前記テスト信号の入力期間内に交互に切替
えられて前記ダミーセルのトランジスタの動作用電圧に
保持されるものである。
【0033】また強誘電体メモリ装置に入力されるテス
ト信号が第1のレベルのときに、前記ダミープレート線
は、その電圧が接地電圧に保持され、前記複数の全ての
ビット線は、その電圧が前記高電圧の電圧値分だけ前記
ダミープレート線よりも高い電圧に保持され、前記複数
のダミーワード線は、前記テスト信号の入力期間内に交
互に切替えられて前記ダミーセルのトランジスタの動作
用電圧に保持されるものである。
ト信号が第1のレベルのときに、前記ダミープレート線
は、その電圧が接地電圧に保持され、前記複数の全ての
ビット線は、その電圧が前記高電圧の電圧値分だけ前記
ダミープレート線よりも高い電圧に保持され、前記複数
のダミーワード線は、前記テスト信号の入力期間内に交
互に切替えられて前記ダミーセルのトランジスタの動作
用電圧に保持されるものである。
【0034】
【作用】メモリ内容を記憶させる前段階、例えばメモリ
の製造段階等において、メモリ動作時に強誘電体容量に
印加される電圧(図1(b)の電圧VCC)よりも高い
電圧(図1(b)の電圧Vex)をあらかじめ強誘電体
容量に印加する。また工場から出荷するために行なわれ
るテスト期間(図7のT8)中において、強誘電体容量
に前記高電圧Vexを印加する。
の製造段階等において、メモリ動作時に強誘電体容量に
印加される電圧(図1(b)の電圧VCC)よりも高い
電圧(図1(b)の電圧Vex)をあらかじめ強誘電体
容量に印加する。また工場から出荷するために行なわれ
るテスト期間(図7のT8)中において、強誘電体容量
に前記高電圧Vexを印加する。
【0035】強誘電体容量に高い電圧Vexを印加する
ことにより、強誘電体容量のドメインを再配列すること
ができる。そのため、サイズの縮小による強誘電体容量
内の欠陥の増加等により分極反転を阻害されたドメイン
が、再配列により分極反転が可能となる。このような作
用により小さいサイズの強誘電体容量における低電圧印
加時の分極特性が改善される。この分極特性が改善され
た後に、メモリ内容を記憶させる作業が行なわれてメモ
リ装置として使用されることとなる。
ことにより、強誘電体容量のドメインを再配列すること
ができる。そのため、サイズの縮小による強誘電体容量
内の欠陥の増加等により分極反転を阻害されたドメイン
が、再配列により分極反転が可能となる。このような作
用により小さいサイズの強誘電体容量における低電圧印
加時の分極特性が改善される。この分極特性が改善され
た後に、メモリ内容を記憶させる作業が行なわれてメモ
リ装置として使用されることとなる。
【0036】
【発明の実施の形態】以下、本発明を図により説明す
る。
る。
【0037】図において、本発明に係る強誘電体メモリ
装置は、基本的構成としてメモリセルアレイ1と、複数
のワード線WL(WL1,WL2・・・WLn)と、複数
のビット線BL(BL11,BL12・・・BLm2)
と、複数のプレート線PLとを有するものである。
装置は、基本的構成としてメモリセルアレイ1と、複数
のワード線WL(WL1,WL2・・・WLn)と、複数
のビット線BL(BL11,BL12・・・BLm2)
と、複数のプレート線PLとを有するものである。
【0038】メモリセルアレイ1は、行方向(MC1
1,MC21,…MCn1,…,MC1m,MC2m…
MCnm)と列方向(MC11,…MC1m,MC21
…MC2m,…,MCn1…MCnm)とにマトリック
ス状に配列された複数のメモリセルMCからなり、各メ
モリセルは、少なくとも1つのスイッチング用トランジ
スタTrと、強誘電体の両面に電極を取り付けて、その
一方の電極をトランジスタTrのソース,ドレインのう
ちのいずれか一方に接続した少なくとも1つの強誘電体
容量Cとの組み合わせからなるものである。
1,MC21,…MCn1,…,MC1m,MC2m…
MCnm)と列方向(MC11,…MC1m,MC21
…MC2m,…,MCn1…MCnm)とにマトリック
ス状に配列された複数のメモリセルMCからなり、各メ
モリセルは、少なくとも1つのスイッチング用トランジ
スタTrと、強誘電体の両面に電極を取り付けて、その
一方の電極をトランジスタTrのソース,ドレインのう
ちのいずれか一方に接続した少なくとも1つの強誘電体
容量Cとの組み合わせからなるものである。
【0039】複数のワード線WL(WL1,WL2・・・
WLn)は、メモリセルアレイ1の列方向のスイッチン
グ用トランジスタTrのゲートに接続されている。また
複数のビット線BL(BL1,BL2・・・BLn)は、
メモリセルアレイ1の行方向のスイッチング用トランジ
スタTrのソースまたはドレインのうち強誘電体容量C
が接続されていないものに接続されている。また複数の
プレート線PLは、各メモリセルMCの強誘電体容量C
の他方の電極に接続されている。
WLn)は、メモリセルアレイ1の列方向のスイッチン
グ用トランジスタTrのゲートに接続されている。また
複数のビット線BL(BL1,BL2・・・BLn)は、
メモリセルアレイ1の行方向のスイッチング用トランジ
スタTrのソースまたはドレインのうち強誘電体容量C
が接続されていないものに接続されている。また複数の
プレート線PLは、各メモリセルMCの強誘電体容量C
の他方の電極に接続されている。
【0040】さらに強誘電体容量Cは、その両電極間に
予め高電圧が印加されて強誘電体の分極が増加されてい
る。この分極特性の改善は、メモリ内容を記憶させる前
段階、例えばメモリの製造段階、或いは工場から出荷す
るために行なられるテスト期間等において行なわれる。
予め高電圧が印加されて強誘電体の分極が増加されてい
る。この分極特性の改善は、メモリ内容を記憶させる前
段階、例えばメモリの製造段階、或いは工場から出荷す
るために行なられるテスト期間等において行なわれる。
【0041】そして、上述した分極特性が改善された後
に、メモリ内容を記憶させる作業が行なわれて、メモリ
装置として使用されることとなる。
に、メモリ内容を記憶させる作業が行なわれて、メモリ
装置として使用されることとなる。
【0042】(実施形態1)次に本発明の具体例を図1
に示した実施形態を参照して説明する。図1(a)は、
本発明の実施形態1に係る強誘電体メモリ装置のメモリ
セルを示す回路図、(b)は本発明の実施形態1におけ
る動作を示す電圧波形図である。
に示した実施形態を参照して説明する。図1(a)は、
本発明の実施形態1に係る強誘電体メモリ装置のメモリ
セルを示す回路図、(b)は本発明の実施形態1におけ
る動作を示す電圧波形図である。
【0043】図1(a)に示す本発明の実施形態1に係
る強誘電体メモリ装置に用いるメモリセルMCは、1つ
のスイッチング用トランジスタTrと、1つの強誘電体
強誘電体容量Cとの組合せからなっている。強誘電体容
量Cは、強誘電体を2つの電極で挟み込んだ構造をな
し、その一方の電極がトランジスタTrのソースに接続
され、その他方の電極がプレート線PLに接続されてい
る。
る強誘電体メモリ装置に用いるメモリセルMCは、1つ
のスイッチング用トランジスタTrと、1つの強誘電体
強誘電体容量Cとの組合せからなっている。強誘電体容
量Cは、強誘電体を2つの電極で挟み込んだ構造をな
し、その一方の電極がトランジスタTrのソースに接続
され、その他方の電極がプレート線PLに接続されてい
る。
【0044】またワード線WLは、メモリセルMCのト
ランジスタTrのゲートに接続されており、ビット線B
Lは、トランジスタTrのドレーンのいずれか一方に接
続されている。図1では、強誘電体容量Cがトランジス
タTrのソースに接続され、ビット線BLがトランジス
タTrのドレインに接続されているが、この接続関係は
逆の場合であってもよい。
ランジスタTrのゲートに接続されており、ビット線B
Lは、トランジスタTrのドレーンのいずれか一方に接
続されている。図1では、強誘電体容量Cがトランジス
タTrのソースに接続され、ビット線BLがトランジス
タTrのドレインに接続されているが、この接続関係は
逆の場合であってもよい。
【0045】図1(a)に示すメモリセルMCは、図3
に示すように行方向(MC11,MC21,…MCn
1,…,MC1m,MC2m…MCnm)と、列方向
(MC11,…MC1m,MC21…MC2m,…,M
Cn1…MCnm)とにマトリックス状に配列されてメ
モリセルアレイ1を構成している。
に示すように行方向(MC11,MC21,…MCn
1,…,MC1m,MC2m…MCnm)と、列方向
(MC11,…MC1m,MC21…MC2m,…,M
Cn1…MCnm)とにマトリックス状に配列されてメ
モリセルアレイ1を構成している。
【0046】また複数の各ワード線WL1,WLnは、
列方向に配列したメモリセルMC(MC11…MC1
m,…,MCn1,…MCnm)のトランジスタTrの
ゲートに共通に接続されている。また複数の各ビット線
BL11…BLm2は、行方向に配列したメモリセルM
C(MC11…MCn1,…,MC1m…MCnm)の
トランジスタTrのドレイン(またはソース)に共通に
接続されている。
列方向に配列したメモリセルMC(MC11…MC1
m,…,MCn1,…MCnm)のトランジスタTrの
ゲートに共通に接続されている。また複数の各ビット線
BL11…BLm2は、行方向に配列したメモリセルM
C(MC11…MCn1,…,MC1m…MCnm)の
トランジスタTrのドレイン(またはソース)に共通に
接続されている。
【0047】また複数の各プレート線PLは、列方向に
配列したメモリセルMC(MC11…MC1m,…,M
Cn1…MCnm)のトランジスタTrのソース(又は
ドレイン)に接続された強誘電体容量Cの他方の電極に
共通に接続されている。
配列したメモリセルMC(MC11…MC1m,…,M
Cn1…MCnm)のトランジスタTrのソース(又は
ドレイン)に接続された強誘電体容量Cの他方の電極に
共通に接続されている。
【0048】さらにメモリ内容を記憶させる前段階、例
えばメモリの製造段階において、各メモリセルMCの強
誘電体容量Cの両電極間に、メモリ動作時に印加される
電圧よりも高い電圧を印加することにより強誘電体の分
極を励起して、強誘電体の分極を増加させている。
えばメモリの製造段階において、各メモリセルMCの強
誘電体容量Cの両電極間に、メモリ動作時に印加される
電圧よりも高い電圧を印加することにより強誘電体の分
極を励起して、強誘電体の分極を増加させている。
【0049】すなわち、図1(b)に示すように、本発
明の実施形態1では、図1(a)のメモリセルMCに接
続したビット線BLを接地電圧に保持し、メモリセルM
Cのワード線WLをハイレベルにして、メモリセルMC
のトランジスタTrをオンにし、メモリセルMCプレー
ト線PLの電圧を、通常のプレート線PLのハイレベル
である電圧VCCよりも高い電圧である電圧Vexに設
定し、このようにすることにより、メモリセルMCのト
ランジスタTrをオンにしてある期間中に強誘電体容量
Cの両電極間に通常動作時の電圧VCCよりも高い電圧
Vexをあらかじめ加える。
明の実施形態1では、図1(a)のメモリセルMCに接
続したビット線BLを接地電圧に保持し、メモリセルM
Cのワード線WLをハイレベルにして、メモリセルMC
のトランジスタTrをオンにし、メモリセルMCプレー
ト線PLの電圧を、通常のプレート線PLのハイレベル
である電圧VCCよりも高い電圧である電圧Vexに設
定し、このようにすることにより、メモリセルMCのト
ランジスタTrをオンにしてある期間中に強誘電体容量
Cの両電極間に通常動作時の電圧VCCよりも高い電圧
Vexをあらかじめ加える。
【0050】ここで、本発明者は、強誘電体容量Cに用
いられる強誘電体の分極は、容量サイズが小さくなる
と、電圧依存性が著しく劣化するという現象を発見し、
その知見に基いて強誘電体メモリ装置の製造時にメモリ
動作時の動作電圧よりも高い電圧、具体的にはメモリセ
ルの動作時に強誘電体容量の両電極間に印加される最も
高い電圧よりも高い電圧を強誘電体容量に予め印加し、
分極を励起する。すなわち、例えば電圧3Vで動作する
強誘電体メモリ装置に対して電圧5Vで強誘電体の分極
反転を行なうようにしたものである。このように高電圧
Vex(Vex>VCC)で強誘電体容量の強誘電体に
予め分極反転を行なうことにより、電圧3V印加時の分
極を大幅に増加させることができる。
いられる強誘電体の分極は、容量サイズが小さくなる
と、電圧依存性が著しく劣化するという現象を発見し、
その知見に基いて強誘電体メモリ装置の製造時にメモリ
動作時の動作電圧よりも高い電圧、具体的にはメモリセ
ルの動作時に強誘電体容量の両電極間に印加される最も
高い電圧よりも高い電圧を強誘電体容量に予め印加し、
分極を励起する。すなわち、例えば電圧3Vで動作する
強誘電体メモリ装置に対して電圧5Vで強誘電体の分極
反転を行なうようにしたものである。このように高電圧
Vex(Vex>VCC)で強誘電体容量の強誘電体に
予め分極反転を行なうことにより、電圧3V印加時の分
極を大幅に増加させることができる。
【0051】(実施形態2)図2は、本発明の実施形態
2を示す電圧波形図である。本実施形態に用いる強誘電
体メモリ装置は図1(a)と同じ構成であるが、本実施
形態では実施形態1とは異なり、ビット線BLの電圧
を、通常のビット線BLのハイレベル時の電圧VCCよ
りも高い電圧である高電圧Vexとし、プレート線PL
を接地電圧に保持する。このためメモリセルMCのトラ
ンジスタTrがオンしている期間中、強誘電体容量Cの
電極間に実施形態1とは極性が逆の高電圧を印加するよ
うにしている。尚、実施形態1と2を組み合わせて強誘
電体容量Cの電極間に極性を変えて電圧を印加して分極
を励起するようにしてもよく、さらには、極性を変えて
電圧を印加する動作を繰り返し複数回行なうようにして
もよい。
2を示す電圧波形図である。本実施形態に用いる強誘電
体メモリ装置は図1(a)と同じ構成であるが、本実施
形態では実施形態1とは異なり、ビット線BLの電圧
を、通常のビット線BLのハイレベル時の電圧VCCよ
りも高い電圧である高電圧Vexとし、プレート線PL
を接地電圧に保持する。このためメモリセルMCのトラ
ンジスタTrがオンしている期間中、強誘電体容量Cの
電極間に実施形態1とは極性が逆の高電圧を印加するよ
うにしている。尚、実施形態1と2を組み合わせて強誘
電体容量Cの電極間に極性を変えて電圧を印加して分極
を励起するようにしてもよく、さらには、極性を変えて
電圧を印加する動作を繰り返し複数回行なうようにして
もよい。
【0052】(実施形態3)図3は、本発明の実施形態
1及び2に係るメモリセルを用いて構成した強誘電体メ
モリ装置を駆動するための具体的回路構成を示す回路図
である。
1及び2に係るメモリセルを用いて構成した強誘電体メ
モリ装置を駆動するための具体的回路構成を示す回路図
である。
【0053】図3では、図1(a)のメモリセルMCを
マトリックス状に配列してなるメモリセルアレイ1に加
えて、制御信号XCに従ってプレート線PLに所定のタ
イミングでプレート線電圧Vpを印加するプレート線電
位発生回路7と、外部アドレス信号ADx及び制御信号
XCに従ってワード線WL1〜WLmのうちの1つを所
定のタイミングで選択レベルとするワード線選択制御回
路6と、ディスチャージ制御信号BLDCに従ってビッ
ト線BL11〜BLm2を所定のタイミングで接地電圧
とするビット線ディスチャージ回路2と、選択状態のメ
モリセルに接続するビット線と対をなすビット線に対し
基準電位発生制御信号RLC1,RLC2に従って所定
のタイミングで基準電圧を供給する基準電位発生回路3
と、センス増幅制御信号SACに従って活性化し対をな
す第1及び第2のビット線間(例えばBL11,BL1
2間)に伝達された読み出しデータを増幅して出力し、
書き込みデータを対をなす第1及び第2のビット線に供
給する複数のセンス増幅器4と、制御信号XCに従って
ビット線ディスチャージ回路2,基準電位発生回路3,
センス増幅器4の制御を行うセンスアンプ制御回路5と
を有している。
マトリックス状に配列してなるメモリセルアレイ1に加
えて、制御信号XCに従ってプレート線PLに所定のタ
イミングでプレート線電圧Vpを印加するプレート線電
位発生回路7と、外部アドレス信号ADx及び制御信号
XCに従ってワード線WL1〜WLmのうちの1つを所
定のタイミングで選択レベルとするワード線選択制御回
路6と、ディスチャージ制御信号BLDCに従ってビッ
ト線BL11〜BLm2を所定のタイミングで接地電圧
とするビット線ディスチャージ回路2と、選択状態のメ
モリセルに接続するビット線と対をなすビット線に対し
基準電位発生制御信号RLC1,RLC2に従って所定
のタイミングで基準電圧を供給する基準電位発生回路3
と、センス増幅制御信号SACに従って活性化し対をな
す第1及び第2のビット線間(例えばBL11,BL1
2間)に伝達された読み出しデータを増幅して出力し、
書き込みデータを対をなす第1及び第2のビット線に供
給する複数のセンス増幅器4と、制御信号XCに従って
ビット線ディスチャージ回路2,基準電位発生回路3,
センス増幅器4の制御を行うセンスアンプ制御回路5と
を有している。
【0054】図3に示す実施形態では、強誘電体メモリ
装置を工場から出荷する際に行なわれる駆動テスト期間
等において強誘電体容量の強誘電体の分極特性を改善す
るようにしたものである。すなわち、センスアンプ制御
回路5からビット線デイスチャージ回路2に加える電圧
は、図31に示した場合の電圧VCCより高い電圧であ
るVexに設定し、プレート線電位発生回路7から複数
のプレート線PLに加える電圧は、図31に示した場合
の電圧VCCより高い電圧であるVexに設定し、デー
タ“0”又は“1”の書き込みを個々のメモリセルMC
に対して行う。このような動作を行うことにより、デー
タ“1”または“0”を書き込んだメモリセルMCの強
誘電体容量Cに通常の動作電圧VCCよりも高い電圧を
印加することとなる。強誘電体容量Cに高い電圧Vex
を印加することにより、強誘電体容量Cのドメインを再
配列することができる。そのため、サイズの縮小による
強誘電体容量内の欠陥の増加等により分極反転を阻害さ
れたドメインが、再配列により分極反転が可能となる。
このような作用により小さいサイズの強誘電体容量Cに
おける低電圧印加時の分極特性が改善される。この分極
特性が改善された後に、メモリ内容を記憶させる作業が
行なわれてメモリ装置として使用される。
装置を工場から出荷する際に行なわれる駆動テスト期間
等において強誘電体容量の強誘電体の分極特性を改善す
るようにしたものである。すなわち、センスアンプ制御
回路5からビット線デイスチャージ回路2に加える電圧
は、図31に示した場合の電圧VCCより高い電圧であ
るVexに設定し、プレート線電位発生回路7から複数
のプレート線PLに加える電圧は、図31に示した場合
の電圧VCCより高い電圧であるVexに設定し、デー
タ“0”又は“1”の書き込みを個々のメモリセルMC
に対して行う。このような動作を行うことにより、デー
タ“1”または“0”を書き込んだメモリセルMCの強
誘電体容量Cに通常の動作電圧VCCよりも高い電圧を
印加することとなる。強誘電体容量Cに高い電圧Vex
を印加することにより、強誘電体容量Cのドメインを再
配列することができる。そのため、サイズの縮小による
強誘電体容量内の欠陥の増加等により分極反転を阻害さ
れたドメインが、再配列により分極反転が可能となる。
このような作用により小さいサイズの強誘電体容量Cに
おける低電圧印加時の分極特性が改善される。この分極
特性が改善された後に、メモリ内容を記憶させる作業が
行なわれてメモリ装置として使用される。
【0055】また図4は、図3の回路構成に電圧変換回
路20を加えたものである。図3では、すべての回路に
対して通常の電圧VCCを高電圧Vexに変更して印加
しているため、高電圧Vexはすべての回路が動作する
上限以下に限られる。しかし図4のように電圧変換回路
20を備えれば、プレート線PLまたはビット線BLの
みに限定して高電圧Vexを印加し、他の回路は通常の
電圧VCCを入力して動作させることができる。
路20を加えたものである。図3では、すべての回路に
対して通常の電圧VCCを高電圧Vexに変更して印加
しているため、高電圧Vexはすべての回路が動作する
上限以下に限られる。しかし図4のように電圧変換回路
20を備えれば、プレート線PLまたはビット線BLの
みに限定して高電圧Vexを印加し、他の回路は通常の
電圧VCCを入力して動作させることができる。
【0056】(実施形態4)図5(a)は、本発明の実
施形態4に係る強誘電体メモリ装置に用いるメモリセル
を示す回路図、(b)は電圧波形図である。
施形態4に係る強誘電体メモリ装置に用いるメモリセル
を示す回路図、(b)は電圧波形図である。
【0057】図5(a)に示すメモリセルMCは、2つ
のトランジスタTr1,Tr2と、2つの強誘電体容量
C1,C2との組合せからなっている。
のトランジスタTr1,Tr2と、2つの強誘電体容量
C1,C2との組合せからなっている。
【0058】2つのトランジスタTr1,Tr2のゲー
トは、ワード線WLに共通に接続され、一方のトランジ
スタTr1のドレイン(又はソース)はビット線BL1
に、他方のトランジスタTr2のドレイン(又はソー
ス)はビット線BL2に接続されている。また各トラン
ジスタTr1,Tr2のソース(又はドレイン)には、
強誘電体容量C1,C2の一方の電極で接続され、強誘
電体容量C1,C2の他方の電極は、プレート線PLに
共通に接続されている。
トは、ワード線WLに共通に接続され、一方のトランジ
スタTr1のドレイン(又はソース)はビット線BL1
に、他方のトランジスタTr2のドレイン(又はソー
ス)はビット線BL2に接続されている。また各トラン
ジスタTr1,Tr2のソース(又はドレイン)には、
強誘電体容量C1,C2の一方の電極で接続され、強誘
電体容量C1,C2の他方の電極は、プレート線PLに
共通に接続されている。
【0059】図5(b)に示すようにプレート線PLの
電圧を、通常の電圧VCCより高い高電圧Vexに設定
し、ビット線BL1及びBL2の電圧を接地電圧に保持
し、トランジスタTr1及びTr2をオンすることによ
って、2つの強誘電体容量C1,C2に高電圧Vexを
印加している。このため、実施形態1と同様な効果を得
ることができる。なお、実施形態2と同様に高電圧の印
加方向を逆にすることもできる。
電圧を、通常の電圧VCCより高い高電圧Vexに設定
し、ビット線BL1及びBL2の電圧を接地電圧に保持
し、トランジスタTr1及びTr2をオンすることによ
って、2つの強誘電体容量C1,C2に高電圧Vexを
印加している。このため、実施形態1と同様な効果を得
ることができる。なお、実施形態2と同様に高電圧の印
加方向を逆にすることもできる。
【0060】なお実施形態1,2では、1叉は2個のト
ランジスタ及び強誘電体容量の組み合わせによりメモリ
セルを構成したが、トランジスタ及び強誘電体容量の個
数は、このものに限定されるものではない。
ランジスタ及び強誘電体容量の組み合わせによりメモリ
セルを構成したが、トランジスタ及び強誘電体容量の個
数は、このものに限定されるものではない。
【0061】(実施形態5)図6は本発明の実施形態5
を示すブロック図である。本実施形態が図31に示した
従来の強誘電体メモリ装置と異なる点は、強誘電体メモ
リ装置に外部から入力されるテスト信号TESTが第1
のレベル(ハイレベル)のとき、すべてのメモリセルM
C11〜MCnmの強誘電体容量Cの電極間に、メモリ
動作時に強誘電体容量Cに印加される電圧VCCよりも
高い電圧である高電圧Vexを印加するにした点にあ
る。このようにすることにより、すべてのメモリセルに
対して実施形態1,2に示した動作を高速に行うことが
できる。
を示すブロック図である。本実施形態が図31に示した
従来の強誘電体メモリ装置と異なる点は、強誘電体メモ
リ装置に外部から入力されるテスト信号TESTが第1
のレベル(ハイレベル)のとき、すべてのメモリセルM
C11〜MCnmの強誘電体容量Cの電極間に、メモリ
動作時に強誘電体容量Cに印加される電圧VCCよりも
高い電圧である高電圧Vexを印加するにした点にあ
る。このようにすることにより、すべてのメモリセルに
対して実施形態1,2に示した動作を高速に行うことが
できる。
【0062】図6においてテスト信号TESTは、セン
スアンプ制御回路5、ワード線選択制御回路6、プレー
ト線電位発生回路7に入力されており、この点が図31
の回路例とは異なっている。図6に示した回路の、動作
波形タイミング例を図7に示す。
スアンプ制御回路5、ワード線選択制御回路6、プレー
ト線電位発生回路7に入力されており、この点が図31
の回路例とは異なっている。図6に示した回路の、動作
波形タイミング例を図7に示す。
【0063】図7において、期間T8がテスト期間、期
間T7,T9がテスト期間外である。以下、ビット線B
L11〜BLm2、ワード線WL1〜WLn、プレート
線PLの3つの信号線の動作について、個別に説明す
る。まずビット線BL11〜BLm2の動作について説
明する。テスト期間T8において、テスト信号TEST
がハイレベル(第1のレベル)となると、ディスチャー
ジ制御信号BLDCがハイレベルとなり、センス増幅器
4は非活性化される。
間T7,T9がテスト期間外である。以下、ビット線B
L11〜BLm2、ワード線WL1〜WLn、プレート
線PLの3つの信号線の動作について、個別に説明す
る。まずビット線BL11〜BLm2の動作について説
明する。テスト期間T8において、テスト信号TEST
がハイレベル(第1のレベル)となると、ディスチャー
ジ制御信号BLDCがハイレベルとなり、センス増幅器
4は非活性化される。
【0064】図8にセンス増幅器4の回路例を示す。図
8において、センス増幅制御信号SACの正転出力信号
SAPと、センス増幅制御信号SACを反転させた反転
出力信号SANとは、それぞれN,Pチャネルトランジ
スタのソース、又はドレインのいずれが一方(ビット線
BLj11〜BLjm1,BLj12〜BLjm2に接
続されていない方)に入力される。ビット線ディスチャ
ージ回路2及び図8に示したセンス増幅器4の動作波形
は図9のようになり、ビット線BL11,BL12〜B
Lm1,BLm2は、テスト期間T8において、接地電
圧にディスチャージされる。
8において、センス増幅制御信号SACの正転出力信号
SAPと、センス増幅制御信号SACを反転させた反転
出力信号SANとは、それぞれN,Pチャネルトランジ
スタのソース、又はドレインのいずれが一方(ビット線
BLj11〜BLjm1,BLj12〜BLjm2に接
続されていない方)に入力される。ビット線ディスチャ
ージ回路2及び図8に示したセンス増幅器4の動作波形
は図9のようになり、ビット線BL11,BL12〜B
Lm1,BLm2は、テスト期間T8において、接地電
圧にディスチャージされる。
【0065】次にワード線WL1〜WLnの動作につい
て説明する。図7の例では、ワード線WL1〜WLn
は、テスト期間T8において、交互に1度だけ選択され
てトランジスタTrの動作電圧に保持されるようになっ
ている。実施形態5ではワード線WL1〜WLnが保持
される電圧(トランジスタTrの動作電圧)を高電圧V
BOOT(VBOOT>VCC)に設定している。図1
0に、図7のワード線WL1〜WLnの動作波形を実現
するワード線選択制御回路6の例を示す。ワード線選択
制御回路6は、X系制御回路8、アドレスバッファ回路
9、インターナルアドレス発生回路10、(k+1)個
のアドレス切替回路11、Xデコーダ回路12から構成
される。
て説明する。図7の例では、ワード線WL1〜WLn
は、テスト期間T8において、交互に1度だけ選択され
てトランジスタTrの動作電圧に保持されるようになっ
ている。実施形態5ではワード線WL1〜WLnが保持
される電圧(トランジスタTrの動作電圧)を高電圧V
BOOT(VBOOT>VCC)に設定している。図1
0に、図7のワード線WL1〜WLnの動作波形を実現
するワード線選択制御回路6の例を示す。ワード線選択
制御回路6は、X系制御回路8、アドレスバッファ回路
9、インターナルアドレス発生回路10、(k+1)個
のアドレス切替回路11、Xデコーダ回路12から構成
される。
【0066】図10において、ADCはアドレスバッフ
ァ回路9を制御するための制御信号、IADCはインタ
ーナルアドレス発生回路10を制御するための制御信
号、ADSWCはアドレス切替回路11を制御するため
の制御信号、XDCはXデコーダ回路12を制御するた
めの制御信号、EXAi(i=0〜k)はアドレスバッ
ファ出力信号、IXAi(i=0〜k)はインターナル
アドレス信号、TXAi,NXAi(i=0〜k)は、
それぞれアドレス正転出力信号、アドレス反転出力信号
である。
ァ回路9を制御するための制御信号、IADCはインタ
ーナルアドレス発生回路10を制御するための制御信
号、ADSWCはアドレス切替回路11を制御するため
の制御信号、XDCはXデコーダ回路12を制御するた
めの制御信号、EXAi(i=0〜k)はアドレスバッ
ファ出力信号、IXAi(i=0〜k)はインターナル
アドレス信号、TXAi,NXAi(i=0〜k)は、
それぞれアドレス正転出力信号、アドレス反転出力信号
である。
【0067】図11,12,13,14に、アドレスバ
ッファ回路9、インターナルアドレス発生回路10、ア
ドレス切替回路11、Xデコーダ回路12の例を示す。
以下、この例におけるワード線選択制御回路6の動作に
ついて、図15を用いて説明する。
ッファ回路9、インターナルアドレス発生回路10、ア
ドレス切替回路11、Xデコーダ回路12の例を示す。
以下、この例におけるワード線選択制御回路6の動作に
ついて、図15を用いて説明する。
【0068】図15のテスト期間T8において、アドレ
スバッッファ回路制御信号ADCはロウレベルとなる。
このとき、図11の構成から明らかなように、アドレス
バッファ回路9は非活性化される。また、テスト期間T
8において、インターナルアドレス発生回路制御信号I
ADCはハイレベルとなる。このとき、図12の構成か
ら明らかなように、複数のバイナリカウンタ13からの
出力信号であるIXAi(i=0〜k)の波形は、図1
5に示すように交互に切り替えて順次出力する波形とな
る。
スバッッファ回路制御信号ADCはロウレベルとなる。
このとき、図11の構成から明らかなように、アドレス
バッファ回路9は非活性化される。また、テスト期間T
8において、インターナルアドレス発生回路制御信号I
ADCはハイレベルとなる。このとき、図12の構成か
ら明らかなように、複数のバイナリカウンタ13からの
出力信号であるIXAi(i=0〜k)の波形は、図1
5に示すように交互に切り替えて順次出力する波形とな
る。
【0069】また、テスト期間T8において、アドレス
切替回路制御信号ADSWCはハイレベルとなる。この
とき、(k+1)個のアドレス切替回路11は図13の
構成から明らかなように、出力信号として、インターナ
ルアドレス信号IXAi(i=0〜k)を選択する。
切替回路制御信号ADSWCはハイレベルとなる。この
とき、(k+1)個のアドレス切替回路11は図13の
構成から明らかなように、出力信号として、インターナ
ルアドレス信号IXAi(i=0〜k)を選択する。
【0070】またテスト期間T8において、Xデコーダ
回路制御信号XDCはハイレベルとなる。このとき、図
14に示したXデコーダ回路12は活性化され、その内
部のレベル変換回路14により電圧VCCのレベルが電
圧VBOOTのレベルに変換され、入力アドレスはデコ
ードされて、電圧VBOOTのレベルで出力される。
回路制御信号XDCはハイレベルとなる。このとき、図
14に示したXデコーダ回路12は活性化され、その内
部のレベル変換回路14により電圧VCCのレベルが電
圧VBOOTのレベルに変換され、入力アドレスはデコ
ードされて、電圧VBOOTのレベルで出力される。
【0071】以上の結果、図15で示すように、テスト
期間T8において、テスト信号が第1のレベル、すなわ
ちハイレベルのときに、インターナルアドレス発生回路
10からのアドレス信号をアドレス切替回路11を介し
てXデコーダ回路12に入力し、Xデコーダ回路12で
デコードした信号に基いて、テスト信号の入力期間内に
複数のワード線WL1〜WLnを交互に切替えることと
なる。
期間T8において、テスト信号が第1のレベル、すなわ
ちハイレベルのときに、インターナルアドレス発生回路
10からのアドレス信号をアドレス切替回路11を介し
てXデコーダ回路12に入力し、Xデコーダ回路12で
デコードした信号に基いて、テスト信号の入力期間内に
複数のワード線WL1〜WLnを交互に切替えることと
なる。
【0072】最後にプレート線PLの動作について、図
16の回路例、図17の波形タイミング図を用いて説明
する。図16は、プレート線電位発生回路7の例であ
る。図16において、プレート線電位発生回路7は、X
系制御回路15、電位切替回路16、プレート線駆動回
路17から構成される。図16において、VSWは電位
切替回路16の出力レベル、制御信号PLC1〜PLC
4はX系制御回路15の出力信号であり、制御信号PL
C1〜PLC3は電位切替回路16の制御に、制御信号
PLC4はプレート線駆動回路17の制御にそれぞれ用
いられる。テスト期間T8において、制御信号PLC
1,PL2はローレベルとなり、制御信号PL3,PL
C4はハイレベルとなる。このとき、電位切替回路16
の出力レベルVSWは高電圧Vex(Vex>VCC)
レベルとなり、プレート線PLの電圧Vpのレベルは、
高電圧Vexのレベルとなる。以上の結果、図7に示す
動作波形が実現される。
16の回路例、図17の波形タイミング図を用いて説明
する。図16は、プレート線電位発生回路7の例であ
る。図16において、プレート線電位発生回路7は、X
系制御回路15、電位切替回路16、プレート線駆動回
路17から構成される。図16において、VSWは電位
切替回路16の出力レベル、制御信号PLC1〜PLC
4はX系制御回路15の出力信号であり、制御信号PL
C1〜PLC3は電位切替回路16の制御に、制御信号
PLC4はプレート線駆動回路17の制御にそれぞれ用
いられる。テスト期間T8において、制御信号PLC
1,PL2はローレベルとなり、制御信号PL3,PL
C4はハイレベルとなる。このとき、電位切替回路16
の出力レベルVSWは高電圧Vex(Vex>VCC)
レベルとなり、プレート線PLの電圧Vpのレベルは、
高電圧Vexのレベルとなる。以上の結果、図7に示す
動作波形が実現される。
【0073】次に、図6に示した回路の、別の動作波形
タイミング例を図18に示す。この例では、テスト期間
T8において、常にワード線WL1〜WLnのレベルを
電圧VBOOTレベルとした点が図7のタイミング例と
は異なる。図19に、図18の動作波形を実現するXデ
コーダ回路12の例を示す。テスト期間T8において、
テスト信号TESTがハイレベルとなると、ワード線W
L1〜WLnを出力する各NANDゲートにロウレベル
が入力される。その結果、ワード線WL1〜WLnの電
圧レベルは電圧VBOOTのレベルとなる。
タイミング例を図18に示す。この例では、テスト期間
T8において、常にワード線WL1〜WLnのレベルを
電圧VBOOTレベルとした点が図7のタイミング例と
は異なる。図19に、図18の動作波形を実現するXデ
コーダ回路12の例を示す。テスト期間T8において、
テスト信号TESTがハイレベルとなると、ワード線W
L1〜WLnを出力する各NANDゲートにロウレベル
が入力される。その結果、ワード線WL1〜WLnの電
圧レベルは電圧VBOOTのレベルとなる。
【0074】(実施形態6)図20は、本発明の実施形
態6を示す回路図である。本実施形態では、メモリセル
MC11〜MCnmの強誘電体容量Cの電極間に印加す
る電圧の極性を、実施形態5の場合とは逆にしたもので
ある。図20の回路では、図5に示した回路にビット線
チャージ回路18がつけ加えられており、また図13に
示したXデコーダ回路12に変更が加えられている。図
21に、実施形態5におけるXデコーダ回路12を示
す。図22に、図20に示した回路の内部波形を示す。
態6を示す回路図である。本実施形態では、メモリセル
MC11〜MCnmの強誘電体容量Cの電極間に印加す
る電圧の極性を、実施形態5の場合とは逆にしたもので
ある。図20の回路では、図5に示した回路にビット線
チャージ回路18がつけ加えられており、また図13に
示したXデコーダ回路12に変更が加えられている。図
21に、実施形態5におけるXデコーダ回路12を示
す。図22に、図20に示した回路の内部波形を示す。
【0075】図21の回路において、最終段のインバー
タの電源は電圧VBOOT2となっており、レベル変換
回路13は、電圧VCCのレベルを電圧VBOOT2の
レベルに変換する。各メモリセルMC11〜MCnmの
トランジスタTrのしきい値電圧をVmとすると、電圧
VBOOT2のレベルと電圧VCCのレベルとの間に
は、 VBOOT>Vex+Vtn の関係が存在し、メモリセルMC11〜MCnmの強誘
電体容量Cに高電圧Vex(Vex>VCC)が印加で
きるようになっている。
タの電源は電圧VBOOT2となっており、レベル変換
回路13は、電圧VCCのレベルを電圧VBOOT2の
レベルに変換する。各メモリセルMC11〜MCnmの
トランジスタTrのしきい値電圧をVmとすると、電圧
VBOOT2のレベルと電圧VCCのレベルとの間に
は、 VBOOT>Vex+Vtn の関係が存在し、メモリセルMC11〜MCnmの強誘
電体容量Cに高電圧Vex(Vex>VCC)が印加で
きるようになっている。
【0076】(実施形態7)次に、本発明の実施形態7
について説明する。本実施形態は、実施形態5,6とは
異なり、外部アドレス信号ADxを用いて、テスト期間
T8に置いて、任意のメモリセルMC11〜MCnmの
強誘電体容量Cの電極間に電圧Vexを印加できるよう
にしたものである。図23に、本実施形態を実現する回
路の動作波形タイミング例を示す。
について説明する。本実施形態は、実施形態5,6とは
異なり、外部アドレス信号ADxを用いて、テスト期間
T8に置いて、任意のメモリセルMC11〜MCnmの
強誘電体容量Cの電極間に電圧Vexを印加できるよう
にしたものである。図23に、本実施形態を実現する回
路の動作波形タイミング例を示す。
【0077】テスト期間T8において、アドレス切替回
路制御信号ADSWCはロウレベルとなる。このとき、
図13に示した(k+1)個のアドレス切替回路10
は、出力信号として、アドレスバッファ出力信号EXA
i(i=0〜k)を選択する。このようにすることで、
外部アドレス信号ADxに応じて選択されたワード線を
電圧VBOOTレベルとし、任意のメモリセルの強誘電
体容量Cの電極間に電圧を印加することができる。
路制御信号ADSWCはロウレベルとなる。このとき、
図13に示した(k+1)個のアドレス切替回路10
は、出力信号として、アドレスバッファ出力信号EXA
i(i=0〜k)を選択する。このようにすることで、
外部アドレス信号ADxに応じて選択されたワード線を
電圧VBOOTレベルとし、任意のメモリセルの強誘電
体容量Cの電極間に電圧を印加することができる。
【0078】本実施形態でも、実施形態5,6と同様、
強誘電体容量Cの電極間に印加する電圧Vexの極性は
2通り考えられ、それを実現する回路構成は、実施形態
5,6と同様になる。
強誘電体容量Cの電極間に印加する電圧Vexの極性は
2通り考えられ、それを実現する回路構成は、実施形態
5,6と同様になる。
【0079】(実施形態8)図24は、本発明の実施形
態8を示す回路図である。図24に示す実施形態では、
基準電位発生回路3と、基準電位発生回路3の出力側に
設けたダミーセルDC及び複数のダミーワード線DWL
並びに複数のダミープレート線DPLと、センスアンプ
制御回路5と、トランスファーゲート回路19とを有し
ている。
態8を示す回路図である。図24に示す実施形態では、
基準電位発生回路3と、基準電位発生回路3の出力側に
設けたダミーセルDC及び複数のダミーワード線DWL
並びに複数のダミープレート線DPLと、センスアンプ
制御回路5と、トランスファーゲート回路19とを有し
ている。
【0080】ダミーセルDCは、前記複数のビット線B
L11,BL12〜BLm1,BLm2に接続されたス
イッチング用トランジスタTと、強誘電体の両面に電極
を取り付けて、その一方の電極をトランジスタTのソー
ス,ドレインのうちのいずれか一方に接続した少なくと
も1つの強誘電体容量Cとの組み合わせからなるもので
ある。また複数のダミーワード線DWLは、複数のダミ
ーセルDCのトランジスタTのゲートに接続されて、強
誘電体メモリ装置に入力されるテスト信号が第1のレベ
ルのときにトランジスタTを任意に選択して導通するも
のであり、ダミープレート線DPLは、複数のダミーセ
ルDCの強誘電体容量Cの他方の電極に接続されたもの
である。また基準電位発生回路3は、センス動作時に基
準電圧を発生するものである。センスアンプ制御回路5
は、基準電位発生回路3を制御するものであり、前記全
てのダミーセルDCは、強誘電体メモリ装置に入力され
るテスト信号が第1のレベルのときに、その強誘電体容
量Cの両電極間に、前記基準電圧が印加されるようにな
っている。
L11,BL12〜BLm1,BLm2に接続されたス
イッチング用トランジスタTと、強誘電体の両面に電極
を取り付けて、その一方の電極をトランジスタTのソー
ス,ドレインのうちのいずれか一方に接続した少なくと
も1つの強誘電体容量Cとの組み合わせからなるもので
ある。また複数のダミーワード線DWLは、複数のダミ
ーセルDCのトランジスタTのゲートに接続されて、強
誘電体メモリ装置に入力されるテスト信号が第1のレベ
ルのときにトランジスタTを任意に選択して導通するも
のであり、ダミープレート線DPLは、複数のダミーセ
ルDCの強誘電体容量Cの他方の電極に接続されたもの
である。また基準電位発生回路3は、センス動作時に基
準電圧を発生するものである。センスアンプ制御回路5
は、基準電位発生回路3を制御するものであり、前記全
てのダミーセルDCは、強誘電体メモリ装置に入力され
るテスト信号が第1のレベルのときに、その強誘電体容
量Cの両電極間に、前記基準電圧が印加されるようにな
っている。
【0081】図24において、DTG1,DTG2はト
ランスファーゲート制御信号、PDCはダミーセルプリ
チャージ制御信号、DWLはダミーワード線、DPLは
ダミープレート線である。この基準電位発生回路3に
は、強誘電体容量Cで構成されるダミーセル2つが用い
られている。
ランスファーゲート制御信号、PDCはダミーセルプリ
チャージ制御信号、DWLはダミーワード線、DPLは
ダミープレート線である。この基準電位発生回路3に
は、強誘電体容量Cで構成されるダミーセル2つが用い
られている。
【0082】本実施形態は、図24のように、ダミーセ
ルとして強誘電体容量Cが用いられている場合に、実施
形態1〜6と同様、この強誘電体容量Cの電極間にメモ
リ動作時に印加される電圧VCCよりも高い電圧Vex
を印加するためのテストモードを設けることに特徴があ
る。図25に、本発明の実施形態8における動作波型タ
イミング例を示す。テスト期間T8において、ビット線
BL11〜BLM2は接地電圧にディスチャージされ、
ダミープレート線DPLの電圧レベルは電圧Vexのレ
ベルとなり、ダミーワード線DWLの電圧レベルは電圧
VBOOTのレベルとなる。このようにして、ダミーセ
ルの強誘電体容量間に電圧Vexを印加することができ
る。なお、図25においては、ダミープレート線DPL
側を高電圧としているが、逆の極性を強誘電体容量Cに
印加することも可能であり、それを実現する回路構成
は、実施形態5と同様になる。
ルとして強誘電体容量Cが用いられている場合に、実施
形態1〜6と同様、この強誘電体容量Cの電極間にメモ
リ動作時に印加される電圧VCCよりも高い電圧Vex
を印加するためのテストモードを設けることに特徴があ
る。図25に、本発明の実施形態8における動作波型タ
イミング例を示す。テスト期間T8において、ビット線
BL11〜BLM2は接地電圧にディスチャージされ、
ダミープレート線DPLの電圧レベルは電圧Vexのレ
ベルとなり、ダミーワード線DWLの電圧レベルは電圧
VBOOTのレベルとなる。このようにして、ダミーセ
ルの強誘電体容量間に電圧Vexを印加することができ
る。なお、図25においては、ダミープレート線DPL
側を高電圧としているが、逆の極性を強誘電体容量Cに
印加することも可能であり、それを実現する回路構成
は、実施形態5と同様になる。
【0083】(実施例)本発明の実施例1では、図1
(a)に示したメモリセルの強誘電体容量Cとして、S
rBi2Ta209を強誘電体に用い2μm角の大きさに
加工して両面に電極を取り付けたものを用いた。図26
は、この強誘電体容量Cを電圧2Vで動作させた時のヒ
ステリシス曲線及び実施形態1で述べた電圧Vexとし
て電圧5Vを印加した後のヒステリシス曲線を測定した
図である。高電圧Vexを印加する前の電圧2V動作時
の2Prは非常に小さく、読み出しマージンが非常に小
さいが、電圧5V印加後の2prは大きく増加してお
り、データ“1”,“0”読み出しの読み出しマージン
が大きく増加した。
(a)に示したメモリセルの強誘電体容量Cとして、S
rBi2Ta209を強誘電体に用い2μm角の大きさに
加工して両面に電極を取り付けたものを用いた。図26
は、この強誘電体容量Cを電圧2Vで動作させた時のヒ
ステリシス曲線及び実施形態1で述べた電圧Vexとし
て電圧5Vを印加した後のヒステリシス曲線を測定した
図である。高電圧Vexを印加する前の電圧2V動作時
の2Prは非常に小さく、読み出しマージンが非常に小
さいが、電圧5V印加後の2prは大きく増加してお
り、データ“1”,“0”読み出しの読み出しマージン
が大きく増加した。
【0084】実施例2として、図1(a)に示したメモ
リセルの強誘電体容量Cとして、SrBi2Tr209を
強誘電体に用い3μm角の大きさに加工して両面に電極
を取り付けたものを用いた。図27(a)は高電圧Ve
xを印加する前、(b)は高電圧Vexとして5Vを印
加した後の電圧3V動作時のビット線BLに読み出され
る電荷量の度数分布を示す。データ“0”の読み出しの
電荷量は電圧Vexの印加により大きな変化はないが、
データ“0”,“1”ともに読み出される電荷量のばら
つきも減少し、信頼性も向上した。
リセルの強誘電体容量Cとして、SrBi2Tr209を
強誘電体に用い3μm角の大きさに加工して両面に電極
を取り付けたものを用いた。図27(a)は高電圧Ve
xを印加する前、(b)は高電圧Vexとして5Vを印
加した後の電圧3V動作時のビット線BLに読み出され
る電荷量の度数分布を示す。データ“0”の読み出しの
電荷量は電圧Vexの印加により大きな変化はないが、
データ“0”,“1”ともに読み出される電荷量のばら
つきも減少し、信頼性も向上した。
【0085】実施例3を図28を用いて説明する。図2
8は実施例1に示したメモリセルにおいて電圧3V動作
を行った場合のデータ“1”,“0”の読み出し電荷量
の差異の度数分布である。高電圧Vexを印加すること
により、不良セルの信号電荷量が読み出し可能になるま
で増大した。そのため、チップ選別時の不良メモリセル
が救済できた。
8は実施例1に示したメモリセルにおいて電圧3V動作
を行った場合のデータ“1”,“0”の読み出し電荷量
の差異の度数分布である。高電圧Vexを印加すること
により、不良セルの信号電荷量が読み出し可能になるま
で増大した。そのため、チップ選別時の不良メモリセル
が救済できた。
【0086】以上本発明の実施例として強誘電体容量の
強誘電体にSrBi2Ta209を用いた例を述べたが、
Pb(Zr,Ti)O3等の他の強誘電体を用いた場合
でも全く同様に本発明が適応できる。
強誘電体にSrBi2Ta209を用いた例を述べたが、
Pb(Zr,Ti)O3等の他の強誘電体を用いた場合
でも全く同様に本発明が適応できる。
【0087】
【発明の効果】以上のように本発明によれば、低電圧で
の強誘電体容量の分極が大幅に増加し、センス時の信号
電圧が大幅に増大するため、強誘電体メモリ装置を低電
圧で動作させることができる。
の強誘電体容量の分極が大幅に増加し、センス時の信号
電圧が大幅に増大するため、強誘電体メモリ装置を低電
圧で動作させることができる。
【0088】また強誘電体容量のサイズの縮小化に伴う
残留電極(Pr)の印加電圧依存性の劣化を軽減するこ
とができるため、強誘電体メモリ装置の高集積化を実現
することができる。
残留電極(Pr)の印加電圧依存性の劣化を軽減するこ
とができるため、強誘電体メモリ装置の高集積化を実現
することができる。
【0089】さらに本発明を用いることによりメモリ動
作を可能とする、いわゆる不良セルの救済を可能とする
ことができ、歩留りを向上できる。
作を可能とする、いわゆる不良セルの救済を可能とする
ことができ、歩留りを向上できる。
【図1】(a)は、本発明の実施形態1に係るメモリセ
ルを示す回路図、(b)は、動作を示す電圧波形図であ
る。
ルを示す回路図、(b)は、動作を示す電圧波形図であ
る。
【図2】本発明の実施形態2を示す電圧波形図である。
【図3】本発明の実施形態1及び2に係るメモリセルを
用いて構成した強誘電体メモリ装置を駆動するための具
体的回路構成を示す回路図である。
用いて構成した強誘電体メモリ装置を駆動するための具
体的回路構成を示す回路図である。
【図4】図3の回路構成に電圧変換回路を付加した実施
形態を示すブロック図である。
形態を示すブロック図である。
【図5】(a)は、本発明の実施形態4に係るメモリセ
ルを示す回路図、(b)は、動作を示す電圧波形図であ
る。
ルを示す回路図、(b)は、動作を示す電圧波形図であ
る。
【図6】本発明の実施形態5を示すブロック図である。
【図7】図6に示された実施形態の動作を説明する電圧
波形図である。
波形図である。
【図8】図6に示されたセンス増幅器の具体例を示す回
路図である。
路図である。
【図9】図8に示された回路の動作を示す電圧波形図で
ある。
ある。
【図10】図6に示されたワード線選択制御回路の具体
例を示す回路図である。
例を示す回路図である。
【図11】図10に示されたアドレスバッファ回路の具
体例を示す回路図である。
体例を示す回路図である。
【図12】図10に示されたインターナルアドレス発生
回路の具体例を示す回路図である。
回路の具体例を示す回路図である。
【図13】図10に示されたアドレス切替回路の具体例
を示す回路図である。
を示す回路図である。
【図14】図10に示されたXデコーダ回路の具体例を
示す回路図である。
示す回路図である。
【図15】図10〜14に示された回路の動作を説明す
る電圧波形図である。
る電圧波形図である。
【図16】図6に示されたプレート線電位発生回路の具
体例を示す回路図である。
体例を示す回路図である。
【図17】図16に示された回路の動作を説明する電圧
波形図である。
波形図である。
【図18】図6に示された実施例のべつのタイミング動
作を説明する電圧波形図である。
作を説明する電圧波形図である。
【図19】図18に示されたタイミング動作を実現する
Xデコーダ回路の具体例を示す回路図である。
Xデコーダ回路の具体例を示す回路図である。
【図20】本発明の実施形態6を示すブロック図であ
る。
る。
【図21】図20に示された実施形態におけるXデコー
ダ回路の具体例を示す回路図である。
ダ回路の具体例を示す回路図である。
【図22】図20に示された実施形態の動作を説明する
電圧波形図である。
電圧波形図である。
【図23】本発明の実施形態7の動作を説明する電圧波
形図である。
形図である。
【図24】本発明の実施の形態8を示すブロック図であ
る。
る。
【図25】図24に示された実施形態の動作を説明する
電圧波形図である。
電圧波形図である。
【図26】本発明の実施例1を示す分極特性図である。
【図27】本発明の実施例2を示す度数分布図である。
【図28】本発明の実施例3を示す度数分布図である。
【図29】従来の強誘電体メモリ装置に使用されるメモ
リセルの接続状態を示す回路図である。
リセルの接続状態を示す回路図である。
【図30】図29に示されたメモリセルの動作を説明す
るための分極特性図である。
るための分極特性図である。
【図31】従来の強誘電体メモリ装置の一例を示す回路
図である。
図である。
【図32】図29に示されたメモリセルの動作を説明す
るための各部の電圧波型図および分極特性図である。
るための各部の電圧波型図および分極特性図である。
【図33】従来の容量サイズと2Prの印加電圧依存性
の相関を示す特性図である。
の相関を示す特性図である。
1 メモリセルアレイ 2 ビット線ディスチャージ回路 3 基準電位発生回路 4 センス増幅器 5 センスアンプ制御回路 6 ワード線選択制御回路 7 プレート線電位発生回路 8 X系制御回路 9 アドレスバッファ回路 10 インターナルアドレス発生回路 11 アドレス切替回路 12 Xデコーダ回路 13 バイナリカウンタ 14 レベル変換回路 15 X系制御回路 16 電位切替回路 17 プレート線駆動回路 18 ビット線チャージ回路 19 トランスファーゲート回路 20 電圧変換回路 BL,BL1,BL2,BL11,BL12〜BLm
l,BLm2 ビット線 C,C1,C2 強誘電体容量 Tr,Tr1,Tr2 トランジスタ WL,WL1,〜WLn ワード線 PL プレート線 MC,MC11〜MCnm メモリセル
l,BLm2 ビット線 C,C1,C2 強誘電体容量 Tr,Tr1,Tr2 トランジスタ WL,WL1,〜WLn ワード線 PL プレート線 MC,MC11〜MCnm メモリセル
フロントページの続き (51)Int.Cl.6 識別記号 庁内整理番号 FI 技術表示箇所 H01L 21/8247 29/788 29/792
Claims (15)
- 【請求項1】 メモリセルアレイと、複数のワード線
と、複数のビット線と、複数のプレート線とを有する強
誘電体メモリ装置であって、 メモリセルアレイは、行方向及び列方向にマトリクス状
に配置された複数のメモリセルからなり、各メモリセル
は、少なくとも1つのスイッチング用トランジスタと、
強誘電体の両面に電極を取り付けて、その一方の電極を
前記トランジスタのソース,ドレインのうちのいずれか
一方に接続した少なくとも1つの強誘電体容量との組み
合わせからなるものであり、 複数のワード線は、前記メモリセルアレイの列方向のス
イッチング用トランジスタのゲートに接続されたもので
あり、 複数のビット線は、前記メモリセルアレイの行方向のス
イッチング用トランジスタのソースまたはドレインのう
ち前記強誘電体容量が接続されていないものに接続され
たものであり、 複数のプレート線は、前記各メモリセルの強誘電体容量
の他方の電極に接続されたものであり、 さらに前記強誘電体容量は、その両電極間に予め高電圧
が印加されて強誘電体の分極が増加されたものであるこ
とを特徴とする強誘電体メモリ装置。 - 【請求項2】 前記強誘電体容量の両電極間に予め印加
される高電圧は、メモリセルの動作時に強誘電体容量の
両電極間に印加される電圧よりも高い電圧であることを
特徴とする請求項1に記載の強誘電体メモリ装置。 - 【請求項3】 前記強誘電体容量の両電極間に予め印加
される高電圧は、メモリセルの動作時に強誘電体容量の
両電極間に印加される最も高い電圧よりも高い電圧であ
ることを特徴とする請求項2に記載の強誘電体メモリ装
置。 - 【請求項4】 前記全てのメモリセルは、強誘電体メモ
リ装置に入力されるテスト信号が第1のレベルのとき
に、その強誘電体容量の電極間に、前記高電圧が印加さ
れるものであることを特徴とする請求項1、2叉は3に
記載の強誘電体メモリ装置。 - 【請求項5】 強誘電体メモリ装置に外部からテスト信
号が入力され、そのテスト信号が第1のレベルのとき
に、 前記複数の全てのビット線は、その電圧が接地電圧に保
持され、 前記複数の全てのプレート線は、その電圧が前記高電圧
の電圧値分だけ前記ビット線よりも高い電圧に保持さ
れ、 前記複数の各ワード線は、前記テスト信号の入力期間内
に交互に切替えられて前記各トランジスタの動作用電圧
に保持されるものであることを特徴とする請求項1叉は
2に記載の強誘電体メモリ装置。 - 【請求項6】 強誘電体メモリ装置に外部からテスト信
号が入力され、テスト信号が第1のレベルのときに、 前記複数の全てのプレート線は、その電圧が接地電圧に
保持され、 前記複数の全てのビット線は、その電圧が前記高電圧の
電圧値分だけ前記プレート線よりも高い電圧に保持さ
れ、 前記複数の各ワード線は、前記テスト信号の入力期間内
に交互に切替えられて前記各トランジスタの動作用電圧
に保持されるものであることを特徴とする請求項1叉は
2に記載の強誘電体メモリ装置。 - 【請求項7】 インターナルアドレス発生器と、アドレ
ス切替回路と、Xデコーダ回路とを有し、 前記テスト信号が前記第1のレベルのときに、インター
ナルアドレス発生器からのアドレス信号をアドレス切替
回路を介してXデコーダ回路に入力し、Xデコーダ回路
でデコードした信号に基いて、前記テスト信号の入力期
間内に前記複数のワード線を交互に切替えるものである
ことを特徴とする請求項4、5叉は6に記載の強誘電体
メモリ装置。 - 【請求項8】 インターナルアドレス発生回路と、アド
レス切替回路と、Xデコーダ回路とを有し、 前記テスト信号が前記第1のレベルのときに、インター
ナルアドレス発生回路からのアドレス信号をアドレス切
替回路を介してXデコーダ回路に入力し、Xデコーダ回
路でデコードした信号に基いて、前記テスト信号の入力
期間内に前記複数のワード線を同時に切替えるものであ
ることを特徴とする請求項4に記載の強誘電体メモリ装
置。 - 【請求項9】 前記メモリセルは、強誘電体メモリ装置
に入力されるテスト信号が第1のレベルのときに、選択
された任意の強誘電体容量の電極間に、前記高電圧が印
加されるものであることを特徴とする請求項1、2叉は
3に記載の強誘電体メモリ装置。 - 【請求項10】 強誘電体メモリ装置に外部からテスト
信号が入力され、そのテスト信号が第1のレベルのとき
に、 前記複数の全てのビット線は、その電圧が接地電圧に保
持され、 前記複数の全てのプレート線は、その電圧が前記高電圧
の電圧値分だけ前記ビット線よりも高い電圧に保持さ
れ、 前記強誘電体容量に接続されたスイッチング用トランジ
スタは、任意に選択されて導通されるものであることを
特徴とする請求項9に記載の強誘電体メモリ装置。 - 【請求項11】 強誘電体メモリ装置に外部からテスト
信号が入力され、テスト信号が第1のレベルのときに、 前記複数の全てのプレート線は、その電圧が接地電圧に
保持され、 前記複数の全てのビット線は、その電圧が前記高電圧の
電圧値分だけ前記プレート線よりも高い電圧に保持さ
れ、 前記強誘電体容量に接続されたスイッチング用トランジ
スタは、任意に選択されて導通されるものであることを
特徴とする請求項9に記載の強誘電体メモリ装置。 - 【請求項12】 アドレスバッファ回路と、Xデコーダ
回路とを有し、 前記テスト信号が前記第1のレベルのときに、強誘電体
メモリ装置に外部から入力されるアドレス信号をアドレ
スバッファ回路を介してXデコーダ回路に入力し、該X
デコーダ回路でデコードした信号に応じてワード線を選
択し、前記強誘電体容量に接続されたスイッチング用ト
ランジスタを任意に選択されて導通するものであること
を特徴とする請求項9,10叉は11に記載の強誘電体
メモリ装置。 - 【請求項13】 ダミーセルと、複数のダミーワード線
と、複数のダミープレート線と、基準電位発生回路と、
センスアンプ制御回路とを有し、 ダミーセルは、前記複数のビット線に接続されたスイッ
チング用トランジスタと、強誘電体の両面に電極を取り
付けて、その一方の電極を前記トランジスタのソース,
ドレインのうちのいずれか一方に接続した少なくとも1
つの強誘電体容量との組み合わせからなるものであり、 複数のダミーワード線は、前記複数のダミーセルのトラ
ンジスタのゲートに接続されて、強誘電体メモリ装置に
入力されるテスト信号が第1のレベルのときに該トラン
ジスタを任意に選択して導通するものであり、 ダミープレート線は、前記複数のダミーセルの強誘電体
容量の他方の電極に接続されたものであり、 基準電位発生回路は、センス動作時に基準電圧を発生す
るものであり、 センスアンプ制御回路は、前記基準電位発生回路を制御
するものであり、 さらに前記全てのダミーセルは、強誘電体メモリ装置に
入力されるテスト信号が第1のレベルのときに、その強
誘電体容量の両電極間に、前記基準電圧が印加されるも
のであることを特徴とする請求項1に記載の強誘電体メ
モリ装置。 - 【請求項14】 強誘電体メモリ装置に入力されるテス
ト信号が第1のレベルのときに、 前記複数の全てのビット線は、その電圧が接地電圧に保
持され、 前記ダミープレート線は、その電圧が前記高電圧の電圧
値分だけ前記ビット線よりも高い電圧に保持され、 前記複数のダミーワード線は、前記テスト信号の入力期
間内に交互に切替えられて前記ダミーセルのトランジス
タの動作用電圧に保持されるものであることを特徴とす
る請求項13に記載の強誘電体メモリ装置。 - 【請求項15】 強誘電体メモリ装置に入力されるテス
ト信号が第1のレベルのときに、 前記ダミープレート線は、その電圧が接地電圧に保持さ
れ、 前記複数の全てのビット線は、その電圧が前記高電圧の
電圧値分だけ前記ダミープレート線よりも高い電圧に保
持され、 前記複数のダミーワード線は、前記テスト信号の入力期
間内に交互に切替えられて前記ダミーセルのトランジス
タの動作用電圧に保持されるものであることを特徴とす
る請求項13に記載の強誘電体メモリ装置。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP8092681A JP2861925B2 (ja) | 1996-04-15 | 1996-04-15 | 強誘電体メモリ装置 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP8092681A JP2861925B2 (ja) | 1996-04-15 | 1996-04-15 | 強誘電体メモリ装置 |
Publications (2)
Publication Number | Publication Date |
---|---|
JPH09282893A true JPH09282893A (ja) | 1997-10-31 |
JP2861925B2 JP2861925B2 (ja) | 1999-02-24 |
Family
ID=14061238
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP8092681A Expired - Fee Related JP2861925B2 (ja) | 1996-04-15 | 1996-04-15 | 強誘電体メモリ装置 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP2861925B2 (ja) |
Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US6522567B2 (en) | 2000-06-07 | 2003-02-18 | Matsushita Electric Industrial Co., Ltd. | Semiconductor memory device and semiconductor integrated device using the same |
US7436691B2 (en) | 2004-12-01 | 2008-10-14 | Kabushiki Kaisha Toshiba | Semiconductor storage device, operation method of the same and test method of the same |
-
1996
- 1996-04-15 JP JP8092681A patent/JP2861925B2/ja not_active Expired - Fee Related
Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US6522567B2 (en) | 2000-06-07 | 2003-02-18 | Matsushita Electric Industrial Co., Ltd. | Semiconductor memory device and semiconductor integrated device using the same |
US7436691B2 (en) | 2004-12-01 | 2008-10-14 | Kabushiki Kaisha Toshiba | Semiconductor storage device, operation method of the same and test method of the same |
Also Published As
Publication number | Publication date |
---|---|
JP2861925B2 (ja) | 1999-02-24 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
US6574135B1 (en) | Shared sense amplifier for ferro-electric memory cell | |
KR100419375B1 (ko) | 반도체 기억 장치 | |
US6873536B2 (en) | Shared data buffer in FeRAM utilizing word line direction segmentation | |
KR100351594B1 (ko) | 강유전체 메모리 및 반도체 메모리 | |
JP3622304B2 (ja) | 半導体記憶装置 | |
KR100520016B1 (ko) | 강유전체 반도체 메모리 | |
JPH08203266A (ja) | 強誘電体メモリ装置 | |
JP2003045174A (ja) | 半導体記憶装置 | |
JPH10255484A (ja) | 強誘電体ランダムアクセス半導体メモリ装置及びその動作方法 | |
JP2006107560A (ja) | 半導体メモリ装置 | |
JP4490514B2 (ja) | 強誘電体メモリ | |
KR100631102B1 (ko) | 집적회로 및 집적회로 작동방법 | |
JP3720983B2 (ja) | 強誘電体メモリ | |
US5940316A (en) | Ferroelectric memory device using a ferroelectric material and method of reading data from the ferroelectric memory device | |
KR20030077459A (ko) | 반도체 기억장치 및 그 구동방법 | |
US6438020B1 (en) | Ferroelectric memory device having an internal supply voltage, which is lower than the external supply voltage, supplied to the memory cells | |
KR100745938B1 (ko) | 강유전체 메모리 및 그 동작 방법 | |
JP3717097B2 (ja) | 強誘電体メモリ | |
US6906945B2 (en) | Bitline precharge timing scheme to improve signal margin | |
US6816398B2 (en) | Memory device | |
JP2861925B2 (ja) | 強誘電体メモリ装置 | |
US6584009B1 (en) | Memory integrated circuit with improved reliability | |
JPH07287999A (ja) | 半導体記憶装置 | |
US6903959B2 (en) | Sensing of memory integrated circuits | |
JP3360418B2 (ja) | 強誘電体半導体記憶装置 |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
LAPS | Cancellation because of no payment of annual fees |