JPH07287999A - 半導体記憶装置 - Google Patents

半導体記憶装置

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JPH07287999A
JPH07287999A JP6081449A JP8144994A JPH07287999A JP H07287999 A JPH07287999 A JP H07287999A JP 6081449 A JP6081449 A JP 6081449A JP 8144994 A JP8144994 A JP 8144994A JP H07287999 A JPH07287999 A JP H07287999A
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寿実夫 田中
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Abstract

(57)【要約】 【目的】強誘電体キャパシタの絶縁膜に対してスクリー
ニングを行う場合に、スクリーニング時間の短縮、スク
リーニングコストの低減を図り得る強誘電体メモリを提
供する。 【構成】通常動作モードおよびスクリーニングモードを
有する強誘電体メモリにおいて、スクリーニングモード
時に通常動作モード時に選択されるメモリセルＭＣより
多数のメモリセルを同時に選択し、その強誘電体キャパ
シタＣの絶縁膜の両端間に極性が交互に反転するパルス
電圧を任意の回数印加するスクリーニング回路（２１、
２２、２３）を具備することを特徴とする。

Description

【発明の詳細な説明】
【０００１】
【産業上の利用分野】本発明は、半導体記憶装置、特に
情報記憶用のキャパシタの絶縁膜に強誘電体を用いたメ
モリセルのアレイを有する強誘電体メモリに係り、キャ
パシタ絶縁膜（強誘電体膜）に対してスクリーニングを
行う回路に関する。
【０００２】
【従来の技術】強誘電体膜は、電界が印加された時に一
旦発生した電気分極は上記電界が印加されなくなっても
残留し、上記電界とは反対方向の向きにある程度以上の
強さの電界が印加された時に分極の向きが反転する特性
を有している。この誘電体の分極の向きが反転する分極
特性に着目し、メモリセルの情報記憶用のキャパシタの
絶縁膜に強誘電体を用いて不揮発性の強誘電体メモリセ
ルを実現する技術が開発されている。
【０００３】図５は、１トランジスタ・１キャパシタ構
成の強誘電体メモリセルの等価回路を示している。ここ
で、Ｃはペロブスカイト構造を有する強誘電体を電極間
絶縁膜に用いた情報記憶用のキャパシタ（強誘電体キャ
パシタ）、Ｑは上記キャパシタに直列に接続されている
電荷転送用のＭＯＳトランジスタ、ＷＬは上記ＭＯＳト
ランジスタのゲートに接続されているワード線、ＢＬは
上記ＭＯＳトランジスタの一端に接続されているビット
線、ＰＬは上記キャパシタの一端（プレート）に接続さ
れているプレート線、ＶPLはプレート線電圧である。
【０００４】図６（ａ）乃至（ｃ）および図７（ａ）乃
至（ｃ）は、図５のメモリセルを２個用いた２トランジ
スタ・２キャパシタ構成の強誘電体メモリセルの書き込
み動作および読みだし動作の原理を説明するために、強
誘電体キャパシタの印加電界、電気分極の状態を示して
いる。
【０００５】この強誘電体メモリセルは、ゲートにそれ
ぞれワード線ＷＬが接続された第１のトランジスタＱ１
および第２のトランジスタＱ２と、プレートにそれぞれ
プレート線ＰＬが接続された第１のキャパシタＣ１およ
び第２のキャパシタＣ２とからなり、第１のトランジス
タＱ１および第１のキャパシタＣ１が直列に接続され、
第２のトランジスタＱ２および第２のキャパシタＣ２が
直列に接続されている。
【０００６】そして、上記第１のトランジスタＱ１およ
び第２のトランジスタＱ２の各一端は第１のビット線Ｂ
Ｌ１および第２のビット線ＢＬ２に接続されている。上
記ワード線ＷＬおよびプレート線ＰＬは平行に設けられ
ており、ワード線ＷＬはワード線用のロウデコーダ（図
示せず）からワード線信号が供給され、プレート線ＰＬ
はプレート線用のロウデコーダ（図示せず）からプレー
ト線電圧ＶPLが供給される。
【０００７】また、上記２本のビット線ＢＬ１、ＢＬ２
には、ビット線電位センス増幅用のセンスアンプ（図示
せず）、書き込み回路（図示せず）およびプリチャージ
回路（図示せず）が接続されている。
【０００８】上記強誘電体メモリセルに対するデータの
書き込み、読み出しに際しては、選択されたメモリセル
のプレート線ＰＬの電位を図８に示すように０Ｖ→例え
ば５Ｖ→０Ｖと変化させることにより、誘電分極の向き
を制御する。
【０００９】即ち、書き込み動作に際しては、初期状態
では、プレート線ＰＬを接地電位Ｖss（０Ｖ）に設定
し、２本のビット線ビット線ＢＬ１、ＢＬ２をそれぞれ
０Ｖにプリチャージしておく。
【００１０】まず、図６（ａ）に示すように第２のビッ
ト線ＢＬ２を例えば５Ｖに設定し、ワード線ＷＬに５Ｖ
を印加して２個のトランジスタＱ１、Ｑ２をオン状態に
すると、第２のキャパシタＣ２の両端間に電位差が生じ
て例えば図中下向きの分極が発生するが、第１のキャパ
シタＣ１の両端間には電位差が生じないので分極は発生
しない。
【００１１】次に、図６（ｂ）に示すように、プレート
線ＰＬを５Ｖに設定にすると、第１のキャパシタＣ１の
両端間に電位差が生じ、図中上向きの分極が発生する
が、第２のキャパシタＣ２の両端間には電位差が生じな
いので分極は反転しない。これにより、２個のキャパシ
タＣ１、Ｃ２に図示したように互いに逆向きの分極が発
生した状態になり、この状態はデータ“１”または
“０”の書き込み状態に対応する。
【００１２】次に、図６（ｃ）に示すように、プレート
線ＰＬを０Ｖに設定し、ワード線ＷＬを０Ｖにして２個
のトランジスタＱ１、Ｑ２をオフ状態にする。読み出し
動作に際しては、初期状態では、プレート線ＰＬを０Ｖ
に設定し、２本のビット線ＢＬ１、ＢＬ２をそれぞれ０
Ｖにプリチャージしておく。ここで、２個のキャパシタ
Ｃ１、Ｃ２には例えば図７（ａ）に示すような向きに分
極が発生した状態のデータが書き込まれている場合を想
定する。
【００１３】まず、図７（ｂ）に示すように、プレート
線ＰＬを５Ｖに設定し、ワード線ＷＬに例えば５Ｖを印
加して２個のトランジスタＱ１、Ｑ２をオン状態にする
と、第２のキャパシタＣ２の両端間に電位差が生じてそ
の分極の向きが反転するが、第１のキャパシタＣ１の両
端間には電位差が生じないので分極の向きは反転しな
い。この２個のキャパシタＣ１、Ｃ２からの読み出し電
位はセンスアンプによりセンス増幅され、このセンスア
ンプの出力により２本のビット線ＢＬ１、ＢＬ２は対応
して０Ｖ、５Ｖに設定され、上記センスアンプの出力に
基づいて読み出しデータの“１”、“０”を判別する。
【００１４】次に、図７（ｃ）に示すように、プレート
線ＰＬを０Ｖに設定すると、第２のキャパシタＣ２の両
端間に電位差が生じてその分極の向きが反転するが、第
１のキャパシタＣ１の両端間には電位差が生じないので
分極の向きは反転しない。
【００１５】ところで、上記したような強誘電体キャパ
シタを用いたメモリセルのアレイを有する強誘電体メモ
リの製造に際して、ウエハー状態あるいはパッケージン
グ後の状態で強誘電体キャパシタの絶縁膜のスクリーニ
ングを行う場合、各メモリセルを順次選択するようにア
クセスし、選択されたセル毎に前述したような書き込
み、読み出し動作を行う動作を繰り返すと、スクリーニ
ング時間が長くなり、スクリーニングコストが高くな
る。
【００１６】
【発明が解決しようとする課題】上記したように従来の
強誘電体メモリは、強誘電体キャパシタの絶縁膜に対し
てスクリーニングを行う場合に、スクリーニング時間が
長くなり、スクリーニングコストが高くなるという問題
があった。
【００１７】本発明は上記の問題点を解決すべくなされ
たもので、強誘電体キャパシタの絶縁膜に対してスクリ
ーニングを行う場合に、スクリーニング時間の短縮、ス
クリーニングコストの低減を図り得る半導体記憶装置を
提供することを目的とする。
【００１８】
【課題を解決するための回路】本発明は、通常動作モー
ドおよびスクリーニングモードを有する半導体記憶装置
において、電極間絶縁膜に強誘電体を用いた情報記憶用
のキャパシタと電荷転送用のＭＯＳトランジスタとが直
列に接続されてなるメモリセルが行列状に配列されたメ
モリセルアレイと、それぞれ同一行のメモリセルのＭＯ
Ｓトランジスタのゲートに共通に接続された複数本のワ
ード線と、それぞれ同一行のメモリセルのキャパシタの
プレートに共通に接続された複数本のプレート線と、そ
れぞれ同一列のメモリセルのＭＯＳトランジスタの一端
に共通に接続された複数本のビット線と、前記通常動作
モード時にアドレス信号に基づいて前記複数本のワード
線のうちの第１の本数のワード線を選択するワード線選
択回路と、前記通常動作モード時にアドレス信号に基づ
いて前記複数本のプレート線のうちの第１の本数のプレ
ート線を選択し、このプレート線の電圧を制御するプレ
ート線選択回路と、前記スクリーニングモード時に通常
動作モード時に選択されるメモリセルより多数のメモリ
セルを同時に選択し、その強誘電体キャパシタの絶縁膜
の両端間に極性が交互に反転するパルス電圧を任意の回
数印加するスクリーニング回路とを具備することを特徴
とする。
【００１９】
【作用】スクリーニングモード時に、スクリーニング回
路は、通常モード時に選択されるメモリセルより多数の
メモリセルを同時に選択し、その強誘電体キャパシタの
絶縁膜の両端間に極性が交互に反転するパルス電圧を任
意の回数印加する。
【００２０】これにより、キャパシタの強誘電体絶縁膜
を任意の回数だけ分極反転させることができ、強誘電体
膜に対するスクリーニングを効率良く実施することがで
き、スクリーニング時間の短縮、スクリーニングコスト
の低減が可能になる。
【００２１】
【実施例】以下、図面を参照して本発明の実施例を詳細
に説明する。図１は、本発明の第１実施例に係る強誘電
体メモリの一部を示している。この強誘電体メモリにお
いて、ＭＣはそれぞれ電極間絶縁膜に強誘電体を用いた
情報記憶用の強誘電体キャパシタＣと電荷転送用のＭＯ
ＳトランジスタＱとが直列に接続されてなる複数個の強
誘電体メモリセルであり、このメモリセルＭＣは行列状
に配列されてメモリセルアレイ１０を構成している。
【００２２】ＷＬ０、ＷＬ１、ＷＬ２…は上記メモリセ
ルアレイ１０における同一行のメモリセルのトランジス
タＱのゲートに共通に接続された複数本のワード線、Ｐ
Ｌ０、ＰＬ１、ＰＬ２…は上記メモリセルアレイ１０に
おける同一行のメモリセルのキャパシタＣのプレートに
共通に接続された複数本のプレート線、ＢＬ、／ＢＬは
上記メモリセルアレイ１０における同一列のメモリセル
のトランジスタの一端に共通に接続されたビット線であ
る。１１はワード線選択回路およびプレート線選択回路
である。
【００２３】上記強誘電体メモリは、通常動作モード
（以下、通常モードと記す）および前記強誘電体キャパ
シタの絶縁膜に対するスクリーニングモードを有し、さ
らに、スクリーニングモード時に、通常モード時に選択
されるメモリセルより多数のメモリセル（例えば全ての
メモリセル）を同時に選択し、その強誘電体キャパシタ
Ｃの絶縁膜の両端間に極性が交互に反転するパルス電圧
を任意の回数印加するスクリーニング回路を有する。
【００２４】前記ワード線選択回路およびプレート線選
択回路１１は、通常モード時にアドレス信号に基づいて
前記複数本のワード線ＷＬのうちの第１の本数のワード
線を選択するワード線用ロウデコーダと、通常モード時
にアドレス信号に基づいて前記複数本のプレート線ＰＬ
のうちの第１の本数のプレート線を選択し、このプレー
ト線の電圧を制御するプレート線用ロウデコーダとを有
する。
【００２５】前記スクリーニング回路は、スクリーニン
グモード用のワード線選択回路２１と、プレート線電圧
印加回路２２と、ビット線電圧印加回路２３とからな
り、スクリーニングモード時に前記複数本（例えば全て
の本数）のプレート線ＰＬのうちの前記第１の本数のプ
レート線より多い第２の本数のプレート線と複数本（例
えば全ての本数）のビット線ＢＬとの間に電圧の高低関
係が交互に反転する所定の電位差を任意の回数印加する
ものである。
【００２６】上記スクリーニングモード用のワード線選
択回路２１は、スクリーニングモード時に前記複数本の
ワード線のうちの前記第１の本数のワード線より多い第
２の本数のワード線を同時に選択するものである。
【００２７】このワード線選択回路２１は、本実施例で
は、スクリーニングモード時にワード線電圧ＶSTW が供
給される第１の配線２１１と、この第１の配線２１１に
接続され、スクリーニングモード時にワード線電圧がメ
モリチップ外部から印加される１個のワード線電圧印加
パッド２１２と、このワード線電圧印加パッドと前記第
２の本数のワード線との間に接続された複数個の第１の
スイッチ用ＭＯＳトランジスタ２１３群と、この第１の
スイッチ用ＭＯＳトランジスタ群の各ゲートに共通に接
続された第２の配線２１４と、この第２の配線に接続さ
れ、スクリーニングモード時に上記第１のスイッチ用Ｍ
ＯＳトランジスタ群をオン状態に制御する制御電圧がメ
モリチップ外部から印加される１個の制御電圧印加パッ
ド２１５とを具備する。
【００２８】前記プレート線電圧印加回路２２は、スク
リーニングモード時に前記複数本のプレート線のうちの
前記第１の本数のプレート線より多い第２の本数のプレ
ート線を同時に選択し、所定の電圧振幅を有する第１の
パルス電圧を任意の回数印加するものである。
【００２９】このプレート線電圧印加回路２２は、本実
施例では、前記第２の本数のプレート線と第１のパルス
電圧ＶSTP の供給ノードＮ１との間に接続された複数個
の第２のスイッチ用ＭＯＳトランジスタ２２１群と、こ
の第２のスイッチ用ＭＯＳトランジスタ２２１群の各ゲ
ートに共通に接続され、スクリーニングモード時に上記
第２のスイッチ用ＭＯＳトランジスタ２２１群をオン状
態に制御する制御電圧ＶGTP が供給される第３の配線２
２２とを具備する。
【００３０】前記ビット線電圧印加回路２３は、スクリ
ーニングモード時に前記複数本のビット線を同時に選択
し、前記第１のパルス電圧とは逆相で所定の電圧振幅を
有する第２のパルス電圧を任意の回数印加する回路であ
る。
【００３１】このビット線電圧印加回路２３は、本実施
例では、全てのビット線と第２のパルス電圧ＶSTB の供
給ノードＮ２との間に接続された複数個の第３のスイッ
チ用ＭＯＳトランジスタ群２３１と、この第３のスイッ
チ用ＭＯＳトランジスタ２３１群の各ゲートに共通に接
続され、スクリーニングモード時に上記第３のスイッチ
用ＭＯＳトランジスタ群をオン状態に制御する制御電圧
ＶGTB が供給される第４の配線２３２とを具備する。
【００３２】なお、スクリーニングモード時に前記第３
の配線２２２に供給するための前記制御電圧ＶGTP がメ
モリチップ外部から印加される１個の制御電圧印加パッ
ド２４が設けられている。また、本例では、上記制御電
圧ＶGTP は前記第４の配線２３２に供給するための前記
制御電圧ＶGTB としても使用される。
【００３３】また、スクリーニングモード時に前記第１
のパルス電圧供給ノードＮ１および第２のパルス電圧供
給ノードＮ２に互いに逆相のパルス電圧ＶSTP 、ＶSTB
を供給するために、スクリーニングモード時にパルス電
圧ＶSTS がメモリチップ外部から印加される１個のパル
ス電圧印加パッド２５と、このパルス電圧印加パッドと
上記第１のパルス電圧供給ノードＮ１との間に接続され
た１個のインバータ回路２６と、前記パルス電圧印加パ
ッド２５と第２のパルス電圧供給ノードとの間に接続さ
れた二段のインバータ回路２７１、２７２とが設けられ
ている。
【００３４】また、前記ビット線ＢＬ、／ＢＬにはビッ
ト線電位センス増幅用のセンスアンプ２８が接続されて
いる。図２は、図１の強誘電体メモリのスクリーニング
モードにおける各部の電圧波形の一例を示している。
【００３５】即ち、スクリーニングモード用のワード線
選択回路２１においては、第１の配線２１１にワード線
電圧印加パッド２１２を介してワード線電圧ＶSTW が供
給され、第２の配線２１４に制御電圧印加パッド２１５
を介して制御電圧がＶGTW が供給され、スイッチ用ＭＯ
Ｓトランジスタ２１３群はオン状態になる。これによ
り、第２の本数のワード線が同時に選択され、通常モー
ド時に選択されるメモリセルよりも多数のメモリセルが
選択される。
【００３６】そして、プレート線電圧印加回路２２にお
いては、第３の配線２２２に制御電圧印加パッド２４を
介して制御電圧ＶGTP が供給されることにより、スイッ
チ用ＭＯＳトランジスタ２２１群がオン状態になり、第
２の本数のプレート線が同時に選択される。
【００３７】また、ビット線電圧印加回路２３において
は、第４の配線２３２に制御電圧ＶGTB （＝ＶGTP ）が
供給されることにより、スイッチ用ＭＯＳトランジスタ
２３２群がオン状態になり、全てのビット線が同時に選
択される。
【００３８】さらに、パルス電圧印加パッド２５にパル
ス電圧ＶSTS が印加され、インバータ回路２６から第１
のパルス電圧ＶSTP が第１のパルス電圧供給ノードＮ１
に供給され、インバータ回路２７２から上記第１のパル
ス電圧とは逆相の第２のパルス電圧ＶSTB が第２のパル
ス電圧供給ノードＮ２に供給される。
【００３９】これにより、スクリーニングモード時に
は、通常モード時に選択される本数よりも多数の本数の
プレート線と全てのビット線との間に電圧の高低関係が
交互に反転する所定の電位差を任意の回数印加する、つ
まり、上記プレート線とビット線との間にＭＯＳトラン
ジスタＱを介して接続されている強誘電体キャパシタＣ
の絶縁膜の両端間に極性が交互に反転するパルス電圧を
任意の回数印加することが可能になる。
【００４０】従って、キャパシタＣの強誘電体絶縁膜を
任意の回数だけ分極反転させることができ、強誘電体膜
のスクリーニングを効率良く実施することができ、スク
リーニング時間の短縮、スクリーニングコストの低減を
図ることができる。
【００４１】なお、制御電圧ＶGTP 、ＶGTB を電源電圧
レベル以上に設定することにより、強誘電体絶縁膜に通
常モード時よりも厳しい電圧ストレスを印加することが
可能になる。
【００４２】図３は、本発明の第２実施例に係る強誘電
体メモリの一部を示している。この強誘電体メモリは、
図１の強誘電体メモリと比べて、スクリーニング回路が
異なり、その他は同じであるので同一符号を付してい
る。
【００４３】上記スクリーニング回路は、スクリーニン
グモード用のワード線選択回路２１と、スクリーニング
モード時に前記第２の本数のプレート線に所定の電圧と
接地電位との間で変化する第１のパルス電圧を任意の回
数印加するプレート線電圧印加回路３２と、スクリーニ
ングモード時に前記複数本のビット線に所定の電圧と接
地電位との間で変化する第２のパルス電圧を前記第１の
パルス電圧とは逆相の関係を有するタイミングで任意の
回数印加するビット線電圧印加回路３３とを有する。
【００４４】即ち、上記プレート線電圧印加回路３２
は、前記スクリーニングモード時に制御電圧ＶSTP が供
給される第５の配線３２１と、この第５の配線と前記第
２の本数のプレート線との間に接続された複数個の第２
のスイッチ用ＭＯＳトランジスタ３２２群と、上記第２
のスイッチ用ＭＯＳトランジスタ群の各ゲートに共通に
接続され、前記スクリーニングモード時に上記第２のス
イッチ用ＭＯＳトランジスタ群をスイッチ制御する第１
のパルス電圧ＶGTP が供給される第６の配線３２３と、
前記第２の本数のプレート線と接地電位Ｖssとの間に接
続された複数個の第３のスイッチ用ＭＯＳトランジスタ
３２４群と、上記第３のスイッチ用ＭＯＳトランジスタ
群の各ゲートに共通に接続され、スクリーニングモード
時に上記第３のスイッチ用ＭＯＳトランジスタ３２４群
を第２のスイッチ用ＭＯＳトランジスタ３２２群に対し
て相補的にスイッチ制御する第２のパルス電圧ＶGTPSが
供給される第７の配線３２５とを具備する。
【００４５】また、前記ビット線電圧印加回路３３は、
スクリーニングモード時に制御電圧ＶSTB が供給される
第８の配線３３１と、この第８の配線と全てのビット線
との間に接続された複数個の第４のスイッチ用ＭＯＳト
ランジスタ３３２群と、この第４のスイッチ用ＭＯＳト
ランジスタ群の各ゲートに共通に接続され、スクリーニ
ングモード時に上記第４のスイッチ用ＭＯＳトランジス
タ群をスイッチ制御するための第２のパルス電圧ＶGTB
が供給される第９の配線３３３と、上記全てのビット線
と接地電位Ｖssとの間に接続された複数個の第５のスイ
ッチ用ＭＯＳトランジスタ３３４群と、この第５のスイ
ッチ用ＭＯＳトランジスタ群の各ゲートに共通に接続さ
れ、スクリーニングモード時に上記第５のスイッチ用Ｍ
ＯＳトランジスタ３３４群を第４のスイッチ用ＭＯＳト
ランジスタ３３２群に対して相補的にスイッチ制御する
ために第１のパルス電圧ＶGTBSが供給される第１０の配
線３３５とを具備する。
【００４６】なお、スクリーニングモード時に前記第５
の配線３２１に前記制御電圧ＶSTP、前記第８の配線３
３１に前記制御電圧ＶSTB を例えば共通に供給するため
に１個の制御電圧印加パッド２４が設けられている。
【００４７】また、スクリーニングモード時に前記第６
の配線３２３に前記第１のパルス電圧ＶGTP 、第１０の
配線３３５に前記第１のパルス電圧ＶGTBSを例えば共通
に供給し、前記第７の配線３２５に前記第２のパルス電
圧ＶGTPS、前記第９の配線３３３に前記第２のパルス電
圧ＶGTB を供給するために、スクリーニングモード時に
パルス電圧ＶSTS が印加される１個のパルス電圧印加パ
ッド２５と、このパルス電圧印加パッド２５と上記第６
の配線３２３および第１０の配線３３５との間に接続さ
れた１個のインバータ回路２６と、前記パルス電圧印加
パッド２５と前記第７の配線３２５および第９の配線３
３３との間に接続された二段のインバータ回路２７１、
２７２とが設けられている。
【００４８】図４は、図３の強誘電体メモリのスクリー
ニングモードにおける各部の電圧波形の一例を示してい
る。即ち、スクリーニングモード用のワード線選択回路
２１においては、第１実施例と同様に、第２の本数のワ
ード線が同時に選択され、通常モード時に選択されるメ
モリセルよりも多数のメモリセルが選択される。
【００４９】そして、プレート線電圧印加回路３２にお
いては、第５の配線３２１に制御電圧印加パッド２４を
介して制御電圧SGTPが供給され、プレート線電圧印加回
路３３においては、第８の配線３３１に制御電圧ＶSTB
（＝ＶSTP ）が供給される。
【００５０】さらに、パルス電圧印加パッド２５にパル
ス電圧ＶSTS が印加され、インバータ回路２６から第１
のパルス電圧ＶGTP （＝ＶGTBS）が第６の配線３２３お
よび第１０の配線３３５に供給され、インバータ回路２
７１から第２のパルス電圧ＶGTPS（＝ＶGTB ）が第７の
配線３２５および第９の配線３３３に供給される。
【００５１】これにより、スクリーニングモード時に
は、通常モード時に選択される本数よりも多数の本数の
プレート線を選択して所定電圧ＶSTP を印加すると同時
に全てのビット線を接地電位に設定する状態と、通常モ
ード時に選択される本数よりも多数の本数のプレート線
を選択して接地電位に設定すると同時に全てのビット線
に所定電圧ＶSTB を印加する状態とが交互に繰り返すよ
うになる。つまり、上記プレート線とビット線との間に
ＭＯＳトランジスタＱを介して接続されている強誘電体
キャパシタＣの絶縁膜の両端間に極性が交互に反転する
パルス電圧を任意の回数印加することが可能になる。
【００５２】従って、第１実施例と同様に、キャパシタ
Ｃの強誘電体絶縁膜を任意の回数だけ分極反転させるこ
とができ、強誘電体膜のスクリーニングを効率良く実施
することができ、スクリーニング時間の短縮、スクリー
ニングコストの低減を図ることができる。
【００５３】また、制御電圧ＶSTP 、ＶSTB を電源電圧
レベル以上に設定することにより、強誘電体絶縁膜に通
常モード時よりも厳しい電圧ストレスを印加することが
可能になる。
【００５４】なお、上記実施例において、スクリーニン
グモード用のワード線選択回路２１に代えて、スクリー
ニングモード時に前記ワード線用ロウデコーダが前記第
２の本数のワード線を選択するようにロウデコーダ入力
あるいはロウデコーダ出力を制御する制御回路と、この
制御回路を制御するための制御信号を印加するパッドを
設けてもよい。
【００５５】また、上記実施例では、１トランジスタ・
１キャパシタ構成の強誘電体メモリセルのアレイを示し
たが、図６、図７に示したような２トランジスタ・２キ
ャパシタ構成の強誘電体メモリセルのアレイを有する強
誘電体メモリにも、本発明を適用できることはいうまで
もない。
【００５６】
【発明の効果】上述したように本発明によれば、強誘電
体キャパシタの絶縁膜に対してスクリーニングを行う場
合に、スクリーニング時間の短縮、スクリーニングコス
トの低減を図り得る半導体記憶装置を実現することがで
きる。
【図面の簡単な説明】
【図１】本発明の第１実施例に係る強誘電体メモリの一
部を示す回路図。
【図２】図１の強誘電体メモリのスクリーニングモード
における各部の電圧波形の一例を示す波形図。
【図３】本発明の第２実施例に係る強誘電体メモリの一
部を示す回路図。
【図４】図３の強誘電体メモリのスクリーニングモード
における各部の電圧波形の一例を示す波形図。
【図５】１トランジスタ・１キャパシタ構成の強誘電体
メモリセルの等価回路を示す図。
【図６】図５のメモリセルを２個用いた２トランジスタ
・２キャパシタ構成の強誘電体メモリセルの書き込み動
作の原理を説明するために強誘電体キャパシタの印加電
界および電気分極の状態を示す図。
【図７】図５のメモリセルを２個用いた２トランジスタ
・２キャパシタ構成の強誘電体メモリセルの読み出し動
作の原理を説明するために強誘電体キャパシタの印加電
界および電気分極の状態を示す図。
【図８】図６に示した書き込み動作および図７に示した
読み出し動作に際してプレート線ＰＬに印加される電圧
波形の一例を示す波形図。
【符号の説明】
ＭＣ…強誘電体メモリセル、Ｃ…強誘電体キャパシタ、
Ｑ…ＭＯＳトランジスタ、ＷＬ０、ＷＬ１、ＷＬ２…ワ
ード線、ＰＬ０、ＰＬ１、ＰＬ２…プレート線、ＢＬ、
／ＢＬ…ビット線、１０…メモリセルアレイ、１１…ワ
ード線選択回路およびプレート線選択回路、２１…スク
リーニングモード用のワード線選択回路、２１１…第１
の配線、２１２…ワード線電圧印加パッド、２１３…第
１のスイッチ用ＭＯＳトランジスタ、２１４…第２の配
線、２１５…制御電圧印加パッド、２２…プレート線電
圧印加回路、２２１…第２のスイッチ用ＭＯＳトランジ
スタ、２２２…第３の配線、２３…ビット線電圧印加回
路、２３１…第３のスイッチ用ＭＯＳトランジスタ、２
３２…第４の配線、２４…制御電圧印加パッド、２５…
パルス電圧印加パッド、２６、２７１、２７２…インバ
ータ回路。
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.6 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０１Ｌ 21/8242 27/108 27/10 ４５１

Claims (8)

    【特許請求の範囲】
  1. 【請求項１】 通常動作モードおよびスクリーニングモ
    ードを有する半導体記憶装置において、 電極間絶縁膜に強誘電体を用いた情報記憶用のキャパシ
    タと電荷転送用のＭＯＳトランジスタとが直列に接続さ
    れてなるメモリセルが行列状に配列されたメモリセルア
    レイと、 それぞれ同一行のメモリセルのＭＯＳトランジスタのゲ
    ートに共通に接続された複数本のワード線と、 それぞれ同一行のメモリセルのキャパシタのプレートに
    共通に接続された複数本のプレート線と、 それぞれ同一列のメモリセルのＭＯＳトランジスタの一
    端に共通に接続された複数本のビット線と、 前記通常動作モード時にアドレス信号に基づいて前記複
    数本のワード線のうちの第１の本数のワード線を選択す
    るワード線選択回路と、 前記通常動作モード時にアドレス信号に基づいて前記複
    数本のプレート線のうちの第１の本数のプレート線を選
    択し、このプレート線の電圧を制御するプレート線選択
    回路と、 前記スクリーニングモード時に通常動作モード時に選択
    されるメモリセルより多数のメモリセルを同時に選択
    し、その強誘電体キャパシタの絶縁膜の両端間に極性が
    交互に反転するパルス電圧を任意の回数印加するスクリ
    ーニング回路とを具備することを特徴とする半導体記憶
    装置。
  2. 【請求項２】 請求項１記載の半導体記憶装置におい
    て、 前記スクリーニング回路は、前記スクリーニングモード
    時に前記複数本のプレート線のうちの前記第１の本数の
    プレート線より多い第２の本数のプレート線と複数本の
    ビット線との間に電圧の高低関係が交互に反転する所定
    の電位差を任意の回数印加することを特徴とする半導体
    記憶装置。
  3. 【請求項３】 請求項２記載の半導体記憶装置におい
    て、 前記スクリーニング回路は、 前記スクリーニングモード時に前記複数本のワード線の
    うちの前記第１の本数のワード線より多い第２の本数の
    ワード線を同時に選択するスクリーニングモード用のワ
    ード線選択回路と、 前記スクリーニングモード時に前記複数本のプレート線
    のうちの前記第１の本数のプレート線より多い第２の本
    数のプレート線を同時に選択し、所定の電圧振幅を有す
    る第１のパルス電圧を任意の回数印加するプレート線電
    圧印加回路と、 前記スクリーニングモード時に前記複数本のビット線を
    同時に選択し、前記第１のパルス電圧とは逆相で所定の
    電圧振幅を有する第２のパルス電圧を任意の回数印加す
    るビット線電圧印加回路とを具備することを特徴とする
    半導体記憶装置。
  4. 【請求項４】 請求項３記載の半導体記憶装置におい
    て、 前記スクリーニングモード用のワード線選択回路は、 前記スクリーニングモード時にワード線電圧が供給され
    る第１の配線と、 この第１の配線に接続され、上記スクリーニングモード
    時にワード線電圧が印加される１個のワード線電圧印加
    パッドと、 このワード線電圧印加パッドと前記第２の本数のワード
    線との間に接続された複数個の第１のスイッチ用ＭＯＳ
    トランジスタ群と、 上記第１のスイッチ用ＭＯＳトランジスタ群の各ゲート
    に共通に接続された第２の配線と、 この第２の配線に接続され、前記スクリーニングモード
    時に上記第１のスイッチ用ＭＯＳトランジスタ群をオン
    状態に制御する制御電圧が印加される１個の制御電圧印
    加パッドとを具備することを特徴とする半導体記憶装
    置。
  5. 【請求項５】 請求項３または４記載の半導体記憶装置
    において、 前記プレート線電圧印加回路は、 前記第２の本数のプレート線と第１のパルス電圧供給ノ
    ードとの間に接続された複数個の第２のスイッチ用ＭＯ
    Ｓトランジスタ群と、 この第２のスイッチ用ＭＯＳトランジスタ群の各ゲート
    に共通に接続され、前記スクリーニングモード時に上記
    第２のスイッチ用ＭＯＳトランジスタ群をオン状態に制
    御する制御電圧が供給される第３の配線とを具備するこ
    とを特徴とする半導体記憶装置。
  6. 【請求項６】 請求項３または４記載の半導体記憶装置
    において、 前記ビット線電圧印加回路は、 全てのビット線と第２のパルス電圧供給ノードとの間に
    接続された複数個の第２のスイッチ用ＭＯＳトランジス
    タ群と、 この第２のスイッチ用ＭＯＳトランジスタ群の各ゲート
    に共通に接続され、前記スクリーニングモード時に上記
    第３のスイッチ用ＭＯＳトランジスタ群をオン状態に制
    御する制御電圧が供給される第３の配線とを具備するこ
    とを特徴とする半導体記憶装置。
  7. 【請求項７】 請求項３または４記載の半導体記憶装置
    において、 前記プレート線電圧印加回路は、 前記スクリーニングモード時に制御電圧が供給される第
    ３の配線と、 この第３の配線と前記第２の本数のプレート線との間に
    接続された複数個の第２のスイッチ用ＭＯＳトランジス
    タ群と、 上記第２のスイッチ用ＭＯＳトランジスタ群の各ゲート
    に共通に接続され、前記スクリーニングモード時に上記
    第２のスイッチ用ＭＯＳトランジスタ群をスイッチ制御
    するパルス電圧が供給される第４の配線と、 前記第２の本数のプレート線と接地電位との間に接続さ
    れた複数個の第３のスイッチ用ＭＯＳトランジスタ群
    と、 この第３のスイッチ用ＭＯＳトランジスタ群の各ゲート
    に共通に接続され、前記スクリーニングモード時に上記
    第３のスイッチ用ＭＯＳトランジスタ群を前記第２のス
    イッチ用ＭＯＳトランジスタ群に対して相補的にスイッ
    チ制御するパルス電圧が供給される第５の配線とを具備
    することを特徴とする半導体記憶装置。
  8. 【請求項８】 請求項３または４記載の半導体記憶装置
    において、 前記ビット線電圧印加回路は、 前記スクリーニングモード時に制御電圧が供給される第
    ３の配線と、 この第３の配線と前記全てのビット線との間に接続され
    た複数個の第２のスイッチ用ＭＯＳトランジスタ群と、 この第２のスイッチ用ＭＯＳトランジスタ群の各ゲート
    に共通に接続され、前記スクリーニングモード時に上記
    第２のスイッチ用ＭＯＳトランジスタ群をスイッチ制御
    するパルス電圧が供給される第４の配線と、 上記全てのビット線と接地電位との間に接続された複数
    個の第３のスイッチ用ＭＯＳトランジスタ群と、 この第３のスイッチ用ＭＯＳトランジスタ群の各ゲート
    に共通に接続され、前記スクリーニングモード時に上記
    第３のスイッチ用ＭＯＳトランジスタ群を前記第２のス
    イッチ用ＭＯＳトランジスタ群に対して相補的にスイッ
    チ制御するパルス電圧が供給される第５の配線とを具備
    することを特徴とする半導体記憶装置。
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