JPH09266248A - 半導体装置 - Google Patents
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- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
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Abstract
(57)【要約】
【課題】 ＳＯＩ構造を用いたパワーＩＣ等の各種集積
回路において、ＳＯＩ基板を構成する活性層１３の底部
に反転層が形成されることを抑制し、リーク電流の発生
の防止、オン抵抗の増大の防止等を図る。 【解決手段】 台基板１１と、台基板１１の上部のＳＯ
Ｉ酸化膜１０と、ＳＯＩ酸化膜１０の上部の活性層１３
とでＳＯＩ基板を構成し、この台基板１１とＳＯＩ酸化
膜１０との間に、台基板１１とは反対導電型の半導体領
域３９を形成し、この半導体領域３９と台基板１１との
間の接合容量を利用することにより、活性層１３の底部
の反転層の形成を抑制、防止する。
回路において、ＳＯＩ基板を構成する活性層１３の底部
に反転層が形成されることを抑制し、リーク電流の発生
の防止、オン抵抗の増大の防止等を図る。 【解決手段】 台基板１１と、台基板１１の上部のＳＯ
Ｉ酸化膜１０と、ＳＯＩ酸化膜１０の上部の活性層１３
とでＳＯＩ基板を構成し、この台基板１１とＳＯＩ酸化
膜１０との間に、台基板１１とは反対導電型の半導体領
域３９を形成し、この半導体領域３９と台基板１１との
間の接合容量を利用することにより、活性層１３の底部
の反転層の形成を抑制、防止する。
Description
【０００１】
【発明の属する技術分野】本発明はＳＯＩ（Ｓｉｌｉｃ
ｏｎ Ｏｎ Ｉｎｓｕｌａｔｏｒ）構造をもつ半導体装
置に関するもので、特に、高耐圧パワー素子と制御回路
をモノリシックに集積するパワーＩＣに関するものであ
る。
ｏｎ Ｏｎ Ｉｎｓｕｌａｔｏｒ）構造をもつ半導体装
置に関するもので、特に、高耐圧パワー素子と制御回路
をモノリシックに集積するパワーＩＣに関するものであ
る。
【０００２】
【従来の技術】パワーＩＣの開発は近年とみに活発化し
ている。絶縁分離技術に関しては特に誘電体分離技術の
開発が多様化しウェーハ接着技術やＳＯＩ技術のブラッ
シュアップが進む一方、大電力容量化に適した絶縁分離
構造の開発が進められている。デバイス技術に関しては
Ｂｉ・ＭＯＳ複合化によるデバイスの高性能化や、高精
度アナログＣＭＯＳも含めたマルチデバイスの集積によ
る高機能化が着実に進められている。また、各種回路が
集積されインテリジェント化が一段と進む一方、低電圧
制御回路部と高電圧出力回路部の電位差を解消するレベ
ルシフト回路技術の開発も活発である。また、これらの
要素技術を結集した多種多様なパワーＩＣの開発例が報
告され、実用化が加速されている。
ている。絶縁分離技術に関しては特に誘電体分離技術の
開発が多様化しウェーハ接着技術やＳＯＩ技術のブラッ
シュアップが進む一方、大電力容量化に適した絶縁分離
構造の開発が進められている。デバイス技術に関しては
Ｂｉ・ＭＯＳ複合化によるデバイスの高性能化や、高精
度アナログＣＭＯＳも含めたマルチデバイスの集積によ
る高機能化が着実に進められている。また、各種回路が
集積されインテリジェント化が一段と進む一方、低電圧
制御回路部と高電圧出力回路部の電位差を解消するレベ
ルシフト回路技術の開発も活発である。また、これらの
要素技術を結集した多種多様なパワーＩＣの開発例が報
告され、実用化が加速されている。
【０００３】パワーＩＣでは、要求性能や構造が大きく
異なる素子を１チップに搭載する。このために、その製
造においては素子間分離技術が基本となる。この素子間
分離技術のひとつとして、図８に示すような絶縁分離
（ＤＩ：ＤｉｅｌｅｃｔｒｉｃＩｓｏｌａｔｉｏｎ）技
術と呼ばれるＳＯＩ基板の表面より一部領域をエッチン
グし、誘電体１２を充填した構造が知られている。ＤＩ
技術によれば、素子間の寄生効果も少なく絶縁耐圧も高
くできるため今後も、さらに広い分野におけるパワーＩ
Ｃの素子間分離技術として利用されると考えられる。図
９はＳＯＩ基板（ウェーハ）構造に横型パワーＭＯＳＦ
ＥＴと制御回路（この場合はＣＭＯＳ制御回路）をモノ
リシックに集積した場合において各活性層１３をＤＩ技
術で分離した具体例を示す。ＳＯＩ構造の台基板１１と
なるｐ型シリコン基板等は通常接地電位（ＧＮＤ電位）
に固定されている。
異なる素子を１チップに搭載する。このために、その製
造においては素子間分離技術が基本となる。この素子間
分離技術のひとつとして、図８に示すような絶縁分離
（ＤＩ：ＤｉｅｌｅｃｔｒｉｃＩｓｏｌａｔｉｏｎ）技
術と呼ばれるＳＯＩ基板の表面より一部領域をエッチン
グし、誘電体１２を充填した構造が知られている。ＤＩ
技術によれば、素子間の寄生効果も少なく絶縁耐圧も高
くできるため今後も、さらに広い分野におけるパワーＩ
Ｃの素子間分離技術として利用されると考えられる。図
９はＳＯＩ基板（ウェーハ）構造に横型パワーＭＯＳＦ
ＥＴと制御回路（この場合はＣＭＯＳ制御回路）をモノ
リシックに集積した場合において各活性層１３をＤＩ技
術で分離した具体例を示す。ＳＯＩ構造の台基板１１と
なるｐ型シリコン基板等は通常接地電位（ＧＮＤ電位）
に固定されている。
【０００４】図９に示したような構造において、台基板
１１の電位と誘電体１２によって囲まれたｎ型活性層の
島１３の電位の関係によっては、ｎ型活性層１３の底部
すなわちＳＯＩの酸化膜１０とｎ型活性層１３の界面に
反転層が生じる場合があり、素子の動作状態によっては
一部不具合が生じる。
１１の電位と誘電体１２によって囲まれたｎ型活性層の
島１３の電位の関係によっては、ｎ型活性層１３の底部
すなわちＳＯＩの酸化膜１０とｎ型活性層１３の界面に
反転層が生じる場合があり、素子の動作状態によっては
一部不具合が生じる。
【０００５】図１０はそのような不具合の一例を示す図
であり、図１０（ａ）はｎチャンネルＬＤＭＯＳ（Ｌａ
ｔｅｒａｌ Ｄｏｕｂｌｅ−ｄｉｆｆｕｓｅｄ ＭＯＳ
ＦＥＴ）をローサイドスイッチとしてＯＮ状態にした場
合、図１０（ｂ）はｎチャンネルＬＤＭＯＳをハイサイ
ドスイッチとしてＯＮ状態にした場合の断面の模式図で
ある。図１０（ａ）では、ＬＤＭＯＳのｎ+ ソース領域
２１は接地電位（ＧＮＤ電位）に接続され、図１０
（ｂ）ではＬＤＭＯＳのｎ+ ドレイン領域２３が高電位
の電源に接続されている。
であり、図１０（ａ）はｎチャンネルＬＤＭＯＳ（Ｌａ
ｔｅｒａｌ Ｄｏｕｂｌｅ−ｄｉｆｆｕｓｅｄ ＭＯＳ
ＦＥＴ）をローサイドスイッチとしてＯＮ状態にした場
合、図１０（ｂ）はｎチャンネルＬＤＭＯＳをハイサイ
ドスイッチとしてＯＮ状態にした場合の断面の模式図で
ある。図１０（ａ）では、ＬＤＭＯＳのｎ+ ソース領域
２１は接地電位（ＧＮＤ電位）に接続され、図１０
（ｂ）ではＬＤＭＯＳのｎ+ ドレイン領域２３が高電位
の電源に接続されている。
【０００６】図１０（ｂ）に示すようにハイサイドスイ
ッチに使用した場合には、ｎ型活性層１３中に形成され
る実効的なドリフト領域の厚さｘ2 が反転層１９の形成
により薄くなりＲONが増大する。ローサイドスイッチで
は実効的なドリフト領域の厚さはｎ型活性層１３の厚み
とほぼ等しいｘ1 であるのに対し、ハイサイドスイッチ
についてはｘ1 よりも薄いｘ2 となるのである。この効
果は特にｎ型活性層１３が薄い場合に顕著となる。
ッチに使用した場合には、ｎ型活性層１３中に形成され
る実効的なドリフト領域の厚さｘ2 が反転層１９の形成
により薄くなりＲONが増大する。ローサイドスイッチで
は実効的なドリフト領域の厚さはｎ型活性層１３の厚み
とほぼ等しいｘ1 であるのに対し、ハイサイドスイッチ
についてはｘ1 よりも薄いｘ2 となるのである。この効
果は特にｎ型活性層１３が薄い場合に顕著となる。
【０００７】図１１はＳＯＩの酸化膜９とｎ型活性層１
３との界面に反転層１９が生じる場合の不具合の他の例
で、ハイサイドスイッチとして用いるＩＧＢＴ等の出力
素子を制御するＣＭＯＳ制御回路を具備するパワーＩＣ
の場合について説明するための断面図である。通常ハイ
サイドスイッチとして用いる素子を制御するＣＭＯＳ制
御回路は、ＣＭＯＳを構成するｎ−ＭＯＳのｎ+ ソース
領域２１を基準とし、出力側素子であるＩＧＢＴのソー
ス領域（エミッタ領域）とｎ+ ソース領域２１を共通電
位して動作するため、ｎ型活性層１３は素子がＯＮ状態
の場合高電位となり、底面にｐ型反転層１９が生じる。
そのため図１１（ｂ）に示すようにｐ−ＭＯＳのｐ+ ソ
ース領域２５とｐ型反転層１９間に寄生のｐｎｐバイポ
ーラトランジスタができるため、ＯＦＦ状態に比べラッ
チアップが生じやすくなる。また、図１１（ｃ），
（ｄ）のように、さらに活性層１３が０．５μｍ〜１μ
ｍ程度に薄くなるとｐ−ＭＯＳのｐ+ ソース領域２５お
よび、ｐ+ ドレイン領域２４が底面の酸化膜１０に達す
るため、ｐ型反転層１９が形成されるとｐ+ ドレイン領
域２４とｐ+ ソース領域２５間にリーク電流が発生す
る。
３との界面に反転層１９が生じる場合の不具合の他の例
で、ハイサイドスイッチとして用いるＩＧＢＴ等の出力
素子を制御するＣＭＯＳ制御回路を具備するパワーＩＣ
の場合について説明するための断面図である。通常ハイ
サイドスイッチとして用いる素子を制御するＣＭＯＳ制
御回路は、ＣＭＯＳを構成するｎ−ＭＯＳのｎ+ ソース
領域２１を基準とし、出力側素子であるＩＧＢＴのソー
ス領域（エミッタ領域）とｎ+ ソース領域２１を共通電
位して動作するため、ｎ型活性層１３は素子がＯＮ状態
の場合高電位となり、底面にｐ型反転層１９が生じる。
そのため図１１（ｂ）に示すようにｐ−ＭＯＳのｐ+ ソ
ース領域２５とｐ型反転層１９間に寄生のｐｎｐバイポ
ーラトランジスタができるため、ＯＦＦ状態に比べラッ
チアップが生じやすくなる。また、図１１（ｃ），
（ｄ）のように、さらに活性層１３が０．５μｍ〜１μ
ｍ程度に薄くなるとｐ−ＭＯＳのｐ+ ソース領域２５お
よび、ｐ+ ドレイン領域２４が底面の酸化膜１０に達す
るため、ｐ型反転層１９が形成されるとｐ+ ドレイン領
域２４とｐ+ ソース領域２５間にリーク電流が発生す
る。
【０００８】
【発明が解決しようとする課題】このような不具合を解
決するには、（１）たとえばハイサイドスイッチとして
使用する素子のソース電位と、台基板１１の電位を同一
にすることにより台基板１１の電位を変化させる方法、
（２）ＳＯＩの酸化膜１０の厚さを非常に厚くし、ＭＯ
Ｓ容量を低減することによって反転層が形成されにくく
する方法、などが考えられる。しかしハイサイドスイッ
チとしての出力素子の数は１つとは限らず、また各々の
出力素子は個別に動作するのが通常である。これに対し
て、台基板１１は一般的には、すべて共通領域となって
同電位として構成されているため（１）の方法は不可能
であることが多く、又は可能であっても構造が複雑化す
るという問題点があった。
決するには、（１）たとえばハイサイドスイッチとして
使用する素子のソース電位と、台基板１１の電位を同一
にすることにより台基板１１の電位を変化させる方法、
（２）ＳＯＩの酸化膜１０の厚さを非常に厚くし、ＭＯ
Ｓ容量を低減することによって反転層が形成されにくく
する方法、などが考えられる。しかしハイサイドスイッ
チとしての出力素子の数は１つとは限らず、また各々の
出力素子は個別に動作するのが通常である。これに対し
て、台基板１１は一般的には、すべて共通領域となって
同電位として構成されているため（１）の方法は不可能
であることが多く、又は可能であっても構造が複雑化す
るという問題点があった。
【０００９】また（２）の方法は酸化膜１０を厚くする
ことは製造技術上困難であると共に、これら困難を克服
して製造したとしてもコスト的に不利になるという問題
点があった。
ことは製造技術上困難であると共に、これら困難を克服
して製造したとしてもコスト的に不利になるという問題
点があった。
【００１０】これらの課題に鑑みて、本発明の目的は、
出力素子その他として種々の素子がモノリシックに集積
されたＳＯＩ構造において、リーク電流の発生等の種々
の電気的特性の劣化の原因となる活性層・ＳＯＩ酸化膜
界面の反転層の形成を防止できるパワーＩＣの新規な構
造を提供することである。
出力素子その他として種々の素子がモノリシックに集積
されたＳＯＩ構造において、リーク電流の発生等の種々
の電気的特性の劣化の原因となる活性層・ＳＯＩ酸化膜
界面の反転層の形成を防止できるパワーＩＣの新規な構
造を提供することである。
【００１１】
【課題を解決するための手段】前記課題を解決するため
に、本発明は図１に示すように台基板となる第１の半導
体領域１１と、第１の半導体領域１１の上部に形成され
たＳＯＩ酸化膜等の絶縁膜１０と、絶縁膜１０の上部に
形成された活性層となる第２の半導体領域１３とを少な
くとも具備するＳＯＩ構造・パワーＩＣ等の半導体装置
であって、第１の半導体領域１１と絶縁膜１０との界面
近傍の領域であって、第１の半導体領域１１の上部の少
なくとも一部の領域に、第１の半導体領域１１とは反対
導電型の第３の半導体領域３９を形成したことを特徴と
する。たとえば台基板１１がｐ型シリコン基板であれ
ば、第３の半導体領域３９はｎ型拡散層又はｎ型エピタ
キシャル成長層等であればよい。
に、本発明は図１に示すように台基板となる第１の半導
体領域１１と、第１の半導体領域１１の上部に形成され
たＳＯＩ酸化膜等の絶縁膜１０と、絶縁膜１０の上部に
形成された活性層となる第２の半導体領域１３とを少な
くとも具備するＳＯＩ構造・パワーＩＣ等の半導体装置
であって、第１の半導体領域１１と絶縁膜１０との界面
近傍の領域であって、第１の半導体領域１１の上部の少
なくとも一部の領域に、第１の半導体領域１１とは反対
導電型の第３の半導体領域３９を形成したことを特徴と
する。たとえば台基板１１がｐ型シリコン基板であれ
ば、第３の半導体領域３９はｎ型拡散層又はｎ型エピタ
キシャル成長層等であればよい。
【００１２】好ましくは、図４に示すように第２の半導
体領域１３の表面から、第２の半導体領域１３および絶
縁膜１０を貫通し、第３の半導体領域３９に達する溝部
が形成され、溝部の内部に高導電性領域３８が形成され
たことを本発明は特徴とする。高導電性領域としては高
融点金属等の金属層、金属シリサイド層、ポリサイド
層、不純物添加ポリシリコン層等がよい。また必要に応
じて高導電性領域３８と第２の半導体層１３との界面に
は絶縁膜３７を形成してもよい。
体領域１３の表面から、第２の半導体領域１３および絶
縁膜１０を貫通し、第３の半導体領域３９に達する溝部
が形成され、溝部の内部に高導電性領域３８が形成され
たことを本発明は特徴とする。高導電性領域としては高
融点金属等の金属層、金属シリサイド層、ポリサイド
層、不純物添加ポリシリコン層等がよい。また必要に応
じて高導電性領域３８と第２の半導体層１３との界面に
は絶縁膜３７を形成してもよい。
【００１３】さらに好ましくは、第２の半導体領域１３
の表面の一部に第４の半導体領域２１が形成され、高導
電性領域３８と第４の半導体領域２１とがＡｌ，Ａｌ−
Ｓｉあるいは不純物添加ポリシリコン層等の所定の表面
配線により接続されていることである。第４の半導体領
域としては、図４に示すようにパワーＩＣの出力ＤＭＯ
Ｓのｎ+ ソース領域２１が一例として挙げられる。
の表面の一部に第４の半導体領域２１が形成され、高導
電性領域３８と第４の半導体領域２１とがＡｌ，Ａｌ−
Ｓｉあるいは不純物添加ポリシリコン層等の所定の表面
配線により接続されていることである。第４の半導体領
域としては、図４に示すようにパワーＩＣの出力ＤＭＯ
Ｓのｎ+ ソース領域２１が一例として挙げられる。
【００１４】本発明の構造において、第１および第２の
半導体領域とは、互いに反対導電型、たとえば図１に示
すように第１の半導体領域がｐ型であれば第２の半導体
領域はｎ型導電型であること、もしくは第１および第２
の半導体領域とは互いに同導電型、たとえば図６に示す
ように第１および第２の半導体領域が共にｎ型導電型で
あることを特徴とする。
半導体領域とは、互いに反対導電型、たとえば図１に示
すように第１の半導体領域がｐ型であれば第２の半導体
領域はｎ型導電型であること、もしくは第１および第２
の半導体領域とは互いに同導電型、たとえば図６に示す
ように第１および第２の半導体領域が共にｎ型導電型で
あることを特徴とする。
【００１５】また、本発明の特徴は図１に示すように第
１の半導体領域１３の表面から第１の半導体領域１２を
貫通して、絶縁膜１０に達する素子分離領域１２が形成
され、第１の半導体領域は複数個の活性領域（活性層）
１３に分割されていることである。素子分離領域１２と
しては図１に示すような誘電体１２で分離する絶縁分離
技術による領域１２でもよく、あるいはｎ型活性領域
（ｎ型活性層）１３に対してｐ型拡散領域を形成する接
合分離技術による領域１２を用いてもよい。
１の半導体領域１３の表面から第１の半導体領域１２を
貫通して、絶縁膜１０に達する素子分離領域１２が形成
され、第１の半導体領域は複数個の活性領域（活性層）
１３に分割されていることである。素子分離領域１２と
しては図１に示すような誘電体１２で分離する絶縁分離
技術による領域１２でもよく、あるいはｎ型活性領域
（ｎ型活性層）１３に対してｐ型拡散領域を形成する接
合分離技術による領域１２を用いてもよい。
【００１６】本発明の構造によれば、図２（ｂ）に示す
ようにＳＯＩ酸化膜等の絶縁膜１０による容量ＣOXに対
して、第３の半導体領域３９と第１の半導体領域１１と
の間の接合容量ＣJ が直列接続されることになり、実際
に第２の半導体領域１３と第１の半導体領域１１の間に
形成される容量Ｃ、すなわち
ようにＳＯＩ酸化膜等の絶縁膜１０による容量ＣOXに対
して、第３の半導体領域３９と第１の半導体領域１１と
の間の接合容量ＣJ が直列接続されることになり、実際
に第２の半導体領域１３と第１の半導体領域１１の間に
形成される容量Ｃ、すなわち
【数１】 で決定される容量値Ｃが小さくなるため、第２の半導体
領域底部に図１０（ｂ）、図１１（ｂ）、（ｄ）に示す
ような反転層１９が形成されにくくなる。あるいは反転
層１９の形成が抑制、防止されることとなる。
領域底部に図１０（ｂ）、図１１（ｂ）、（ｄ）に示す
ような反転層１９が形成されにくくなる。あるいは反転
層１９の形成が抑制、防止されることとなる。
【００１７】また図４に示すように活性層中の第４の半
導体領域、たとえば出力ＤＭＯＳのｎ+ ソース領域２１
と、第３の半導体領域３９とを高導電性領域３８で電気
的に接続することにより、出力ＤＭＯＳのｎ+ ソース領
域２１と第３の半導体領域３９とを同電位にして、出力
ＤＭＯＳの印加電圧ＶDSが比較的低い電圧領域では、反
転層１９は全く形成されないようにできる。
導体領域、たとえば出力ＤＭＯＳのｎ+ ソース領域２１
と、第３の半導体領域３９とを高導電性領域３８で電気
的に接続することにより、出力ＤＭＯＳのｎ+ ソース領
域２１と第３の半導体領域３９とを同電位にして、出力
ＤＭＯＳの印加電圧ＶDSが比較的低い電圧領域では、反
転層１９は全く形成されないようにできる。
【００１８】
【発明の実施の形態】図１に本発明の第１の実施の形態
を示す。この第１の実施の形態ではｐ型シリコンを台基
板１１としてその上にＳＯＩ酸化膜１０を形成したＳＯ
Ｉ構造を用いており、ｎ型活性層１３にローサイド制御
回路１、ローサイド出力ＤＭＯＳ２、ハイサイド制御回
路３、ハイサイド出力ＤＭＯＳ４が形成されている。そ
してハイサイド出力ＤＭＯＳ４及びハイサイド制御回路
３のＳＯＩ酸化膜１０の直下にｎ型拡散層３９を形成し
ている。このｎ型拡散層３９の効果を図２を用いて説明
する。すなわち、図２（ａ）は本発明によるＳＯＩ酸化
膜１０の下にｎ型拡散層３９が形成された構造を模式的
に表わしたものであり、図２（ｂ）は従来のｎ型拡散層
３９が無いＳＯＩ構造を模式的に表わしたものである。
図２（ａ）に示した本発明の構造ではＳＯＩ酸化膜容量
ＣOXにｐｎ接合の容量ＣJ が直列に接続されるため全容
量は減少し、活性層１３の底面に図１０（ｂ）、図１１
（ｂ）、（ｄ）等に示したようなｐ型反転層１９が形成
されにくくなる。台基板１１は不純物密度５×１０12ｃ
ｍ-3〜１×１０15ｃｍ-3程度で厚さ２５０〜６００μｍ
のｐ型シリコン基板を用い、この表面に不純物密度５×
１０17ｃｍ-3〜１×１０20ｃｍ-3程度、拡散深さ３〜２
０μｍのｎ型拡散層３９を形成すればよい。図１のＳＯ
Ｉ構造は直接接合法（Ｓｉｌｉｃｏｎ Ｄｉｒｅｃｔ
Ｂｏｎｄｉｎｇ：以下ＳＤＢ法という）を用いて形成し
てもよいし、ＳＩＭＯＸ（Ｓｅｐａｒａｔｉｏｎ ｂｙ
ＩＭｐｌａｎｔｅｄ ＯＸｙｇｅｎ）法やエピタキシ
ャル成長法によって形成してもよい。ＳＯＩ酸化膜の厚
みはＳＤＢ法で作成する場合は１〜３μｍ程度が好まし
い。
を示す。この第１の実施の形態ではｐ型シリコンを台基
板１１としてその上にＳＯＩ酸化膜１０を形成したＳＯ
Ｉ構造を用いており、ｎ型活性層１３にローサイド制御
回路１、ローサイド出力ＤＭＯＳ２、ハイサイド制御回
路３、ハイサイド出力ＤＭＯＳ４が形成されている。そ
してハイサイド出力ＤＭＯＳ４及びハイサイド制御回路
３のＳＯＩ酸化膜１０の直下にｎ型拡散層３９を形成し
ている。このｎ型拡散層３９の効果を図２を用いて説明
する。すなわち、図２（ａ）は本発明によるＳＯＩ酸化
膜１０の下にｎ型拡散層３９が形成された構造を模式的
に表わしたものであり、図２（ｂ）は従来のｎ型拡散層
３９が無いＳＯＩ構造を模式的に表わしたものである。
図２（ａ）に示した本発明の構造ではＳＯＩ酸化膜容量
ＣOXにｐｎ接合の容量ＣJ が直列に接続されるため全容
量は減少し、活性層１３の底面に図１０（ｂ）、図１１
（ｂ）、（ｄ）等に示したようなｐ型反転層１９が形成
されにくくなる。台基板１１は不純物密度５×１０12ｃ
ｍ-3〜１×１０15ｃｍ-3程度で厚さ２５０〜６００μｍ
のｐ型シリコン基板を用い、この表面に不純物密度５×
１０17ｃｍ-3〜１×１０20ｃｍ-3程度、拡散深さ３〜２
０μｍのｎ型拡散層３９を形成すればよい。図１のＳＯ
Ｉ構造は直接接合法（Ｓｉｌｉｃｏｎ Ｄｉｒｅｃｔ
Ｂｏｎｄｉｎｇ：以下ＳＤＢ法という）を用いて形成し
てもよいし、ＳＩＭＯＸ（Ｓｅｐａｒａｔｉｏｎ ｂｙ
ＩＭｐｌａｎｔｅｄ ＯＸｙｇｅｎ）法やエピタキシ
ャル成長法によって形成してもよい。ＳＯＩ酸化膜の厚
みはＳＤＢ法で作成する場合は１〜３μｍ程度が好まし
い。
【００１９】図３は本発明の第２の実施の形態に係るパ
ワーＩＣの断面構造の概略であり、ｐ型シリコン１１上
に酸化膜１０を介して厚さ１〜５μｍのｎ型活性層１３
が形成され、誘電体１２で幅４０〜６０μｍの領域に分
離された各ｎ型活性層１３中に、ローサイド制御回路
１、ローサイド出力ＤＭＯＳ２、ハイサイド制御回路
３、およびハイサイド出力ＤＭＯＳ４がそれぞれ形成さ
れている。ｎ型活性層１３の厚みは上述の１〜５μｍよ
りも厚く、例えば１０μｍとしてもよいが、０．５μｍ
〜１μｍ程度と薄い場合の方が、より本発明の特徴が発
揮できることはもちろんである。本発明の第１の実施の
形態ではＳＯＩ酸化膜１０直下に形成されるｎ型拡散層
３９は、ハイサイド制御回路３と、ハイサイド出力ＤＭ
ＯＳ４とに分離して形成されていたが、本発明の第２の
実施の形態ではハイサイド制御回路３とハイサイド出力
ＤＯＳ４に対する共通領域として連続的に形成されてい
る。本発明の第２の実施の形態の構造も、ｐ型シリコン
１１中に不純物密度５×１０17〜５×１０19ｃｍ-3程度
のｎ型拡散層３９を形成後厚さ２〜３μｍのＳＯＩ酸化
膜１０を介してｎ型活性層１３とｐ型シリコン（台基
板）１１とをＳＤＢ法により貼り合わせればよい。ＳＤ
Ｂ法は電圧をかけて熱処理する陽極接合法でもよい。
ワーＩＣの断面構造の概略であり、ｐ型シリコン１１上
に酸化膜１０を介して厚さ１〜５μｍのｎ型活性層１３
が形成され、誘電体１２で幅４０〜６０μｍの領域に分
離された各ｎ型活性層１３中に、ローサイド制御回路
１、ローサイド出力ＤＭＯＳ２、ハイサイド制御回路
３、およびハイサイド出力ＤＭＯＳ４がそれぞれ形成さ
れている。ｎ型活性層１３の厚みは上述の１〜５μｍよ
りも厚く、例えば１０μｍとしてもよいが、０．５μｍ
〜１μｍ程度と薄い場合の方が、より本発明の特徴が発
揮できることはもちろんである。本発明の第１の実施の
形態ではＳＯＩ酸化膜１０直下に形成されるｎ型拡散層
３９は、ハイサイド制御回路３と、ハイサイド出力ＤＭ
ＯＳ４とに分離して形成されていたが、本発明の第２の
実施の形態ではハイサイド制御回路３とハイサイド出力
ＤＯＳ４に対する共通領域として連続的に形成されてい
る。本発明の第２の実施の形態の構造も、ｐ型シリコン
１１中に不純物密度５×１０17〜５×１０19ｃｍ-3程度
のｎ型拡散層３９を形成後厚さ２〜３μｍのＳＯＩ酸化
膜１０を介してｎ型活性層１３とｐ型シリコン（台基
板）１１とをＳＤＢ法により貼り合わせればよい。ＳＤ
Ｂ法は電圧をかけて熱処理する陽極接合法でもよい。
【００２０】図４は本発明の第３の実施の形態に係るパ
ワーＩＣの断面構造の概略であり、ｐ型シリコン１１上
に酸化膜１０を介してｎ型活性層１３が形成され、誘電
体１２で分離された各ｎ型活性層１３中に、ローサイド
制御回路１、ローサイド出力ＤＭＯＳ２、ハイサイド制
御回路３、およびハイサイド出力ＤＭＯＳ４がそれぞれ
形成されている。本発明の第３の実施の形態ではＳＯＩ
酸化膜１０の直下に形成されるｎ型拡散層３９は、本発
明の第２の実施の形態と同様に、ハイサイド制御回路３
とハイサイド出力ＤＭＯＳ４に対する共通領域として連
続的に形成されている。本発明の第３の実施の形態では
反転層形成防止のためのｎ型拡散層３９がハイサイドス
イッチとして使用される出力ＤＭＯＳ４のｎ+ ソース領
域２１と同電位になるよう電気的に接続されている。こ
の場合はハイサイド出力ＤＭＯＳ４がＯＮ状態でＶDSが
充分に小さい時には、反転層１９が全く形成されないよ
うにできるため前記の本発明の第１および第２の実施の
形態よりさらに効果のある方法である。本発明の第３の
実施の形態では、ｎ型拡散層３９とハイサイド出力ＤＭ
ＯＳのｎ+ ソース領域２１を電気的に導通するために表
面よりｎ型活性層１３、ＳＯＩ酸化膜１０をエッチング
して溝部を形成した後、この溝部を高導電性領域３８に
て埋め込んでいる。たとえば以下のような工程で高導電
性領域３８を形成すればよい。すなわち、ＣＦ4 ＋
Ｏ2 、ＳＦ6 ＋Ｏ2 、ＳＦ6 ＋Ｈ2 、ＣＣｌ4 、あるい
はＳｉＣｌ4 等を用いたＲＩＥ法、マイクロ波プラズマ
エッチ法、もしくはＥＣＲエッチング法等によりｎ型活
性層１３およびＳＯＩ酸化膜１０をエッチングして、ト
レンチ（溝）を形成する。次に、トレンチの内壁にトレ
ンチ内壁酸化膜３７を形成し、トレンチの側壁のみにト
レンチ内壁酸化膜３７を残すようにＣＦ4 ＋Ｈ2 等のＲ
ＩＥ法を用いて指向性エッチングを行ない、トレンチの
底部の酸化膜３７を除去する。その後Ｗ、Ｍｏ、Ｔｉ等
の高融点金属をトレンチを埋め込むように選択ＣＶＤ法
等により形成し、高導電性領域３８とすればよい。また
高導電性領域３８としては、ＷＳｉ2 、ＭｏＳｉ2 、Ｔ
ｉＳｉ2 、ＣｏＳｉ2 、ＴａＳｉ2 等の高融点金属のシ
リサイド、あるいは不純物を添加したポリシリコン、た
とえば燐（Ｐ）や砒素（Ａｓ）をドープしたドープドポ
リシリコン（ＤＯＰＯＳ）でもよい。またポリサイドを
高導電性領域３８に用いてもよい。高導電性領域３８と
ｎ+ ソース領域２１とは標準的な表面配線により接続す
ればよい。たとえばＤＯＰＯＳ、あるいはＡｌ、Ａｌ−
Ｓｉ、あるいは高融点金属等の表面配線で接続すればよ
い。
ワーＩＣの断面構造の概略であり、ｐ型シリコン１１上
に酸化膜１０を介してｎ型活性層１３が形成され、誘電
体１２で分離された各ｎ型活性層１３中に、ローサイド
制御回路１、ローサイド出力ＤＭＯＳ２、ハイサイド制
御回路３、およびハイサイド出力ＤＭＯＳ４がそれぞれ
形成されている。本発明の第３の実施の形態ではＳＯＩ
酸化膜１０の直下に形成されるｎ型拡散層３９は、本発
明の第２の実施の形態と同様に、ハイサイド制御回路３
とハイサイド出力ＤＭＯＳ４に対する共通領域として連
続的に形成されている。本発明の第３の実施の形態では
反転層形成防止のためのｎ型拡散層３９がハイサイドス
イッチとして使用される出力ＤＭＯＳ４のｎ+ ソース領
域２１と同電位になるよう電気的に接続されている。こ
の場合はハイサイド出力ＤＭＯＳ４がＯＮ状態でＶDSが
充分に小さい時には、反転層１９が全く形成されないよ
うにできるため前記の本発明の第１および第２の実施の
形態よりさらに効果のある方法である。本発明の第３の
実施の形態では、ｎ型拡散層３９とハイサイド出力ＤＭ
ＯＳのｎ+ ソース領域２１を電気的に導通するために表
面よりｎ型活性層１３、ＳＯＩ酸化膜１０をエッチング
して溝部を形成した後、この溝部を高導電性領域３８に
て埋め込んでいる。たとえば以下のような工程で高導電
性領域３８を形成すればよい。すなわち、ＣＦ4 ＋
Ｏ2 、ＳＦ6 ＋Ｏ2 、ＳＦ6 ＋Ｈ2 、ＣＣｌ4 、あるい
はＳｉＣｌ4 等を用いたＲＩＥ法、マイクロ波プラズマ
エッチ法、もしくはＥＣＲエッチング法等によりｎ型活
性層１３およびＳＯＩ酸化膜１０をエッチングして、ト
レンチ（溝）を形成する。次に、トレンチの内壁にトレ
ンチ内壁酸化膜３７を形成し、トレンチの側壁のみにト
レンチ内壁酸化膜３７を残すようにＣＦ4 ＋Ｈ2 等のＲ
ＩＥ法を用いて指向性エッチングを行ない、トレンチの
底部の酸化膜３７を除去する。その後Ｗ、Ｍｏ、Ｔｉ等
の高融点金属をトレンチを埋め込むように選択ＣＶＤ法
等により形成し、高導電性領域３８とすればよい。また
高導電性領域３８としては、ＷＳｉ2 、ＭｏＳｉ2 、Ｔ
ｉＳｉ2 、ＣｏＳｉ2 、ＴａＳｉ2 等の高融点金属のシ
リサイド、あるいは不純物を添加したポリシリコン、た
とえば燐（Ｐ）や砒素（Ａｓ）をドープしたドープドポ
リシリコン（ＤＯＰＯＳ）でもよい。またポリサイドを
高導電性領域３８に用いてもよい。高導電性領域３８と
ｎ+ ソース領域２１とは標準的な表面配線により接続す
ればよい。たとえばＤＯＰＯＳ、あるいはＡｌ、Ａｌ−
Ｓｉ、あるいは高融点金属等の表面配線で接続すればよ
い。
【００２１】また、本発明の第１〜第３の実施の形態の
説明では、出力素子としてｎチャンネルＤＭＯＳ、制御
回路にＣＭＯＳを用いた場合で説明したが、本発明は出
力素子の種類、制御素子の種類に関わらず適用できる。
図５は本発明の第４の実施の形態に係るパワーＩＣの模
式的な断面図で出力素子としてｎチャンネルＩＧＢＴ
９、制御素子としてｎ−ＭＯＳＦＥＴ５Ｌ，５Ｈおよび
ｐ−ＭＯＳＦＥＴ６Ｌ，６ＨからなるＣＭＯＳ、ｎｐｎ
バイポーラトランジスタ７Ｌ，７Ｈおよびｐｎｐバイポ
ーラトランジスタ８Ｌ，８Ｈを用いた場合である。図５
では、ｐ型シリコン１１からなる台基板上のＳＯＩ酸化
膜１０を介してｎ型活性層１３が誘電体１２により分離
されて複数個の領域として形成され、この各ｎ型活性層
中にＣＭＯＳ、ｎｐｎバイポーラトランジスタ７Ｌ，７
Ｈ、ｐｎｐバイポーラトランジスタ８Ｌ，８Ｈ、出力ｎ
チャンネルＩＧＢＴ９Ｌ，９Ｈが形成されている。図５
ではハイサイドｎ−ＣＭＯＳＦＥＴ５Ｈ、ハイサイドｐ
−ＭＯＳＦＥＴ６ＨからなるハイサイドＣＭＯＳ、ハイ
サイドバイポーラトランジスタ７Ｈ、８Ｈ、およびハイ
サイド出力ｎチャンネルＩＧＢＴ９Ｈの下部のＳＯＩ酸
化膜１０の直下にｎ型拡散層３９が形成され、ハイサイ
ドの各ｎ型活性層１３に反転層が形成されるのを防止し
ている。
説明では、出力素子としてｎチャンネルＤＭＯＳ、制御
回路にＣＭＯＳを用いた場合で説明したが、本発明は出
力素子の種類、制御素子の種類に関わらず適用できる。
図５は本発明の第４の実施の形態に係るパワーＩＣの模
式的な断面図で出力素子としてｎチャンネルＩＧＢＴ
９、制御素子としてｎ−ＭＯＳＦＥＴ５Ｌ，５Ｈおよび
ｐ−ＭＯＳＦＥＴ６Ｌ，６ＨからなるＣＭＯＳ、ｎｐｎ
バイポーラトランジスタ７Ｌ，７Ｈおよびｐｎｐバイポ
ーラトランジスタ８Ｌ，８Ｈを用いた場合である。図５
では、ｐ型シリコン１１からなる台基板上のＳＯＩ酸化
膜１０を介してｎ型活性層１３が誘電体１２により分離
されて複数個の領域として形成され、この各ｎ型活性層
中にＣＭＯＳ、ｎｐｎバイポーラトランジスタ７Ｌ，７
Ｈ、ｐｎｐバイポーラトランジスタ８Ｌ，８Ｈ、出力ｎ
チャンネルＩＧＢＴ９Ｌ，９Ｈが形成されている。図５
ではハイサイドｎ−ＣＭＯＳＦＥＴ５Ｈ、ハイサイドｐ
−ＭＯＳＦＥＴ６ＨからなるハイサイドＣＭＯＳ、ハイ
サイドバイポーラトランジスタ７Ｈ、８Ｈ、およびハイ
サイド出力ｎチャンネルＩＧＢＴ９Ｈの下部のＳＯＩ酸
化膜１０の直下にｎ型拡散層３９が形成され、ハイサイ
ドの各ｎ型活性層１３に反転層が形成されるのを防止し
ている。
【００２２】図６は本発明の第５の実施の形態に係るパ
ワーＩＣの模式的断面図であり、ｎ型シリコン基板１４
を台基板とし、ＳＯＩ酸化膜１０を介して誘電体１２で
分離されたｎ型活性層１３が複数の島領域として形成さ
れている。各ｎ型活性層１３にはｎ−ＭＯＳＦＥＴ５
Ｌ，５Ｈ、ｐ−ＭＯＳＦＥＴ６Ｌ，６ＨからなるＣＭＯ
Ｓ、ｎｐｎバイポーラトランジスタ７Ｌ，７Ｈ、出力Ｄ
ＭＯＳ２、４が形成されている。本発明の第５の実施の
形態においてはｎ型シリコン基板１４に最高電位を印加
して用いている。ＳＯＩ酸化膜１０の直下にはｐ型拡散
層１５が、ローサイド共通領域、ハイサイド共通領域と
して形成されている。また出力ＤＭＯＳのｎ+ ソース領
域２１は高導電性領域３８を介してｐ型拡散層１５に電
気的に接続されている。ｐ型拡散層１５を形成すること
により、ｎ型活性層１３には反転層１９が形成されにく
くなり、出力ＤＭＯＳのオン抵抗の増大の防止や、ＣＭ
ＯＳやバイポーラトランジスタのリーク電流が防止され
ている。
ワーＩＣの模式的断面図であり、ｎ型シリコン基板１４
を台基板とし、ＳＯＩ酸化膜１０を介して誘電体１２で
分離されたｎ型活性層１３が複数の島領域として形成さ
れている。各ｎ型活性層１３にはｎ−ＭＯＳＦＥＴ５
Ｌ，５Ｈ、ｐ−ＭＯＳＦＥＴ６Ｌ，６ＨからなるＣＭＯ
Ｓ、ｎｐｎバイポーラトランジスタ７Ｌ，７Ｈ、出力Ｄ
ＭＯＳ２、４が形成されている。本発明の第５の実施の
形態においてはｎ型シリコン基板１４に最高電位を印加
して用いている。ＳＯＩ酸化膜１０の直下にはｐ型拡散
層１５が、ローサイド共通領域、ハイサイド共通領域と
して形成されている。また出力ＤＭＯＳのｎ+ ソース領
域２１は高導電性領域３８を介してｐ型拡散層１５に電
気的に接続されている。ｐ型拡散層１５を形成すること
により、ｎ型活性層１３には反転層１９が形成されにく
くなり、出力ＤＭＯＳのオン抵抗の増大の防止や、ＣＭ
ＯＳやバイポーラトランジスタのリーク電流が防止され
ている。
【００２３】図７は本発明の第６の実施の形態に係るパ
ワーＩＣの模式的断面図で、台基板としてのｐ型シリコ
ン基板１１の上部に全面にｎ型拡散層３９が形成された
場合である。本発明の第６の実施の形態では全面にｎ型
拡散層３９を形成しているために、フォトリソグフィー
法等により選択拡散をする必要がなく、工程が簡略化で
きる。
ワーＩＣの模式的断面図で、台基板としてのｐ型シリコ
ン基板１１の上部に全面にｎ型拡散層３９が形成された
場合である。本発明の第６の実施の形態では全面にｎ型
拡散層３９を形成しているために、フォトリソグフィー
法等により選択拡散をする必要がなく、工程が簡略化で
きる。
【００２４】本発明の第６の実施の形態においてはｐ型
シリコン薄板１１のうえに気相成長法等により全面にｎ
型エピタキシャル成長層３９を形成して、ＳＤＢ法によ
りＳＯＩ構造を形成してもよい。
シリコン薄板１１のうえに気相成長法等により全面にｎ
型エピタキシャル成長層３９を形成して、ＳＤＢ法によ
りＳＯＩ構造を形成してもよい。
【００２５】
【発明の効果】本発明によれば、従来のＳＯＩ構造で問
題となっていた台基板と活性層の電位の関係により、発
生する活性層底部の反転層の形成を防止することができ
るので、パワーＩＣの出力素子のオン電圧の増大の防
止、制御回路のリークの発生の防止あるいは誤動作防止
が可能となる。
題となっていた台基板と活性層の電位の関係により、発
生する活性層底部の反転層の形成を防止することができ
るので、パワーＩＣの出力素子のオン電圧の増大の防
止、制御回路のリークの発生の防止あるいは誤動作防止
が可能となる。
【図１】本発明の第１の実施の形態に係るパワーＩＣの
模式断面図である。
模式断面図である。
【図２】本発明の原理を説明するための断面図および等
価回路である。
価回路である。
【図３】本発明の第２の実施の形態に係るパワーＩＣの
模式断面図である。
模式断面図である。
【図４】本発明の第３の実施の形態に係るパワーＩＣの
模式断面図である。
模式断面図である。
【図５】本発明の第４の実施の形態に係るパワーＩＣの
模式断面図である。
模式断面図である。
【図６】本発明の第５の実施の形態に係るパワーＩＣの
模式断面図である。
模式断面図である。
【図７】本発明の第６の実施の形態に係るパワーＩＣの
模式断面図である。
模式断面図である。
【図８】従来のＳＯＩ構造を示す断面図で（ａ）はトレ
ンチ分離、（ｂ）はＶ溝分離の場合である。
ンチ分離、（ｂ）はＶ溝分離の場合である。
【図９】従来のＳＯＩ構造を用いたパワーＩＣの一例を
示す断面図である。
示す断面図である。
【図１０】従来のＳＯＩ構造における問題点を説明する
ための図である。
ための図である。
【図１１】従来のＳＯＩ構造における問題点を説明する
ための図で、（ａ），（ｂ）は活性層の厚さが比較的厚
い場合、（ｃ）、（ｄ）は活性層の厚さが薄い場合であ
る。
ための図で、（ａ），（ｂ）は活性層の厚さが比較的厚
い場合、（ｃ）、（ｄ）は活性層の厚さが薄い場合であ
る。
１ ローサイド制御回路 ２ ローサイド出力ＤＭＯＳ ３ ハイサイド制御回路 ４ ハイサイド出力ＤＭＯＳ ５Ｌ ローサイドｎ−ＭＯＳＦＥＴ ５Ｈ ハイサイドｎ−ＭＯＳＦＥＴ ６Ｌ ローサイドｐ−ＭＯＳＦＥＴ ６Ｈ ハイサイドｐ−ＭＯＳＦＥＴ ７Ｌ ローサイドｎｐｎバイポーラトランジスタ ７Ｈ ハイサイドｎｐｎバイポーラトランジスタ ８Ｌ ローサイドｐｎｐバイポーラトランジスタ ８Ｈ ハイサイドｐｎｐバイポーラトランジスタ ９Ｌ ローサイドｎチャンネルＩＧＢＴ ９Ｈ ハイサイドｎチャンネルＩＧＢＴ １０ ＳＯＩの酸化膜 １１ ｐ型シリコン基板（台基板） １２ 誘電体等の素子分離領域 １３ ｎ型活性層 １４ ｎ型シリコン基板（台基板） １５ ｐ型拡散層 １９ 反転層 ２１ ｎ+ ソース領域 ２２ ｐベース領域 ２３ ｎ+ ドレイン領域 ２４ ｐ+ ドレイン領域 ２５ ｐ+ ソース領域 ２６ ｐウェル ３７ トレンチ内壁酸化膜 ３８ 高導電性領域 ３９ ｎ型拡散層
Claims (6)
- 【請求項１】 台基板となる第１の半導体領域と、該第
１の半導体領域の上部に形成された絶縁膜と、該絶縁膜
の上部に形成された第２の半導体領域とを少なくとも具
備する半導体装置であって、 該第１の半導体領域と該絶縁膜との界面近傍の領域であ
って、該第１の半導体領域の上部の少なくとも一部の領
域に、該第１の半導体領域とは反対導電型の第３の半導
体領域を形成したことを特徴とする半導体装置。 - 【請求項２】 前記第２の半導体領域の表面から、前記
第２の半導体領域および前記絶縁膜を貫通し、前記第３
の半導体領域に達する溝部が形成され、該溝部の内部に
高導電性領域が形成されたことを特徴とする請求項１記
載の半導体装置。 - 【請求項３】 前記第２の半導体領域の表面の一部に第
４の半導体領域が形成され、前記高導電性領域と該第４
の半導体領域とが所定の表面配線により接続されたこと
を特徴とする請求項２記載の半導体装置。 - 【請求項４】 前記第１および第２の半導体領域とは、
互いに反対導電型であることを特徴とする請求項１記載
の半導体装置。 - 【請求項５】 前記第１および第２の半導体領域とは、
互いに同導電型であることを特徴とする請求項１記載の
半導体装置。 - 【請求項６】 前記第１の半導体領域の表面から前記第
１の半導体領域を貫通して、前記絶縁膜に達する素子分
離領域が形成され、前記第１の半導体領域は複数個の活
性領域に分割されたことを特徴とする請求項１記載の半
導体装置。
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